KR20100030015A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 비트라인 콘택 노드부의 소자분리막을 습식 특성이 우수한 절연막으로 형성함으로써 소자분리막 상에 형성되는 리세스가 위글링되는 현상을 방지하여 게이트와 랜딩플러그 간에 브릿지가 발생되지 않도록 할 수 있는 기술을 개시한다.
SOD, HDP, 소자분리막

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 소자분리막 형성 방법에 관한 기술이다.
일반적으로, 트랜지스터에 널리 적용된 수평채널을 갖는 트랜지스터는 디자인 룰(design rule)이 감소함에 따라 여러가지 문제를 유발시켜 트랜지스터의 축소에 한계가 있다. 축소된 수평채널 트랜지스터의 가장 큰 문제점으로 채널의 길이가 짧아져 발생하는 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등을 들 수 있다.
수평 채널 트랜지스터의 문제점을 극복하기 위하여 이중 게이트 트랜지스터(double gate transistor)가 제안되었다. 이중 게이트 트랜지스터는 30nm 이하의 두께를 갖는 채널과, 이 채널을 감싸거나, 이 채널의 양측에 게이트가 배치된 구조를 갖는다.
수평 채널 트랜지스터는 게이트 전극이 수평채널의 상부에만 형성됨으로써 채널에는 상하 비대칭적으로 전계가 인가되어 게이트 전극에 의해 트랜지스터의 온/오프 동작을 효과적으로 제어하는데 많은 어려움이 있다. 그 결과, 채널 크기가 축소될수록 단채널 효과의 영향은 그만큼 커지게 된다.
이에 반해, 수직 채널을 갖는 이중 게이트 트랜지스터는 얇은 채널의 양측에 게이트 전극이 형성되기 때문에 채널의 모든 영역은 게이트 전극의 영향을 받게 된다. 따라서, 트랜지스터가 오프일 때 소스 및 드레인 사이의 전하 흐름을 억제할 수 있기 때문에 전력소모를 감소시킬 수 있고, 트랜지스터의 온/오프 동작을 효과적으로 제어할 수 있다.
이러한 수직 채널을 갖는 트랜지스터로는 핀(fin) 트랜지스터, 리세스(recess) 트랜지스터 및 핀 트랜지스터와 리세스 트랜지스터를 혼합한 새들 핀(saddle fin) 트랜지스터가 있다.
이 중 새들 핀 트랜지스터는 핀 트랜지스터의 문제점인 낮은 문턱전압과 짧은 유효 채널길이를 리세스 트랜지스터를 병행하여 해결할 수 있는 구조를 갖는다. 이에 따라, DRAM 소자에서 핀 트랜지스터보다 새들 핀 트랜지스터를 적용하는 것이 소자의 동작 특성을 고려하여 볼 때 유리하다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(12)을 정의하는 소자분리막(14)을 형성한다. 그 다음, 핀 마스크(미도시)를 이용한 사진 식각 공정으로 활성영역(12) 및 소자분리막(14)을 식각하여 리세스(16)를 형성한다. 그 다음, 리세스(16) 상부에 게이트(18)를 형성한다.
그 다음, 게이트(18) 사이를 매립하는 층간절연막(미도시)을 형성하고, 랜딩플러그 콘택 마스크(미도시)를 이용한 사진 식각 공정으로 층간절연막을 식각하여 랜딩플러그 콘택홀(미도시)을 형성한다. 그 다음, 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그(20)를 형성한다. 여기서, 랜딩플러그(20)는 통상적으로 비트라인 콘택 노드 및 저장전극 콘택 노드에 모두 형성되나, 이하에서는 설명 상의 편의를 위해 비트라인 콘택 노드에 형성된 랜딩플러그(20)만 도시하여 설명하기로 한다.
최근 반도체 소자가 44nm급 이하로 축소됨에 따라 소자분리막(14)을 HDP막 대신 갭필 특성이 우수한 SOD막으로 형성하고 있다. 그런데, 이러한 SOD막은 습식액에 대해 취약하기 때문에 리세스(16)에 대한 후세정 공정시 소자분리막(14) 상에 형성되는 리세스(16)의 상부 선폭이 넓어지게 된다.
특히, SOD막이 넓게 형성된 영역, 즉 활성영역(12)의 장축방향으로 활성영역(12)과 이웃한 활성영역(12) 사이의 영역에서 선폭이 더욱 넓어지게 된다. 따라서, 리세스(16)가 위글링(wiggling) 되고, 특히 비트라인 콘택 노드부의 랜딩플러그(20) 방향으로 이러한 현상이 심화되면서 게이트(18)와 랜딩플러그(20) 간에 브릿지(bridge)가 유발되는 문제점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 비트라인 콘택 노드부의 소자분리막을 습식 특성이 우수한 절연막으로 형성함으로써 소자분리막 상에 형성되는 리세스가 위글링되는 현상을 방지하여 게이트와 랜딩플러그 간에 브릿지가 발생되지 않도록 할 수 있는데 그 목적이 있다.
둘째, 활성영역 간에 간격이 좁은 소자분리막을 갭필 특성이 우수한 절연막으로 형성하여 소자분리막에 보이드(void)가 발생되는 현상을 방지할 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판에 제 1 절연막으로 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역의 단축방향으로 서로 인접한 상기 활성영역의 에지부 사이에 트렌치를 형성하는 단계; 및 상기 트렌치에 제 2 절연막을 매립하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 절연막은 HDP막으로 형성하는 것과, 상기 트렌치를 형성하는 단계는 상기 반도체 기판 상부에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상부에 상기 소자분리막을 노출시키는 제 1 감광막 패턴을 형성하는 단계; 상기 제 1 감광막 패턴 및 상기 반도체 기판 상부에 반사방지막을 형성하는 단계; 상기 반사방지막 상부에 상기 활성영역의 단축방향으로 서로 인접한 상기 활성영역의 에지부 사이를 노출시키는 제 2 감광막 패턴을 형성하는 단계; 상기 제 1 및 제 2 감광막 패턴을 식각 마스크로 상기 반사방지막 및 상기 하드마스크층을 식각하여 반사방지막 패턴 및 하드마스크층 패턴을 형성하는 단계; 상기 제 1 및 제 2 감광막 패턴과 상기 반사방지막 패턴을 제거하는 단계; 상기 하드마스크층 패턴을 식각 마스크로 상기 제 1 절연막을 식각하는 단계; 및 상기 하드마스크층 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막을 일부 또는 전부 제거하는 것과, 상기 제 2 절연막은 SOD막으로 형성하는 것과, 핀 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 상기 리세스 상부에 게이트를 형성하는 단계; 상기 게이트 사이를 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 선택 식각하여 랜딩플러그 콘택홀을 형성하는 단계; 및 상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 비트라인 콘택 노드부의 소자분리막을 습식 특성이 우수한 절연막으로 형성함으로써 소자분리막 상에 형성되는 리세스가 위글링되는 현상을 방지하여 게이트와 랜딩플러그 간에 브릿지가 발생되지 않도록 할 수 있는 효과를 제공한다.
둘째, 활성영역 간에 간격이 좁은 소자분리막을 갭필 특성이 우수한 절연막으로 형성하여 소자분리막에 보이드(void)가 발생되는 현상을 방지할 수 있는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 도시한 도면으로서, 도 2a 내지 도 2c의 (a)는 평면도이고, (b)는 (a)의 X-X' 절단면을 따라 도시한 단면도이며, (c)는 (a)의 Y-Y' 절단면을 따라 도시한 단면도이며, 도 2d는 평면도이다.
도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시)을 형성한다. 그 다음, 활성영역을 정의하는 제 1 노광 마스크(미도시)를 이용한 사진 식각 공정으로 패드 질화막, 패드 산화막 및 반도체 기판(100)을 식각하여 제 1 트렌치(미도시)를 형성한다.
그 다음, 제 1 트렌치에 제 1 절연막(102)을 매립한다. 여기서, 제 1 절연막(102)은 습식 특성이 우수한 물질, 예컨대 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 그 다음, 패드 질화막 및 패드 산화막을 제거한다.
그 다음, 제 1 절연막(102) 및 반도체 기판(100) 상부에 하드마스크층(104)을 형성한다. 여기서, 하드마스크층(104)은 질화막으로 형성하는 것이 바람직하다. 그 다음, 하드마스크층(104) 상부에 제 1 감광막(미도시)을 형성하고, 상기 제 1 노광 마스크로 상기 제 1 감광막을 노광 및 현상하여 제 1 감광막 패턴(106)을 형성한다.
그 다음, 제 1 감광막 패턴(106) 및 하드마스크층(104) 상부에 반사방지 막(108)을 형성한다. 여기서, 반사방지막(108)은 SiON막으로 형성하는 것이 바람직하다. 그 다음, 반사방지막(108) 상부에 제 2 감광막(미도시)을 형성하고, 활성영역의 단축방향으로 라인 형태로 형성되고, 활성영역의 단축방향으로 서로 인접한 상기 활성영역의 에지부 사이를 노출시키는 제 2 노광 마스크(미도시)로 상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴(110)을 형성한다.
도 2b를 참조하면, 제 2 및 제 1 감광막 패턴(110, 106)을 식각 마스크로 반사방지막(108) 및 하드마스크층(104)을 식각하여 반사방지막 패턴(108a) 및 하드마스크층 패턴(104a)을 형성한다.
도 2c를 참조하면, 제 2 감광막 패턴(110), 제 1 감광막 패턴(106) 및 반사방지막(108)을 제거한다. 그 다음, 하드마스크층 패턴(104a)을 식각 마스크로 제 1 절연막(102)을 식각하여 활성영역의 단축방향으로 서로 인접한 상기 활성영역의 에지부 사이를 노출시키는 제 2 트렌치(미도시)를 형성한다. 여기서, 제 1 절연막(102)은 전부 식각되거나, 일부만 식각될 수 있다. 그 다음, 제 2 트렌치에 제 2 절연막(112)을 매립하고, 하드마스크층 패턴(104a)을 제거한다. 여기서, 제 2 절연막(112)은 유동성이 우수한 물질, 예컨대 SOD(Spin On Dielectric)막으로 형성하는 것이 바람직하다. 즉, 제 1 및 제 2 절연막(102, 112)으로 소자분리막(114)이 구성되어 활성영역(116)을 정의한다.
도 2d를 참조하면, 핀 마스크(미도시)를 이용한 사진 식각 공정으로 소자분리막(114) 및 활성영역(116)을 식각하여 리세스(118)를 형성한다. 그 다음, 리세스(118)에 대한 후세정 공정을 진행하여 식각 잔유물을 제거한 후, 리세스(118) 상 부에 게이트(120)를 형성한다.
그 다음, 게이트(120) 사이를 매립하는 층간절연막(미도시)을 형성하고, 랜딩플러그 콘택 마스크(미도시)를 이용한 사진 식각 공정으로 층간절연막을 식각하여 랜딩플러그 콘택홀(미도시)을 형성한다. 그 다음, 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그(122)를 형성한다.
즉, 본 발명은 비트라인 콘택 노드부의 소자분리막(114)을 HDP막으로 형성하여 리세스에 위글링(wiggling) 현상이 유발되는 것을 방지할 수 있고, 활성영역(116) 사이에 간격이 좁게 형성된 소자분리막(114)은 SOD막으로 형성하여 보이드(void)가 유발되는 것을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 반도체 소자의 제조방법을 도시한 평면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 도시한 도면.

Claims (6)

  1. 반도체 기판에 제 1 절연막으로 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역의 단축방향으로 서로 인접한 상기 활성영역의 에지부 사이에 트렌치를 형성하는 단계; 및
    상기 트렌치에 제 2 절연막을 매립하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막은 HDP막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는
    상기 반도체 기판 상부에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상부에 상기 소자분리막을 노출시키는 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴 및 상기 반도체 기판 상부에 반사방지막을 형성하는 단계;
    상기 반사방지막 상부에 상기 활성영역의 단축방향으로 서로 인접한 상기 활성영역의 에지부 사이를 노출시키는 제 2 감광막 패턴을 형성하는 단계;
    상기 제 1 및 제 2 감광막 패턴을 식각 마스크로 상기 반사방지막 및 상기 하드마스크층을 식각하여 반사방지막 패턴 및 하드마스크층 패턴을 형성하는 단계;
    상기 제 1 및 제 2 감광막 패턴과 상기 반사방지막 패턴을 제거하는 단계;
    상기 하드마스크층 패턴을 식각 마스크로 상기 제 1 절연막을 식각하는 단계; 및
    상기 하드마스크층 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 제 1 절연막을 일부 또는 전부 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 2 절연막은 SOD막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    핀 마스크를 이용한 사진 식각 공정으로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계;
    상기 리세스 상부에 게이트를 형성하는 단계;
    상기 게이트 사이를 매립하는 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택 식각하여 랜딩플러그 콘택홀을 형성하는 단계; 및
    상기 랜딩플러그 콘택홀에 도전막을 매립하여 랜딩플러그를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080088765A 2008-09-09 2008-09-09 반도체 소자의 제조방법 KR101033984B1 (ko)

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