KR100991381B1 - 리프레시 특성을 향상시킬 수 있는 반도체 소자 - Google Patents

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Abstract

본 발명은, 활성영역과 셀콘택 플러그 형성을 위한 마스크 패턴 사이의 오버랩되는 영역을 최소화하여 리프레시 특성을 향상시킬 수 있는 반도체 소자를 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 정의되며 장축 및 단축을 갖는 활성영역; 상기 활성영역 상에서 상기 활성영역과 수직 방향으로 교차하며 일정 간격으로 배치된 복수의 게이트 전극; 및 상기 활성영역의 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되어 상기 활성영역과 오버랩되는 영역이 없도록 배치되며, 셀콘택 플러그 형성을 위해 상기 활성영역을 선택적으로 노출시키는 마스크 패턴을 포함하는 반도체 소자를 제공한다.
또한, 본 발명은, 이웃하는 열에서 서로 엇갈리도록 일정 간격으로 기판 상에 배치되며 장축 및 단축을 갖는 복수의 활성영역; 상기 활성영역 상에서 상기 활성영역과 수직 방향으로 교차하며 일정 간격으로 배치된 복수의 게이트 전극; 및 셀콘택 플러그 형성을 위해 상기 복수의 활성영역과 오버랩되는 영역이 없도록 상기 복수의 활성영역을 노출시키며, 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되도록 격자 무늬로 배치된 복수의 마스크 패턴을 포함하는 반도체 소자를 제공한다.
활성영역, 마스크 패턴, 셀콘택 플러그, 다이아몬드, 활성영역, 비트라인콘택, 격자 무늬 배열.

Description

리프레시 특성을 향상시킬 수 있는 반도체 소자{SEMICONDUCTOR DEVICE WITH IMPROVED CHARACTERISTIC OF REFRESH}
도 1은 종래기술에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 2는 개선된 종래기술에 따른 반도체 소자의 레이아웃을 도시한 평면도.
도 3은 종래기술에 따라 셀콘택 플러그가 형성된 반도체 소자를 도시한 TEM 사진.
도 4는 도 3을 A-A' 방향으로 절취한 단면도.
도 5는 본 발명에 따른 반도체 소자를 개략적으로 도시한 도면.
도 6은 본 발명의 일실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
ISO : 활성영역 G1, G2 : 게이트전극
LPC : 마스크 패턴 l1 ∼ l4 : 격자 무늬로 배치된 4개의 면
본 발명은 반도체 소자의 레이아웃에 관한 것으로 특히, 리프레시 특성을 향상시킬 수 있는 반도체 소자의 레이아웃에 관한 것이다.
반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고 집적화 되면서 일정한 면적 상에 고밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자의 크기는 점차 줄어들고 있다.
특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다.
실제로, 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
콘택 플러그는 셀영역에서 기판의 활성영역과 콘택되는 셀콘택 플러그와 셀영역에서 셀콘택 플러그와 콘택되는 스토리지노드용 콘택 플러그 등을 포함한다.
한편, 고 집적화 되면서 콘택 공정시 하부의 패턴과의 얼라인 마진이 중요한 공정 변수 중의 하나가 되었다.
<종래기술>
도 1은 종래기술에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, 기판(도시하지 않음)에 바 형상(Bar type)의 활성영역(ISO1 ∼ ISO6)이 서로 엇갈린 형태로 일방향으로 배열되어 있으며, 활성영역(ISO1 ∼ ISO6)과 수직 방향으로 교차하는 기판 상에 라인 형상(Line type)의 게이트전극(G1 ∼ G6)이 형성되어 있다. 게이트전극(G1 ∼ G6)과 교차하는 방향으로 셀콘택 플러그 형성을 위한 바 형상의 마스크 패턴(LPC1 ∼ LPC6)이 형성되어 있다. 마스크 패턴(LPC1 ∼ LPC6)은 콘택이 이루어질 활성영역(ISO1 ∼ ISO6)을 노출시키기 위해 활성영역(ISO1 ∼ ISO6)과 나란한 방향으로 배열되어 있다. BLC1 ∼ BLC6은 비트라인콘택이 이루어질 부분을 나타낸다.
하나의 활성영역(ISO1 ∼ ISO6)에 2개의 게이트전극이 교차한다. 한편, 이는 디자인룰에 따라 달라질 수 있는 바, 3개 또는 4개의 게이트전극과 교차할 수도 있다.
상기한 도 1의 구조에서는 고 집적화에 따라 비트라인콘택(BLC1 ∼ BLC6)과 접촉되는 활성영역(ISO1 ∼ ISO6)의 면적이 작아져 비트라인콘택 형성시 정렬 여유도(Alignment margin)가 감소하고 비트라인콘택 저항이 증가하며, 게이트전극(G1 ∼ G6) 하부에서의 활성영역(ISO1 ∼ ISO3)의 면적의 한계로 채널 형성 영역이 감소하여 리프레시 특성이 열화된다.
이러한 비트라인콘택시의 문제점과 리프레시 특성 열화를 방지하기 위해 활 성영역(ISO1 ∼ ISO6)의 형상을 그 중심부로 갈수록 증가하는 원반 형상으로 형성하여 사용한다.
<개선된 종래기술>
도 2는 개선된 종래기술에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
여기서, 도 1과 동일한 구성 요소에 대해서는 동일한 부호를 사용하였으며, 그 구체적인 설명을 생략한다.
도 2의 구조에서는 활성영역(ISO1 ∼ ISO6)을 그 중심부로 갈수록 점차 두껍게 원반 모양으로 형성함으로써, 비트라인콘택(BLC1 ∼ BLC6)시 정열 여유도를 확보하고 비트라인콘택 저항을 줄일 수 있다.
아울러, 비록 활성영역(ISO1 ∼ ISO6)와 걸쳐지는 게이트전극이 2개씩이며, 이 두 게이트전극과 걸쳐지는 부분 즉, 활성영역(ISO1 ∼ ISO6)의 중앙 부분으로 갈수록 그 폭이 증가하므로 게이트전극 걸쳐진 하부에서의 활성영역(ISO1 ∼ ISO6)의 면적이 증가한다. 이로 인해, 채널을 보다 넓게 확보할 수 있어 리프레시 특성을 향상시킬 수 있다.
반면, 도 2에 도시된 구조에서는 활성영역(ISO1 ∼ ISO6)의 중앙 부분에서의 폭이 그 가장자리에 비해 넓으므로 바 형상의 마스크 패턴(LPC1 ∼ LPC6)과 오버랩되는 영역(X1 ∼ X6)이 활성영역(ISO1 ∼ ISO6)의 중앙 부분에서 증가된 폭에 비례하도록 증가함을 알 수 있다.
오버랩되는 영역(X1 ∼ X6)은 셀콘택 플러그 형성시 콘택이 이루어지지 않고 층간절연막에 의해 덮혀 있으므로, 직접적으로 콘택에 참여하지 못한다. 따라서, 활성영역(ISO1 ∼ ISO6)의 면적 증가에 비해 콘택 저항이 크게 나타나며, 이는 결국 리프레시 특성을 열화시키는 원인이 된다.
도 3은 종래기술에 따라 셀콘택 플러그가 형성된 반도체 소자를 도시한 TEM 사진으로서, 셀콘택 플러그(Plug)가 형성되어 있다.
도 4는 도 3을 A-A' 방향으로 절취한 단면도이다.
도 4를 참조하면, 활성영역 ISO1 및 ISO2가 배치되어 있고, 활성영역 ISO1 및 ISO2와 교차하는 방향으로 두개의 게이트 전극(G)이 배치되어 있으며, 활성영역 ISO1과 ISO2과 나란한 방향으로 셀콘택 형성을 위한 마스크 패턴(LPC)이 형성되어 있다.
바 형상인 ISO1의 경우 마스크 패턴(LPC)가 오버랩되는 영역이 거의 없으나, 중축 방향에서 두꺼운 원반 형상의 ISO2의 경우 마스크 패턴(LPC)과 오버랩되는 영역(O/L)이 발생한 것을 확인할 수 있다.
도 2에서 활성영역(ISO1 ∼ ISO6)에 이온주입시 오버랩되는 영역(X1 ∼ X6)에는 이온주입이 이루어지지 않는다. 이는 불순물 농도의 차이로 인해 스토리지노드콘택 부분에서의 전계(Electric field)에도 영향을 미치게 된다.
이를 극복하기 위해 활성영역(ISO1 ∼ ISO6)의 형상을 달리해야 하나, 이것 또한 여러 가지 제약 조건이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 활성영역과 셀콘택 플러그 형성을 위한 마스크 패턴 사이의 오버랩되는 영역을 최소화하여 리프레시 특성을 향상시킬 수 있는 반도체 소자를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 정의되며 장축 및 단축을 갖는 활성영역; 상기 활성영역 상에서 상기 활성영역과 수직 방향으로 교차하며 일정 간격으로 배치된 복수의 게이트 전극; 및 상기 활성영역의 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되어 상기 활성영역과 오버랩되는 영역이 없도록 배치되며, 셀콘택 플러그 형성을 위해 상기 활성영역을 선택적으로 노출시키는 마스크 패턴을 포함하는 반도체 소자를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 이웃하는 열에서 서로 엇갈리도록 일정 간격으로 기판 상에 배치되며 장축 및 단축을 갖는 복수의 활성영역; 상기 활성영역 상에서 상기 활성영역과 수직 방향으로 교차하며 일정 간격으로 배치된 복수의 게이트 전극; 및 셀콘택 플러그 형성을 위해 상기 복수의 활성영역과 오버랩되는 영역이 없도록 상기 복수의 활성영역을 노출시키며, 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되도록 격자 무늬로 배치된 복수의 마스크 패턴을 포함하는 반도체 소자를 제공한다.
본 발명은 그 중앙으로 갈수록 폭이 점차 증가하는 원반 형상의 활성영역을 갖도록 레이아웃을 배치하고, 셀콘택 플러그 형성을 위해 활성영역을 선택적으로 노출시키는 마스크 패턴을 활성영역의 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되는 다이아몬드 형상으로 배치한다.
따라서, 활성영역과 마스크 패턴 사이의 오버랩된 부분을 줄여 활성영역에서의 균일한 불순물 농도를 형성할 수 있도록 함으로써, 리프레시 특성 열화를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 5는 본 발명에 따른 반도체 소자를 개략적으로 도시한 도면이다.
도 5를 참조하면 본 발명의 반도체 소자는, 그 중앙으로 갈수록 폭이 점차 증가하는 원반 형상의 활성영역(ISO)과, 활성영역(ISO) 상에서 활성영역(ISO)과 수직 방향으로 교차하며 일정 간격으로 배치된 게이트 전극(G501, G502)과, 활성영역(ISO)의 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되는 다이아몬드 형상으로 배치되며, 셀콘택 플러그 형성을 위해 활성영역(ISO)을 선택적으로 노출시키는 마스크 패턴(LPC)을 구비하여 구성된다.
마스크 패턴(LPC)은 다이아몬드 형상을 이루며 격자 무늬로 배치된 4개의 면 (l1 ∼ l4)으로 이루어진다.
종래의 경우 마스크 패턴(LPC)을 활성영역(ISO)과 나란한 방향으로 배치하여 셀콘택 플러그 형성을 위한 활성영역(ISO)을 선택적으로 노출시킴으로써, 비트라인콘택 부분에서의 활성영역(ISO)의 면적을 넓히기 위해 사용된 원반 모양의 활성영역(ISO)과 마스크 패턴(LPC)이 오버랩되는 영역이 발생하였다.
반면, 본 발명에서는 기존의 활성영역(ISO) 및 게이트 전극(G501, G502)의 배치를 변화시키지 않으면서, 마스크 패턴(LPC)이 활성영역(ISO)과 오버랩되는 것을 방지할 수 있다.
한편, 활성영역(ISO)은 상기한 원반 모양 이외에 바 형상이나 T-형상(T타입) 등에도 적용할 수 있다.
도 6은 본 발명의 일실시예에 따른 반도체 소자의 레이아웃을 도시한 평면도이다.
도 6을 참조하면, 그 중앙으로 갈수록 폭이 점차 증가하는 원반 형상의 활성영역(ISO601 ∼ ISO606)이 일정 간격으로 배치되어 있으며, 이웃하는 열에서 활성영역(ISO601 ∼ ISO606)은 서로 엇갈리도록 배치되어 있다. 활성영역(ISO601 ∼ ISO606)과 수직 방향으로 교차하는 기판(도시하지 않음) 상에 일정 간격으로 게이트전극(G601 ∼ G606)이 배치되어 있다. 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되는 다이아몬드 형상을 이루도록 셀콘택 플러그 형성을 위해 활성영역(ISO601 ∼ ISO606)을 선택적으로 노출시키는 마스크 패턴(LPC1 ∼ LPC5)이 배치되어 있다.
마스크 패턴 LPC1과 LPC2와 LPC3 및 LPC4는 다이아몬드 형상(D)을 이루며, 그 다이아몬드 형상(D) 내부에 오버랩되지 않는 활성영역(ISO3)을 포함한다.
LPC1과 LPC2 및 LPC3은 서로 평행하며, LPC4와 LPC5는 서로 평행하다. 결국 LPC1 ∼ LPC5는 서로 평행한 두쌍의 마스크 패턴이 다이아몬드 형상을 이루도록 격자 무늬로 배치되어 있다.
도 6을 살펴보면, 마스크 패턴(LPC1 ∼ LPC5)의 격자 무의 배열로 인해 활성영역(ISO601 ∼ ISO606)은 마스크 패턴(LPC1 ∼ LPC5)과 오버랩되는 부분이 발생하지 않는다.
따라서, 기존의 활성영역(ISO601 ∼ ISO606) 및 게이트 전극(G601 ∼ G606)의 배치를 변화시키지 않으면서, 마스크 패턴(LPC1 ∼ LPC5)이 활성영역(ISO601 ∼ ISO606)과 오버랩되는 것을 방지할 수 있다.
도 6의 실시예세서는 원반 형상의 활성영역(ISO601 ∼ ISO606)을 그 예로 하였으나, 이외에 바 형상이나 T-형상 등에도 적용할 수 있다.
이하에서는 셀콘택 형성 공정을 간단히 살펴 본다.
도 6과 같이 마스크 패턴(LPC1 ∼ LPC5)을 형성한 후, 마스크 패턴(LPC1 ∼ LPC5)을 식각마스크로 그 하부의 층간절연막(도시하지 않음)을 식각하여 게이트 전극(G601 ∼ G606) 사이의 기판의 활성영역(ISO601 ∼ ISO606)을 노출시킨다.
마스크 패턴(LPC1 ∼ LPC5)을 제거한 후, 플러그용 전도막을 증착하고, 게이트 전극(G601 ∼ G606)의 하드마스크가 노출되는 타겟으로 평탄화 공정을 실시함으로써, 아이솔레이션된 복수의 셀콘택 플러그를 형성한다.
평탄화 공정 시에는 전면식각과 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 각각 단독 또는 조합하여 사용할 수 있다. CMP 공정 시에는 알칼리 또는 산성의 슬러리를 사용한다.
전술한 바와 같이 이루어지는 본 발명은, 그 중앙으로 갈수록 폭이 점차 증가하는 원반 형상의 활성영역을 갖도록 레이아웃을 배치하고, 셀콘택 플러그 형성을 위해 활성영역을 선택적으로 노출시키는 마스크 패턴을 활성영역의 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되는 다이아몬드 형상으로 배치함으로써, 활성영역과 마스크 패턴 사이의 오버랩된 부분을 줄여 활성영역에서의 균일한 불순물 농도를 형성할 수 있도록 함으로써, 리프레시 특성 열화를 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 반도체 메모리 소자의 리프레시 특성을 향상시킬 수 있어, 반도체 소자의 성능을 크게 향상시키는 효과가 있다.

Claims (8)

  1. 기판 상에 정의되며 장축 및 단축을 갖는 활성영역;
    상기 활성영역 상에서 상기 활성영역과 수직 방향으로 교차하며 일정 간격으로 배치된 복수의 게이트 전극; 및
    상기 활성영역의 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되어 상기 활성영역과 오버랩되는 영역이 없도록 배치되며, 셀콘택 플러그 형성을 위해 상기 활성영역을 선택적으로 노출시키는 마스크 패턴
    을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 마스크 패턴은 다이아몬드 형상을 이루며 격자 무늬로 배치된 4개의 면으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 활성영역은 원반 형상, 바 형상 또는 T-형상 중 어느 하나의 형상인 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 활성영역은 2개의 상기 게이트전극과 교차하는 것을 특징으로 하는 반도체 소자.
  5. 이웃하는 열에서 서로 엇갈리도록 일정 간격으로 기판 상에 배치되며 장축 및 단축을 갖는 복수의 활성영역;
    상기 활성영역 상에서 상기 활성영역과 수직 방향으로 교차하며 일정 간격으로 배치된 복수의 게이트 전극; 및
    셀콘택 플러그 형성을 위해 상기 복수의 활성영역과 오버랩되는 영역이 없도록 상기 복수의 활성영역을 노출시키며, 장축 방향으로의 연장선과 중축 방향의 연장선에서 꼭지점이 형성되도록 격자 무늬로 배치된 복수의 마스크 패턴
    을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    하나의 상기 활성영역은 다이아몬드 형상을 이루는 4개의 상기 마스크 패턴 내부에 포함되어 노출되는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 복수의 활성영역은 원반 형상, 바 형상 또는 T-형상 중 어느 하나의 형상인 것을 특징으로 하는 반도체 소자.
  8. 제 5 항 또는 제 6 항에 있어서,
    하나의 상기 활성영역은 2개의 상기 게이트전극과 교차하는 것을 특징으로 하는 반도체 소자.
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