KR100722767B1 - 반도체 메모리 셀 구조 - Google Patents

반도체 메모리 셀 구조 Download PDF

Info

Publication number
KR100722767B1
KR100722767B1 KR1020050101860A KR20050101860A KR100722767B1 KR 100722767 B1 KR100722767 B1 KR 100722767B1 KR 1020050101860 A KR1020050101860 A KR 1020050101860A KR 20050101860 A KR20050101860 A KR 20050101860A KR 100722767 B1 KR100722767 B1 KR 100722767B1
Authority
KR
South Korea
Prior art keywords
region
bit line
active
lower electrode
contact pad
Prior art date
Application number
KR1020050101860A
Other languages
English (en)
Other versions
KR20070045504A (ko
Inventor
백경윤
고용선
배용국
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050101860A priority Critical patent/KR100722767B1/ko
Priority to US11/581,359 priority patent/US20070096155A1/en
Publication of KR20070045504A publication Critical patent/KR20070045504A/ko
Application granted granted Critical
Publication of KR100722767B1 publication Critical patent/KR100722767B1/ko
Priority to US12/654,255 priority patent/US8084801B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

6F2 구조를 갖는 반도체 메모리 셀 구조에 관한 것으로서, 액티브 영역이 장축과 단축을 갖는 타원의 바 형태로 구비된다. 이때, 상기 액티브 영역은 상기 장축의 행방향과 상기 단축의 열방향으로 반복적으로 배치된다. 또한, 상기 액티브 영역은 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가진다. 그리고, 비트 라인용 콘택 패드는 상기 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치된다. 특히, 상기 비트 라인용 콘택 패드는 타원 타입으로 형성되고, 상기 액티브 영역의 단축을 기준할 때 상기 타원 타입의 장축이 기울어진 상태를 갖는다. 그러므로, 상기 비트 라인은 상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결된다.

Description

반도체 메모리 셀 구조{semiconductor memory cell structure}
도 1은 종래의 8F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.
도 2는 종래의 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ 선을 자른 단면도이다.
도 5 내지 도 16은 도 3의 반도체 메모리 셀 구조를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다.
도 17은 도 3의 반도체 메모리 셀 구조에서 더미 게이트 패턴을 생략할 때의 모습을 보여주기 위한 평면도이다.
도 18 및 도 19 각각은 종래의 방법을 적용하여 도 3의 반도체 메모리 셀 구조를 제조할 때 발생하는 문제점을 설명하기 위한 개략적인 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
300 : 액티브 영역 302 : 하부 전극용 콘택 패드
304 : 비트 라인용 콘택 패드 306 : 게이트 패턴
308 : 비트 라인 310 : 하부 전극
400 : 단위 셀
본 발명은 반도체 메모리 셀 구조에 관한 것으로서, 보다 상세하게는 6F2 구조의 단위 셀로 이루어지는 반도체 메모리 셀 구조에 관한 것이다.
최근, 반도체 메모리 소자의 경우에는 고집적화에 따른 디자인-룰(design rule)의 미세화로 인하여 단위 셀의 크기가 계속적으로 감소하고 있는 추세에 있다. 특히, 상기 반도체 메모리 소자 중에서 디램 소자는 그 단위 셀의 구조가 8F2 구조에서 6F2 구조로 더욱 미세화되어 가고 있다. 그러나, 상기 단위 셀의 구조가 6F2 구조인 경우에는 8F2 구조에 비해 공정 적용이 다소 불리한 점이 있다.
도 1은 종래의 8F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.
도 1을 참조하면, 그 양측부에는 하부 전극용 콘택 패드(12)와 연결되는 제1 영역과 그 중심부에는 비트 라인용 콘택 패드(14)와 연결되는 제2 영역을 갖는 액티브 영역(10)이 있다. 상기 액티브 영역(10)은 장축과 단축을 가지는 타원의 바 형태로 구비되고, 장축은 5개의 F에 해당하는 길이를 갖고, 단축은 1개의 F에 해당하는 길이를 갖는 것이 일반적이다. 또한, 상기 8F2 구조의 단위 셀(20)을 포함할 경우 상기 액티브 영역(10)은 장축의 행방향으로는 반복적으로 배치되고, 단축의 열방향으로는 하나 건너서 하나가 그 중심축이 동일하도록 배치된다.
그리고, 상기 제1 영역 상에는 상기 제1 영역과 연결되는 하부 전극용 콘택 패드(12)가 배치되고, 상기 제2 영역 상에는 상기 제2 영역과 연결되는 비트 라인용 콘택 패드(14)가 배치된다. 특히, 상기 비트 라인용 콘택 패드(14)는 그 일부는 상기 제2 영역과 연결되면서 나머지는 상기 행방향의 액티브 영역(10) 사이인 제3 영역에 배치된다. 이때, 상기 제3 영역인 상기 행방향의 액티브 영역(10) 사이는 필드 영역에 해당하는 것으로서, 1개의 F에 해당하는 길이를 갖는 것이 일반적이다.
또한, 상기 제1 영역과 제2 영역 사이의 액티브 영역(10) 즉, 상기 하부 전극용 콘택 패드(12)와 상기 비트 라인용 콘택 패드(14)가 배치되는 사이에는 워드 라인인 게이트 패턴(16)이 배치된다. 이때, 상기 게이트 패턴(16)은 상기 액티브 영역(10)의 단축의 열방향으로 배치된다.
아울러, 상기 액티브 영역(10)의 장축의 행방향 사이인 상기 제3 영역에는 비트 라인(18)이 배치된다. 따라서, 상기 비트 라인(18)은 상기 제3 영역에 배치되는 상기 비트 라인용 콘택 패드(14)의 나머지와 연결된다.
언급한 상기 8F2의 메모리 셀의 구조에서, 단위 셀(20)은 하나의 하부 전극 을 기준한다. 그러므로, 상기 단위 셀(20)은, 도 1에 도시된 바와 같이, 상기 하부 전극과 연결되는 상기 하부 전극용 콘택 패드(12)를 중심으로 4F＊2F이기 때문에 8F2이다.
도 2는 종래의 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.
도 2를 참조하면, 6F2 구조의 경우에도 8F2 구조와 마찬가지로 그 양측부에는 하부 전극용 콘택 패드(32)와 연결되는 제1 영역과 그 중심부에는 비트 라인용 콘택 패드(34)와 연결되는 제2 영역을 갖는 액티브 영역(30)이 있다. 상기 액티브 영역(30)은 장축과 단축을 가지는 타원의 바 형태로 구비되고, 장축은 5개의 F에 해당하는 길이를 갖고, 단축은 1개의 F에 해당하는 길이를 갖는다. 그러나, 8F2 구조와는 달리 6F2 구조의 경우에는 상기 액티브 영역(30)이 장축의 행방향으로 직선 형태로 배치되는 것이 아니라 행방향과 열방향을 동시에 가지는 사선 형태로 배치된다. 즉, 상기 제2 영역을 중심으로 양측부의 제1 영역이 동일한 행방향에 배치되는 것이 아니라 서로 다른 행방향에 배치되는 것이다.
언급한 액티브 영역(30)의 배치를 제외하고는 6F2 구조의 경우에도 상기 제1 영역과 연결되는 하부 전극용 콘택 패드(32)가 배치되고, 상기 제2 영역 상에는 상기 제2 영역과 연결되는 비트 라인용 콘택 패드(34)가 배치된다. 다만, 상기 비트 라인용 콘택 패드(34)는 상기 제2 영역 상부에만 한정되게 배치된다. 그러므로, 상기 6F2 구조는 공간 활용도가 8F2 구조에 비해 유리하다.
또한, 상기 제1 영역과 제2 영역 사이의 액티브 영역(30)에는 워드 라인인 게이트 패턴(36)이 배치된다. 이때, 상기 게이트 패턴(36)은 열방향으로 배치된다. 아울러, 상기 비트 라인용 콘택 패드(34)가 위치하는 행방향으로는 상기 비트 라인용 콘택 패드(34)와 연결되는 비트 라인(38)이 배치된다.
언급한 상기 6F2의 메모리 셀의 구조에서도 단위 셀(20)은 하나의 하부 전극을 기준한다. 그러므로, 상기 단위 셀(20)은, 도 2에 도시된 바와 같이, 상기 하부 전극과 연결되는 상기 하부 전극용 콘택 패드(32)를 중심으로 3F＊2F이기 때문에 6F2이다.
여기서, 6F2 구조의 경우에는 8F2 구조에 비해 공간 활용도가 유리하기 때문에 고집적화 측면에서 보다 유리하다. 그러나, 6F2 구조는 8F2 구조에 비해 제조 공정 관점에서 보다 불리하다. 그 이유는, 상기 6F2 구조에서는 상기 액티브 영역(30)이 사선 형태를 갖기 때문이다. 이와 같이, 상기 액티브 영역(30)이 사선 형태를 가질 경우에는 포토리소그라피 공정의 수행이 매우 힘들다. 예를 들면, 상기 사선 형태를 갖는 액티브 영역(30)을 형성하기 위한 포토리소그라피 공정에서는 일반적인 조명계가 아닌 사선 형태의 배열에 적합한 비대칭형 조명계를 사용해야 하고, 여러개의 세그먼트(segment)들로 하나의 액티브 영역(30)을 형성해야 한다. 따라서, 언급한 비대칭형 조명계를 사용할 경우에는 셀 영역이 아닌 페리 영역에서의 OPC(optical proximity correction)가 잘 맞지 않는 현상이 발생하고, 여러개의 세그먼트들로 하나의 액티브 영역(30)을 형성함으로써 필드 영역에서의 균일도의 저하가 빈번하게 발생한다.
이와 같이, 공간 활용적인 관점에서는 6F2 구조가 8F2 구조에 비해 유리함에도 불구하고 언급한 제조 공정 관점에서 불리하기 때문에 반도체 메모리 셀 구조의 적용에 적극적이지 못하다.
본 발명의 목적은 제조 공정 측면에서 보다 유리한 직선 형태의 액티브 영역을 포함하는 6F2의 반도체 메모리 셀 구조를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 메모리 셀 구조는 다음과 같다.
언급한 본 발명의 반도체 메모리 셀 구조는 6F2 구조로서 액티브 영역이 장축과 단축을 갖는 타원의 바 형태로 구비된다. 이때, 상기 액티브 영역은 상기 장축의 행방향과 상기 단축의 열방향으로 반복적으로 배치된다. 또한, 상기 액티브 영역은 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가진다.
그리고, 비트 라인용 콘택 패드는 상기 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치된다. 이때, 상기 제3 영역은 상기 장축의 행방향의 사이인 필드 영역에 위치한다. 아울러, 상기 비트 라인용 콘택 패드는 타원 타입으로 형성되고, 상기 액티브 영역의 단축을 기준할 때 상기 타원 타입의 장축이 기울어진 상태를 갖는다. 그러므로, 상기 비트 라인은 상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결된다.
아울러, 상기 반도체 메모리 셀 구조가 디램 소자의 셀 구조에 해당할 경우에는 게이트 패턴이 상기 액티브 영역의 단축의 열방향으로 배치되고, 상기 액티브 영역의 제1 영역과 제2 영역 사이를 지난다. 그리고, 상기 게이트 패턴과 함께 더미 게이트 패턴이 상기 액티브 영역의 단축의 열방향 사이에 배치된다. 이와 같이, 상기 더미 게이트 패턴을 배치시키는 것은 상기 게이트 패턴의 형성을 보다 용이하게 도모하기 위함이다.
또한, 하부 전극용 패드가 상기 액티브 영역의 제1 영역과 연결된다. 뿐만 아니라, 상기 하부 전극용 콘택 패드와 연결되는 하부 전극, 상기 하부 전극 상에 형성되는 유전막과 상부 전극을 포함하는 커패시터가 구비된다.
이와 같이, 본 발명에 의하면, 상기 반도체 메모리 셀 구조가 6F2 구조를 가짐에도 불구하고, 상기 액티브 영역이 상기 장축의 행방향으로 직선 형태로 배치된다. 그러므로, 본 발명의 반도체 메모리 셀 구조는 공간 활용적인 관점 뿐만 아니 라 제조 공정 관점에서도 별다른 어려움을 갖기 않는다. 따라서, 본 발명의 반도체 메모리 셀 구조는 고집적화를 요구하는 최근의 반도체 소자에 보다 적극적인 활용이 가능하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다. 아울러, 아래에 위치하는 부재들의 경우에는 평면의 경우에는 보이지 않으나 그 명확성을 보다 기하기 위하여 보여지는 것으로 도시하고 있다. 그리고, 이하에서는 반도체 메모리 소자 중에서 하나의 트랜지스터와 하나의 커패시터를 단위 셀로 갖는 디램 소자를 예로 들어 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 6F2 구조의 단위 셀을 포함하는 반도체 메모리 셀 구조를 나타내는 개략적인 평면도이다.
도 3을 참조하면, 장축과 단축을 가지는 타원의 바 형태로 구비되는 액티브 영역(300)이 배치되어 있다. 특히, 상기 액티브 영역(300)의 장축 방향은 행방향으로 정의하고, 상기 액티브 영역(300)의 단축 방향은 열방향으로 정의한다. 그리고, 상기 액티브 영역(300)은 그 양측부에는 하부 전극용 콘택 패드(302)와 연결되는 제1 영역(302a)과 그 중심부에는 비트 라인용 콘택 패드(304)와 연결되는 제2 영역(304a)을 갖는다. 여기서, 상기 제1 영역(302a)과 제2 영역(304a) 각각은, 도 4에 도시된 바와 같이, 소스/드레인이 노출되는 영역에 해당한다. 그러므로, 상기 하부 전극용 콘택 패드(302)은 상기 액티브 영역(300)의 양측부에 형성된 상기 제1 영역(302a)의 소스/드레인과 전기적으로 연결되는 구조를 갖고, 상기 비트 라인용 콘택 패드(304)는 상기 액티브 영역(300)의 중심부에 형성된 상기 제2 영역(304a)의 소스/드레인과 전기적으로 연결되는 구조를 갖는다.
본 발명의 실시예에 따른 상기 액티브 영역(300)은 그 배치에 특징이 있는 것으로서, 상기 액티브 영역(300)은 장축의 행방향과 단축의 열방향으로 반복적으로 배치된다. 즉, 상기 액티브 영역은 상기 행방향과 열방향을 기준으로 규칙적으로 배치되는 것이다. 또한, 상기 액티브 영역(300)에서, 상기 장축은 5개의 F에 해당하는 길이를 갖고, 단축은 1개의 F에 해당하는 길이를 갖는다.
그리고, 본 발명의 실시예에서, 상기 제2 영역(304a)과 연결되는 비트 라인용 콘택 패드(304)는 상기 제2 영역(304a) 뿐만 아니라 상기 액티브 영역(300)과 중첩되지 않는 제3 영역(330)에도 배치된다. 여기서, 상기 제3 영역(330)은 상기 장축의 행방향을 기준할 때 상기 액티브 영역(300)의 행방향 사이에 위치하는 것으로서, 필드 영역에 해당한다. 특히, 상기 비트 라인용 콘택 패드(304)는 상기 액티 브 영역(300)의 중심부에도 배치되기 때문에 상기 비트 라인용 콘택 패드(304) 또한 상기 액티브 영역(300)과 마찬가지로 규칙적으로 배치된다. 다만, 상기 비트 라인용 콘택 패드(304)가 상기 액티브 영역(300)의 단축과 동일하게 배치될 경우에는 상기 행방향으로 이웃하는 비트 라인용 콘택 패드(304)와 중첩될 수 있다. 그러므로, 본 발명의 실시예에서는 상기 비트 라인용 콘택 패드(304)를 타원 타입으로 형성하고, 상기 액티브 영역(300)의 단축을 기준할 때 상기 타원 타입의 장축이 기울어진 상태를 갖도록 형성하는 것이 바람직하다.
또한, 상기 제1 영역(302a)과 제2 영역(304a) 사이의 액티브 영역(300) 즉, 상기 하부 전극용 콘택 패드(302)와 상기 비트 라인용 콘택 패드(304)가 배치되는 사이에는 워드 라인인 게이트 패턴(306)이 배치된다. 이때, 상기 게이트 패턴(306)은 상기 액티브 영역(300)의 단축의 열방향으로 배치된다. 특히, 상기 게이트 패턴(306)은 상기 제1 영역(302a)인 하부 전극용 콘택 패드(302)와 상기 제2 영역(304a)인 비트 라인용 콘택 패드(304) 사이에 배치되기 때문에, 상기 액티브 영역(300)을 기준할 때 두 군데를 지나도록 배치된다.
아울러, 상기 게이트 패턴(306) 이외에도 더미 게이트 패턴(307)이 상기 액티브 영역(300)의 단축의 열방향으로 배치된다. 상기 게이트 패턴(306)을 형성할 때 상기 더미 게이트 패턴(307)이 생략될 경우에는 그 제조 공정에 다소 어려움이 있기 때문에 상기 제조 공정의 용이성을 도모하기 위하여 상기 더미 게이트 패턴(307)을 포함시킨다.
그리고, 상기 제3 영역(330)에 배치되는 상기 비트 라인용 콘택 패드(304)의 나머지에는 비트 라인(304)이 연결되고, 상기 제1 영역(302a)의 하부 전극용 콘택 패드(302)에는 하부 전극(310)이 연결된다.
언급한 반도체 메모리 셀 구조의 경우에는 하나의 하부 전극(310)을 기준할 때 그 단위 셀(400)은 상기 하부 전극(310)과 연결되는 상기 하부 전극용 콘택 패드(302)를 중심으로 3F＊2F이기 때문에 6F2이다. 즉, 본 발명의 실시예에서 언급하고 있는 반도체 메모리 셀 구조는 그 단위 셀(400)로서 6F2의 구조를 갖는다.
그러나, 본 발명의 실시예에 따른 반도체 메모리 셀 구조에서는 상기 액티브 영역(300)이 사선 형태가 아닌 직선 형태를 갖는다. 그러므로, 본 발명에서는 상기 반도체 메모리 셀 구조가 그 단위 셀로서 6F2의 구조를 가짐에도 불구하고 용이한 제조가 가능하다. 따라서, 고집적화를 요구하는 최근의 반도체 소자에 보다 적극적인 활용이 가능하다.
이하, 언급한 도 3의 반도체 메모리 셀 구조를 제조하기 위한 방법에 대하여 설명하기로 한다.
도 5 내지 도 16은 도 3의 반도체 메모리 셀 구조를 제조하는 방법을 설명하기 위한 개략적인 평면도들이다. 또한, 도 4는 도 3의 Ⅳ-Ⅳ 선을 자른 단면도로서, 이를 참조할 경우에는 보다 용이한 이해가 가능하다.
도 4 및 도 5를 참조하면, 소자 분리 공정을 수행하여 반도체 기판(200)에 소자 분리막(202)을 형성한다. 이와 같이, 상기 소자 분리막(202)을 형성함으로써 언급한 액티브 영역(300)이 정의된다. 아울러, 상기 소자 분리막(202)이 형성된 영역은 필드 영역에 해당한다.
본 발명의 실시예에서는, 도 5에서와 같이, 상기 액티브 영역(300)을 장축의 행방향과 단축의 열방향으로 반복적으로 배치시킨다. 특히, 상기 액티브 영역(300)은 종래와는 달리 상기 장축의 행방향을 기준할 때 사선 형태가 아닌 직선 형태로 형성되기 때문에 그 제조 공정 관점에서 보다 유리하다. 즉, 상기 액티브 영역(300)을 형성하기 위한 포토리소그라피 공정에서 일반적인 조명계의 사용 등이 가능하기 때문이다.
아울러, 본 발명의 실시예에서는 상기 소자 분리막(202)으로서 집적도 관점에서 유리한 트렌치 소자 분리막을 형성한다.
구체적으로, 상기 반도체 기판(200) 상에 패드 산화막과 패드 질화막을 형성한 후, 패터닝을 수행하여 상기 반도체 기판(200)의 표면을 부분적으로 노출시키는 패드 산화막 패턴과 패드 질화막 패턴을 형성한다. 이어서, 상기 패드 산화막 패턴과 패드 질화막 패턴을 마스크로 사용하는 식각을 수행하여 상기 반도체 기판(200)에 트렌치를 형성한다. 계속해서, 상기 트렌치를 형성할 때 상기 반도체 기판(200)에 가해진 손상 등을 보상하기 위한 공정을 수행한다. 이어서, 상기 트렌치가 형성된 결과물 상에 매립 특성이 우수한 산화물의 박막을 형성한다. 그 결과, 상기 트렌치 내에도 상기 박막이 충분하게 매립된다. 여기서, 상기 산화물의 박막은 주로 플라즈마 증대 화학기상증착(PECVD)을 수행하여 형성한다. 계속해서, 상기 패드 질화막 패턴의 표면이 노출될 때까지 상기 산화물의 박막을 제거한다. 상기 산화물의 박막은 주로 화학기계적 연마를 수행하여 제거한다. 이어서, 상기 패드 질화막 패턴과 패드 산화막 패턴을 제거한다. 상기 패드 질화막 패턴과 패드 산화막 패턴은 주로 인산을 사용하는 식각 공정을 수행하여 제거한다. 그 결과, 상기 반도체 기판(200)의 트렌치에만 소자 분리막(202)으로서 상기 산화물이 박막이 매립된 트렌치 소자 분리막이 형성된다.
도 4, 도 6 및 도 7을 참조하면, 상기 소자 분리막(202)을 형성하여 상기 반도체 기판(200)을 액티브 영역(300)과 필드 영역으로 정의한 후, 상기 반도체 기판(300) 상에 게이트 패턴(306)을 형성한다.
본 발명의 실시예에서는 상기 액티브 영역(300)을 기준할 때 상기 게이트 패턴(306)은 단축의 열방향으로 배치되게 형성한다. 또한, 상기 게이트 패턴(306)은 하나의 액티브 영역(300)에 두 개가 지나도록 배치한다. 즉, 언급한 바와 같이, 상기 액티브 영역(300)의 양측부에 배치되는 제1 영역(302a)과 상기 액티브 영역(300)의 중심부에 배치되는 제2 영역(304a)의 사이를 지나도록 배치하는 것이다. 아울러, 장축의 액티브 영역(300) 사이에는 더미 게이트 패턴(307)이 지나도록 배치한다. 이때, 상기 더미 게이트 패턴(307)은 제조 공정의 편의성을 도모하기 위하여 삽입시키는 부재이다.
본 발명의 다른 실시예로서는 상기 더미 게이트 패턴(307)을 생략할 수 있다. 만약, 상기 더미 게이트 패턴(307)을 생략할 경우에는, 도 17에 도시된 바와 같이, 상기 액티브 영역(300)의 양측부에 배치되는 제1 영역(302a)과 상기 액티브 영역(300)의 중심부에 배치되는 제2 영역(304a)의 사이를 지나는 게이트 패턴만이 배치된다.
상기 게이트 패턴(306)을 형성하는 방법을 구체적으로 살펴보면 다음과 같다.
상기 반도체 기판(300) 상에 절연막과 도전막을 순차적으로 형성한다. 여기서, 상기 절연막은 산화물, 금속 산화물, 금속 산질화물 등을 포함하는 것이 바람직하다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다. 특히, 상기 금속 산화물은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호하기 때문에 최근의 반도체 소자에 주로 적용하고 있는 추세이다. 따라서, 본 실시예에서 상기 절연막은 금속 산화물을 포함하고, 원자층 적층을 수행하여 형성한다.
이와 같이, 상기 절연막과 도전막을 순차적으로 형성한 후, 패터닝을 수행한다. 그 결과, 상기 반도체 기판(200) 상부에는 게이트 절연막과 게이트 도전막을 포함하는 게이트 패턴(306)이 형성된다. 상기 패터닝은 포토레지스트 패턴, 질화물의 하드 마스크막 등을 식각 마스크로 사용하는 식각 공정을 수행한다. 만약, 상기 하드 마스크막을 식각 마스크로 사용한 패터닝을 수행할 경우에는 상기 게이트 패턴(306)은 상기 게이트 도전막 상에 하드 마스크막이 형성되는 구조를 갖는다.
이어서, 상기 게이트 패턴(306)을 마스크로 사용하는 이온 주입을 수행한다. 이에 따라, 상기 게이트 패턴(306)과 인접하는 반도체 기판(200)의 액티브 영역(300) 표면으로부터 아래에 소스/드레인이 형성된다. 상기 소스/드레인은 도 3에서 언급한 제1 영역(302a)과 제2 영역(304a) 각각에 해당하는 것으로서, 상기 제1 영역(302a)은 상기 액티브 영역(300)의 양측부에 배치되고, 상기 제2 영역(304a)은 상기 액티브 영역(300)의 중심부에 배치된다. 그러므로, 상기 제1 영역(302a)의 소스/드레인은 하부 전극용 콘택 패드(302)와 전기적으로 연결되는 영역이고, 상기 제2 영역(304a)의 소스/드레인은 비트 라인용 콘택 패드(304)와 전기적으로 연결되는 영역이다.
본 발명의 실시예에서는 스페이서의 형성을 생략하지만, 다른 실시예로서 상기 스페이서를 형성할 경우에는 상기 소스/드레인은 엘디디 구조를 갖는다.
계속해서, 도 4에 도시된 바와 같이, 상기 게이트 패턴(306)이 형성된 반도체 기판(300) 상부에 제1 층간 절연막(206)을 형성한다.
도 8을 참조하면, 상기 제1 층간 절연막(206)을 패터닝하여 상기 제1 영역(302a)과 상기 제2 영역(304a) 각각을 노출시키는 제1 콘택홀을 형성한 후, 상기 제1 콘택홀 내에 도전성 물질을 충분하게 매립시켜 상기 제1 영역(302a)과 연결되는 하부 전극용 플러그(380a)와 상기 제2 영역(304a)과 연결되는 비트 라인용 플러그(380b)를 형성된다. 상기 도전성 물질의 예로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다.
구체적으로, 상기 게이트 패턴(306)을 갖는 반도체 기판(200) 상부에 제1 층간 절연막(206)을 형성한 후, 상기 게이트 패턴(306)의 상부 표면이 노출될 때까지 상기 제1 층간 절연막(206)을 평탄화시킨다. 그리고, 패터닝을 수행하여 상기 제1 영역(302a)과 제2 영역(304a) 각각을 노출시키는 제1 콘택홀을 형성한다. 이어서, 상기 제1 콘택홀을 갖는 결과물 상부에 도전성 물질의 박막을 형성하여 상기 제1 콘택홀 내에 도전성 물질이 충분하게 매립시킨다. 그리고, 상기 평탄화된 제1 층간 절연막(206)의 상부 표면이 노출될 때까지 상기 도전성 물질의 박막을 제거한다.
이에 따라, 상기 반도체 기판(200) 상부에는, 도 9에 도시된 바와 같이, 상기 제1 영역(302a)과 연결되는 하부 전극용 플러그(380a)와 상기 제2 영역(304a)과 연결되는 비트 라인용 플러그(380b)가 형성된다.
다시, 도 4를 참조하면, 상기 하부 전극용 플러그(380a)와 상기 비트 라인용 플러그(380b)가 형성된 상기 제1 층간 절연막(206) 상에 제2 층간 절연막(207)을 형성한다.
이어서, 상기 제2 층간 절연막(207)을 패터닝하여 제2 콘택홀을 형성한다. 이때, 상기 제2 콘택홀은 비트 라인용 콘택 패드(304)가 형성하는 부위이다. 그러므로, 상기 제2 콘택홀은 상기 액티브 영역(300)의 제2 영역(304a)으로서 상기 비트 라인용 플러그(380b)의 상부 표면과 상기 제2 영역(304a)과 연결되면서 상기 액티브 영역(300)과는 중첩되지 않는 제3 영역(330)의 상기 제1 층간 절연막(206)의 상부 표면을 노출시키도록 형성한다. 이때, 상기 제3 영역(330)은 상기 액티브 영역(300)의 행방향 사이에 위치하는 필드 영역에 해당한다.
계속해서, 도 10 및 도 11을 참조하면, 상기 제2 콘택홀 내에 도전성 물질을 충분하게 매립시켜 상기 비트 라인용 플러그(380b)와 연결되는 비트 라인용 콘택 패드(304)를 형성한다. 여기서, 상기 비트 라인용 콘택 패드(304)는 편의상 상기 비트 라인용 플러그(380b)를 포함하는 개념으로 나타낸다. 상기 도전성 물질의 예로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하 는 것이 바람직하고, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다.
그리고, 상기 비트 라인용 콘택 패드(304)는 주로 적층과 평탄화를 순차적으로 수행함으로서 그 수득이 가능하다. 구체적으로, 상기 비트 라인용 콘택 패드(304)는 상기 제2 콘택홀을 갖는 결과물 상부에 도전성 물질의 박막을 형성하여 상기 제2 콘택홀 내에 도전성 물질을 충분하게 매립시킨 후, 상기 제2 층간 절연막(207)의 상부 표면이 노출될 때까지 상기 도전성 물질의 박막을 제거함으로써 수득할 수 있다.
본 발명의 실시예에서는 상기 비트 라인용 콘택 패드(304)를 그 일부는 상기 제2 영역(304a)과 연결되면서 그 나머지는 상기 제3 영역(330)에 위치하도록 배치시킨다. 여기서, 상기 비트 라인용 콘택 패드(304)는 평면적 측면에서 바라볼 때 타원 형태로 형성하고, 더욱이 상기 액티브 영역(300)의 단축을 기준할 때 상기 타원 타입의 장축이 다소 기울어진 상태를 갖도록 형성한다. 그 이유는, 언급한 바와 같이, 상기 비트 라인용 콘택 패드(304)가 상기 액티브 영역(300)의 단축과 동일하게 배치될 경우 상기 행방향으로 이웃하는 비트 라인용 콘택 패드(304)와 중첩될 수 있기 때문이다. 또한, 상기 타원 형태를 갖는 비트 라인용 콘택 패드(304)의 경우에는 상기 액티브 영역(300)의 형성과는 달리 포토레지스트를 열처리하는 간단한 공정을 수행함으로서 그 수득이 가능하다.
만약, 상기 비트 라인용 콘택 패드(304)가 언급한 바와 같이 제3 영역(330)에 위치하지 않고, 제2 영역(304a)에만 위치할 경우에는, 도 18에서와 같이 비트 라인(170)이 상기 비트 라인용 콘택 패드와 연결되지 않기 때문에 바람직하지 않 고, 도 19에서와 같이 비트 라인(180)이 아래의 하부 전극용 플러그와 연결되기 때문에 바람직하지 않다.
그러므로, 본 발명의 실시예에서는 상기 비트 라인용 콘택 패드(304)를 상기 제2 영역(304a) 뿐만 아니라 상기 제3 영역(330)에도 위치하도록 배치시킨다.
도 12 및 도 13을 참조하면, 상기 제3 영역(330)에 배치된 상기 비트 라인용 콘택 패드(304)와 연결되는 비트 라인(308)을 형성한다. 상기 비트 라인(308)은 상기 제2 층간 절연막(207) 상에 형성되는 것으로서 상기 액티브 영역(300)과는 서로 중첩되지 않게 형성한다.
따라서, 본 발명의 실시예에서는 상기 비트 라인(308)을 상기 비트 라인용 콘택 패드(304)와는 용이하게 연결되면서도 상기 하부 전극용 플러그(302a)와는 전혀 연결되지 않게 형성할 수 있다. 즉, 본 발명의 실시예에서는 언급한 바와 같이 상기 비트 라인용 콘택 패드(304)를 상기 제3 영역(330)에까지 확장되도록 형성함으로서 상기 하부 전극용 플러그(302a)와는 연결되지 않으면서도 상기 비트 라인용 콘택 패드(304)와는 연결되는 비트 라인(308)을 수득할 수 있는 것이다. 이와 같이, 상기 비트 라인(308)의 형성이 가능하기 때문에 본 발명의 실시예에 따른 반도체 메모리 셀 구조는 효율적으로 공간 배치가 이루어진다.
다시, 도 4를 참조하면, 상기 비트 라인(308)이 형성된 반도체 기판(200) 상부에 제3 층간 절연막(208)을 형성한다. 그리고, 상기 제3 층간 절연막(208)을 패터닝하여 상기 하부 전극용 플러그(380a)가 노출되는 제3 콘택홀을 형성한다.
이어서, 도 14 및 도 15를 참조하면, 상기 제3 콘택홀 내에 도전성 물질을 충분하게 매립시켜 상기 하부 전극용 플러그(380a)와 연결되는 하부 전극용 콘택 패드(302)를 형성한다. 여기서, 상기 하부 전극용 콘택 패드(302)는 편의상 상기 하부 전극용 플러그(380a)를 포함하는 개념으로 나타낸다. 상기 도전성 물질의 예로서는 폴리 실리콘, 금속, 금속 질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라 둘 이상을 혼합하여 사용할 수도 있다.
또한, 상기 하부 전극용 콘택 패드(302)도 주로 적층과 평탄화를 순차적으로 수행함으로서 그 수득이 가능하다. 구체적으로, 상기 하부 전극용 콘택 패드(302)는 상기 제3 콘택홀을 갖는 결과물 상부에 도전성 물질의 박막을 형성하여 상기 제3 콘택홀 내에 도전성 물질을 충분하게 매립시킨 후, 상기 제3 층간 절연막(208)의 상부 표면이 노출될 때까기 상기 도전성 물질의 박막을 제거함으로써 수득할 수 있다.
그리고, 상기 제3 층간 절연막(208) 상에 하부 전극(310)을 형성한다. 이때, 상기 하부 전극(310)은 도 4 및 도 16에 도시된 바와 같이 상기 하부 전극용 콘택 패드(302)와 연결되도록 형성한다. 그러므로, 상기 하부 전극(310)은 상기 액티브 영역(330) 상에 위치한다.
여기서, 상기 하부 전극(310)은 집적도 관점에서 고려할 경우 실린더 구조를 갖는 것이 바람직하다. 상기 실린더 구조를 갖는 하부 전극(310)을 형성하는 방법을 구체적으로 설명하면 다음과 같다.
먼저, 상기 제3 층간 절연막(208) 상에 몰드막을 형성한다. 상기 몰드막은 주로 산화물을 포함하고, 화학기상증착을 수행하여 형성한다. 이어서, 상기 몰드막 을 대상으로 패터닝을 수행하여 상기 하부 전극용 콘택 패드(302)를 노출시키는 개구부를 형성한다. 그리고, 상기 개구부의 측벽과 저면 및 상기 몰드막의 상부 표면에 하부 전극용 박막을 연속적으로 형성한다. 상기 하부 전극용 박막은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 특히, 최근에는 상기 하부 전극용 박막으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다. 이어서, 상기 하부 전극용 박막이 형성된 결과물 상에 희생막을 형성한다. 이와 같이, 상기 결과물 상에 희생막을 형성하면 상기 개구부 내에도 상기 희생막이 충분하게 매립된다. 여기서, 상기 희생막은 상기 몰드막과 실질적으로 동일한 식각 선택비를 갖는 물질을 포함하는 것이 바람직하다. 계속해서, 상기 희생막을 형성한 후, 상기 몰드막의 상부에 형성된 희생막과 하부 전극용 박막을 순차적으로 제거한다. 그러면, 상기 반도체 기판(200) 상부에는 노드가 분리된 하부 전극용 박막이 형성되고, 상기 개구부 내에는 희생막이 잔류한다. 여기서, 상기 하부 전극용 박막의 노드 분리를 위한 제거는 화학기계적 연마, 전면 식각 등을 수행한다. 계속해서, 상기 반도체 기판(200) 상부에 잔류하는 몰드막과 희생막을 제거한다. 그 결과, 상기 반도체 기판(200) 상에는 상기 하부 전극용 콘택 패드와 연결되는 실린더 구조의 하부 전극이 형성된다.
이와 같이, 본 발명의 실시예에서는 상기 하부 전극(310)을 형성한 후, 상기 하부 전극(310)의 표면에 유전막(도시되지 않음)을 형성한다. 상기 유전막은 얇은 등가 산화막 두께를 가지면서도 누설 전류 특성이 양호한 박막을 적용하는 추세이기 때문에 금속 산화물을 사용하여 형성하는 것이 바람직하다.
계속해서, 상기 유전막을 형성한 후, 상기 유전막을 갖는 결과물 상에 상부 전극(도시되지 않음)을 형성한다. 상기 하부 전극(310)과 마찬가지로, 상기 상부 전극은 주로 폴리 실리콘, 금속, 금속 질화물 등을 포함한다. 그리고, 최근에는 상기 상부 전극으로서 집적도 관점에서 보다 유리한 금속 질화물을 주로 선택한다.
이와 같이, 상기 하부 전극(310) 상에 유전막과 상부 전극을 형성함으로서 상기 반도체 기판 상부에는 상기 하부 전극용 콘택 패드(302)와 연결되는 커패시터가 형성된다.
언급한 본 발명에서는 6F2 구조를 단위 셀로 포함하는 반도체 메모리 셀 구조에 대하여 설명하고 있다. 특히, 상기 본 발명의 반도체 메모리 셀 구조에서는 액티브 영역의 배치와 비트 라인용 콘택 패드의 배치에 그 특징이 있다. 즉, 장축의 행방향과 단축의 열방향으로 반복적으로 배치되는 액티브 영역을 제공하고, 상기 액티브 영역에 일부가 배치되고, 상기 액티브 영역과 중첩되지 않는 영역에 나머지가 배치되는 비트 라인용 콘택 패드를 제공한다.
그러므로, 본 발명의 반도체 메모리 셀 구조는 6F2 구조를 단위 셀로 가짐에도 불구하고 용이한 제조 공정의 수행이 가능하다. 따라서, 고집적화를 요구하는 최근의 반도체 소자에 본 발명의 셀 구조를 적극적으로 적용할 수 있다.
본 발명은 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 장축의 행방향과 단축의 열방향으로 반복적으로 배치되고, 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가지는 액티브 영역;
    상기 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치되며, 상기 액티브 영역의 단축을 기준으로 할 때 기울어진 상태의 타원 형상을 갖는 비트 라인용 콘택 패드; 및
    상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결되는 비트 라인을 포함하는 반도체 메모리 셀 구조.
  2. 삭제
  3. 제1 항에 있어서, 상기 제3 영역은 상기 장축의 행방향의 사이에 위치하는 것을 특징으로 하는 반도체 메모리 셀 구조.
  4. 제3 항에 있어서, 상기 제3 영역은 상기 장축의 행방향의 사이에 위치하는 필드 영역인 것을 특징으로 하는 반도체 메모리 셀 구조.
  5. 제1 항에 있어서, 상기 메모리 셀의 단위 셀은 6F2 구조인 것을 특징으로 하는 반도체 메모리 셀 구조.
  6. 장축의 행방향과 단축의 열방향으로 반복적으로 배치되고, 그 양측부에는 하부 전극용 콘택 패드와 연결되는 제1 영역을 가지고, 그 중심부에는 비트 라인용 콘택 패드와 연결되는 제2 영역을 가지는 액티브 영역;
    상기 액티브 영역의 단축의 열방향으로 배치되고, 상기 액티브 영역의 제1 영역과 제2 영역 사이를 지나는 게이트 패턴;
    상기 액티브 영역의 제2 영역과 일부가 연결되면서 나머지는 상기 액티브 영역과 중첩되지 않는 제3 영역에 배치되며, 상기 액티브 영역의 단축을 기준으로 할 때 기울어진 상태의 타원 형상을 갖는 비트 라인용 콘택 패드;
    상기 액티브 영역과 중첩되지 않으면서 상기 제3 영역에 배치되는 비트 라인용 콘택 패드와 연결되는 비트 라인;
    상기 액티브 영역의 제1 영역과 연결되는 하부 전극용 콘택 패드; 및
    상기 하부 전극용 콘택 패드와 연결되는 하부 전극, 상기 하부 전극 상에 형성되는 유전막과 상부 전극을 포함하는 커패시터를 구비하는 반도체 메모리 셀 구조.
  7. 삭제
  8. 제6 항에 있어서, 상기 제3 영역은 상기 장축의 행방향의 사이에 위치하는 필드 영역인 것을 특징으로 하는 반도체 메모리 셀 구조.
  9. 제6 항에 있어서, 상기 액티브 영역의 단축의 열방향으로 배치되고, 상기 액티브 영역의 단축의 열방향 사이에 위치하는 더미 게이트 패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 구조.
  10. 제6 항에 있어서, 상기 메모리 셀의 단위 셀은 6F2 구조인 것을 특징으로 하는 반도체 메모리 셀 구조.
KR1020050101860A 2005-10-18 2005-10-27 반도체 메모리 셀 구조 KR100722767B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050101860A KR100722767B1 (ko) 2005-10-27 2005-10-27 반도체 메모리 셀 구조
US11/581,359 US20070096155A1 (en) 2005-10-18 2006-10-17 Cell structure for a semiconductor memory device and method of fabricating the same
US12/654,255 US8084801B2 (en) 2005-10-18 2009-12-15 Cell structure for a semiconductor memory device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050101860A KR100722767B1 (ko) 2005-10-27 2005-10-27 반도체 메모리 셀 구조

Publications (2)

Publication Number Publication Date
KR20070045504A KR20070045504A (ko) 2007-05-02
KR100722767B1 true KR100722767B1 (ko) 2007-05-30

Family

ID=38271221

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050101860A KR100722767B1 (ko) 2005-10-18 2005-10-27 반도체 메모리 셀 구조

Country Status (1)

Country Link
KR (1) KR100722767B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101926027B1 (ko) 2012-08-31 2018-12-06 에스케이하이닉스 주식회사 비대칭 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059482A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 6ｆ2 구조의 반도체 메모리 셀

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050059482A (ko) * 2003-12-15 2005-06-21 주식회사 하이닉스반도체 6ｆ2 구조의 반도체 메모리 셀

Also Published As

Publication number Publication date
KR20070045504A (ko) 2007-05-02

Similar Documents

Publication Publication Date Title
US7691689B2 (en) Methods of fabricating semiconductor devices having multiple channel transistors and semiconductor devices fabricated thereby
US6914286B2 (en) Semiconductor memory devices using sidewall spacers
KR100475075B1 (ko) 반도체 메모리 소자 및 그 제조방법
JP2007329489A (ja) 集積回路装置およびその製造方法
JP4959107B2 (ja) ストレージ電極との接触面積をさらに確保するためにビットライン方向に拡張されたコンタクト体を含む半導体素子の製造方法
KR100335121B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
US7846825B2 (en) Method of forming a contact hole and method of manufacturing a semiconductor device having the same
KR20030003906A (ko) 반도체 소자의 콘택 형성방법 및 그에 따라 제조된 반도체메모리 소자
KR100391988B1 (ko) 디램 셀 및 그 제조방법
KR101096907B1 (ko) 반도체 소자 및 그 형성방법
KR100891329B1 (ko) 반도체 소자 및 그 제조 방법
US6927127B2 (en) Method of manufacturing a semiconductor memory device
US8084801B2 (en) Cell structure for a semiconductor memory device and method of fabricating the same
KR100843714B1 (ko) 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법
US20150255465A1 (en) Semiconductor device, and manufacturing method for same
KR100722767B1 (ko) 반도체 메모리 셀 구조
KR100654067B1 (ko) 반도체 메모리 셀 구조
KR100421051B1 (ko) 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자
TW202220111A (zh) 半導體結構及其製造方法
KR20070048817A (ko) 반도체 메모리 셀 구조
KR20140028906A (ko) 반도체 소자 및 그 제조방법
JPH10163455A (ja) 半導体素子のキャパシタ及びその製造方法
KR20050002026A (ko) 반도체 소자의 캐패시터 제조방법
KR20060066217A (ko) 반도체 소자의 제조방법
KR100866701B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20051027

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061120

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070518

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070522

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070523

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction
PR1001 Payment of annual fee

Payment date: 20100429

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110429

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120430

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130430

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140430

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150430

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170409