KR20060075971A - 오버래이 마진을 높일 수 있는 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은, 콘택 형성시 오버래이 마진을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 라인 타입의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상부에 상기 제1도전패턴과 콘택 패드를 통해 전기적으로 접속되는 제2도전패턴을 형성하는 단계; 상기 제2도전패턴 상에 절연막을 형성하는 단계; 및 상기 절연막을 관통하여 상기 제2도전패턴과 전기적으로 접속되는 홀 타입의 제3도전패턴을 형성하는 단계를 포함하며, 상기 제1도전패턴을 형성하는 단계에서, 상기 제3도전패턴이 형성되는 상기 제1도전패턴의 양 측면에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.

또한, 본 발명은, 라인 타입의 게이트전극을 형성하는 단계; 상기 게이트전극 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 게이트전극에 접속되는 콘택 패드를 형성하는 단계; 상기 콘택 패드 상에 상기 제1도전패턴과 콘택 패드를 통해 전기적으로 접속되는 비트라인을 형성하는 단계; 상기 비트라인 상에 제2절연막을 형성하는 단계; 및 상기 제2절연막을 관통하여 상기 비트라인과 전기적으로 접속되는 홀 타입의 메탈 콘택을 형성하는 단계를 포함하며, 상기 게이트전극을 형성하는 단계에서, 상기 메탈 콘택이 형성되는 상기 제1게이트전극의 양 측면에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.

메탈 라인, 더미 패턴, 오버래이, 비트라인, 메탈 콘택.

Description

오버래이 마진을 높일 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF INCREASING OVERLAY MARGIN}

도 1a 및 도 1b는 비트라인과 메탈라인의 전기적 접속을 위한 메탈 콘택이 형성된 단면을 도시한 사진.

도 2는 메탈 콘택을 위한 콘택홀이 형성된 반도체 소자를 도시한 평면 사진.

도 3은 도 2를 콘택홀의 장축 방향인 X-X' 방향으로 절취한 단면 사진.

도 4a 내지 도 4d는 종래기술에 따른 메탈 콘택 형성 공정을 도시한 평면도.

도 5a 내지 도 5c는 도 4a 내지 도 4d의 평면도에 해당하는 단면도.

도 6은 도 5c에 해당하는 단면 사진.

도 7a 내지 도 7d는 본 발명의 일실시예에 따른 메탈 콘택 형성 공정을 도시한 평면도.

도 8a 내지 도 8c는 도 7a 내지 도 7d의 평면도에 해당하는 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

G1 ∼ G3 : 게이트전극 B/L : 비트라인

B/L : 비트라인 MC : 메탈 콘택

본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.

반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고 집적화 되면서 일정한 셀(Cell) 면적 상에 여러 요소들을 고 밀도로 형성하여야 한다. 이로 인해, 트랜지스터와 캐패시터 같은 단위소자들의 크기는 점차 줄어들고 있다.

특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 특히 메탈 콘택 등의 깊은 콘택홀 형성시 공정상의 어려움이 발생한다.

한편, 소자의 집적도는 증가하고 디자인 룰은 감소함에 따라 인접한 도전패턴(예컨대, 게이트전극) 사이의 거리가 감소하게 되며, 이와는 반대로 도전패턴의 두께는 증가함에 따라, 도전패턴의 높이와 도전패턴들 사이의 거리의 비를 나타내는 종횡비(Aspect ratio)는 점차 증가하게 된다.

그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀영역의 캐패시터 형성 후 주변영역에서 비트라인의 메탈 라인 형성을 위한 메탈 콘택 형성 공정이다.

도 1a 및 도 1b는 비트라인과 메탈라인의 전기적 접속을 위한 메탈 콘택이 형성된 단면을 도시한 사진이다.

도 1a를 참조하면, 하부의 게이트 전극(도시하지 않음)에 전기적으로 접속된 비트라인(B/L)이 형성되어 있으며, 비트라인(B/L) 상부에는 절연막을 관통하여 비트라인(B/L)에 전기적으로 접속된 메탈 콘택(MC)이 형성되어 있다.

도 1a는 비트라인(B/L)과 나란한 방향으로 절취한 단면인 반면, 도 1b는 비트라인(B/L)과 직교하는 방향으로 절취한 단면이므로, 도 1b의 구성에 대해서는 별도로 설명하지 않는다.

한편, 도 1a 및 도 1b에 도시된 반도체 소자의 제조 공정은 0.2㎛의 디자인룰이 적용된 것이다.

메탈 콘택을 위한 콘택홀의 사이즈가 감소함에 따라 식각시 폴리머가 다량 발생되는 식각 가스를 사용하게 되며, 이러한 식각 중에 균일한 폴리머 발생은 균일한 식각 프로파일을 위해서 필요하다. 그러나, 실제 식각 공정시 균일한 폴리머발생은 기대하기 힘들며, 이로 인해 식각 후 콘택홀의 형상시 원하는 원형을 유지하지 못한다.

대부분의 메탈 콘택은 홀 타입의 마스크 패턴을 이용하므로, 패턴의 미세화에 따른 오버래이 마진 등을 고려할 때 원하는 원형의 콘택홀 패턴을 형성하는 것은 중요한 공정 과제이다.

도 2는 메탈 콘택을 위한 콘택홀이 형성된 반도체 소자를 도시한 평면 사진 이다.

도 2를 참조하면, 홀 타입의 콘택홀(H)이 형성되어 있는 것을 확인할 수 있다. 한편, 앞서 설명한 바와 같이 균일하지 않은 폴리머 발생으로 콘택홀(H)의 형상이 장축과 단축을 갖는 타원 형태를 갖게 됨을 알 수 있다. 공정에 따라서는 타원형의 마스크 패턴을 사용할 수도 있다.

도 3은 도 2를 콘택홀의 장축 방향인 X-X' 방향으로 절취한 단면 사진이다.

도 3을 참조하면, 메탈 콘택을 위해 비트라인(B/L)을 노출시키는 콘택홀(H)이 형성되어 있다.

콘택홀(H)이 타원 형상을 가짐에 따라 발생하는 오버래이 문제는 100nm 이하의 디자인룰이 적용됨에 따라 가시화 되며, 특히 비트라인 콘택홀의 마진 부족은 메탈 콘택홀의 장축 방향에서의 비트라인 콘택홀과의 오버래이 마진 부족을 더욱 심화시킨다.

이하 실제 예를 통해 종래의 오버래이 마진 부족에 따른 문제점을 살펴본다.

도 4a 내지 도 4d는 종래기술에 따른 메탈 콘택 형성 공정을 도시한 평면도이다.

도 4a에 도시된 바와 같이, 라인 타입의 게이트전극(G1 ∼ G3)을 일정 간격으로 형성한다. 'A'는 후속 비트라인콘택 형성시 오버래이 마진을 높이기 위해 다른 부분에 비해 게이트전극(G2)의 폭이 넓은 부분을 나타낸다.

도 4b에 도시된 바와 같이, 게이트전극(G1 ∼ G3) 상에 절연막(ILD1)을 형성하고, 절연막(ILD1)을 선택적으로 식각하여 비트라인콘택이 이루어질 부분(A)을 노 출시키는 비트라인 콘택홀(BLC)을 형성한다.

도 4c에 도시된 바와 같이, 비트라인 콘택홀(BLC)을 통해 하부의 게이트전극(G2)에 전기적으로 접속되는 비트라인(B/L)을 형성한다.

도 4d에 도시된 바와 같이, 전면에 절연막(ILD2)을 형성한 후, 절연막(ILD2)을 선택적으로 식각하여 메탈 콘택이 이루어질 비트라인(B/L) 상부를 노출시키는 콘택홀을 형성한 다음, 메탈을 이용하여 콘택홀 내부를 매립함으로써 메탈 콘택(MC)을 형성한다.

메탈 콘택 형성시 콘택홀이 타원 형상을 갖도록 형성됨으로써, 비트라인(B/L)을 벗어나 있음을 알 수 있다.

도 5a 내지 도 5c는 도 4a 내지 도 4d의 평면도에 해당하는 단면도로서, 오버래이 마진 부족으로 인한 문제점을 단면도를 통해 보다 쉽게 확인이 가능하다.

도 5a를 참조하면, 게이트전극용 게이트 전도막(500)이 형성되어 있으며, 게이트 전도막(500) 상에는 제1층간절연막(501)이 형성되어 있으며, 제1층간절연막(501)을 관통하여 게이트 전도막(500)에 전기적으로 접속된 콘택 패드(502)가 형성되어 있으며, 콘택 패드(502) 상에는 콘택 패드(502)를 통해 게이트 전도막(500)과 전기적으로 접속된 비트라인(B/L)이 형성되어 있다. 비트라인(B/L)은 비트라인 전도막(503)과 비트라인 하드마스크(504)가 적층된 구조를 이룬다. 비트라인(B/L) 상에는 제2층간절연막(505)이 형성되어 있으며, 제2층간절연막(505) 상에는 메탈 콘택 형성을 위한 마스크 패턴(506)이 형성되어 있다.

도 5b는 마스크 패턴(506)을 식각 배리어로 이용하여 제2층간절연막(505)을 식각함으로써 콘택홀(507)을 형성한 단면을 나타낸다.

마스크 패턴(506) 형성시 미스 얼라인이 발생하지 않더라도 앞서 설명한 바와 같은 콘택홀(507)의 형상 변형으로 도시된 'B'와 같이 비트라인(B/L) 측면이 식각되어 콘택홀(507)이 게이트 전도막(500)을 노출시키게 된 것을 알 수 있다.

도 5c는 메탈을 증착하여 콘택홀(507)을 매립한 후 평탄화 공정을 실시하여 메탈 콘택(508)을 형성한 단면을 나타낸다.

도 6은 도 5c에 해당하는 단면 사진이다.

도 6을 통해 100nm 디자인룰이 적용되는 반도체 소자의 메탈 콘택 형성시 오버래이 마진 감소로 인해 메탈 콘택(508)의 비정상적으로 형성된 것을 확인할 수 있다.

이러한 현상은 특히 게이트전극과 같은 최하부의 전도층이 밀집되어 있는 경우에는 파워 쇼트를 유발할 수도 있는 바, 소자의 특성에 치명적인 악영향을 끼칠 수 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 형성시 오버래이 마진을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명은, 라인 타입의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상부에 상기 제1도전패턴과 콘택 패드를 통해 전기적으로 접속되는 제2도전패턴을 형성하는 단계; 상기 제2도전패턴 상에 절연막을 형성하는 단계; 및 상기 절연막을 관통하여 상기 제2도전패턴과 전기적으로 접속되는 홀 타입의 제3도전패턴을 형성하는 단계를 포함하며, 상기 제1도전패턴을 형성하는 단계에서, 상기 제3도전패턴이 형성되는 상기 제1도전패턴의 양 측면에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.

또한, 상기의 목적을 달성하기 위해 본 발명은, 라인 타입의 게이트전극을 형성하는 단계; 상기 게이트전극 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 게이트전극에 접속되는 콘택 패드를 형성하는 단계; 상기 콘택 패드 상에 상기 제1도전패턴과 콘택 패드를 통해 전기적으로 접속되는 비트라인을 형성하는 단계; 상기 비트라인 상에 제2절연막을 형성하는 단계; 및 상기 제2절연막을 관통하여 상기 비트라인과 전기적으로 접속되는 홀 타입의 메탈 콘택을 형성하는 단계를 포함하며, 상기 게이트전극을 형성하는 단계에서, 상기 메탈 콘택이 형성되는 상기 제1게이트전극의 양 측면에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.

본 발명은, 게이트전극과 비트라인 및 메탈라인과 같이 콘택 패드를 통해 서로 전기적으로 접속되며 적층된 형태의 복수의 도전층 구조를 형성할 때, 최하부에 위치한 게이트전극의 경우 이 후 메탈 콘택용 콘택홀과의 오버래이 마진을 고려하 여 일정 영역을 더미 패턴으로 레이아웃한다. 더미 영역은 전기적으로 절연 특성을 갖기 때문에 후속 메탈 콘택 형성시 오버래이 마진 부족으로 콘택홀 형성 영역을 일정 부분 벗어나더라도 더미 패턴에 의해 전기적 단락을 방지할 수 있도록 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.

도 7a 내지 도 7d는 본 발명의 일실시예에 따른 메탈 콘택 형성 공정을 도시한 평면도로서, 이를 참조하여 본 발명의 메탈 콘택 형성 공정을 살펴본다.

도 7a에 도시된 바와 같이, 라인 타입의 게이트전극(G1 ∼ G3)을 일정 간격으로 형성한다. 'C'는 후속 비트라인 콘택 형성시 오버래이 마진을 높이기 위해 다른 부분에 비해 게이트전극(G2)의 폭이 넓은 부분을 나타낸다.

한편, 본 발명에서는 후속 메탈 콘택 형성시 오버래이 마진 부족으로 인한 저기적 단락 문제를 해결하기 위해 후속 메탈 콘택이 이루어지는 게이트전극(G2)의 비트라인콘택 부분(C)의 양측면에 절연 특성을 갖는 더미 패턴(D1, D2)을 형성한다. 더미 패턴(D1, D2)은 게이트전극(G1 ∼ G3) 형성시 동시에 형성하는 것이 바람직하다.

아울러, 더미 패턴(D1, D2)에 인접한 게이트전극(G1, G3)은 더미 패턴(D1, D2)과의 일정 간격을 갖도록 주변에 비해 그 폭이 좁도록 형성하는 것이 바람직하다.

도 7b에 도시된 바와 같이, 게이트전극(G1 ∼ G3) 및 더미 패턴(D1, D2) 상에 절연막(ILD1)을 형성하고, 절연막(ILD1)을 선택적으로 식각하여 비트라인콘택이 이루어질 부분(C)을 노출시키는 비트라인 콘택홀(BLC)을 형성한다.

도 7c에 도시된 바와 같이, 비트라인 콘택홀(BLC)을 통해 하부의 게이트전극(G2)에 전기적으로 접속되는 비트라인(B/L)을 형성한다.

도 7d에 도시된 바와 같이, 전면에 절연막(ILD2)을 형성한 후, 절연막(ILD2)을 선택적으로 식각하여 메탈 콘택이 이루어질 비트라인(B/L) 상부를 노출시키는 콘택홀을 형성한 다음, 메탈을 이용하여 콘택홀 내부를 매립함으로써 메탈 콘택(MC)을 형성한다.

메탈 콘택 형성시 콘택홀이 타원 형상을 갖도록 형성됨으로써, 비트라인(B/L)을 벗어나 있음을 알 수 있다.

도 8a 내지 도 8c는 도 7a 내지 도 7d의 평면도에 해당하는 단면도로서, 오버래이 마진 부족으로 인해 비트라인을 벗어나도록 메탈 콘택이 형성되더라도 전기적 단락이 방지되는 것을 보다 쉽게 확인할 수 있다.

도 8a를 참조하면, 게이트전극용 게이트 전도막(800a)이 형성되어 있으며, 비트라인콘택이 이루어지는 게이트 전도막(800a)의 양 측면에는 주변과 절연되는 더미 패턴(800b)이 형성되어 있다.

더미 패턴(800b)은 게이트전극(800a)과 동시에 형성되므로 전도성을 갖으나, 기판의 다른 액티브 영역과 접속되지 않으므로 전기적 특성을 나타내지 않는다.

게이트 전도막(800a) 및 더미 패턴(800b) 상에는 제1층간절연막(801)이 형성 되어 있으며, 제1층간절연막(801)을 관통하여 게이트 전도막(800)에 전기적으로 접속된 콘택 패드(802)가 형성되어 있으며, 콘택 패드(802) 상에는 콘택 패드(802)를 통해 게이트 전도막(800)과 전기적으로 접속된 비트라인(B/L)이 형성되어 있다. 비트라인(B/L)은 비트라인 전도막(803)과 비트라인 하드마스크(804)가 적층된 구조를 이룬다. 비트라인(B/L) 상에는 제2층간절연막(805)이 형성되어 있으며, 제2층간절연막(805) 상에는 메탈 콘택을 위한 마스크 패턴(806)이 형성되어 있다.

마스크 패턴(806)은 포토레지스트 패턴, 포토레지스트 패턴과 희생 하드마스크의 적층 구조, 희생 하드마스크의 단독 구조 또는 이들과 반사방지막이 적층된 구조를 모두 포함한다.

도 8b는 마스크 패턴(806)을 식각 배리어로 이용하여 제2층간절연막(805)을 식각함으로써 콘택홀(807)을 형성한 단면을 나타낸다.

마스크 패턴(806) 형성시 미스 얼라인이 발생하지 않더라도 앞서 설명한 바와 같은 콘택홀(807)의 형상 변형으로 화살표로 표시된 바와 같이 비트라인(B/L) 측면이 식각되어 콘택홀(807)이 게이트 전도막(800a)을 벗어나 이웃하는 더미 패턴(800b)을 노출시키게 된 것을 알 수 있다.

도 8c는 메탈을 증착하여 콘택홀(807)을 매립한 후 평탄화 공정을 실시하여 메탈 콘택(808)을 형성한 단면을 나타낸다.

기존의 경우 더미 패턴(800b) 영역에 게이트전극(800a)이 위치하므로 이러한 경우 파워 쇼트를 유발할 수 있으나, 본 발명에서는 이 부분에 더미 패턴(800b)이 형성되어 있으므로 전기적 단락이 방지된다.

전술한 바와 같이 이루어지는 본 발명은, 게이트전극과 비트라인 및 메탈라인과 같이 콘택 패드를 통해 서로 전기적으로 접속되며 적층된 형태의 복수의 도전층 구조를 형성할 때, 최하부에 위치한 게이트전극의 경우 이 후 메탈 콘택용 콘택홀과의 오버래이 마진을 고려하여 일정 영역을 더미 패턴으로 레이아웃 함으로써, 메탈 콘택 형성시 오버래이 마진 부족으로 콘택홀 형성 영역을 일정 부분 벗어나더라도 더미 패턴에 의해 전기적 단락을 방지할 수 있음을 실시예를 통해 알아 보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 본 발명의 실시예에서는 비트라인에 대한 메탈 콘택 형성 공정을 그 예로 하였으나, 게이트전극 패턴, 콘택 패드 또는 금속배선 등과의 콘택홀 형성 공정 등 3층 이상의 도전층이 적층 구조를 갖는 콘택홀을 형성하는 모든 공정에 적용이 가능하다.

상술한 바와 같은 본 발명은, 콘택 형성시 오버래이 마진을 증가시킬 수 있어, 반도체 소자 제조시 결함 발생을 줄임으로써 수율을 향상시킬 수 있는 효과가 있다.

Claims (4)

1. 라인 타입의 제1도전패턴을 형성하는 단계;

   상기 제1도전패턴 상부에 상기 제1도전패턴과 콘택 패드를 통해 전기적으로 접속되는 제2도전패턴을 형성하는 단계;

   상기 제2도전패턴 상에 절연막을 형성하는 단계; 및

   상기 절연막을 관통하여 상기 제2도전패턴과 전기적으로 접속되는 홀 타입의 제3도전패턴을 형성하는 단계를 포함하며,

   상기 제1도전패턴을 형성하는 단계에서, 상기 제3도전패턴이 형성되는 상기 제1도전패턴의 양 측면에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 제1도전패턴은 상기 콘택 패드와 접속되는 부분이 다른 부분에 비해 폭이 넓은 것을 특징으로 하는 반도체 소자 제조 방법.
3. 라인 타입의 게이트전극을 형성하는 단계;

   상기 게이트전극 상에 제1절연막을 형성하는 단계;

   상기 제1절연막을 관통하여 상기 게이트전극에 접속되는 콘택 패드를 형성하는 단계;

   상기 콘택 패드 상에 상기 제1도전패턴과 콘택 패드를 통해 전기적으로 접속되는 비트라인을 형성하는 단계;

   상기 비트라인 상에 제2절연막을 형성하는 단계; 및

   상기 제2절연막을 관통하여 상기 비트라인과 전기적으로 접속되는 홀 타입의 메탈 콘택을 형성하는 단계를 포함하며,

   상기 게이트전극을 형성하는 단계에서, 상기 메탈 콘택이 형성되는 상기 제1게이트전극의 양 측면에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제 3 항에 있어서,

   상기 게이트전극은 상기 콘택 패드와 접속되는 부분이 다른 부분에 비해 폭이 넓은 것을 특징으로 하는 반도체 소자 제조 방법.

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