JP2014041855A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】DRAM等において、充分な大きさのコンタクトプラグ接続領域を活性領域の両端部に確保する。
【解決手段】半導体基板1には帯状の活性領域2a,2bが形成される。ワード線11a、11bは、活性領域2aと交差するように配列される。活性領域2aにおいて、活性領域2aの第1端からワード線11aまでの領域を第1の活性領域63A、ワード線11a,11bの間の領域を第2の活性領域63B、ワード線11bから活性領域2aの第2端までの領域を第3の活性領域63Cとするとき、第2の活性領域63Bの幅は、第1の活性領域63Aおよび第3の活性領域63Cの少なくとも一方の幅よりも狭く形成される。
【選択図】図1
【解決手段】半導体基板1には帯状の活性領域2a,2bが形成される。ワード線11a、11bは、活性領域2aと交差するように配列される。活性領域2aにおいて、活性領域2aの第1端からワード線11aまでの領域を第1の活性領域63A、ワード線11a,11bの間の領域を第2の活性領域63B、ワード線11bから活性領域2aの第2端までの領域を第3の活性領域63Cとするとき、第2の活性領域63Bの幅は、第1の活性領域63Aおよび第3の活性領域63Cの少なくとも一方の幅よりも狭く形成される。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関し、特に、活性領域上に2本のワード線が配置されてなる半導体装置及びその製造方法に関する。
DRAMにおける1個のメモリセルのサイズは、リソグラフィの最小加工寸法をFとした場合、6F2(2F×3F)であることが多い(特許文献1参照)。6F2のメモリセルでは、帯状の活性領域と2本のワード線が交差する(特許文献1の図2参照)。
帯状の活性領域と2本のワード線が交差する場合、活性領域は、便宜上、5つの領域に分けることができる。すなわち、活性領域の第1端から第1のワード線までの第1の活性領域、第1のワード線と重なる領域(以下、「第1のワード線交差領域」とよぶ)、第1のワード線から第2のワード線までの第2の活性領域、第2のワード線と重なる領域(以下、「第2のワード線交差領域」とよぶ)および第2のワード線から活性領域の第2端までの第3の活性領域である。
メモリセルは最小加工寸法Fを基本単位として構成されるため、活性領域の長辺方向のサイズが5Fのときには、第1〜第3の活性領域および第1および第2のワード線交差領域の幅はいずれも1Fとなる。つまり、理想的には、5Fの長さの活性領域は、5つに均等分割されることになる。
しかし、近年の半導体装置の微細化(最小加工寸法Fの縮小)にともない、このような均等分割は困難となりつつある。より具体的には、活性領域を形成するプロセスとワード線を形成するプロセスが別々であるため、2本のワード線の間隔(すなわち、第2の活性領域の幅)を一定にするのはそれほど難しくないものの、2本のワード線と活性領域の正確な位置合わせが難しくなってきている。たとえば、2本のワード線を第1の活性領域寄りに形成してしまうと、第3の活性領域の幅が1F超となる代わりに、第1の活性領域の幅は1F未満となってしまう。第1および第3の活性領域にはその後の工程でコンタクトプラグが接続されるが、第1の活性領域の幅が1F未満となってしまうとコンタクトプラグの接触抵抗が大きくなってしまう。
本発明に係る半導体装置は、帯状の活性領域を有する半導体基板と、活性領域と交差するように配列される第1および第2のワード線を備える。活性領域において、活性領域の第1端から第1のワード線までの領域を第1の活性領域、第1および第2のワード線の間の領域を第2の活性領域、第2のワード線から活性領域の第2端までの領域を第3の活性領域とするとき、第2の活性領域の幅は、第1および第3の活性領域の少なくとも一方の幅よりも狭く形成される。
本発明に係る半導体装置の製造方法は、半導体基板に帯状の活性領域を形成する工程と、半導体基板の上にマスク膜を形成する工程と、マスク膜の上にレジスト膜を形成する工程と、活性領域の中央領域においてマスク膜が露出するように、レジスト膜をパターニングする工程と、残ったレジスト膜を第1の犠牲膜で被膜する工程と、第1の犠牲膜の被膜後に形成される凹部に第2の犠牲膜を埋設する工程と、第2の犠牲膜およびレジスト膜により形成されるパターンにしたがって、第1の犠牲膜とマスク膜をパターニングする工程と、マスク膜により形成されるパターンにしたがって、半導体基板の活性領域に2つの溝をパターニングする工程と、2つの溝に第1および第2のワード線を形成する工程を備える。活性領域において、活性領域の第1端から第1のワード線までの領域を第1の活性領域、第1および第2のワード線の間の領域を第2の活性領域、第2のワード線から活性領域の第2端までの領域を第3の活性領域とするとき、第2の活性領域の幅は、第1および第3の活性領域の少なくとも一方の幅よりも狭く形成される。
本発明によれば、DRAM等の半導体装置において、コンタクトプラグを接続するための領域(第1および第3の活性領域)を活性領域の両端部に充分に確保しやすくなる。
6F2構成のメモリセルでは、長辺方向の長さが5Fとなる活性領域と2本のワード線が交差する。これにより、活性領域は5つの部分領域(第1〜第3の活性領域、第1および第2のワード線交差領域)に分かれる。メモリセルは最小加工寸法Fを基本単位として構成されるため、長さ5Fの活性領域の5つの部分領域の幅はいずれも1Fである。半導体装置の微細化にともない、ワード線と活性領域の位置合わせ時のずれが無視できなくなってきている。2本のワード線が第1の活性領域寄りに形成されると、第1の活性領域の幅が1F未満になってしまい、充分なコンタクトマージンを確保できなくなってしまう。そこで、本実施形態に示す半導体装置では、活性領域自体の面積を増大させることなく、第1および第3の活性領域のコンタクトマージンを確保するために、第2の活性領域の幅を1F未満に設定する。
図1は、本実施形態における半導体装置100(DRAM)の平面図である。図2は、図1のA−A’−A’’における断面図である。図1では、各構成要素のレイアウトを明確にするため、容量コンタクトプラグ25の上に位置するキャパシタ30やその上部の配線は省略している。図1において、上方向にy軸、右方向にx軸を設定する。半導体装置100のベースとなる半導体基板はシリコン基板である。
半導体基板1には、素子分離領域5によって囲まれた島状の活性領域2a,2bが設けられている。活性領域2aは、X方向に対して負の傾斜角を有するXa方向に延伸する。活性領域2bは、X方向に対して正の傾斜角を有するXb方向に延伸する。隣接する活性領域2a,2bは、素子分離領域5bを挟んで線対称に配列される。以下、リソグラフィの解像限界となる最小加工寸法を1Fとする。また、活性領域2a,2bは延伸方向が異なるがその他の構成は同じであるため、活性領域2aを対象として説明する。
活性領域2aのX方向の長さは5Fである。Y方向に延伸する2本のワード線11a,11bは、複数の活性領域2aと交差する。ワード線11a,11bの幅X2はいずれも1Fである。この結果、活性領域2aは、一方の端部側の第1の活性領域63A、ワード線11aと重なる第1のワード線交差領域110A、ワード線11a,11bの間の第2の活性領域63B、ワード線11bと重なる第2のワード線交差領域110B、他方の端部側の第3の活性領域63Cに分けることができる。第1の活性領域63A,第3の活性領域63Cは、それぞれ、容量コンタクトプラグ25と接続される(図2に関連して後述)。第2の活性領域63Bは、X方向に伸びるビット線17とコンタクトプラグを介して接続される。
本実施形態においては、第2の活性領域63BのX方向における幅X3を1F未満に設定することにより、第1の活性領域63A,第3の活性領域63Cにおけるコンタクトマージンを拡大している。たとえば、X3=0.5F(<1F)とすると、ワード線11a,11bの幅X2は1Fであるから、第1の活性領域63Aと第3の活性領域に残される合計幅は、5F−0.5F−2F=2.5Fとなる。ワード線11a,11bと活性領域2aの配置にずれがなければ、X1=X4=2.5F/2=1.25Fとなる。ここで、X1は第1の活性領域63Aの幅であり、X4は第2の活性領域63Bの幅である。ワード線11aとワード線11bは、後述するように同一プロセスにて形成されるため、X2及びX3にズレは生じない。つまり、正確にX2=1F,X3=0.5Fとなる。
これに対し、ワード線11a,11bと活性領域2aの位置関係にはズレが生じうるため、ワード線11a,11bが第1の活性領域63A側又は第3の活性領域63C側にずれる可能性がある。しかしながら、ワード線11a,11bが第1の活性領域63A側に0.25Fだけずれて形成されても、X1のもともとの設計値が1.25Fであるため、X1=1Fとなる。一方、第3の活性領域63Cは、0.25Fだけ幅が広がり、X4=1.5Fとなる。このように、ワード線11のX方向へのずれが0.25F以内であれば、X1やX4として1F以上の幅を確保できる。すなわち、X1やX4の設計値を1F、余裕分を0.25Fとすると、ワード線11と活性領域2aとの位置のずれが0.25F以内であれば、第1の活性領域63A、第3の活性領域63Cの幅X1,X4としては1F以上を確保できる。一般化すると、余裕分を1Mとするときには、X3=1F−2Mに設定すればよい。
余裕分1Mは、リソグラフィで使用される露光装置の精度に基づいて決定すればよい。露光装置は、フォトマスク上に形成されたパターンを半導体基板上のフォトレジストに転写する。この転写時のずれの最大許容値がMである。M=0.25Fのとき、X3=1F−2×0.25F=0.5Fとなる。また、X1=X4=1F+0.25F=1.25Fとなる。すなわち、X1,X4の設計上の最小幅である1Fに、余裕分として0.25Fを上乗せできる。なお、露光装置は縮小投影方式であるため、フォトマスク上のパターンのサイズは実際に半導体装置100に転写されるパターンのサイズの4倍程度となる。以上のように、第2の活性領域63Bの幅X3を1F未満としてワード線11と活性領域2aの位置合わせ時のずれを許容することにより、第1の活性領域63A、第3の活性領域63Cにおけるコンタクトマージンを確保している。
仮に、X1〜X4のすべてを1Fに設定する場合、ワード線11の位置が0.25Fだけずれると、X1またはX4のいずれかが1F未満となってしまう。たとえば、ワード線11が第1の活性領域63A側に0.25Fだけずれると、第3の活性領域の幅X4は1.25Fとなるが、第1の活性領域63Aの幅X1は0.75Fとなるため、第1の活性領域63Aと容量コンタクトプラグ25との接触面積(コンタクトマージン)を十分確保できなくなってしまう。一方、本実施形態のように、X3を1Fよりも狭くすれば、ワード線11の位置が多少ずれても、X1,X4の双方について最小値1F以上を確保できる。1M=0.125Fであれば、X3=1F−2×0.125F=0.75Fとなる。X1=X4=1.125Fである。この場合、0.125F以内のずれが許容される。通常、露光装置の精度は0.1F程度なので、X3は0.8F(=1F−2×0.1F)以下とすることが好ましい。
次に、図2を参照する。本実施形態においてメモリセルを構成するスイッチングトランジスタは、ワード線を兼ねる埋め込みゲート電極型のMOS(Metal Oxide Semiconductor)トランジスタ(以下、単に「トランジスタ」と表記する)である。
図2には2つの活性領域2a,2bが示されているが、図1と同様に、活性領域2aを対象として説明する。半導体基板1(シリコン基板)において、素子分離領域5(5a、5b)に挟まれた活性領域2aにトランジスタが形成される。素子分離領域5は、半導体基板1に形成される溝40に絶縁材料を埋め込むことにより形成される。トランジスタは、活性領域2aに2つ設けられる。活性領域2aには2つのワード線11a,11bが形成される。ワード線11a(11b)は、ワード線溝の内壁を覆うゲート絶縁膜7、ゲート絶縁膜7を覆う介在層8、介在層8の内部に形成される導電膜9を含む。活性領域2aの第2の活性領域63Bの上部には不純物拡散層13が形成され、第1の活性領域63A,第3の活性領域63Cの上部にも不純物拡散層21が形成される。不純物拡散層13および不純物拡散層21がソース/ドレイン領域となる。不純物拡散層13は、2つのトランジスタに共有される。
導電膜9の上部には絶縁膜10が形成される。第1の活性領域63Aはワード線11aと素子分離領域5aの間に形成され、第3の活性領域63Cはワード線11bと素子分離領域5bの間に形成される。第2の活性領域63Bの幅X3は、1F未満である。
トランジスタの上部には、ビット線17やキャパシタ30が形成される。キャパシタ30はいわゆるクラウン型キャパシタであり、下部電極27、容量絶縁膜28および上部電極29を含む。下部電極27の内外壁は、容量絶縁膜28と上部電極29によって覆われる。上部電極29は導電性の埋込膜31により埋設され、埋込膜31の上面にはプレート電極32が形成される。下部電極27の一部には倒壊防止のためのサポート膜33が接続される。
不純物拡散層13は、ビットコンタクトプラグ47と接続される。ビットコンタクトプラグ47は、導電膜14および導電膜15を含むビット線17の一部である。ビット線17の上部にはビットマスク膜16が形成され、側面にはサイドウォール絶縁膜18が形成される。
不純物拡散層21は、容量コンタクトプラグ25を介してキャパシタ30の下部電極27と接続される。容量コンタクトプラグ25は、導電膜22、介在層23、導電膜24の積層構造を有し、その側面はサイドウォール絶縁膜20で覆われる。ビット線17と容量コンタクトプラグ25は第1層間絶縁膜12に埋設されている。第1層間絶縁膜12は、ストッパー膜37により保護される。プレート電極32は、第2層間絶縁膜19で覆われる。第2層間絶縁膜19の内部にはコンタクトプラグ34が設けられ、その上には配線35が設けられる。キャパシタ30の上部電極29は、導電性の埋込膜31とプレート電極32、コンタクトプラグ34を介して配線35と接続される。配線35と第2層間絶縁膜19は、保護膜36により覆われる。
次に、本実施形態における半導体装置100の製造方法について説明する。なお、以下の各図は製造工程を示し、(a)は平面図、(b)はA−A’−A’’断面の断面図である。
まず、熱酸化法によって、半導体基板1の上に犠牲膜(シリコン酸化膜:図示せず)を形成した後、犠牲膜の上に、熱CVD(Chemical Vapor Deposition)法によって、マスク膜(シリコン窒化膜:図示せず)を形成する。次に、フォトリソグラフィ法およびドライエッチング法によって、犠牲膜とマスク膜をパターニングし、マスク膜の開口部から露出した半導体基板1をドライエッチングすることにより、溝40を形成する(図2(a),図2(b)参照)。溝40により区画される領域が活性領域2a,2bとなる。この段階で、活性領域2の上面はマスク膜で被膜されており、X方向の幅X5は5Fに設定されている。
次に、CVD法によって溝40にシリコン酸化膜を堆積させ、CMP(Chemical Mechanical Polishing)法によって活性領域2の上に残っているマスク膜が再露出するまでシリコン酸化膜の表面を平坦化する。このように、溝40の内部にシリコン酸化膜を残留させることで素子分離領域5a,5bが形成される。
次に、ウェットエッチング法によってマスク膜を除去する。これにより、素子分離領域5によって囲まれた領域がX’方向およびX’’方向に延伸する活性領域2a,2bとなる。Y方向には複数の活性領域2が配列される(図1(a),図2(a)参照)。
次に、第1パターン形成工程を説明する。図3(a),図3(b)に示すように、熱酸化法によって、半導体基板1の上面にライナー膜50(シリコン酸化膜)を成膜する。次に、CVD法によって、ライナー膜50を覆うように、第1マスク膜51(非晶質炭素膜(アモルファスカーボン膜[Amorphous Carbon]))、第2マスク膜52(シリコン窒化膜)、第3マスク膜53(シリコン酸化膜)をこの順に積層する。更に、回転塗布法によって、MLR54(Multi Layer Resist)を塗布する。
MLR54は、BARC(Bottom Anti Reflective Coating;反射防止膜)である第1犠牲膜54a(ノボラック系ポリフェノール樹脂)と、BARCである第2犠牲膜54b(ノボラック系ポリフェノール樹脂にシリコン(Si)を含有)と、フォトレジスト54cの三層構造である。フォトリソグラフィ法およびドライエッチング法を用いて、MLR54の一部がマスクパターン55(55A〜55D)として残留するように、開口部62を形成する。マスクパターン55Aは、活性領域2aの第1の活性領域63Aに対応する。マスクパターン55Bは、活性領域2bの第1の活性領域63Aに対応する。マスクパターン55Cは、活性領域2aの第3の活性領域63Cと、活性領域2bの第3の活性領域63Cと、素子分離領域5bに対応する。マスクパターン55Dは、マスクパターン55A〜55Cを取り囲む。開口部62からは第3マスク膜53が露出する。マスクパターン55は「第1パターン」となる。
マスクパターン55Aは側面64Cと64Dを有し、マスクパターン55Cは側面64Eと64Fを有する。活性領域2aは側面65Aと65Bを有する。マスクパターン55Aの側面64Dと側面65AのX方向のずれX7は1.25F±0.25Fである。マスクパターン55Cの側面64Eと側面65BのX方向のずれX8も1.25F±0.25Fである。本実施例では、X6=2.5F、X7=X8=1.25Fに設定される。1M=0.25Fであるから、X7およびX8は上記範囲内に形成される。たとえば、X7が最大値1.5F(=1.25F+0.25)となると、X8は最小値1.0F(=1.25F−0.25F)となる。両者はトレードオフの関係にあり、第1の活性領域63Aに対応するX7と第3の活性領域63Cに対応するX8はいずれも1F値以上となる。活性領域2bについても同様である。
次に、第2パターン形成工程を説明する。図7、図8に示すように、フォトレジスト54cを除去し、MLD(Molecular Layer Deposition)法によって第1犠牲膜54aと第2犠牲膜54bを膜厚1Fの第3犠牲膜56(シリコン酸化膜)によって被膜する。MLD法では、所定温度の半導体基板1に対して、(1)原料ガスの供給、(2)半導体基板1への原料吸着、(3)真空パージによる余剰原料ガスの排出、(4)酸化ガスの供給、(5)酸化ガスによる吸着原料の酸化、(6)真空パージによる余剰酸化ガスの排出、の合計6ステップからなる処理を複数回繰り返す。MLD法によって形成したシリコン酸化膜は、低温での被覆性がよく、膜厚を精密に制御できる。次に、回転塗布法によって、第4犠牲膜57(ノボラック系ポリフェノール樹脂のBARC)により開口部62を埋める。ドライエッチング法によって、第4犠牲膜57をエッチバックするし、第3犠牲膜56を露出させる。開口部62の内壁には第3犠牲膜56だけが接触する。第4犠牲膜57は第3犠牲膜56により囲まれている。
次に、図9、図10に示すように、ドライエッチング法によって第3犠牲膜56を選択的に除去する。このとき、第3犠牲膜56の下地となっている第2犠牲膜54b(シリコン含有BARC)と第3マスク膜53(シリコン酸化膜)も同時に除去されるが、第1犠牲膜54aは残留する。第3マスク膜53Aは、第1犠牲膜54aの下地として残る。第4犠牲膜57(BARC)で覆われている部分の第3犠牲膜56Aも残留する。開口部62の内部には、第4マスク膜58(第3マスク膜53A、第3犠牲膜56A、第4犠牲膜57)が形成される。開口部62Aの幅は、第3犠牲膜56の厚さと同じ1Fであり、その底面には第2マスク膜52が露出する。これにより、第1パターンに第4マスク膜58が付加された第2パターンが形成される。
次に、第3パターンの形成工程を説明する。図11、図12に示すように、第1犠牲膜54A(BARC)と第4犠牲膜57、第4マスク膜58を酸素アッシングにより除去する。これにより、第3マスク膜53Aと第3犠牲膜56Aが露出する。次に、フォトリソグラフィ法によって、周辺回路領域102に対応する第3マスク膜53Aと第3犠牲膜56Aをフォトレジスト59で覆う。フォトレジスト59のY端は、第3マスク膜53AのY端よりも内側に位置する。もし、フォトレジスト59のY端が第3マスク膜53AのY端の外側に位置すると、第2マスク膜52の上面が露出してしまう。第2マスク膜52の上面が露出すると、後工程でこの部分にも開口部66が形成されてしまい、独立して形成すべき開口部66が互いに連絡してしまう(図13参照)。開口部112のX端は、フォトリソグラフィ法におけるマージンを十分に確保するために、第3犠牲膜56A(第6マスク膜)の上面に位置する。
次に、ドライエッチング法によって、開口部112内に位置する第3マスク膜53Aと第3犠牲膜56Aをエッチングマスクとして、第2マスク膜52をエッチングする。残った第2マスク膜52Aの上面には、第3マスク膜53Aと第3犠牲膜56Aが残留し、Y方向へ延在した矩形パターンが形成される。第3マスク膜53Aと第3犠牲膜56Aの間には、第1マスク膜51が露出する。
図13、図14に示すように、フォトレジスト59の除去後、フッ酸(HF)含有溶液によるウェットエッチング法で、第3マスク膜53Aと第3犠牲膜56Aを除去する。第2マスク膜52A(シリコン窒化膜)は除去されない。次に、第2マスク膜52Aをエッチングマスクとして、ドライエッチング法により第1マスク膜51をパターニングする。残った第1マスク膜51Aにより形成される開口部66はY方向に延在する矩形パターンを形成する。第1マスク膜51Aの上には第2マスク膜52Aが残留している。以下、この積層膜を第5マスク膜60(60A〜60D)とよぶ。開口部66の底面には、ライナー膜50が露出する。
第5マスク膜60は、第1の活性領域63Aに対応する幅X1の第5マスク膜60A、2つの活性領域2a、2bの中間に対応する第5マスク膜60B、第2の活性領域63Bに対応する幅X3の第5マスク膜60Cと、素子分離領域5に位置する第5マスク膜60Dを含む。第5マスク膜60と第5マスク膜60の間には開口部66(66A〜66C)が形成される。具体的には、第5マスク膜60Aと60Cの間には開口部66A、第5マスク膜60Bと60Cの間に開口部66B、第5マスク膜60Aと60Dの間に開口部66Cが形成されている。開口部66Aと66Bはいずれもメモリセル領域101の上方に形成され、開口部66Cは周辺回路領域102の上方に形成される。開口部66Aと66Bの幅はいずれもX2である。これにより、第5マスク膜60からなる第3パターンが形成される。
次に、ワード線の形成工程を説明する。図15、図16に示すように、第5マスク膜60をエッチングマスクとして、ライナー膜50とその下の半導体基板1をドライエッチングにより除去する。これにより、幅X2のワード溝45(45A〜45B)が形成される。ワード溝45Aと45Bは、Y方向へ延在するライン状のパターンとして形成される。1つの活性領域2の上部には2つのワード溝45Aと45Bが形成される。第1の活性領域63Aは第5マスク膜60Aの下方に形成され、第5マスク膜60Aはマスクパターン55Aまたは55B(図5、図6参照)の下方に形成される。第1活性領域63Aの幅X9は、X7と同じく1.25F±0.25Fとなる。第3の活性領域63Cの幅X10も同様である。第2の活性領域63Bは第5マスク膜60Cの下方に形成され、第2の活性領域63Bの幅X11は0.5Fである。ワード溝45は、素子分離領域5よりも浅い。ワード溝45は、メモリセル領域101だけでなく、周辺回路領域102の素子分離領域5aにも形成される。
図17、図18に示すように、第1マスク膜51Aをアッシングで除去し、ライナー膜50Aを露出させる。次に、熱酸化法により、ゲート絶縁膜7(シリコン酸化膜)を形成した後、CVD法によって、ワード溝45に介在層8(窒化チタン:TiN)と導電膜9(タングステン:W)を順次堆積する。エッチバック法によって不要な導電膜9と介在層8の上部を除去したあと、ワード線11を形成する。次に、CVD法によって絶縁膜10(シリコン窒化膜)をワード溝45に堆積した後、CMP法により、ライナー膜50Aが露出するまで絶縁膜10を除去する。こうして、ワード線11が絶縁膜10によって埋め込まれる。なお、ワード溝45Cの第3ワード線11は、ダミーワード線である。
次に、ビット線の形成工程を説明する。図19、図20に示すように、CVD法によって、第6マスク膜61(シリコン窒化膜)によりライナー膜50Aと絶縁膜10を覆う。次に、フォトリソグラフィ法とドライエッチング法によって、第2の活性領域63Bの上方に位置する第6マスク膜61に開口部114を形成する。開口部114の底面にはライナー膜50Aの一部が露出する。次に、ドライエッチング法によって、ライナー膜50Aを除去して、ビットコンタクト溝46を形成する。ビットコンタクト溝46の底面には第2の活性領域63Bおよび素子分離領域5が露出する。次に、第2の活性領域63BにN型不純物(ヒ素等)をイオン注入し、N型の不純物拡散層13を形成する。
図21、図22に示すように、CMP法によって、第6マスク膜61を除去する。次に、熱CVD法によって、ライナー膜50Aと絶縁膜10の上面を覆うように、導電膜14(N型不純物(リン等)を含有したポリシリコン膜)を成膜する。ビットコンタクト溝46を埋め込んだ導電膜14(ポリシリコン膜)は、ビットコンタクトプラグ47となる。
次に、導電膜14の上に、スパッタ法により導電膜15(タングステン)、プラズマCVD法によりビットマスク膜16(シリコン窒化膜)を順次堆積させる。次に、フォトリソグラフィ法とドライエッチング法によって、導電膜14、導電膜15およびビットマスク膜16をパターニングして、導電膜14と導電膜15を含むビット線17を形成する。ビット線17は、ワード線11と交差する。ビットコンタクト溝46の下の不純物拡散層13は導電膜14と接続される。
次に、ビット線17とビットコンタクト溝46Aを第1層間絶縁膜12に埋め込んでから、公知の製法によって、容量コンタクトプラグ25、キャパシタ30、配線35を形成する。
本実施形態では、活性領域2に2つのMOSトランジスタが形成され、2本のワード線11によって1つの活性領域2は3つの活性領域63A〜63Cに分割される。ここで第2の活性領域63Bの幅X3を最小加工寸法未満の0.5Fとすることにより、ワード線11の形成位置に目ズレが生じた場合であっても、第1の活性領域63A、第3の活性領域63Cの幅が1F以上となるようにしている。このような構成により、容量コンタクトプラグ25の接触抵抗が過度に増大するのを防いでいる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
たとえば、上記実施形態では、ワード溝にワード線を埋め込んだいわゆる埋め込みゲート型のトランジスタを例に説明したが、本発明がこれに限定されるものではない。したがって、プレーナ型のトランジスタを用いる場合であっても本発明の適用が可能である。
また、上記実施形態では、本発明をDRAMに適用した場合を例に説明したが、本発明の適用対象がDRAMに限定されるものではなく、SRAM、ReRAM、フラッシュメモリなど他のメモリデバイスに適用することも可能であるし、ロジック系デバイスなどメモリデバイス以外の半導体装置に適用することも可能である。
1 半導体基板、2 活性領域、5 素子分離領域、7 ゲート絶縁膜、8 介在層、9 導電膜、10 絶縁膜、11 ワード線、12 第1層間絶縁膜、13 不純物拡散層、14 導電膜、15 導電膜、16 ビットマスク膜、17 ビット線、18 サイドウォール絶縁膜、19 第2層間絶縁膜、20 サイドウォール絶縁膜、21 不純物拡散層、22 導電膜、23 介在層、24 導電膜、25 容量コンタクトプラグ、27 下部電極、28 容量絶縁膜、29 上部電極、30 キャパシタ、31 埋込膜、32 プレート電極、33 サポート膜、34 コンタクトプラグ、35 配線、36 保護膜、37 ストッパー膜、40 溝、45 ワード溝、46 ビットコンタクト溝、47 ビットコンタクトプラグ、50 ライナー膜、51 第1マスク膜、52 第2マスク膜、53 第3マスク膜、54 MLR、54a 第1犠牲膜、54b 第2犠牲膜、54c フォトレジスト、55 マスクパターン、56 第3犠牲膜、57 第4犠牲膜、58 第4マスク膜、59 フォトレジスト、60 第5マスク膜、61 第6マスク膜、62 開口部、63A 第1の活性領域、63B 第2の活性領域、63C 第3の活性領域、64 側面、65 側面、66 開口部、100 半導体装置、101 メモリセル領域、102 周辺回路領域、110A 第1のワード線交差領域、110B 第2のワード線交差領域、112 開口部、114 開口部。
Claims (13)
- 帯状の活性領域を有する半導体基板と、
前記活性領域と交差するように配列される第1および第2のワード線と、を備え、
前記活性領域において、前記活性領域の第1端から前記第1のワード線までの領域を第1の活性領域、前記第1および第2のワード線の間の領域を第2の活性領域、前記第2のワード線から前記活性領域の第2端までの領域を第3の活性領域とするとき、
前記第2の活性領域の幅は、前記第1および第3の活性領域の少なくとも一方の幅よりも狭く形成されることを特徴とする半導体装置。 - 前記第2の活性領域の幅は、更に、前記第1および第2のワード線の少なくとも一方の幅よりも狭く形成されることを特徴とする請求項1に記載の半導体装置。
- 最小加工寸法を1Fとするとき、
前記第2の活性領域の幅は1F未満であることを特徴とする請求項1または2に記載の半導体装置。 - 最小加工寸法を1Fとするとき、
前記第1および第3の活性領域の設計上の最小幅は1Fであることを特徴とする請求項1から3のいずれかに記載の半導体装置。 - 前記第1および第3の活性領域の前記最小幅からの許容されるずれを1Mとするとき、
前記第2の活性領域の幅は、1F−2Mにより規定されることを特徴とする請求項4に記載の半導体装置。 - 前記第2の活性領域と接続されるビット線、を更に備え、
前記活性領域においては、2つのMOSトランジスタが形成されることを特徴とする請求項1から5のいずれかに記載の半導体装置。 - 半導体基板に形成され、第1の方向における一端及び他端を有する活性領域と、
前記活性領域と交差するように、前記第1の方向と交差する第2の方向に延在する第1及び第2のゲート配線と、を備え、
前記活性領域は、平面視で前記第1のゲート電極と重なる第1の領域と、平面視で前記第2のゲート電極と重なる第2の領域と、前記一端から前記第1の領域との間に位置する第3の領域と、前記他端から前記第2の領域との間に位置する第4の領域と、前記第1の領域と前記第2の領域との間に位置する第5の領域とを含み、
前記第3及び第4の領域の前記第1の方向における幅の和は、前記第5の領域の前記第1の方向における幅の2倍を超えていることを特徴とする半導体装置。 - 前記第1及び第2の領域の前記第1の方向における幅は、いずれも前記第5の領域の前記第1の方向における幅よりも広いことを特徴とする請求項7に記載の半導体装置。
- 前記第3及び第4の領域の少なくとも一方の前記第1の方向における幅は、前記第1及び第2の領域の前記第1の方向における幅よりも広いことを特徴とする請求項7または8に記載の半導体装置。
- 前記活性領域は、前記第1及び第2の方向と異なる第3の方向を長手方向とする平面形状を有していることを特徴とする請求項7から9のいずれかに記載の半導体装置。
- 半導体基板に活性領域を形成する工程と、
前記活性領域に2つの溝をパターニングする工程と、
前記2つの溝に第1および第2のワード線を形成する工程と、を備え、
前記活性領域において、前記活性領域の第1端から前記第1のワード線までの領域を第1の活性領域、前記第1および第2のワード線の間の領域を第2の活性領域、前記第2のワード線から前記活性領域の第2端までの領域を第3の活性領域とするとき、
前記第2の活性領域の幅は、前記第1および第3の活性領域の少なくとも一方の幅よりも狭く形成されていることを特徴とする半導体装置の製造方法。 - 前記半導体基板上にマスク膜を形成する工程と、
前記マスク膜上にレジスト膜を形成する工程と、
前記活性領域の中央領域において前記マスク膜が露出するように、前記レジスト膜をパターニングする工程と、
残った前記レジスト膜を第1の犠牲膜で被膜する工程と、
前記第1の犠牲膜の被膜後に形成される凹部に第2の犠牲膜を埋設する工程と、
前記第2の犠牲膜および前記レジスト膜により形成されるパターンにしたがって、前記第1の犠牲膜と前記マスク膜をパターニングする工程と、をさらに備え、
前記2つの溝をパターニングする工程は、マスク膜により形成されるパターンを用いて行うことを特徴とする請求項11に記載の半導体装置の製造方法。 - 最小加工寸法を1Fとするとき、
前記活性領域の前記中央領域に残される前記第2の犠牲膜の幅は1F未満であることを特徴とする請求項11または12に記載の半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2012182021A JP2014041855A (ja) | 2012-08-21 | 2012-08-21 | 半導体装置およびその製造方法 |
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JP2014041855A true JP2014041855A (ja) | 2014-03-06 |
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CN109962070A (zh) * | 2017-12-26 | 2019-07-02 | 南亚科技股份有限公司 | 晶体管元件和半导体布局结构 |
-
2012
- 2012-08-21 JP JP2012182021A patent/JP2014041855A/ja active Pending
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