CN114765177A - 存储单元及其制备方法 - Google Patents
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Abstract
本发明涉及一种存储单元及其制备方法，存储单元包括：SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；晶体管包括栅极、源区及漏区，所述源区和所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；以及电容，位于所述埋氧层内，与所述晶体管的漏区电连接。上述存储单元整体面积最小化，从而提高具备该存储单元的存储电路的集成度。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种存储单元及其制备方法。
背景技术
目前主流的1T-1C铁电存储器，无一例外都是基于单晶硅衬底制作的。而单晶硅衬底上的铁电存储单元，无论是传统的采用金属平板电容堆叠式铁电存储单元，或者基于其他形式电容的铁电存储单元，其电容结构都会或多或少的占用一定比例的面积，因此对铁电存储电路的集成度造成一定的影响。
传统的铁电存储单元采用的是1T-1C的标准存储单元结构，其中的电容结构C是采用的金属层之间的平板电容。该结构类似逻辑电路中的MIM结构，这种单元结构在0.18um及以上的CMOS集成电路制造技术节点时可以完全胜任。但在更先进的工艺制程中，该微平板电容结构的电容值会随面积缩小而减小，使得存储的电荷有限，从而会让存储单元在实际工作中的性能下降甚至读取困难。
发明内容
基于此，有必要针对上述问题提供一种存储单元及其制备方法。
为了实现上述目的或其他目的，一方面，本发明提供了一种存储单元，包括：
SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；
晶体管，包括栅极、源区及漏区，所述栅极形成于所述SOI衬底上，所述源区和所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；以及
电容，至少位于所述埋氧层内，与所述晶体管的漏区电连接。
上述存储单元中电容至少部分位于埋氧层内，电容几乎不占用存储单元的面积，使得存储单元的整体面积最小化，从而提高具备该存储单元的存储电路的集成度；此外，SOI衬底相比于普通衬底具备更加优异的性能，同时由于形成电容时至少需要对埋氧层进行部分掏空以填充电容，使得可以降低SOI衬底的自加热效应和偏置效应，从而有效避免SOI衬底的缺陷。
在其中一个实施例中，所述SOI衬底内形成有电容腔，所述电容腔至少部分位于所述埋氧层内；所述电容包括：
外电极，覆盖所述电容腔的表面，且与所述漏区电连接；
电容介质层，覆盖所述外电极的表面；以及
内电极，覆盖所述电容介质层的表面，且填满所述电容腔。
在其中一个实施例中，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，所述电容介质层的厚度为6nm～10nm，所述电容介质层中锆、铪及氧的摩尔比为0.5:0.5:2。
在其中一个实施例中，还包括：
字线，与所述栅极电连接；
位线，与所述源区电连接；以及
板线，与所述内电极电连接。
在其中一个实施例中，所述电容位于所述漏区的正下方；所述存储单元还包括：
浅沟槽隔离结构，位于所述SOI衬底内，以于所述SOI衬底内隔离出若干个有源区；所述源区、所述漏区及所述电容均位于所述有源区内；
电容腔释放孔，位于所述SOI衬底内，自所述SOI衬底的上表面贯穿所述漏区并延伸至所述电容内；
第一导电栓塞，顶部与所述板线相接触，底部穿过所述电容腔释放孔与所述内电极相接触；所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；
第二导电栓塞，位于所述字线与所述栅极之间，以将所述字线与所述栅极电连接；
第三导电栓塞，位于所述位线与所述源区之间，以将所述位线与所述源区电连接。
在其中一个实施例中，所述电容腔释放孔的最大宽度为0.18um～0.22um和/或所述电容腔释放孔的深度为1500埃～5000埃和/或所述电容腔释放孔的侧壁倾角为85°～90°。
在其中一个实施例中，所述埋氧层的厚度为1000埃～8000埃和/或所述顶层硅层的厚度为1500埃～5000埃。
一种存储单元的制备方法，包括：
提供SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；
在所述SOI衬底内形成电容腔释放孔，所述电容腔释放孔贯穿所述顶层硅层以暴露出所述埋氧层；
通过所述电容腔释放孔在所述SOI衬底内形成电容腔，并在所述电容腔内形成电容；所述电容腔至少部分位于所述埋氧层内；
在所述SOI衬底的上表面形成所述晶体管的栅极；以及
在所述SOI衬底内形成晶体管的源区及漏区，所述源区及所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；所述漏区与所述电容电连接。
上述存储单元的制备方法将电容形成于至少部分位于埋氧层的电容腔内，电容几乎不占用存储单元的面积，使得存储单元的整体面积最小化，从而提高具备该存储单元的存储电路的集成度；由于晶体管的制备是在电容形成之后进行的，从而制备电容时不必考虑对晶体管的影响，并且能够简化后续的制备流程、提高制备效率，譬如，在将电容设置在至少部分位于埋氧层内的电容腔内后，晶体管上的金属连线和导电栓塞的结构更加简单从而能够简化制备流程；此外，SOI衬底相比于普通衬底具备更加优异的性能，同时由于形成电容时至少需要对埋氧层进行部分掏空并填充电容，使得可以降低SOI衬底的自加热效应和偏置效应，从而有效避免SOI衬底的缺陷。
在其中一个实施例中，通过所述电容腔释放孔在所述SOI衬底内形成电容腔，并在所述电容腔内形成电容包括：
采用湿法刻蚀工艺刻蚀至少去除部分所述埋氧层以形成所述电容腔；
在所述电容腔的表面形成外电极，所述外电极覆盖所述电容腔的表面，且与所述漏区电连接；
在所述外电极的表面形成电容介质层，所述电容介质层覆盖所述外电极；
在所述电容介质层的表面形成内电极，所述内电极填满所述电容腔。
在其中一个实施例中，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，形成所述电容介质层之后，且形成所述内电极之前还包括：
退火以激活所述氧化铪或所述氧化锆的铁电性能。
在其中一个实施例中，形成所述源区及所述漏区之后还包括如下步骤：
形成第一导电栓塞、第二导电栓塞及第三导电栓塞；所述第一导电栓塞的底部穿过所述电容腔释放孔与所述电容电连接，且所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；所述第二导电栓塞的底部与所述栅极电连接；所述第三导电栓塞的底部与所述源区电连接；
在所述晶体管上形成字线、板线和位线，所述板线经由所述第一导电栓塞与所述电容电连接，所述字线经由所述第二导电栓塞与所述栅极电连接，所述位线经由所述第三导电栓塞与所述源区电连接。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的存储单元的制备方法流程图；
图2至图9为本申请一实施例中提供的存储单元的制备方法中各步骤所得结构的截面示意图。
附图标记说明：20、存储单元；21、SOI衬底；211、背衬底；212、埋氧层；213、顶层硅层；214、电容腔释放孔；215、浅沟槽；216、电容腔；22、电容；221、外电极；222、电容介质层；223、第一内电极；224、第二内电极；23、晶体管；231、栅极；232、源区；233、漏区；24、金属硅化物层；251、第一导电栓塞；252、第二导电栓塞；253、第三导电栓塞。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
请参阅图1，本发明提供一种存储单元的制备方法，包括如下步骤：
步骤S11，提供SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层。
步骤S12，在SOI衬底内形成电容腔释放孔，电容腔释放孔贯穿顶层硅层以暴露出埋氧层。
步骤S13，通过电容腔释放孔在SOI衬底内形成电容腔，并在电容腔内形成电容；电容腔至少部分位于埋氧层内。
步骤S14，在SOI衬底的上表面形成晶体管的栅极。
步骤S15，在SOI衬底内形成晶体管的源区及漏区，源区及漏区分别形成于栅极相对的两侧的SOI衬底的顶层硅层内；漏区与电容电连接。
上述存储单元的制备方法将电容形成于至少部分位于埋氧层的电容腔内，电容几乎不占用存储单元的面积，使得存储单元的整体面积最小化，从而提高具备该存储单元的存储电路的集成度；由于晶体管的制备是在电容形成之后进行的，从而制备电容时不必考虑对晶体管的影响，并且能够简化后续的制备流程、提高制备效率，譬如，在将电容设置在至少部分位于埋氧层内的电容腔内后，晶体管上的金属连线和导电栓塞的结构更加简单从而能够简化制备流程；此外，SOI衬底相比于普通衬底具备更加优异的性能，同时由于在形成电容时至少需要对埋氧层进行部分掏空并填充电容，使得可以降低SOI衬底的自加热效应和偏置效应，从而有效避免SOI衬底的缺陷。
以下对存储单元的制备方法进行详细的阐述，但需要说明的是，下述具体实施过程只是其中的一种示例，传统工艺中其余能够实现图1中的存储单元的制备方法都应被包含在本申请的保护范围内。
在步骤S11中，请参阅图1中的S11步骤及图2，提供SOI衬底21，包括依次层叠设置的背衬底211、埋氧层212以及顶层硅层213。
具体的，SOI(Silicon-On-Insulator)技术即绝缘衬底上的硅，SOI技术是在顶层硅层213和背衬底211之间引入一层埋氧层212。根据顶层硅层213的厚度与耗尽区深度的关系，SOI技术可以分为全耗尽(FD，Fully Depleted)器件与部分耗尽(PD，PartiallyDepleted)器件，本实施例中，可以采用全耗尽的SOI衬底21，即顶层硅层213的厚度与耗尽区的厚度相同，从而实现更好的隔离、更低的功耗以及更好的性能。
在一个示例中，采用智能剥离(Smart-Cut)、注氧隔离(SIMOX，Separate byIMplant Oxygen)等工艺制备SOI衬底21，SOI衬底21包括依次层叠设置的背衬底211、埋氧层212以及顶层硅层213。其中，埋氧层212的材料可以包括SiO2、SiON或蓝宝石(Al2O3)等等，结合图4、图5，埋氧层212的厚度应根据掏空工艺的难度及掏空后在电容腔216内形成的电容22的面积大小来设置，较厚的埋氧层212有利于电容22的形成，譬如，埋氧层212的厚度可以为1000埃～8000埃，具体的，可以为1000埃、2000埃、3000埃、4000埃、5000埃、6000埃、7000埃或8000埃。顶层硅层213的厚度需要根据耗尽区的深度设置，使得形成全耗尽器件，譬如，顶层硅层213的厚度可以为1500埃～5000埃，具体的，可以为1500埃、2500埃、3500埃、4500埃或5000埃。
在步骤S12中，请参阅图1中的S12步骤及图3，在SOI衬底21内形成电容腔释放孔214，电容腔释放孔214贯穿顶层硅层213以暴露出埋氧层212。
在一个示例中，先在SOI衬底21上形成光刻胶层(未示出)，利用掩膜版对SOI衬底21上的光刻胶层进行曝光显影，掩膜版的关键尺寸(CD)可以控制在0.18um～0.22um，具体可以为0.18um、0.20um或0.22um，从而将掩膜版上的图案转移至光刻胶层中。之后，基于该光刻胶层对SOI衬底21进行刻蚀，从而在SOI衬底21内形成电容腔释放孔214，电容腔释放孔214贯穿顶层硅层213以暴露出埋氧层212从而便于后续对埋氧层212的刻蚀。
在步骤S13中，请参阅图1的S13步骤及图4、图5，通过电容腔释放孔214在SOI衬底21内形成电容腔216，并在电容腔216内形成电容22，电容腔216至少部分位于埋氧层212内。
在一个示例中，步骤S13具体可以包括步骤S131至S133：
步骤S131，采用湿法刻蚀工艺刻蚀至少去除部分埋氧层212以形成电容腔216。
具体的，电容腔216可以全部位于埋氧层212内；也可以大部分位于埋氧层212内，其余小部分位于顶层硅层213内。以电容腔216全部位于埋氧层212内为例进行说明，基于电容腔释放孔214对埋氧层212进行湿法腐蚀，先将湿法刻蚀剂置于至埋氧层212表面，待湿法刻蚀剂与埋氧层212反应后采用氢氟酸(HF)或缓冲氧化物刻蚀液(BOE，Buffered OxideEtch)等溶解反应产物，使得去除部分埋氧层212以形成电容腔216。由于湿法腐蚀具有各向同性，使得对埋氧层212具有横向钻蚀，从而形成较宽的电容腔216，有利于增大电容22的容量。湿法腐蚀的时间可以在10min～60min，具体可以为10min、20min、30min、40min、50min或60min，腐蚀时间是根据腐蚀速率而定，只要能够保证埋氧层212的横向腐蚀的量可以满足电容22容量的需求即可。之后，还可以通过退火工艺来修复对SOI衬底21刻蚀后的损伤，退火温度可以为900℃～1050℃，具体可以为900℃、1000℃或1050℃，退火时间为20min～2Hrs，具体可以为20min、1Hr或5Hrs。
在一个示例中，结合图7，电容腔释放孔214可以形成于晶体管23的漏区233的位置，使得基于电容腔释放孔214刻蚀后所形成的电容腔216与漏区233相对，从而有利于电容腔216内形成的电容22与漏区233更好的接触。并且，电容22可以进一步的位于漏区233的正下方。
步骤S132，在电容腔216的表面形成外电极221，外电极221覆盖电容腔216的表面，且与漏区233电连接。
在一个示例中，可以采用但不仅限于原子层沉积(ALD，Atomic layerdeposition)工艺在电容腔216内形成外电极221；外电极221的厚度为200埃～1000埃，具体可以为200埃、500埃或1000埃；外电极221可以包括但不仅限于金属层，金属层包括钛/氮化钛(Ti/TiN)层。
在一个示例中，形成外电极221之后，且形成电容介质层222之前还可以包括将外电极221与漏区233的SOI衬底21合金的步骤以形成合金结，合金温度可以为500℃～850℃，具体可以为500℃、600℃、700℃、800℃或850℃。使得晶体管23的漏区233通过该合金结与电容22电连接。
步骤S133，在外电极221的表面形成电容介质层222，电容介质层222覆盖外电极221。
在一个示例中，采用但不仅限于原子层沉积工艺形成具有高介电常数的电容介质层222。譬如，电容介质层222可以包括但不仅限于掺杂氧化铪或氧化锆的铁电薄膜层，从而形成铁电电容，则存储单元为非易失性的存储单元。电容介质层222中锆、铪及氧的摩尔比可以为0.5:0.5:2，具体可以为0.3:0.3:1.5，也可以为0.4:0.4:1.75或0.5:0.5:2等等。电容介质层222的厚度可以根据实际需要进行设定，本实施例中，电容介质层222的厚度可以为6nm～10nm，具体的，电容介质层222的厚度可以为6nm、7nm、8nm、9nm或10nm等等。
本实施例中，形成电容介质层222之后和形成内电极之前还包括退火以激活氧化铪或氧化锆的铁电性能。由于常规工艺形成的氧化铪或氧化锆没有铁电性，需要通过退火处理使得电容介质层222形成特殊晶相以具备铁电性。
具体的，退火处理过程中的退火温度可以为450℃～750℃，更为具体的，退火温度可以为450℃、550℃、650℃或750℃等等。
步骤S134，在电容介质层222的表面形成内电极，内电极填满电容腔216。
在一个示例中，采用但不仅限于原子层沉积工艺形成内电极。本实施例中形成的内电极后电容腔216被填满。内电极可以包括第一内电极223和第二内电极224，其中，第一内电极223包括位于电容介质层222上的钛/氮化钛(Ti/TiN)层，第二内电极224包括位于第一内电极223上的钨(W)层；钛/氮化钛层的厚度可以为200埃～1000埃，具体可以为200埃、500埃或1000埃，钨层的厚度可以为3000埃～10000埃，具体可以为3000埃、5000埃或10000埃。之后，还可以对钨层进行化学机械研磨使其与有源区平齐，电容22通过钨层与外围电路电连接。
在一个示例中，在SOI衬底21内形成电容腔释放孔214之前还可以包括在SOI衬底21内形成掺杂阱区(未示出)；掺杂阱区可以为P型阱区或N型阱区。
本实施例中，在SOI衬底21内形成的电容腔释放孔214为虚拟浅沟槽，形成电容腔释放孔214的同时还在SOI衬底21内形成浅沟槽215；形成浅沟槽215后还包括在虚拟浅沟槽内形成虚拟浅沟槽隔离(Dummy STI)结构，并在浅沟槽215内形成浅沟槽隔离(STI，ShallowTrench Isolation)结构，即可以在同一道工艺中在SOI衬底21上形成虚拟浅沟槽和浅沟槽215，并在同一道工艺中形成虚拟浅沟槽隔离结构和浅沟槽隔离结构。浅沟槽隔离结构和虚拟浅沟槽隔离结构可以在形成电容22之后制备。形成虚拟浅沟槽隔离结构和浅沟槽隔离结构可以采用本领域技术人员所熟知的任意方式。譬如，可以包括在形成电容22之后，在电容腔释放孔214和浅沟槽215内沉积氧化物层并对该氧化物层进行平坦化等步骤，从而在电容释放孔214内形成虚拟浅沟槽隔离结构并在浅沟槽215内形成浅沟槽隔离结构。
其中，浅沟槽215位于SOI衬底21内，使得在浅沟槽215内形成的浅沟槽隔离结构同样位于SOI衬底21内，以于SOI衬底21内隔离出若干个有源区，电容22、晶体管23的源区232及漏区233均位于有源区内。在电容腔释放孔214即虚拟浅沟槽内形成的虚拟浅沟槽隔离结构位于SOI衬底21内，并自SOI衬底21的上表面延伸至电容22中。
需要说明的是，形成虚拟浅沟槽隔离结构之前，还包括去除位于虚拟浅沟槽内的钨层的步骤。
在一个示例中，电容腔释放孔214的最大宽度为0.18um～0.22um，以避免漏区233的SOI衬底21被完全刻蚀掉。
在一个示例中，电容腔释放孔214的深度为1500埃～5000埃，具体可以为1500埃、2000埃、3000埃、4000埃或5000埃，电容腔释放孔214的深度可以与顶层硅层213的厚度相同，从而形成全耗尽器件。
在一个示例中，电容腔释放孔214的侧壁倾角为85°～90°，具体可以为85°、87°或90°，虚拟浅沟槽的侧壁与竖直方向的夹角较小，有利于形成较宽的电容腔216，使得电容腔216内的电容22容量较大，以提高存储单元的存储性能。
在步骤S14中，请参阅图1的S14步骤及图6，在SOI衬底21的上表面形成晶体管23的栅极231。
在一个示例中，可以先在SOI衬底21的上表面形成栅氧层(未示出)，具体的，可以采用但不仅限于热氧化工艺、物理气相沉积工艺或化学气相沉积工艺形成栅氧层。之后，在栅氧层的上表面形成导电层(未示出)，导电层可以包括但不仅限于掺杂多晶硅层或金属层；具体的，采用但不仅限于物理气相沉积工艺或化学气相沉积工艺在栅氧层上形成导电层。之后，对导电层及栅氧层进行刻蚀以形成栅极231。
在步骤S15中，请参阅图1的S15步骤及图7，在SOI衬底21内形成晶体管23的源区232及漏区233，源区232及漏区233分别形成于栅极231相对的两侧的SOI衬底21的顶层硅层213内；漏区233与电容22电连接。
在一个示例中，以栅极231为掩膜自对准在SOI衬底21中采用大角度倾斜离子注入方式进行轻掺杂源漏区(LDD)离子注入形成未激活的轻掺杂源漏区(未示出)，并进行快速退火以激活注入离子和消除注入缺陷。之后，在栅极231两侧形成侧墙(未示出)，以侧墙和栅极231为掩膜进行源/漏极离子注入，并再次进行快速退火处理，形成源区232和漏区233。本实施例中，源区232及漏区233均位于顶层硅层213内，且分别位于栅极231相对的两侧；漏区233与电容22电连接，具体可以是与电容22的外电极221电连接。
需要说明的是，制备晶体管23的步骤中并不仅限于上述实施例中所列举的步骤，还可以选择性的增加传统工艺中任意有利于形成较佳晶体管23的步骤，譬如，在LDD大角度倾斜离子注入之前或之后还可以以栅极231为掩膜在SOI衬底21中进行晕环注入的步骤，以抑制热载流子注入(HCI)效应和击穿效应，进一步提高器件性能，这些技术为本领域技术人员公知技术，不再详述。
在一个示例中，请参阅图8、图9，形成源区232及漏区233之后还包括步骤S161至S163：
步骤S161，在栅极231、源区232以及漏区233表面形成金属硅化物层24。
在一个示例中，可以采用但不限于蒸发、溅射、电镀、化学气相沉积等工艺形成金属硅化物层24，金属硅化物层24可以为金属钴硅化物(Co-salicide)层等。
步骤S162，形成第一导电栓塞251、第二导电栓塞252及第三导电栓塞253；第一导电栓塞251的底部穿过电容腔释放孔214与电容22电连接，且第一导电栓塞251经由电容腔释放孔214与漏区233电隔离；第二导电栓塞252的底部与位于栅极231表面的金属硅化物层24相接触，从而与栅极231电连接；第三导电栓塞253的底部与位于源区232的金属硅化物层24相接触，从而与源区232电连接；从而分别通过第一导电栓塞251、第二导电栓塞252及第三导电栓塞253引出电容22、晶体管23的栅极231以及源区232。
步骤S163，在晶体管23上形成字线(WL)、板线(PL)和位线(BL)，板线经由第一导电栓塞251与电容22电连接，字线经由第二导电栓塞252与栅极231电连接，位线经由第三导电栓塞253与源区232电连接。
在一个示例中，可以先在SOI衬底21上形成介质层(未示出)，介质层覆盖晶体管23，介质层可以包括但不仅限于氧化硅层；可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成介质层；其次对该介质层进行刻蚀以于介质层内形成若干个接触孔，若干个接触孔分别暴露出电容22、栅极231及源区232；然后在接触孔内分别形成底部与电容22接触的第一导电栓塞251、底部与栅极231接触的第二导电栓塞252及底部与源区232接触的第三导电栓塞253。可以采用但不仅限于干法刻蚀工艺形成接触孔；采用但不仅限于电镀工艺形成第一导电栓塞251、第二导电栓塞252及第三导电栓塞253，第一导电栓塞251、第二导电栓塞252及第三导电栓塞253可以为钨栓塞或铜栓塞等等。
在一个示例中，第二内电极224的材料为金属钨，在对介质层进行刻蚀形成位于电容22表面的接触孔时，可以通过调节接触孔刻蚀工艺参数，使得通过该接触孔对金属钨有200埃～1000埃的过刻蚀，从而使得电容22的外电极221形成良好接触。
在一个示例中，字线和板线可以相互平行且位于第一金属层，位线与字线和板线相垂直且位于在第二金属层，并且板线与第一导电栓塞251顶部接触从而与电容22的第二内电极224电连接，字线与第二导电栓塞252顶部接触从而与栅极231电连接，位线与第三导电栓塞253顶部接触从而与源区232电连接。例如，当第一金属层在第二金属层下方时，可以对第一金属层进行刻蚀形成过孔(via)以供第三导电栓塞253穿过。
上述存储单元20的制备方法将电容22形成于至少部分位于埋氧层212的电容腔216内，电容22几乎不占用存储单元20的面积，使得存储单元20的整体面积最小化，从而提高具备该存储单元20的存储电路的集成度，具备该存储单元20的器件尺寸、间距也能随之缩小；由于晶体管23的制备是在电容22形成之后进行的，从而制备电容22时不必考虑对晶体管23的影响，譬如，形成电容介质层222时可以保持较高的温度、电容介质层222中高介电常数(K值)铁电材料不会对晶体管23造成污染等等；并且能够简化后续的制备流程、提高制备效率，譬如，在将电容22设置在至少部分位于埋氧层212内的电容腔216内后，晶体管23上的金属连线和导电栓塞的结构更加简单从而能够简化制备流程；此外，SOI衬底21相比于普通衬底具备更加优异的性能，同时由于形成电容22时至少需要对埋氧层212进行部分掏空并在电容腔216内填充电容22，使得可以降低SOI衬底21的自加热效应和偏置效应，从而有效避免SOI衬底21的缺陷。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参阅图9，本发明还提供一种存储单元20。存储单元20包括SOI衬底21、晶体管23以及电容22。SOI衬底21包括依次层叠设置的背衬底211、埋氧层212以及顶层硅层213；晶体管23包括栅极231、源区232及漏区233，栅极231形成于SOI衬底22上，源区232和漏区233分别形成于栅极231相对的两侧的SOI衬底21的顶层硅层213内；电容22至少部分位于埋氧层212内，与晶体管23的漏区233电连接。
上述存储单元20中电容22至少部分位于埋氧层212内，电容22几乎不占用存储单元20的面积，使得存储单元20的整体面积最小化，从而提高具备该存储单元20的存储电路的集成度；此外，SOI衬底21相比于普通衬底具备更加优异的性能，同时由于形成电容22时至少需要对埋氧层212进行部分掏空并在填充电容22，使得可以降低SOI衬底21的自加热效应和偏置效应，从而有效避免SOI衬底21的缺陷。
在一个示例中，SOI衬底21包括依次层叠设置的背衬底211、埋氧层212以及顶层硅层213。其中，埋氧层212的材料可以包括SiO2、SiON或蓝宝石(AL2O3)等等，埋氧层212的厚度应根据掏空工艺的难度及掏空后在电容腔216内形成的电容22的面积大小来设置，较厚的埋氧层212有利于电容22的形成，譬如，埋氧层212的厚度可以为1000埃～8000埃，具体的，可以为1000埃、2000埃、3000埃、4000埃、5000埃、6000埃、7000埃或8000埃。顶层硅层213的厚度需要根据耗尽区的深度设置，使得形成全耗尽器件，譬如，顶层硅层213的厚度可以为1500埃～5000埃，具体的，可以为1500埃、2500埃、3500埃、4500埃或5000埃。
在一个示例中，SOI衬底21内形成有电容腔216，电容腔216至少部分位于埋氧层212内；电容22包括外电极221、电容介质层222以及内电极。外电极221覆盖电容腔216的表面，外电极221与漏区233电连接；电容介质层222覆盖外电极221的表面；内电极覆盖电容介质层222的表面，内电极填满电容腔216。其中，外电极221的厚度为200埃～1000埃，具体可以为200埃、500埃或1000埃；外电极221可以包括但不仅限于金属层，金属层包括钛/氮化钛(Ti/TiN)层。电容介质层222具有高介电常数，譬如，电容介质层222可以包括但不仅限于掺杂氧化铪或氧化锆的铁电薄膜层，从而形成铁电电容，则存储单元20为非易失性的存储单元20。电容介质层222中锆、铪及氧的摩尔比可以为0.5:0.5:2，具体可以为0.3:0.3:1.5，也可以为0.4:0.4:1.75或0.5:0.5:2等等。电容介质层222的厚度可以根据实际需要进行设定，本实施例中，电容介质层222的厚度可以为6nm～10nm，具体的，电容介质层222的厚度可以为6nm、7nm、8nm、9nm或10nm等等。内电极可以包括第一内电极223和第二内电极224，第一内电极223包括位于电容介质层222上的钛/氮化钛(Ti/TiN)层，第二内电极224包括位于第一内电极223上的钨(W)层；钛/氮化钛层的厚度可以为200埃～1000埃，钨层的厚度可以为3000埃～10000埃。
在一个示例中，存储单元20还包括字线、位线及板线。字线与栅极231电连接；位线与源区232电连接；板线与内电极电连接。
在一个示例中，电容22位于所述漏区233的正下方；存储单元20还包括浅沟槽隔离结构、电容腔释放孔214、第一导电栓塞251、第二导电栓塞252及第三导电栓塞253。浅沟槽隔离结构位于SOI衬底21内，以于SOI衬底21内隔离出若干个有源区；源区232、漏区233及电容22均位于有源区内；电容腔释放孔214位于SOI衬底21内，自SOI衬底21的上表面贯穿漏区233并延伸至电容22内；第一导电栓塞251顶部与板线相接触，底部穿过电容腔释放孔214与内电极相接触；第一导电栓塞251经由电容腔释放孔214与漏区233电隔离；第二导电栓塞252位于字线与栅极231之间，以将字线与栅极231电连接；第三导电栓塞253位于位线与源区232之间，以将位线与源区232电连接。
需要进一步说明的是，晶体管23中的栅极231可以与字线为同一导电结构。
在一个示例中，存储单元20还包括金属硅化物层24，金属硅化物层24位于漏区233的上表面、第二导电栓塞252与栅极231之间及第三导电栓塞253与源区232之间。第二导电栓塞252的底部与栅极231表面的金属硅化物层24接触，第三导电栓塞253与源区232表面的金属硅化物层24接触。
在一个示例中，电容腔释放孔214的最大宽度为0.18um～0.22um，具体可以为0.18um、0.20um或0.22um，以避免漏区233的SOI衬底21被完全刻蚀掉。
在一个示例中，电容腔释放孔214的深度为1500埃～5000埃，具体可以为1500埃、2000埃、3000埃、4000埃或5000埃，电容腔释放孔214的深度可以与顶层硅层213的厚度相同，从而形成全耗尽器件。
在一个示例中，电容腔释放孔214的侧壁倾角为85°～90°，则虚拟浅沟槽的侧壁倾角为85°～90°，具体可以为85°、87°或90°，电容腔释放孔214的侧壁与竖直方向的夹角较小，有利于形成较宽的电容腔216，使得电容腔216内的电容22容量较大，以提高存储单元20的存储性能。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (11)
1.一种存储单元，其特征在于，包括：
SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；
晶体管，包括栅极、源区及漏区，所述栅极形成于所述SOI衬底上，所述源区和所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；以及
电容，至少部分位于所述埋氧层内，与所述晶体管的漏区电连接。
2.根据权利要求1所述的存储单元，其特征在于，所述SOI衬底内形成有电容腔，所述电容腔至少部分位于所述埋氧层内；所述电容包括：
外电极，覆盖所述电容腔的表面，且与所述漏区电连接；
电容介质层，覆盖所述外电极的表面；以及
内电极，覆盖所述电容介质层的表面，且填满所述电容腔。
3.根据权利要求2所述的存储单元，其特征在于，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，所述电容介质层的厚度为6nm～10nm，所述电容介质层中锆、铪及氧的摩尔比为0.5:0.5:2。
4.根据权利要求2所述的存储单元，其特征在于，还包括：
字线，与所述栅极电连接；
位线，与所述源区电连接；以及
板线，与所述内电极电连接。
5.根据权利要求4所述的存储单元，其特征在于，所述电容位于所述漏区的正下方；所述存储单元还包括：
浅沟槽隔离结构，位于所述SOI衬底内，以于所述SOI衬底内隔离出若干个有源区；所述源区、所述漏区及所述电容均位于所述有源区内；
电容腔释放孔，位于所述SOI衬底内，自所述SOI衬底的上表面贯穿所述漏区并延伸至所述电容内；
第一导电栓塞，顶部与所述板线相接触，底部穿过所述电容腔释放孔与所述内电极相接触；所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；
第二导电栓塞，位于所述字线与所述栅极之间，以将所述字线与所述栅极电连接；
第三导电栓塞，位于所述位线与所述源区之间，以将所述位线与所述源区电连接。
6.根据权利要求5所述的存储单元，其特征在于，所述电容腔释放孔的最大宽度为0.18um～0.22um和/或所述电容腔释放孔的深度为1500埃～5000埃和/或所述电容腔释放孔的侧壁倾角为85°～90°。
7.根据权利要求1所述的存储单元，其特征在于，所述埋氧层的厚度为1000埃～8000埃和/或所述顶层硅层的厚度为1500埃～5000埃。
8.一种存储单元的制备方法，其特征在于，包括：
提供SOI衬底，包括依次层叠设置的背衬底、埋氧层以及顶层硅层；
在所述SOI衬底内形成电容腔释放孔，所述电容腔释放孔贯穿所述顶层硅层以暴露出所述埋氧层；
通过所述电容腔释放孔在所述SOI衬底内形成电容腔，并在所述电容腔内形成电容；所述电容腔至少部分位于所述埋氧层内；
在所述SOI衬底的上表面形成所述晶体管的栅极；以及
在所述SOI衬底内形成晶体管的源区及漏区，所述源区及所述漏区分别形成于所述栅极相对的两侧的所述SOI衬底的所述顶层硅层内；所述漏区与所述电容电连接。
9.根据权利要求8所述的存储单元的制备方法，其特征在于，通过所述电容腔释放孔在所述SOI衬底内形成电容腔，并在所述电容腔内形成电容包括：
采用湿法刻蚀工艺刻蚀至少去除部分所述埋氧层以形成所述电容腔；
在所述电容腔的表面形成外电极，所述外电极覆盖所述电容腔的表面，且与所述漏区电连接；
在所述外电极的表面形成电容介质层，所述电容介质层覆盖所述外电极；
在所述电容介质层的表面形成内电极，所述内电极填满所述电容腔。
10.根据权利要求9所述的存储单元的制备方法，其特征在于，所述电容介质层包括掺杂氧化铪或氧化锆的铁电薄膜层，形成所述电容介质层之后，且形成所述内电极之前还包括：
退火以激活所述氧化铪或所述氧化锆的铁电性能。
11.根据权利要求8所述的存储单元的制备方法，其特征在于，形成所述源区及所述漏区之后还包括如下步骤：
形成第一导电栓塞、第二导电栓塞及第三导电栓塞；所述第一导电栓塞的底部穿过所述电容腔释放孔与所述电容电连接，且所述第一导电栓塞经由所述电容腔释放孔与所述漏区电隔离；所述第二导电栓塞的底部与所述栅极电连接；所述第三导电栓塞的底部与所述源区电连接；
在所述晶体管上形成字线、板线和位线，所述板线经由所述第一导电栓塞与所述电容电连接，所述字线经由所述第二导电栓塞与所述栅极电连接，所述位线经由所述第三导电栓塞与所述源区电连接。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110055699.1A CN114765177A (zh) | 2021-01-15 | 2021-01-15 | 存储单元及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114765177A true CN114765177A (zh) | 2022-07-19 |
Family
ID=82364485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110055699.1A Pending CN114765177A (zh) | 2021-01-15 | 2021-01-15 | 存储单元及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114765177A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118231414A (zh) * | 2024-05-24 | 2024-06-21 | 杭州积海半导体有限公司 | Pdsoi晶体管及其制造方法 |
-
2021
- 2021-01-15 CN CN202110055699.1A patent/CN114765177A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN118231414A (zh) * | 2024-05-24 | 2024-06-21 | 杭州积海半导体有限公司 | Pdsoi晶体管及其制造方法 |
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