JP2000036536A - 半導体素子の素子隔離構造及びその隔離方法 - Google Patents
半導体素子の素子隔離構造及びその隔離方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 幅広のトレンチ隔離構造を有した半導体素子
に適用し得る素子隔離構造及びその隔離方法を提供す
る。 【解決手段】 複数のダミーアクティブ領域１３を有す
るフィールド隔離領域１２及びアクティブ領域１１が定
義された半導体基板１０；前記各領域間に形成された複
数のトレンチ４０；トレンチ４０にＳＩＯ２などが充填
された充填層５０；充填層５０を包含する半導体基板１
０上に形成されたゲート絶縁層６０；及びゲート絶縁層
６０上に形成されたゲート電極７０を備える半導体素子
の素子隔離構造及びその隔離方法である。
に適用し得る素子隔離構造及びその隔離方法を提供す
る。 【解決手段】 複数のダミーアクティブ領域１３を有す
るフィールド隔離領域１２及びアクティブ領域１１が定
義された半導体基板１０；前記各領域間に形成された複
数のトレンチ４０；トレンチ４０にＳＩＯ２などが充填
された充填層５０；充填層５０を包含する半導体基板１
０上に形成されたゲート絶縁層６０；及びゲート絶縁層
６０上に形成されたゲート電極７０を備える半導体素子
の素子隔離構造及びその隔離方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係るもので、詳しくは、幅の広いトレンチ隔離構
造を有した半導体素子に適用し得る素子隔離構造及びそ
の隔離方法に関するものである。
方法に係るもので、詳しくは、幅の広いトレンチ隔離構
造を有した半導体素子に適用し得る素子隔離構造及びそ
の隔離方法に関するものである。
【０００２】
【従来の技術】従来の半導体素子の素子隔離方法に対
し、図４に基づいて説明する。先ず、素子形成領域（又
はアクティブ領域）１ａ及びフィールド領域１ｂが定義
された半導体基板１上に第１シリコン絶縁層２及び多結
晶シリコン層３を順次形成し、フィールド隔離領域１ｂ
に該当する半導体基板１の上面が露出されるようなレジ
ストパターンを用いて、第１シリコン絶縁層２及び多結
晶シリコン層３を選択的にエッチングして、パターニン
グする〔図４（Ａ）参照〕。次いで、パターン化された
第１シリコン絶縁層２′及び多結晶シリコン層３′をマ
スクとし、露出された半導体基板１に選択的エッチング
を施して幅の広い複数個のトレンチ４を形成する〔図４
（Ｂ）参照〕。次いで、エッチングにより形成された損
傷を補完するために、各トレンチ４及び多結晶シリコン
層３′の表面を熱酸化して、それらの上面に第２シリコ
ン絶縁層（図示されず）を形成した後、各トレンチ４を
充填するために前記の第２シリコン絶縁層上に第３シリ
コン絶縁層（充填層）５を化学気相蒸着法（ＣＶＤ）に
より蒸着する。このとき、トレンチ４に対応する充填層
５の表面は窪んだ形状となる〔図４（Ｃ）参照〕。
し、図４に基づいて説明する。先ず、素子形成領域（又
はアクティブ領域）１ａ及びフィールド領域１ｂが定義
された半導体基板１上に第１シリコン絶縁層２及び多結
晶シリコン層３を順次形成し、フィールド隔離領域１ｂ
に該当する半導体基板１の上面が露出されるようなレジ
ストパターンを用いて、第１シリコン絶縁層２及び多結
晶シリコン層３を選択的にエッチングして、パターニン
グする〔図４（Ａ）参照〕。次いで、パターン化された
第１シリコン絶縁層２′及び多結晶シリコン層３′をマ
スクとし、露出された半導体基板１に選択的エッチング
を施して幅の広い複数個のトレンチ４を形成する〔図４
（Ｂ）参照〕。次いで、エッチングにより形成された損
傷を補完するために、各トレンチ４及び多結晶シリコン
層３′の表面を熱酸化して、それらの上面に第２シリコ
ン絶縁層（図示されず）を形成した後、各トレンチ４を
充填するために前記の第２シリコン絶縁層上に第３シリ
コン絶縁層（充填層）５を化学気相蒸着法（ＣＶＤ）に
より蒸着する。このとき、トレンチ４に対応する充填層
５の表面は窪んだ形状となる〔図４（Ｃ）参照〕。
【０００３】次いで、複数個のトレンチ４の側壁を越え
て充填された充填層５の上部を互いに分離させるため
に、多結晶シリコン層３′の上面が露出されるまで充填
層５に化学機械研磨（ＣＭＰ）又はエッチバックを施し
て除去する〔図４（Ｄ）参照〕。次いで、トレンチ４の
内部のみに充填層５が残留するように、多結晶シリコン
層３′及び第１シリコン絶縁層２′を順次除去すると同
時に、余剰の充填層５を除去して、従来は半導体素子の
素子隔離構造を形成していた〔図４（Ｅ）参照〕。
て充填された充填層５の上部を互いに分離させるため
に、多結晶シリコン層３′の上面が露出されるまで充填
層５に化学機械研磨（ＣＭＰ）又はエッチバックを施し
て除去する〔図４（Ｄ）参照〕。次いで、トレンチ４の
内部のみに充填層５が残留するように、多結晶シリコン
層３′及び第１シリコン絶縁層２′を順次除去すると同
時に、余剰の充填層５を除去して、従来は半導体素子の
素子隔離構造を形成していた〔図４（Ｅ）参照〕。
【０００４】然るに、このような従来の半導体素子の素
子隔離構造及びその隔離方法においては、特に、幅の広
いトレンチの場合に、トレンチを充分に充填する充填層
を蒸着した後、半導体基板表面の平坦度を維持するため
に前記の充填層をエッチングすると、トレンチに対応す
る充填層部分が窪んでしまうディッシング（Dishing）
現象が発生するという不都合な点があった。
子隔離構造及びその隔離方法においては、特に、幅の広
いトレンチの場合に、トレンチを充分に充填する充填層
を蒸着した後、半導体基板表面の平坦度を維持するため
に前記の充填層をエッチングすると、トレンチに対応す
る充填層部分が窪んでしまうディッシング（Dishing）
現象が発生するという不都合な点があった。
【０００５】
【発明が解決しようとする課題】本発明は、このような
従来の課題に鑑みてなされたもので、トレンチが形成さ
れるフィールド隔離領域に最初からダミーアクティブパ
ターンを形成することにより、幅の広いトレンチの形成
自体を根本的に防止し得る新規な半導体素子の素子隔離
構造及びその隔離方法を提供することを目的とする。本
発明においては、「ダミーアクティブ領域」とは、アク
ティブ領域と同様の方法により形成されるが、アクティ
ブ領域としての役割は行えず、単にディッシング現象を
防止するための目的で形成されたアクティブ領域を意味
する。
従来の課題に鑑みてなされたもので、トレンチが形成さ
れるフィールド隔離領域に最初からダミーアクティブパ
ターンを形成することにより、幅の広いトレンチの形成
自体を根本的に防止し得る新規な半導体素子の素子隔離
構造及びその隔離方法を提供することを目的とする。本
発明においては、「ダミーアクティブ領域」とは、アク
ティブ領域と同様の方法により形成されるが、アクティ
ブ領域としての役割は行えず、単にディッシング現象を
防止するための目的で形成されたアクティブ領域を意味
する。
【０００６】そして、本発明の他の目的は、フィールド
隔離領域のダミーアクティブ領域とアクティブ領域間に
形成される寄生容量を、既存のフィールド隔離領域の寄
生容量に最も近接し得る半導体素子の素子隔離構造及び
その隔離方法を提供しようとするものである。
隔離領域のダミーアクティブ領域とアクティブ領域間に
形成される寄生容量を、既存のフィールド隔離領域の寄
生容量に最も近接し得る半導体素子の素子隔離構造及び
その隔離方法を提供しようとするものである。
【０００７】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体素子の素子隔離構造におい
ては、複数のダミーアクティブ領域を有するフィールド
隔離領域及びアクティブ領域が定義された半導体基板
と、前記の各フィールド隔離領域及びアクティブ領域間
に形成された複数個のトレンチと、前記のトレンチに充
填された充填層と、を備えて構成されている。
るため、本発明に係る半導体素子の素子隔離構造におい
ては、複数のダミーアクティブ領域を有するフィールド
隔離領域及びアクティブ領域が定義された半導体基板
と、前記の各フィールド隔離領域及びアクティブ領域間
に形成された複数個のトレンチと、前記のトレンチに充
填された充填層と、を備えて構成されている。
【０００８】更に詳しくは、複数のダミーアクティブ領
域を有するフィールド隔離領域及びアクティブ領域が定
義された半導体基板と、前記の各フィールド隔離領域及
びアクティブ領域間に形成された複数個のトレンチと、
前記のトレンチに充填された充填層と、前記の充填層を
包含する前記の半導体基板上に形成されたゲート絶縁層
と、前記のゲート絶縁層上に形成された第２導電層と、
を備えて構成されている。
域を有するフィールド隔離領域及びアクティブ領域が定
義された半導体基板と、前記の各フィールド隔離領域及
びアクティブ領域間に形成された複数個のトレンチと、
前記のトレンチに充填された充填層と、前記の充填層を
包含する前記の半導体基板上に形成されたゲート絶縁層
と、前記のゲート絶縁層上に形成された第２導電層と、
を備えて構成されている。
【０００９】そして、このような目的を達成するため、
本発明に係る半導体素子の素子隔離方法においては、ダ
ミーアクティブ領域を有するフィールド隔離領域及びア
クティブ領域が定義された半導体基板上に第１絶縁層及
び第１導電層を順次形成する工程と、トレンチの形成さ
れる半導体基板の上面が露出されるように、前記の第１
絶縁層及び第１導電層を選択的にエッチングして、パタ
ーニングする工程と、パターン化された前記の第１絶縁
層及び第１導電層をマスクとして、露出された前記の半
導体基板を選択的にエッチングして、複数個のトレンチ
を形成する工程と、前記のトレンチを充填するために、
前記のトレンチを包含する前記の第１導電層上に充填層
を形成する工程と、前記の第１導電層の上面が露出する
まで、前記の充填層をエッチングする工程と、前記のト
レンチの内部のみに前記の充填層が残留するように、前
記の第１絶縁層及び第１導電層を除去する工程と、を順
次行うようになっている。
本発明に係る半導体素子の素子隔離方法においては、ダ
ミーアクティブ領域を有するフィールド隔離領域及びア
クティブ領域が定義された半導体基板上に第１絶縁層及
び第１導電層を順次形成する工程と、トレンチの形成さ
れる半導体基板の上面が露出されるように、前記の第１
絶縁層及び第１導電層を選択的にエッチングして、パタ
ーニングする工程と、パターン化された前記の第１絶縁
層及び第１導電層をマスクとして、露出された前記の半
導体基板を選択的にエッチングして、複数個のトレンチ
を形成する工程と、前記のトレンチを充填するために、
前記のトレンチを包含する前記の第１導電層上に充填層
を形成する工程と、前記の第１導電層の上面が露出する
まで、前記の充填層をエッチングする工程と、前記のト
レンチの内部のみに前記の充填層が残留するように、前
記の第１絶縁層及び第１導電層を除去する工程と、を順
次行うようになっている。
【００１０】また、ダミーアクティブ領域を有するフィ
ールド隔離領域及びアクティブ領域が定義された半導体
基板上に第１絶縁層及び第１導電層を順次形成する工程
と、トレンチの形成される半導体基板の上面が露出され
るように、前記の第１絶縁層及び第１導電層を選択的に
エッチングして、パターニングする工程と、パターン化
された前記の第１絶縁層及び第１導電層をマスクとし
て、露出された前記の半導体基板を選択的にエッチング
して、複数個のトレンチを形成する工程と、前記のトレ
ンチを充填するために、トレンチを包含する前記の第１
導電層上に充填層を形成する工程と、前記の第１導電層
の上面が露出するまで、前記の充填層をエッチングする
工程と、前記のトレンチの内部のみに前記の充填層が残
留するように、前記の第１絶縁層及び第１導電層を除去
する工程と、前記の半導体基板及びトレンチの充填層の
上面にゲート絶縁層を形成する工程と、前記のゲート絶
縁層上に第２導電層を形成する工程と、を順次行うよう
ことが好ましい。
ールド隔離領域及びアクティブ領域が定義された半導体
基板上に第１絶縁層及び第１導電層を順次形成する工程
と、トレンチの形成される半導体基板の上面が露出され
るように、前記の第１絶縁層及び第１導電層を選択的に
エッチングして、パターニングする工程と、パターン化
された前記の第１絶縁層及び第１導電層をマスクとし
て、露出された前記の半導体基板を選択的にエッチング
して、複数個のトレンチを形成する工程と、前記のトレ
ンチを充填するために、トレンチを包含する前記の第１
導電層上に充填層を形成する工程と、前記の第１導電層
の上面が露出するまで、前記の充填層をエッチングする
工程と、前記のトレンチの内部のみに前記の充填層が残
留するように、前記の第１絶縁層及び第１導電層を除去
する工程と、前記の半導体基板及びトレンチの充填層の
上面にゲート絶縁層を形成する工程と、前記のゲート絶
縁層上に第２導電層を形成する工程と、を順次行うよう
ことが好ましい。
【００１１】前記の第２導電層が、不純物を包含しない
純粋な多結晶シリコンにより形成されることが好まし
い。
純粋な多結晶シリコンにより形成されることが好まし
い。
【００１２】第１絶縁層は、酸化シリコンからなること
が好ましい。
が好ましい。
【００１３】第１導電層は、多結晶シリコンからなるこ
とがことが好ましい。
とがことが好ましい。
【００１４】第２絶縁層は、酸化シリコンからなること
が好ましい。
が好ましい。
【００１５】第２導電層は、多結晶シリコンからなるこ
とが好ましい。
とが好ましい。
【００１６】イオン注入に用いるイオンは、例えば、Ｎ
型にはＡｓ+、Ｐ+が、Ｐ型にはＢ+であることが好まし
い。
型にはＡｓ+、Ｐ+が、Ｐ型にはＢ+であることが好まし
い。
【００１７】充填層５０は、シリコン酸化層、ＢＰＳＧ
（Boron Phosphorous Silicate Glass）、ＢＳＧ（Boro
n Silicate Glass）、ＰＳＧ（Phospho-Silicate Glas
s）及びそれらの組合せのなかから、何れか１つによっ
て形成されることが好ましい。
（Boron Phosphorous Silicate Glass）、ＢＳＧ（Boro
n Silicate Glass）、ＰＳＧ（Phospho-Silicate Glas
s）及びそれらの組合せのなかから、何れか１つによっ
て形成されることが好ましい。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明において、特に手段
を明記していない工程は、当業者に既知の慣用の方法に
よって行ってもよい。先ず、本発明に係る半導体素子の
素子隔離構造においては、半導体基板１０はアクティブ
領域１１及び複数個のダミーアクティブ領域１３を包含
するフィールド隔離領域１２が定義され、半導体基板１
０の各領域１１、１２、１３間には複数個のトレンチ４
０が形成されている（図１参照）。それらのトレンチ４
０は充填物質５０により充填され、充填物質５０及び各
領域１１、１２、１３の上面にゲート絶縁層６０が形成
され、ゲート絶縁層６０上にゲート電極７０が形成され
ている（図２参照）。図２において、符号８０はコバル
トシリサイド層を示したものである。このとき、ゲート
電極７０は不純物のドーピングされてない多結晶シリコ
ン層であるが、アクティブ領域１１に対応する部分７１
ａ、７１ｂは互いに同じであるか、又は相違する不純物
で意図的にドーピングされた多結晶シリコン層７１を包
含して構成されている。
し、図面を用いて説明する。本発明において、特に手段
を明記していない工程は、当業者に既知の慣用の方法に
よって行ってもよい。先ず、本発明に係る半導体素子の
素子隔離構造においては、半導体基板１０はアクティブ
領域１１及び複数個のダミーアクティブ領域１３を包含
するフィールド隔離領域１２が定義され、半導体基板１
０の各領域１１、１２、１３間には複数個のトレンチ４
０が形成されている（図１参照）。それらのトレンチ４
０は充填物質５０により充填され、充填物質５０及び各
領域１１、１２、１３の上面にゲート絶縁層６０が形成
され、ゲート絶縁層６０上にゲート電極７０が形成され
ている（図２参照）。図２において、符号８０はコバル
トシリサイド層を示したものである。このとき、ゲート
電極７０は不純物のドーピングされてない多結晶シリコ
ン層であるが、アクティブ領域１１に対応する部分７１
ａ、７１ｂは互いに同じであるか、又は相違する不純物
で意図的にドーピングされた多結晶シリコン層７１を包
含して構成されている。
【００１９】そして、本発明に係る半導体素子の素子隔
離方法に対し、図３に基づいて説明すると次のようであ
る。先ず、素子形成領域（アクティブ領域）１１及びダ
ミーアクティブ領域１３を含むフィールド隔離領域１２
が定義された半導体基板１０上に第１絶縁層２０及び第
１導電層３０を順次形成した後、アクティブ領域１１及
びダミーアクティブ領域１３を除いたフィールド隔離領
域１２が露出されるようなレジストパターンを用いて、
第１絶縁層２０及び第１導電層３０を選択的にエッチン
グして、パターニングし、それらパターン化された第１
絶縁層２０′及び第１導電層３０′をマスクとして露出
された前記半導体基板１０に選択的エッチングを施して
複数個のトレンチ４０を形成し、それらのトレンチ４０
を充填するために、それらのトレンチ４０の内部及び第
１導電層３０′の上面にＣＶＤにより充填層５０を形成
する。この場合、充填層５０は、シリコン酸化層、ＢＰ
ＳＧ、ＢＳＧ、ＰＳＧ及びそれらの組合せのなかから、
何れか１つによって形成されることが好ましい〔図３
（Ａ）参照〕。
離方法に対し、図３に基づいて説明すると次のようであ
る。先ず、素子形成領域（アクティブ領域）１１及びダ
ミーアクティブ領域１３を含むフィールド隔離領域１２
が定義された半導体基板１０上に第１絶縁層２０及び第
１導電層３０を順次形成した後、アクティブ領域１１及
びダミーアクティブ領域１３を除いたフィールド隔離領
域１２が露出されるようなレジストパターンを用いて、
第１絶縁層２０及び第１導電層３０を選択的にエッチン
グして、パターニングし、それらパターン化された第１
絶縁層２０′及び第１導電層３０′をマスクとして露出
された前記半導体基板１０に選択的エッチングを施して
複数個のトレンチ４０を形成し、それらのトレンチ４０
を充填するために、それらのトレンチ４０の内部及び第
１導電層３０′の上面にＣＶＤにより充填層５０を形成
する。この場合、充填層５０は、シリコン酸化層、ＢＰ
ＳＧ、ＢＳＧ、ＰＳＧ及びそれらの組合せのなかから、
何れか１つによって形成されることが好ましい〔図３
（Ａ）参照〕。
【００２０】フィールド隔離領域１２のダミーアクティ
ブ領域１３は幅の広いトレンチ４０の形成を根本的に防
止する役割を担っている。このとき、実際のアクティブ
層領域（maximum active layer）をＡ、最小アクティブ
層幅（minimum active width）をＢとすると、それらの
Ａ、Ｂの大きさによってダミーアクティブ領域１３及び
フィールド隔離領域１２の比率が決定され、２Ａは、デ
ィッシング現象が発生しない最大アクティブスペース
（maximum active space）を表す。次いで、第１導電層
３０′の上面が露出されるまで充填層５０にＣＭＰ、又
はエッチバックを施す〔図３（Ｂ）参照〕。次いで、各
トレンチ４０の内部のみに充填層５０が残留するよう
に、第１導電層３０′及び第１絶縁層２０′を順次除去
し、露出されたアクティブ領域１１及びダミーアクティ
ブ領域１３の表面をトレンチ４０の上面と同様に平坦化
させる（図示されていない）。次いで、アクティブ領域
１１、ダミーアクティブ領域１３及びトレンチ４０の充
填層５０の上面に第２絶縁層としてゲート絶縁層６０を
形成し、ゲート絶縁層６０の上面に第２導電層７０とし
てゲート電極７０を形成する。ここで、第２導電層７０
としては、不純物のドーピングされてない多結晶シリコ
ン層が用いられる〔図３（Ｃ）参照〕。次いで、半導体
基板１０のアクティブ領域１１に相応する第２導電層７
０にイオン注入を施してN型、又はP型の不純物が意図的
にドーピングされたゲート電極７１を形成する〔図３
（Ｄ）参照〕。次いで、ゲート電極７１を包含する第２
導電層７０の上面にＣＶＤによりコバルト層を形成し、
熱処理を施して、コバルトシリサイド層８０に形成し
て、本発明に係る半導体素子の素子隔離方法を終了する
〔図３（Ｅ）参照〕。
ブ領域１３は幅の広いトレンチ４０の形成を根本的に防
止する役割を担っている。このとき、実際のアクティブ
層領域（maximum active layer）をＡ、最小アクティブ
層幅（minimum active width）をＢとすると、それらの
Ａ、Ｂの大きさによってダミーアクティブ領域１３及び
フィールド隔離領域１２の比率が決定され、２Ａは、デ
ィッシング現象が発生しない最大アクティブスペース
（maximum active space）を表す。次いで、第１導電層
３０′の上面が露出されるまで充填層５０にＣＭＰ、又
はエッチバックを施す〔図３（Ｂ）参照〕。次いで、各
トレンチ４０の内部のみに充填層５０が残留するよう
に、第１導電層３０′及び第１絶縁層２０′を順次除去
し、露出されたアクティブ領域１１及びダミーアクティ
ブ領域１３の表面をトレンチ４０の上面と同様に平坦化
させる（図示されていない）。次いで、アクティブ領域
１１、ダミーアクティブ領域１３及びトレンチ４０の充
填層５０の上面に第２絶縁層としてゲート絶縁層６０を
形成し、ゲート絶縁層６０の上面に第２導電層７０とし
てゲート電極７０を形成する。ここで、第２導電層７０
としては、不純物のドーピングされてない多結晶シリコ
ン層が用いられる〔図３（Ｃ）参照〕。次いで、半導体
基板１０のアクティブ領域１１に相応する第２導電層７
０にイオン注入を施してN型、又はP型の不純物が意図的
にドーピングされたゲート電極７１を形成する〔図３
（Ｄ）参照〕。次いで、ゲート電極７１を包含する第２
導電層７０の上面にＣＶＤによりコバルト層を形成し、
熱処理を施して、コバルトシリサイド層８０に形成し
て、本発明に係る半導体素子の素子隔離方法を終了する
〔図３（Ｅ）参照〕。
【００２１】このように本発明に係る半導体素子の素子
隔離構造及びその隔離方法において、第２導電層７０と
して不純物のドーピングされてない多結晶シリコン層を
形成すると、フィールド隔離領域のゲートラインとアク
ティブライン間に形成される寄生容量により回路の動作
スピードが低下されることを防止することができる。
隔離構造及びその隔離方法において、第２導電層７０と
して不純物のドーピングされてない多結晶シリコン層を
形成すると、フィールド隔離領域のゲートラインとアク
ティブライン間に形成される寄生容量により回路の動作
スピードが低下されることを防止することができる。
【００２２】併し、不純物のドーピングされてない多結
晶シリコン層を形成しても、やはり既存のフィールド隔
離領域の寄生容量よりは容量Ｃが大きいため、不純物の
ドーピングされてない多結晶シリコン領域を最小化させ
ようとすると、フィールド隔離領域をダミーアクティブ
領域の間に形成することが好ましい。
晶シリコン層を形成しても、やはり既存のフィールド隔
離領域の寄生容量よりは容量Ｃが大きいため、不純物の
ドーピングされてない多結晶シリコン領域を最小化させ
ようとすると、フィールド隔離領域をダミーアクティブ
領域の間に形成することが好ましい。
【００２３】また、多結晶シリコン層（第２導電層）の
厚さを２，０００Å、トレンチの深さを３，０００Å及
びゲート酸化層（第２絶縁層）の厚さを５０Åと仮定し
た場合、以下の各ケースに対する寄生容量Ｃを計算する
と、次のとおりである。 （１）ダミーアクティブ及び不純物のドーピングされた
多結晶シリコンを使用した場合は、次式１のようであ
る。
厚さを２，０００Å、トレンチの深さを３，０００Å及
びゲート酸化層（第２絶縁層）の厚さを５０Åと仮定し
た場合、以下の各ケースに対する寄生容量Ｃを計算する
と、次のとおりである。 （１）ダミーアクティブ及び不純物のドーピングされた
多結晶シリコンを使用した場合は、次式１のようであ
る。
【００２４】
【化１】
【００２５】（２）ダミーアクティブ及び不純物のドー
ピングされてない多結晶シリコンを使用した場合は、次
式２のようである。
ピングされてない多結晶シリコンを使用した場合は、次
式２のようである。
【００２６】
【化２】
【００２７】（３）ダミーアクティブ及び不純物のドー
ピングされてない多結晶シリコンを使用し、フィールド
隔離領域のダミーアクティブ及びフィールドを１：８の
比率（高温低圧ＣＶＤによって蒸着される酸化層を充填
物質として使用する０．２５μm生産技術の場合）にし
た場合は、次式３のようである。
ピングされてない多結晶シリコンを使用し、フィールド
隔離領域のダミーアクティブ及びフィールドを１：８の
比率（高温低圧ＣＶＤによって蒸着される酸化層を充填
物質として使用する０．２５μm生産技術の場合）にし
た場合は、次式３のようである。
【００２８】
【化３】
【００２９】
【発明の効果】以上説明したように、本発明に係る半導
体素子の素子隔離構造及びその隔離方法においては、フ
ィールド隔離領域に複数個のダミーアクティブ領域を形
成して幅の広いトレンチの形成自体を根本的に防止する
ようになっているため、エッチングを行うとき発生する
ディッシング現象を防止し得るという効果がある。フィ
ールド隔離領域のダミーアクティブ−ゲート絶縁層とゲ
ート電極層間に生成される寄生容量を最小化し、また、
ダミーアクティブパターンを使用するため、隔離工程を
単純化し得るという効果がある。
体素子の素子隔離構造及びその隔離方法においては、フ
ィールド隔離領域に複数個のダミーアクティブ領域を形
成して幅の広いトレンチの形成自体を根本的に防止する
ようになっているため、エッチングを行うとき発生する
ディッシング現象を防止し得るという効果がある。フィ
ールド隔離領域のダミーアクティブ−ゲート絶縁層とゲ
ート電極層間に生成される寄生容量を最小化し、また、
ダミーアクティブパターンを使用するため、隔離工程を
単純化し得るという効果がある。
【図１】本発明に係る半導体素子の素子隔離構造を示し
た平面図である。
た平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明に係る半導体素子の素子隔離方法を示し
た工程流れ図である。
た工程流れ図である。
【図４】従来の半導体素子の素子隔離方法を示した工程
流れ図である。
流れ図である。
１０：半導体基板 １１：アクティブ領域 １２：フィールド隔離領域 １３：ダミーアクティブ領域 ２０：第１絶縁層 ２０′：パターン化された第１絶縁層 ３０：第１導電層 ３０′：パターン化された第１導電層 ４０：トレンチ ５０：充填層 ６０：第２絶縁層、ゲート絶縁層、ゲート酸化層 ７０、７１、７１ａ、７１ｂ：第２導電層、ゲート電極 ８０：コバルトシリサイド層
Claims (5)
- 【請求項１】 複数のダミーアクティブ領域を有するフ
ィールド隔離領域及びアクティブ領域が定義された半導
体基板と、 前記の各フィールド隔離領域及びアクティブ領域間に形
成された複数個のトレンチと、 前記のトレンチに充填された充填層と、を備えて構成さ
れたことを特徴とする半導体素子の素子隔離構造。 - 【請求項２】 複数のダミーアクティブ領域を有するフ
ィールド隔離領域及びアクティブ領域が定義された半導
体基板と、 前記の各フィールド隔離領域及びアクティブ領域間に形
成された複数個のトレンチと、 前記のトレンチに充填された充填層と、 前記の充填層を包含する前記の半導体基板上に形成され
たゲート絶縁層と、 前記のゲート絶縁層上に形成された第２導電層と、を備
えて構成されたことを特徴とする半導体素子の素子隔離
構造。 - 【請求項３】 ダミーアクティブ領域を有するフィール
ド隔離領域及びアクティブ領域が定義された半導体基板
上に第１絶縁層及び第１導電層を順次形成する工程と、 トレンチの形成される半導体基板の上面が露出されるよ
うに、前記の第１絶縁層及び第１導電層を選択的にエッ
チングして、パターニングする工程と、 パターン化された前記の第１絶縁層及び第１導電層をマ
スクとして、露出された前記の半導体基板を選択的にエ
ッチングして、複数個のトレンチを形成する工程と、 前記のトレンチを充填するために、前記のトレンチを包
含する前記の第１導電層上に充填層を形成する工程と、 前記の第１導電層の上面が露出するまで、前記の充填層
をエッチングする工程と、 前記のトレンチの内部のみに前記の充填層が残留するよ
うに、前記の第１絶縁層及び第１導電層を除去する工程
と、を順次行うことを特徴とする半導体素子の素子隔離
方法。 - 【請求項４】 ダミーアクティブ領域を有するフィール
ド隔離領域及びアクティブ領域が定義された半導体基板
上に第１絶縁層及び第１導電層を順次形成する工程と、 トレンチの形成される半導体基板の上面が露出されるよ
うに、前記の第１絶縁層及び第１導電層を選択的にエッ
チングして、パターニングする工程と、 パターン化された前記の第１絶縁層及び第１導電層をマ
スクとして、露出された前記の半導体基板を選択的にエ
ッチングして、複数個のトレンチを形成する工程と、 前記のトレンチを充填するために、トレンチを包含する
前記の第１導電層上に充填層を形成する工程と、 前記の第１導電層の上面が露出するまで、前記の充填層
をエッチングする工程と、 前記のトレンチの内部のみに前記の充填層が残留するよ
うに、前記の第１絶縁層及び第１導電層を除去する工程
と、 前記の半導体基板及びトレンチの充填層の上面に、ゲー
ト絶縁層を形成する工程と、 前記のゲート絶縁層上に第２導電層を形成する工程と、
を順次行うことを特徴とする半導体素子の素子隔離方
法。 - 【請求項５】 前記の第２導電層が、不純物を包含しな
い純粋な多結晶シリコンにより形成されることを特徴と
する、請求項２又は４記載の方法。
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|---|---|---|---|
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| KR1019980020886A KR100280487B1 (ko) | 1998-06-05 | 1998-06-05 | 반도체소자에서의소자격리구조및그격리방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187377A (ja) * | 2014-05-23 | 2014-10-02 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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| KR100607806B1 (ko) * | 2004-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 직류 컨버터의 출력 이득 균일도 개선 방법 |
| KR101158396B1 (ko) * | 2005-04-29 | 2012-06-22 | 매그나칩 반도체 유한회사 | 반도체 장치의 제조방법 |
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| US20100315326A1 (en) * | 2009-06-10 | 2010-12-16 | Le Chevalier Vincent | Electronic paper display whitespace utilization |
| US20110088100A1 (en) * | 2009-10-14 | 2011-04-14 | Serge Rutman | Disabling electronic display devices |
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| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US4836885A (en) | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
| US5001085A (en) * | 1990-07-17 | 1991-03-19 | Micron Technology, Inc. | Process for creating a metal etch mask which may be utilized for halogen-plasma excavation of deep trenches |
| US5053105A (en) * | 1990-07-19 | 1991-10-01 | Micron Technology, Inc. | Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template |
| US5362669A (en) | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
| JPH0832039A (ja) * | 1994-07-12 | 1996-02-02 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| US5665633A (en) * | 1995-04-06 | 1997-09-09 | Motorola, Inc. | Process for forming a semiconductor device having field isolation |
| US5742090A (en) * | 1996-04-04 | 1998-04-21 | Advanced Micro Devices, Inc. | Narrow width trenches for field isolation in integrated circuits |
| US6130139A (en) * | 1996-11-26 | 2000-10-10 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing trench-isolated semiconductor device |
-
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- 1998-06-05 KR KR1019980020886A patent/KR100280487B1/ko not_active IP Right Cessation
- 1998-10-22 TW TW087117503A patent/TW402780B/zh not_active IP Right Cessation
- 1998-11-24 DE DE19854187A patent/DE19854187B4/de not_active Expired - Fee Related
-
1999
- 1999-04-06 US US09/286,670 patent/US6337254B1/en not_active Expired - Lifetime
- 1999-06-04 JP JP11157301A patent/JP2000036536A/ja active Pending
-
2001
- 2001-11-21 US US09/989,415 patent/US20020047164A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187377A (ja) * | 2014-05-23 | 2014-10-02 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
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| DE19854187B4 (de) | 2006-05-11 |
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| TW402780B (en) | 2000-08-21 |
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