KR20040079066A - 반도체 소자의 콘택홀 형성방법 - Google Patents
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Abstract
콘택 패드가 형성될 콘택홀 마진을 향상시킬 수 있는 반도체 소자의 콘택홀 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판 상에 일정 간격을 가지고 이격되는 게이트 전극 구조물을 형성한다. 그후, 상기 게이트 전극 구조물 양측벽에 제 1 스페이서를 형성하고, 상기 게이트 전극 구조물 양측 반도체 기판에 접합 영역을 형성한다. 이어서, 상기 제 1 스페이서를 제거하고 난 후, 상기 반도체 기판 결과물 상부에 층간 절연막을 증착한다음, 상기 접합 영역 부분이 노출될 수 있도록 상기 층간 절연막을 식각하여, 콘택홀을 형성한다. 상기 콘택홀 측벽에 제 2 스페이서를 형성한다.
Description
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 콘택홀을 용이하게 형성할 수 있는 반도체 소자의 콘택홀 형성방법에 관한 것이다.
최근 반도체 메모리 소자는 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가 비트(giga bit) 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를 들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 콘택 패드가 제안되었다.
여기서, 도 1a 및 도 1b를 참조하여 종래의 콘택 패드를 갖는 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 1a를 참조하여, 반도체 기판(10)의 소정 부분에 공지의 STI(shallow trench isolation) 방식에 의하여 소자 분리막(12)을 형성한다. 반도체 기판(10) 표면에 게이트 산화막(14), 도핑된 폴리실리콘막(16), 전이 금속막(18 또는 전이 금속 실리사이드막) 및 하드 마스크막(20)을 순차적으로 증착한다음, 하드 마스크막(30), 전이 금속막(18) 및 도핑된 폴리실리콘막(16)을 소정 부분 패터닝하여, 게이트 전극 구조물(G)을 한정한다. 그후, 게이트 전극 구조물(G)의 양측벽에 공지의 방식으로 스페이서(22)를 형성한다. 이때, 스페이서(22)를 형성하기 이전 및 이후에 각각 소정의 불순물을 도핑하여, 반도체 기판(10)내에 접합 영역(24a,24b)를 형성한다. 게이트 전극 구조물(G) 및 스페이서(22)가 형성된 반도체 기판(10) 상부에 층간 절연막(24)을 형성한다.
도 1b에 도시된 바와 같이, 상기 접합 영역, 즉 스페이서(22) 사이의 반도체 기판(10) 영역이 노출되도록 층간 절연막(24)을 식각하여, 콘택홀(28)을 형성한다. 이때, 도면의 콘택홀은 이상적인 상태의 콘택홀을 나타낸 것으로, 실제적인 공정을 진행하게 되면, 그 형상이 변형되어질 수 있다. 그후에, 콘택홀(28)이 채워지도록 층간 절연막(24) 상부에 도전층을 증착한다. 그후, 도전층을 층간 절연막(24)이 노출되도록 평탄화하여, 콘택 패드(30)를 형성한다.
그러나, 반도체 소자의 스케일이 감소함에 따라, 게이트 전극 구조물(G) 사이의 간격 역시 감소되는 추세이다. 이에따라, 콘택 패드(30)를 형성하기 위한 콘택홀 형성시, 예정된 콘택홀 사이즈가 매우 협소하므로, 콘택홀 형성용 포토레지스트 패턴(도시되지 않음)의 정렬이 어려울 뿐만 아니라, 콘택홀이 제대로 형성되지 않는 문제점 즉, 층간 절연막이 제대로 식각되지 않는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 콘택 패드가 형성될 콘택홀 마진을 향상시킬 수 있는 반도체 소자의 콘택홀 형성방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 반도체 소자의 콘택 패드를 형성하는 방법을 보여주는 도면이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 130 : 제 1 스페이서
135a,135b : 접합 영역 140 : 에치 스톱퍼
145 : 층간 절연막 150 : 제 2 스페이서
155 : 콘택홀 160 : 콘택 패드
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 일정 간격을 가지고 이격되는 게이트 전극 구조물을 형성한다. 그후, 상기 게이트 전극 구조물 양측벽에 제 1 스페이서를 형성하고, 상기 게이트 전극 구조물 양측 반도체 기판에 접합 영역을 형성한다. 이어서, 상기 제 1 스페이서를 제거하고 난 후, 상기 반도체 기판 결과물 상부에 층간 절연막을 증착한다음, 상기 접합 영역 부분이 노출될 수 있도록 상기 층간 절연막을 식각하여, 콘택홀을 형성한다. 상기 콘택홀 측벽에 제 2 스페이서를 형성한다.
상기 게이트 전극 구조물을 형성하는 단계는, 상기 반도체 기판 상부에 게이트 절연막을 증착하는 단계, 상기 게이트 절연막 상부에 게이트 전극용 도전층을 형성하는 단계, 상기 게이트 전극용 도전층 상부에 전이 금속을 포함하는 층을 증착하는 단계, 상기 전이 금속을 포함하는 층 상부에 하드 마스크막을 증착하는 단계, 상기 하드 마스크막, 상기 전이 금속을 포함하는 층, 게이트 전극용 도전층을 패터닝하여 게이트 전극 구조물을 형성하는 단계를 포함한다.
상기 접합 영역을 형성하는 단계는, 상기 게이트 전극 구조물을 형성하는 단계와, 상기 제 1 스페이서를 형성하는 단계 사이에 저농도 불순물을 주입하는 단계, 및 상기 제 1 스페이서를 형성하는 단계 이후에 고농도 불순물을 주입하는 단계를 포함한다.
상기 제 1 스페이서는 습식 식각 방식으로 제거할 수 있다. 이때, 상기 제 1 스페이서가 실리콘 질화막을 포함하는 물질일 경우, 상기 제 1 스페이서는 인산 용액으로 제거할 수 있다.
상기 제 1 스페이서를 제거하는 단계와, 상기 층간 절연막을 형성하는 단계 사이에, 상기 층간 절연막과 식각 선택비가 상이한 에치 스톱퍼를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 스페이서를 제거하는 단계와, 상기 에치 스톱퍼를 형성하는단계 사이에, 상기 반도체 기판 표면 및 게이트 전극 구조물 표면을 보호하기 위한 처리를 진행하는 단계를 더 포함할 수 있다. 한편, 상기 제 1 스페이서를 제거하는 단계와, 상기 층간 절연막을 형성하는 단계 사이에, 상기 반도체 기판 표면 및 게이트 전극 구조물 표면을 보호하기 위한 처리를 진행하는 단계를 더 포함할 수 있다. 이때, 상기 반도체 기판 표면 및 게이트 전극 구조물 표면을 보호하기 위한 처리는, 결과물 표면에 산소를 이용하여 표면 처리하는 것이다.
상기 제 2 스페이서는 상기 에치 스톱퍼와 동일한 식각 선택비를 갖는 물질로 형성할 수 있다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 도 2a 내지 도 2g는 본 발명의 일실시예를 설명하기 위한 각 공정별 단면도이고, 도 3은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
도 2a를 참조하여, 반도체 기판(100)의 소정 부분에 액티브 영역을 한정하기 위하여 소자 분리막(105)을 형성한다. 소자 분리막(105)은 예를 들어, 공지된 STI 방식으로 형성될 수 있다. 소자 분리막(105)에 의하여 액티브 영역이 한정된 반도체 기판(100) 상부에 게이트 산화막(110), 게이트 전극용 도전층(115), 전이 금속막(120) 및 하드 마스크막(130)을 순차적으로 적층한다. 게이트 산화막(110)은 공지된 바와 같이 열산화 방식으로 형성할 수 있으며, 게이트 전극용 도전층(115)으로는 도핑된 폴리실리콘막이 이용될 수 있다. 전이 금속막(120)으로는 예를 들어 텅스텐, 티타늄, 탄탈륨 등이 이용될 수 있고, 전이 금속막(120) 대신 전이 금속 실리사이드막이 이용될 수도 있다. 하드 마스크막(130)으로는 이후 형성되어질 층간 절연막과는 식각 선택비가 상이한 막, 예를 들어, 실리콘 질화막 또는 실리콘 질산화막으로 형성한다. 이어서, 하드 마스크막(130), 전이 금속막(120) 및 게이트 전극용 도전층(115)을 소정 형태로 패터닝하여, 게이트 전극 구조물(G)을 형성한다. 게이트 전극 구조물(G)의 양측 반도체 기판(100)에, 접합 영역용 제 1 불순물, 예를 들어 저농도 불순물을 주입한다. 그후, 반도체 기판(100) 결과물 상부에 스페이서용 절연막, 예를 들어, 실리콘 질화막을 증착한다음, 스페이서용 절연막을 비등방성 식각하여, 게이트 전극 구조물(G)의 양측벽에 제 1 스페이서(130)를 형성한다. 제 1 스페이서(130) 양측의 반도체 기판(100)에 접합 영역용 제 2 불순물, 예를 들어 고농도 불순물을 주입하여, LDD(lightly doped drain) 형태의 접합 영역(135a,135b)을 형성한다.
도 2b를 참조하여, 게이트 전극 구조물(G)의 양측벽에 형성되어 있는 제 1 스페이서(130)를 인산 용액에 의하여 습식 식각한다. 이에따라, 게이트 전극 구조물(G) 사이의 간격이 증가된다. 또한, 상기한 스페이서(130)의 제거에 의하여, 하드 마스크막(125)이 소정 두께만큼 제거될 수 있다.
이때, 도 3에 도시된 바와 같이, 습식 식각에 의한 제 1 스페이서(130) 제거전, 노출된 반도체 기판(100) 표면을 보호하기 위하여 산소(O2) 처리를 실시할 수있다. 이와같은 산소 처리에 의하여, 노출된 반도체 기판(100) 표면 및 노출된 게이트 전극용 도전층(120) 표면에 박막의 산화막(도시되지 않음)이 형성될 수 있으며, 이러한 박막의 산화막은 이후 스페이서(130) 제거를 위한 습식 식각 용액으로부터 반도체 기판(100) 및 게이트 전극용 도전층(120)을 보호한다.
도 2c에 도시된 바와 같이, 게이트 전극 구조물(G) 및 반도체 기판(100) 표면에 에치 스톱퍼(140)를 증착한다. 이때, 에치 스톱퍼(140)로는 실리콘 질화막이 이용될 수 있으며, 이러한 에치 스톱퍼(140)는 이후 콘택 패드를 위한 콘택홀 형성시 실질적으로 반도체 기판(100)을 보호하는 역할을 한다.
도 2d에서와 같이, 에치 스톱퍼(140) 상부에 층간 절연막(145)을 증착한다. 층간 절연막(145)은 게이트 전극 구조물(G)간 간격이 충분히 채워질 수 있을 정도의 두께로 증착됨이 바람직하다. 그후, 층간 절연막(145) 상부에 접합 영역(135a,135b)을 노출시키기 위한 포토레지스트 패턴(148)을 공지의 포토리소그라피 공정에 의하여 형성한다.
그후, 포토레지스트 패턴(148)의 형태로 노출된 층간 절연막(145)을 식각한다. 이 과정에서, 게이트 전극 구조물(G) 사이의 협소한 공간의 층간 절연막(145)을 제거하기 위하여, 과도 식각을 진행할 수 있고, 이와같은 과도 식각에 의하여 도 2e와 같이 하드 마스크막(125) 상부 및 에치 스톱퍼(140)의 상부 영역이 일부 제거될 수 있다. 이때, 접합 영역(135a,135b) 표면에 존재하는 에치 스톱퍼(140)는 제거되지 않고 잔류한다. 그후, 공지의 플라즈마 에슁(plasma ashing) 방식에 의하여 포토레지스트 패턴(148)을 제거한다.
도 2f를 참조하여, 반도체 기판(100) 결과물 상부에 스페이서용 절연막, 예를 들어 실리콘 질화막을 재차 증착한다음, 이를 비등방성 식각하여 제 2 스페이서(150)를 형성하고, 제 2 스페이서(150)의 형성에 의하여 콘택홀(155)이 한정된다. 이때, 제 2 스페이서용 실리콘 질화막은 게이트 전극 구조물(G)의 간격의 2분의 1보다 작은 두께로 증착됨이 바람직하다. 제 2 스페이서(150)는 게이트 전극 구조물(G)의 측벽 결과물을 따라서 즉, 노출된 게이트 전극 구조물(G) 및 에치 스톱퍼(140) 표면에 형성된다. 이때, 제 2 스페이서(150)에 의하여 게이트 전극 구조물(G)의 측벽이 차폐되어지므로, 혹시라도 노출될 수 있는 게이트 전극용 도전층(115) 또는 전이 금속막(125)과 이후 형성되어질 콘택 패드와의 전기적 쇼트가 방지된다. 또한, 제 2 스페이서(150)를 형성하기 위한 비등방성 식각에 의하여, 접합 영역(135a,135b) 상부에 잔류하고 있는 에치 스톱퍼(140) 및 게이트 산화막(110)이 제거되어, 접합 영역(135a,135b)이 노출된다.
그후에, 도 2g에 도시된 바와 같이, 노출된 접합 영역(135a,135b)과 콘택되도록 층간 절연막(145) 상부에 도전층을 증착한다. 이때, 도전층은 상기 콘택홀(155)이 충분히 매립될 수 있을 정도의 두께로 증착됨이 바람직하다. 그후, 층간 절연막(145) 표면이 노출되도록 도전층을 화학적 기계적 연마 또는 에치백과 같은 평탄화를 진행하여, 콘택 패드(160)를 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, LDD 형태의 접합 영역을 형성한다음, 스페이서를 제거하여 게이트 구조물 사이의 간격을 확보한 상태에서 콘택홀을 형성한다. 그후, 노출된 게이트 전극 구조물의 측벽에 스페이서를 재차 형성한다.
이와같이, 콘택홀 형성전에 게이트 전극 스페이서를 제거하여 게이트 전극 구조물간의 간격을 확보한다음 콘택홀을 형성하므로써, 콘택홀 형성이 용이해진다.
또한, 게이트 전극 구조물간의 간격이 상대적으로 증대됨에 따라, 포토레지스트 패턴 형성이 용이해진다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (10)
- 반도체 기판상에 일정 간격을 가지고 이격되는 게이트 전극 구조물을 형성하는 단계;상기 게이트 전극 구조물 양측벽에 제 1 스페이서를 형성하는 단계;상기 게이트 전극 구조물 양측 반도체 기판에 접합 영역을 형성하는 단계;상기 제 1 스페이서를 제거하는 단계;상기 반도체 기판 결과물 상부에 층간 절연막을 증착하는 단계;상기 접합 영역 부분이 노출될 수 있도록 상기 층간 절연막을 식각하여, 콘택홀을 형성하는 단계; 및상기 콘택홀 측벽에 제 2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 게이트 전극 구조물을 형성하는 단계는,상기 반도체 기판 상부에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상부에 게이트 전극용 도전층을 형성하는 단계;상기 게이트 전극용 도전층 상부에 전이 금속을 포함하는 층을 증착하는 단계;상기 전이 금속을 포함하는 층 상부에 하드 마스크막을 증착하는 단계;상기 하드 마스크막, 상기 전이 금속을 포함하는 층, 게이트 전극용 도전층을 패터닝하여 게이트 전극 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 접합 영역을 형성하는 단계는,상기 게이트 전극 구조물을 형성하는 단계와, 상기 제 1 스페이서를 형성하는 단계 사이에 저농도 불순물을 주입하는 단계; 및상기 제 1 스페이서를 형성하는 단계 이후에 고농도 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 제 1 스페이서는 습식 식각 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 4 항에 있어서, 상기 제 1 스페이서는 실리콘 질화막을 포함하는 물질로 형성되고, 상기 제 1 스페이서는 인산 용액으로 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 제 1 스페이서를 제거하는 단계와, 상기 층간 절연막을 형성하는 단계 사이에, 상기 층간 절연막과 식각 선택비가 상이한 에치 스톱퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 6 항에 있어서, 상기 제 1 스페이서를 제거하는 단계와, 상기 에치 스톱퍼를 형성하는 단계 사이에, 상기 반도체 기판 표면 및 게이트 전극 구조물 표면을 보호하기 위한 처리를 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 1 항에 있어서, 상기 제 1 스페이서를 제거하는 단계와, 상기 층간 절연막을 형성하는 단계 사이에, 상기 반도체 기판 표면 및 게이트 전극 구조물 표면을 보호하기 위한 처리를 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 7 항 또는 제 8 항에 있어서, 상기 반도체 기판 표면 및 게이트 전극 구조물 표면을 보호하기 위한 처리는, 결과물 표면에 산소를 이용하여 표면처리하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
- 제 6 항에 있어서, 상기 제 2 스페이서는 상기 에치 스톱퍼와 동일한 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 콘택홀 형성방법.
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| KR (1) | KR20040079066A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838393B1 (ko) * | 2006-02-23 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
2003
- 2003-03-06 KR KR1020030013979A patent/KR20040079066A/ko not_active Application Discontinuation
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| KR100838393B1 (ko) * | 2006-02-23 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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