KR20140095678A - 광소자 및 전자소자를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

광소자 및 전자소자를 포함하는 반도체 장치 및 그 제조 방법 Download PDF

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KR20140095678A
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Abstract

반도체 장치 제조 방법에서, 제1 및 제2 영역들을 포함하는 기판의 제1 영역 상에 게이트 구조물을 형성하고 기판의 제2 영역 상에 식각 저지막 구조물을 형성한다. 게이트 구조물 및 식각 저지막 구조물을 커버하는 제1 층간 절연막을 기판 상에 형성한다. 제1 층간 절연막 일부를 제거하여 식각 저지막 구조물을 노출시킨다. 노출된 식각 저지막 구조물을 제거하여 기판을 노출시킨다. 노출된 기판 상에 광소자를 형성한다.

Description

광소자 및 전자소자를 포함하는 반도체 장치 및 그 제조 방법 {SEMICONDUCTOR APPARATUS INCLUDING AN OPTICAL DEVICE AND AN ELECTRONIC DEVICE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 광소자 및 전자소자를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
전자 집적 회로를 통한 데이터 전송 속도 향상이 한계에 다다름에 따라 광 집적 회로를 통한 데이터 전송 방법이 개발되고 있으며, 또한 이들 광 집적 회로 및 전자 집적 회로를 동일한 벌크 실리콘 기판 상에 형성하는 방법이 연구되고 있다.
일반적으로 광소자 및 전자소자는 그 크기가 서로 다르며, 특히 벌크 실리콘 기판을 시드로 하여 형성되는 상기 광소자의 특성은 상기 벌크 실리콘 기판의 결정성에 의존한다. 이에 따라, 상기 전자소자를 형성할 때 상기 광소자가 형성되는 벌크 실리콘 기판을 적절히 보호하는 방법이 요구된다.
본 발명의 일 목적은 우수한 특성을 갖는 광소자 및 전자소자를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 광소자 및 전자소자를 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 게이트 구조물을 형성하고 상기 기판의 제2 영역 상에 식각 저지막 구조물을 형성한다. 상기 게이트 구조물 및 상기 식각 저지막 구조물을 커버하는 제1 층간 절연막을 상기 기판 상에 형성한다. 상기 제1 층간 절연막 일부를 제거하여 상기 식각 저지막 구조물을 노출시킨다. 상기 노출된 식각 저지막 구조물을 제거하여 상기 기판을 노출시킨다. 상기 노출된 기판 상에 광소자를 형성한다.
예시적인 실시예들에 있어서, 상기 게이트 구조물 및 상기 식각 저지막 구조물을 형성할 때, 상기 기판 상에 절연막 및 제1 도전막을 순차적으로 형성하고, 상기 제2 영역의 상기 제1 도전막 상에 제2 식각 저지막 패턴을 형성하며, 상기 제1 영역의 상기 제1 도전막 상에 마스크를 형성하고, 상기 마스크를 사용하여 상기 제1 도전막 및 상기 절연막을 패터닝함으로써, 상기 기판의 제1 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 게이트 전극 및 마스크를 포함하는 상기 게이트 구조물을 형성하고, 상기 기판의 제2 영역 상에 순차적으로 적층된 절연막 패턴, 제1 식각 저지막 패턴 및 상기 제2 식각 저지막 패턴을 포함하는 상기 식각 저지막 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 식각 저지막 구조물을 제거하여 상기 기판을 노출시킬 때, 상기 제1 층간 절연막 일부를 제거하여 상기 제2 식각 저지막 패턴을 노출시키고, 상기 노출된 제2 식각 저지막 패턴과, 그 하부의 상기 제1 식각 저지막 패턴 및 상기 절연막 패턴 부분을 제거하여 상기 기판을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 마스크를 형성하기 이전에, 상기 제1 도전막 및 상기 제2 식각 저지막 패턴 상에 제2 도전막 구조물을 형성할 수 있으며, 상기 마스크는 상기 제2 도전막 구조물 상에 형성될 수 있고, 상기 제1 영역에 상기 게이트 구조물을 형성할 때, 상기 마스크를 사용하여 상기 제2 도전막 구조물, 상기 제1 도전막 및 상기 절연막을 패터닝할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막은 도핑된 폴리실리콘을 포함하도록 형성될 수 있고, 상기 제2 도전막 구조물은 순차적으로 적층된 배리어막 및 금속막을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막 패턴은 상기 제1 도전막에 대해 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막은 도핑된 폴리실리콘을 포함하도록 형성될 수 있고, 상기 제2 식각 저지막 패턴은 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연막 및 상기 절연막은 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막은 상기 제1 층간 절연막 및 상기 절연막에 대해 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막 패턴은 상기 절연막과 동일한 물질을 사용하여 상기 절연막과 동일하거나 더 큰 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 절연막 및 상기 제1 도전막을 형성하기 이전에, 상기 기판의 제2 영역 상에 소자 분리막 패턴을 형성할 수 있으며, 상기 노출된 제2 식각 저지막 패턴과, 그 하부의 상기 제1 도전막 및 상기 절연막 부분을 제거하여 상기 기판을 노출시킬 때, 상기 소자 분리막 패턴 및 상기 소자 분리막 패턴에 인접하는 상기 기판 부분을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 광소자를 형성할 때, 상기 노출된 기판을 시드로 하는 에피택시얼 성장 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 광소자를 형성할 때, 상기 에피택시얼 성장 공정을 수행하여 반도체막을 형성하고,
상기 반도체막을 패터닝하여 상기 소자 분리막 패턴을 일부 노출시키는 코어를 형성하며, 상기 코어를 커버하는 제2 층간 절연막을 형성할 수 있으며, 상기 소자 분리막 패턴 및 상기 제2 층간 절연막은 상기 코어를 둘러싸는 클래딩 역할을 수행함에 따라, 상기 코어 및 상기 클래딩은 광 도파로를 형성할 수 있다.
본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 전자소자 영역 및 광소자 영역을 포함하는 기판의 상기 전자소자 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 게이트 전극 및 마스크를 포함하는 게이트 구조물과, 상기 기판의 광소자 영역 상에 형성된 광소자와, 상기 광소자에 인접하는 상기 기판 상에 상기 광소자에 이격되도록 순차적으로 적층된 절연막 패턴 및 식각 저지막 패턴을 포함하며, 이때, 상기 게이트 절연막 패턴과 상기 절연막 패턴은 서로 동일한 물질을 포함하고, 상기 게이트 전극은 상기 식각 저지막 패턴이 포함하는 물질과 동일한 물질을 포함한다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 순차적으로 적층된 도핑된 폴리실리콘막, 배리어막 및 금속막을 포함할 수 있고, 상기 식각 저지막 패턴은 도핑된 폴리실리콘막을 포함할 수 있으며, 상기 게이트 절연막 패턴 및 상기 절연막 패턴은 실리콘 산화물을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상대적으로 크기가 큰 게이트 구조물을 포함하는 전자소자를 먼저 형성한 후, 상대적으로 크기가 작은 반도체 패턴을 포함하는 광소자를 형성함으로써, 상기 전자소자를 커버하는 층간 절연막 상부에 대한 평탄화 공정에 의해 상기 광소자가 어택받는 것을 방지할 수 있다. 또한, 상기 전자소자 형성을 위한 열처리 공정 이후에 상기 광소자가 형성되므로, 상기 광소자가 포함하는 실리콘의 물성이 변하는 것이 방지될 수 있다.
또한, 상기 전자소자 형성 후 상기 광소자 형성을 위해 상기 층간 절연막을 식각하여 기판 상면을 노출시킬 때, 상기 기판 상에 상기 층간 절연막에 대해 큰 식각 선택비를 갖는 식각 저지막 패턴이 형성되어 있으므로 상기 기판 상면이 보호될 수 있다. 이에 따라, 상기 기판이 포함하는 단결정 반도체 물질은 식각 데미지로부터 보호되어 낮은 결정 결함을 가질 수 있으며, 이후 이를 시드로 하여 형성되는 상기 광소자는 우수한 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 상기 반도체 장치를 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 12는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 설명하기 단면도이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 단면도이다.
도 18 내지 도 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 25는 상기 반도체 장치를 II-II' 라인을 따라 절단한 단면도이다.
도 26 내지 도 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 34는 상기 반도체 장치를 III-III' 라인을 따라 절단한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 상기 반도체 장치를 I-I' 라인을 따라 절단한 단면도이다. 도 1에서는 설명의 편의상 상기 반도체 장치의 모든 구성 요소를 도시하지는 않으며, 예를 들어, 제1 게이트 구조물, 액티브 영역들, 제1 반도체 패턴, 제2 식각 저지막 패턴 등만을 도시하고 있다.
도 1 및 도 2를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 게이트 구조물(180), 제1 반도체 패턴(215) 및 제1 식각 저지막 구조물을 포함한다. 또한, 상기 반도체 장치는 제1 및 제2 층간 절연막들(200, 220)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄과 같은 반도체 물질을 포함하거나, 에스오아이(Silicon On Insulator: SOI) 기판 혹은 지오아이(Germanium On Insulator: GOI) 기판일 수 있다. 기판(100)은 제1 및 제2 영역들(A, B)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(A)은 전자소자들이 형성되는 전자소자 영역일 수 있으며, 제2 영역(B)은 광소자들이 형성되는 광소자 영역일 수 있다.
기판(100) 상에는 제1 및 제2 소자 분리막 패턴들(110, 115)이 형성될 수 있다. 제1 소자 분리막 패턴(110)은 기판(100)의 제1 영역(A) 상에 형성될 수 있고, 제2 소자 분리막 패턴(115)은 기판(100)의 제2 영역(B) 상에 형성될 수 있다. 제1 및 제2 소자 분리막 패턴들(110, 115)에 의해 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다. 구체적으로 기판(100)의 제1 영역(A)에서 제1 소자 분리막 패턴(110)이 형성되지 않은 영역은 제1 액티브 영역(102)으로 정의될 수 있고, 기판(100)의 제2 영역(B)에서 제2 소자 분리막 패턴(115)이 형성되지 않은 영역은 제2 액티브 영역(104)으로 정의될 수 있다. 한편, 제1 및 제2 소자 분리막 패턴들(110, 115)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제1 게이트 구조물(180)은 기판(100)의 제1 영역(A) 상에 순차적으로 적층된 게이트 절연막 패턴(122), 제1 게이트 전극 및 마스크(172)를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 순차적으로 적층된 게이트 도전막 패턴(132), 배리어막 패턴(152) 및 게이트 금속막 패턴(162)을 포함할 수 있으며, 경우에 따라 배리어막 패턴(152)은 포함하지 않을 수도 있다.
게이트 절연막 패턴(122)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 게이트 도전막 패턴(132)은 예를 들어, 도핑된 폴리실리콘을 포함할 수 있으며, 배리어막 패턴(152)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있고, 게이트 금속막 패턴(162)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리와 같은 금속을 포함할 수 있다.
제1 게이트 구조물(180)의 측벽에는 제1 스페이서(190)가 더 형성될 수 있다. 제1 스페이서(190)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
한편, 제1 게이트 구조물(180)에 인접한 기판(100) 상부에는 불순물이 도핑된 불순물 영역(도시되지 않음)이 더 형성될 수 있다.
제1 반도체 패턴(215)은 기판(100)의 제2 영역(B) 상에 형성된 제2 소자 분리막 패턴(115) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 패턴(215)은 제2 소자 분리막 패턴(115) 중앙부 상에 형성되며, 제2 소자 분리막 패턴(115)의 가장자리 상부에는 형성되지 않을 수 있다.
제1 반도체 패턴(215)은 예를 들어, 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있다.
상기 제1 식각 저지막 구조물은 기판(100)의 제2 영역(B) 상에 순차적으로 적층된 절연막 패턴(125), 제1 식각 저지막 패턴(135) 및 제2 식각 저지막 패턴(145)을 포함할 수 있다. 하지만 경우에 따라, 상기 제1 식각 저지막 구조물은 제2 식각 저지막 패턴(145)은 포함하지 않을 수도 있다. 예시적인 실시예들에 있어서, 상기 제1 식각 저지막 구조물은 제1 반도체 패턴(215)이 형성된 제2 소자 분리막 패턴(115)에 인접하는 기판(100) 상면에 형성되며, 제1 반도체 패턴(215)과는 이격될 수 있다.
절연막 패턴(125) 및 제1 식각 저지막 패턴(135)은 게이트 절연막 패턴(122) 및 게이트 도전막 패턴(132)과 각각 실질적으로 동일한 물질을 포함할 수 있다. 즉, 절연막 패턴(125)은 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제1 식각 저지막 패턴(135)은 예를 들어, 도핑된 폴리실리콘을 포함할 수 있다.
제2 식각 저지막 패턴(145)은 제1 식각 저지막 패턴(135)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물 혹은 실리콘 질화물을 포함할 수 있다.
한편, 상기 제1 식각 저지막 구조물 측벽에는 제2 스페이서(195)가 더 형성될 수 있다.
제1 층간 절연막(200)은 제1 게이트 구조물(180) 및 제1 스페이서(190)를 커버할 수 있으며, 상기 제1 식각 저지막 구조물 상에 형성될 수 있다. 제1 층간 절연막(200)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제2 층간 절연막(200)은 제1 반도체 패턴(215)을 커버할 수 있으며, 기판(100), 제2 소자 분리막 패턴(115) 및 제1 층간 절연막(200) 상에 형성될 수 있다. 제2 층간 절연막(220)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(215) 및 이를 둘러싸는 제2 층간 절연막(220) 및 제2 소자 분리막 패턴(115)은 광 도파로를 형성할 수 있으며, 이때 제1 반도체 패턴(215)은 상기 광 도파로의 코어(core) 역할을 수행할 수 있고, 제2 층간 절연막(220) 및 제2 소자 분리막 패턴(115)은 상기 광 도파로의 클래딩(cladding) 역할을 수행할 수 있다.
제1 반도체 패턴(215)은 결정 결함이 적은 기판(100) 상면을 시드로 하는 에피택시얼 성장 공정에 의해 형성되는 반도체 물질을 포함하므로 우수한 결정 특성을 가질 수 있으며, 이에 따라 제1 반도체 패턴(215)을 포함하는 상기 광 도파로는 전송 손실이 적은 특성을 가질 수 있다.
한편, 제1 반도체 패턴(215) 및 이를 둘러싸는 제2 층간 절연막(220) 및 제2 소자 분리막 패턴(115)은 광 도파로뿐만 아니라 광 커플러나 위상 변조기와 같은 다른 광소자 역할을 수행할 수도 있다.
도 3 내지 도 12는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 1 및 도 2에 도시된 반도체 장치를 제조하는데 사용될 수 있으나, 반드시 이에 한정되지는 않는다.
도 3을 참조하면, 기판(100) 상에 절연막(120), 제1 도전막(130) 및 제2 식각 저지막(140)을 순차적으로 형성한다.
기판(100)은 제1 및 제2 영역들(A, B)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(A)은 전자소자들이 형성되는 전자소자 영역일 수 있으며, 제2 영역(B)은 광소자들이 형성되는 광소자 영역일 수 있다.
기판(100) 상에는 제1 및 제2 소자 분리막 패턴들(110, 115)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 소자 분리막 패턴들(110, 115)은 에스티아이(Shallow Trench Isolation: SOI) 공정을 통해 형성될 수 있다. 이때, 제1 소자 분리막 패턴(110)은 기판(100)의 제1 영역(A) 상에 형성될 수 있고, 제2 소자 분리막 패턴(115)은 기판(100)의 제2 영역(B) 상에 형성될 수 있다. 제1 및 제2 소자 분리막 패턴들(110, 115)에 의해 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다. 구체적으로 기판(100)의 제1 영역(A)에서 제1 소자 분리막 패턴(110)이 형성되지 않은 영역은 제1 액티브 영역(102)으로 정의될 수 있고, 기판(100)의 제2 영역(B)에서 제2 소자 분리막 패턴(115)이 형성되지 않은 영역은 제2 액티브 영역(104)으로 정의될 수 있다.
절연막(120)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 절연막(120)은 기판(100) 상면에 대한 열산화 공정을 통해 형성될 수 있다. 이와는 달리, 절연막(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 혹은 물리 기상 증착(Physical Vapor Deposition: PVD) 공정을 통해 기판(100) 상에 형성될 수도 있다.
제1 도전막(130)은 절연막(120)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제1 도전막(130)은 절연막(120)에 비해 큰 두께를 갖도록 형성될 수 있다.
제2 식각 저지막(140)은 제1 도전막(130)에 대해 높은 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다. 제1 도전막(130)이 도핑된 폴리실리콘을 포함하는 경우, 제2 식각 저지막(140)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물을 포함하도록 형성될 수 있다. 특히, 제2 식각 저지막(140)이 실리콘 산화물을 포함할 경우, 제2 식각 저지막(140)은 적어도 절연막(120)의 두께와 같거나 이보다 큰 두께를 갖도록 형성될 수 있다.
도 4를 참조하면, 제2 식각 저지막(140)을 부분적으로 제거하여, 제2 영역(B) 상에 제2 식각 저지막 패턴(145)을 형성할 수 있으며, 이에 따라 제1 영역(A) 상의 제1 도전막(130) 부분이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 식각 저지막 패턴(145)은 기판(100)의 제2 영역(B) 상에 형성된 제2 소자 분리막 패턴(115) 및 이에 인접하는 기판(100) 부분에 오버랩되도록 형성될 수 있다.
도 5를 참조하면, 제1 도전막(130) 및 제2 식각 저지막 패턴(145) 상에 제2 도전막 구조물 및 마스크막(170)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전막 구조물은 순차적으로 적층된 배리어막(150) 및 금속막(160)을 포함하도록 형성될 수 있다.
배리어막(150)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성할 수 있고, 금속막(160)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리 등의 금속을 포함하도록 형성될 수 있으며, 마스크막(170)은 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다. 배리어막(150)은 경우에 따라 형성되지 않고 생략될 수도 있다.
도 6을 참조하면, 마스크막(170)을 패터닝하여 제1 영역(A)에 마스크(172)를 형성할 수 있으며, 이후 마스크(172)를 식각 마스크로 사용하는 식각 공정을 통해 금속막(160), 배리어막(150), 제1 도전막(130) 및 절연막(120)을 패터닝함으로써, 기판(100)의 제1 영역(A) 상에 제1 게이트 구조물(180)을 형성할 수 있다. 이때, 제1 게이트 구조물(180)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(122), 게이트 도전막 패턴(132), 배리어막 패턴(152), 게이트 금속막 패턴(162) 및 마스크(172)를 포함할 수 있으며, 게이트 도전막 패턴(132), 배리어막 패턴(152) 및 게이트 금속막 패턴(162)은 함께 제1 게이트 전극을 정의할 수 있다.
상기 식각 공정을 수행하는 동안에, 제2 영역(B) 상의 금속막(160) 및 배리어막(150) 부분은 제거될 수 있으나, 제2 식각 저지막 패턴(145)으로 인해 그 하부의 제1 도전막(130) 및 절연막(120) 부분은 제거되지 않고 잔류할 수 있으며, 이하에서는 이들을 각각 제1 식각 저지막 패턴(135) 및 절연막 패턴(125)으로 부르기로 한다. 즉, 제2 식각 저지막 패턴(145)은 제1 도전막(130)에 대해 높은 식각 선택비를 가지므로, 마스크(172)를 사용하는 식각 공정을 통해 제1 도전막(130)을 패터닝하는 동안에 제2 영역(B) 상의 제2 식각 저지막 패턴(145)은 잔류할 수 있으며, 이에 따라 그 하부에는 제1 식각 저지막 패턴(135) 및 절연막 패턴(125)이 잔류할 수 있다.
다만, 제2 식각 저지막 패턴(145)이 절연막(120)과 동일하게 실리콘 산화물을 포함하는 경우, 제1 영역(A)의 절연막(120)이 식각되는 동안 함께 식각될 수 있으나, 제2 식각 저지막(140)이 절연막(120)보다 큰 두께를 갖도록 형성되는 경우 모두 제거되지 않고 적어도 일부는 잔류할 수 있다. 물론, 제2 식각 저지막(140)이 절연막(120)과 동일한 두께로 형성되는 경우에는 제2 식각 저지막(140)이 모두 제거될 수 있으나, 적어도 하부의 제1 도전막(130)은 식각되지 않고 그대로 잔류할 수 있다.
이하에서는 기판(100)의 제2 영역(B) 상에 순차적으로 적층된 절연막 패턴(125), 제1 식각 저지막 패턴(135) 및 제2 식각 저지막 패턴(145)을 함께 제1 식각 저지막 구조물로 부르기로 한다.
도 7을 참조하면, 제1 게이트 구조물(180) 및 상기 제1 식각 저지막 구조물을 커버하는 스페이서막을 기판(100) 상에 형성한 후, 상기 스페이서막을 이방성 식각하여 제1 게이트 구조물(180) 측벽에 제1 스페이서(190)를 형성한다. 이때, 상기 제1 식각 저지막 구조물 측벽에는 제2 스페이서(195)가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 스페이서막은 실리콘 질화물을 포함하도록 형성될 수 있다.
한편, 기판(100)의 제2 영역(B)을 커버하는 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴, 제1 게이트 구조물(180) 및 제1 스페이서(190)를 이온 주입 마스크로 하는 이온 주입 공정을 통해, 제1 게이트 구조물(180)에 인접하는 기판(100)의 제1 액티브 영역(102) 상부에 불순물 영역(도시하지 않음)을 형성할 수 있으며, 이후 열처리 공정을 더 수행할 수도 있다.
상기 포토레지스트 패턴을 제거한 후, 제1 게이트 구조물(180), 상기 제1 식각 저지막 구조물 및 스페이서들(190, 195)을 커버하는 제1 층간 절연막(200)을 기판(100) 상에 형성한다. 제1 층간 절연막(200)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(200) 상부를 평탄화는 공정을 더 수행할 수 있다. 상기 평탄화 공정은 기계화학적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
도 8을 참조하면, 제1 층간 절연막(200)을 부분적으로 제거하여, 상기 제1 식각 저지막 구조물을 노출시키는 제1 개구(205)를 형성할 수 있다.
구체적으로, 상기 제1 식각 저지막 구조물 상부의 제1 층간 절연막(200) 부분을 제거함으로써, 제2 식각 저지막 패턴(145) 상면을 노출시키는 제1 개구(205)를 형성할 수 있다. 다만, 미스얼라인 발생에 대비하여, 제1 개구(205)는 제2 식각 저지막 패턴(145) 상면 전부를 노출시키지는 않도록 형성될 수 있으며, 이에 따라 제2 식각 저지막 패턴(145) 상면의 가장자리 부분은 제1 층간 절연막(200)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연막(200)은 건식 식각 공정에 의해 식각될 수 있으며, 제1 개구(205)를 형성하는 동안 경우에 따라 제2 식각 저지막 패턴(145)이 함께 식각될 수도 있다. 즉, 제2 식각 저지막 패턴(145)이 제1 층간 절연막(200)과 유사하게 실리콘 산화물을 포함하는 경우, 상기 건식 식각 공정에서 함께 식각될 수도 있다. 하지만, 제2 식각 저지막 패턴(145)이 식각되어 하부의 제1 식각 저지막 패턴(135)이 노출되더라도, 제1 식각 저지막 패턴(135)은 제1 층간 절연막(200)에 대해 높은 식각 선택비를 갖는 물질을 포함하므로, 상기 식각 공정에서 식각되지 않을 수 있다.
도 9를 참조하면, 제1 개구(205)에 의해 노출된 제2 식각 저지막 패턴(145) 및 그 하부의 제1 식각 저지막 패턴(135)을 제거하여 하부의 절연막 패턴(125)을 노출시킨다. 이에 따라, 제1 개구(205)는 기판(100) 상면에 수직한 방향으로 확장될 수 있다.
즉, 제1 개구(205) 형성 과정에서 제2 식각 저지막 패턴(145)이 식각되지 않은 경우 이를 먼저 식각한 후, 하부의 제1 식각 저지막 패턴(135)을 식각할 수 있다. 이와는 달리, 만약 제1 개구(205) 형성 과정에서 제2 식각 저지막 패턴(145)이 식각된 경우에는, 제1 식각 저지막 패턴(135)에 대한 식각 공정만을 수행할 수도 있다.
예시적인 실시예들에 있어서, 제1 식각 저지막 패턴(135)은 건식 식각 공정을 통해 식각될 수 있다. 이때, 제1 식각 저지막 패턴(135)은 하부의 절연막 패턴(125)에 대해 높은 식각 선택비를 가질 수 있으므로, 이에 대한 식각 공정은 하부의 절연막 패턴(125)을 식각 종말점으로 사용하여 수행될 수 있다.
도 10을 참조하면, 제1 개구(205)에 의해 노출된 절연막 패턴(125)을 제거하여 기판(100) 및 제2 소자 분리막 패턴(115)을 노출시킬 수 있다. 이에 따라, 제1 개구(205)는 기판(100) 상면에 수직한 방향으로 더 확장될 수 있다.
예시적인 실시예들에 있어서, 절연막 패턴(125)은 습식 식각 공정을 통해 식각될 수 있다. 절연막 패턴(125)은 제1 식각 저지막 패턴(135)보다 작은 두께를 갖도록 얇게 형성될 수 있으며, 이에 따라 상기 습식 식각 공정 동안 노출되는 기판(100)은 손상을 덜 입을 수 있다.
예시적인 실시예들에 있어서, 제1 개구(205)에 의해 제2 소자 분리막 패턴(115) 및 이에 인접하는 기판(100) 상면이 노출될 수 있다.
한편 상기 제1 식각 저지막 구조물에 대한 식각 공정이 수행된 이후에도, 그 가장자리 일부는 잔류할 수 있다.
도 11을 참조하면, 제1 개구(205)를 채우는 반도체막(210)을 형성한다.
구체적으로, 제1 개구(205)를 충분히 채우는 비정질 반도체막을 기판(100), 제2 소자 분리막 패턴(115) 및 제1 층간 절연막(200) 상에 형성하고, 제1 개구(205)에 의해 노출된 제1 기판(100) 부분을 시드(seed)로 하여 상기 비정질 반도체막을 결정화시킴으로써 단결정 반도체를 포함하는 반도체 막(210)을 형성할 수 있다. 이후, 제1 층간 절연막(200) 상면이 노출될 때까지 반도체 막(210)을 평탄할 수 있다.
상기 비정질 반도체막은 실리콘, 게르마늄과 같은 반도체 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 비정질 반도체막은 실리콘을 사용하여, CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다.
단결정 반도체막(210)은 상기 비정질 반도체막에 열을 가하거나 혹은 레이저를 조사함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 결정화 공정은 고상 에피택시(Solid Phase Epitaxy; SPE) 공정, 레이저 에피택시얼 성장(Laser Epitaxial Growth; LEG) 공정 등을 통해 수행될 수 있다.
전술한 바와 같이, 제1 개구(205)에 의해 노출되는 기판(100) 상면이 상기 제1 식각 저지막 구조물을 식각하는 공정에서 손상을 덜 받을 수 있으므로, 시드로 사용되는 상기 기판(100) 상면은 결정 결함을 덜 가질 수 있으며, 이에 따라 형성되는 단결정 반도체막(210)은 우수한 결정성을 가질 수 있다.
도 12를 참조하면, 반도체막(210)을 패터닝하여 제1 반도체 패턴(215)을 형성한다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(215)은 광소자, 예를 들어 광 도파로의 코어(core)로 사용될 수 있다. 상기 코어는 우수한 결정성을 갖는 단결정 반도체를 포함하므로, 상기 코어를 포함하는 광 도파로는 신호 전송 손실이 적은 특성을 가질 수 있다.
한편, 반도체막(210)을 패터닝함에 따라 형성되는 제1 반도체 패턴(215) 주위로는 제2 개구(207)가 형성될 수 있으며, 제2 개구(207)는 제2 소자 분리막 패턴(115) 가장자리 상면 및 이에 인접하는 기판(100) 상면을 노출시킬 수 있다.
다시 도 2를 참조하면, 제1 반도체 패턴(215)을 충분히 커버하는 제2 층간 절연막(220)을 기판(100), 제2 소자 분리막 패턴(115) 및 제1 층간 절연막(200) 상에 형성함으로써 상기 반도체 장치를 완성할 수 있다.
제2 층간 절연막(220)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있으며, 이에 따라 제1 층간 절연막(220)과 병합될 수도 있다. 예시적인 실시예들에 있어서, 제1 층간 절연막(220) 상부를 평탄화는 공정을 더 수행할 수 있다. 상기 평탄화 공정은 기계화학적 연마(CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
한편, 제1 반도체 패턴(215)이 코어로 사용되는 경우, 제2 소자 분리막 패턴(115) 및 제2 층간 절연막(220)은 상기 코어를 둘러싸는 클래딩(cladding) 역할을 수행할 수 있으며, 이에 따라 제1 반도체 패턴(215), 제2 소자 분리막 패턴(115) 및 제2 층간 절연막(220)은 광 도파로 역할을 수행할 수 있다.
전술한 바와 같이, 상대적으로 크기가 큰 제1 게이트 구조물(180)을 포함하는 전자소자를 먼저 형성한 후, 상대적으로 크기가 작은 제1 반도체 패턴(215)을 포함하는 광소자를 형성함으로써, 상기 전자소자를 커버하는 제1 층간 절연막(200) 상부에 대한 평탄화 공정에 의해 상기 광소자가 어택받는 것을 방지할 수 있다. 또한, 상기 전자소자 형성을 위한 열처리 공정 이후에 상기 광소자가 형성되므로, 상기 광소자가 포함하는 실리콘의 물성이 변하는 것이 방지될 수 있다.
또한, 상기 전자소자 형성 후 상기 광소자 형성을 위해 제1 층간 절연막(200)을 식각하여 기판(100) 상면을 노출시킬 때, 기판(100) 상에 제1 층간 절연막(200)에 대해 큰 식각 선택비를 갖는 제1 식각 저지막 패턴(135)이 형성되어 있으므로 기판(100)이 보호될 수 있다. 이에 따라, 기판(100)이 포함하는 단결정 반도체 물질은 식각 데미지로부터 보호되어 낮은 결정 결함을 가질 수 있으며, 이후 이를 시드로 하여 형성되는 상기 광소자는 우수한 특성을 가질 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 설명하기 단면도이다. 상기 반도체 장치는 게이트 전극을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 13을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제2 게이트 구조물(185), 제1 반도체 패턴(215) 및 제1 식각 저지막 구조물을 포함한다. 또한, 상기 반도체 장치는 제1 및 제2 층간 절연막들(200, 220)을 더 포함할 수 있다.
제2 게이트 구조물(185)은 기판(100)의 제1 영역(A) 상에 순차적으로 적층된 게이트 절연막 패턴(122), 제2 게이트 전극 및 마스크(172)를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 게이트 전극은 게이트 도전막 패턴(132)을 포함할 수 있다. 즉, 상기 제1 게이트 전극과는 달리, 상기 제2 게이트 전극은 배리어막 패턴 및 게이트 금속막 패턴을 포함하지 않으며, 게이트 도전막 패턴(132)만을 포함할 수 있다. 이때, 게이트 도전막 패턴(132)은 예를 들어, 도핑된 폴리실리콘을 포함할 수 있다.
도 14 내지 도 16은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 13에 도시된 반도체 장치를 제조하는데 사용될 수 있으나, 반드시 이에 한정되지는 않는다. 또한, 상기 반도체 장치의 제조 방법은 도 3 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 14를 참조하면, 도 3 내지 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정들을 수행하여 기판(100) 상에 절연막(120), 제1 도전막(130) 및 제2 식각 저지막(140)을 순차적으로 형성한 후, 제2 식각 저지막(140)을 패터닝하여 제2 식각 저지막 패턴(145)을 형성한다. 이후, 제1 도전막(130) 및 제2 식각 저지막 패턴(145) 상에 마스크막(170)을 형성한다.
도 15를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 마스크막(170)을 패터닝하여 제1 영역(A)에 마스크(172)를 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 통해 제1 도전막(130) 및 절연막(120)을 패터닝함으로써, 기판(100)의 제1 영역(A) 상에 순차적으로 적층된 게이트 절연막 패턴(122), 게이트 도전막 패턴(132) 및 마스크(172)를 포함하는 제2 게이트 구조물(185)을 형성할 수 있으며, 기판(100)의 제2 영역(B) 상에는 절연막 패턴(125), 제1 식각 저지막 패턴(135) 및 제2 식각 저지막 패턴(145)이 잔류하여 제1 식각 저지막 구조물을 형성할 수 있다.
도 16을 참조하면, 도 7 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제2 게이트 구조물(185) 및 상기 제1 식각 저지막 구조물 측벽에 각각 제1 및 제2 스페이서들(190, 195)이 형성되고, 제2 게이트 구조물(185), 상기 제1 식각 저지막 구조물 및 스페이서들(190, 195)을 커버하는 제1 층간 절연막(200)이 기판(100) 상에 형성된 후, 제1 층간 절연막(200)을 부분적으로 제거하여, 상기 제1 식각 저지막 구조물을 노출시키는 제1 개구(205)가 형성된다.
다시 도 13을 참조하면, 도 9 내지 도 12 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 상기 반도체 장치를 제조할 수 있다.
이에 따라, 제1 개구(205)에 의해 노출되는 기판(100) 상면이 상기 제1 식각 저지막 구조물을 식각하는 공정에서 손상을 덜 받을 수 있으므로, 시드로 사용되는 상기 기판(100) 상면은 결정 결함을 덜 가질 수 있으며, 이에 따라 형성되는 반도체막 패턴(215)은 우수한 결정성을 가질 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 설명하기 단면도이다. 상기 반도체 장치는 식각 저지막 구조물을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 게이트 구조물(180), 제1 반도체 패턴(215) 및 제2 식각 저지막 구조물을 포함한다. 또한, 상기 반도체 장치는 제1 및 제2 층간 절연막들(200, 220)을 더 포함할 수 있다.
상기 제2 식각 저지막 구조물은 기판(100)의 제2 영역(B) 상에 순차적으로 적층된 절연막 패턴(125), 제3 식각 저지막 패턴(235) 및 제2 식각 저지막 패턴(145)을 포함할 수 있다. 하지만 경우에 따라, 상기 제1 식각 저지막 구조물은 제2 식각 저지막 패턴(145)은 포함하지 않을 수도 있다. 예시적인 실시예들에 있어서, 상기 제2 식각 저지막 구조물은 제1 반도체 패턴(215)이 형성된 제2 소자 분리막 패턴(115)에 인접하는 기판(100) 상면에 형성되며, 제1 반도체 패턴(215)과는 이격될 수 있다.
절연막 패턴(125)은 게이트 절연막 패턴(122)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 절연막 패턴(125)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
제3 식각 저지막 패턴(235)은 제1 층간 절연막(200) 및 절연막 패턴(125)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
제2 식각 저지막 패턴(145)은 제3 식각 저지막 패턴(235)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물을 포함할 수 있다.
한편, 상기 제2 식각 저지막 구조물 측벽에는 제2 스페이서(195)가 더 형성될 수 있다.
제1 반도체 패턴(215)은 결정 결함이 적은 기판(100) 상면을 시드로 하는 에피택시얼 성장 공정에 의해 형성되는 반도체 물질을 포함하므로 우수한 결정 특성을 가질 수 있으며, 이에 따라 제1 반도체 패턴(215)을 포함하는 상기 광 도파로는 전송 손실이 적은 특성을 가질 수 있다.
도 18 내지 도 23은 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 17에 도시된 반도체 장치를 제조하는데 사용될 수 있으나, 반드시 이에 한정되지는 않는다. 또한, 상기 반도체 장치의 제조 방법은 도 3 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 다만, 제1 도전막(130) 대신에 제3 식각 저지막(230)을 형성하는 차이점이 있다.
즉, 기판(100) 상에 절연막(120), 제3 식각 저지막(230) 및 제2 식각 저지막(140)을 순차적으로 형성한다.
절연막(120)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 제3 식각 저지막(230)은 절연막(120) 및 후속하여 형성되는 제1 층간 절연막(200)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다. 제2 식각 저지막(140)은 후속하여 형성되는 제1 도전막(130)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화물을 사용하여 형성될 수 있다.
도 19를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제2 식각 저지막(140)을 부분적으로 제거하여, 제2 영역(B) 상에 제2 식각 저지막 패턴(145)을 형성할 수 있다.
도 20을 참조하면, 제2 식각 저지막 패턴(145)을 식각 마스크로 사용하여 하부의 제3 식각 저지막(230)을 식각함으로써 제3 식각 저지막 패턴(235)을 형성할 수 있다.
이후, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 절연막(120), 제3 식각 저지막 패턴(235) 및 제2 식각 저지막 패턴(145) 상에 제2 도전막 구조물 및 마스크막(170)을 순차적으로 형성할 수 있다.
도 21을 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 기판(100)의 제1 영역(A) 상에 순차적으로 적층된 게이트 절연막 패턴(122), 게이트 도전막 패턴(132), 배리어막 패턴(152), 게이트 금속막 패턴(162) 및 마스크(172)를 포함하는 제1 게이트 구조물(180)을 형성할 수 있으며, 기판(100)의 제2 영역(B) 상에 순차적으로 적층된 절연막 패턴(125), 제3 식각 저지막 패턴(235) 및 제2 식각 저지막 패턴(145)을 포함하는 제2 식각 저지막 구조물을 형성할 수 있다.
도 22를 참조하면, 도 7 및 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 게이트 구조물(180) 측벽 상에 제1 스페이서(190)가 형성되고, 상기 제2 식각 저지막 구조물 측벽 상에 제2 스페이서(195)가 형성될 수 있으며, 제1 게이트 구조물(180), 상기 제2 식각 저지막 구조물 및 스페이서들(190, 195)을 커버하는 제1 층간 절연막(200)이 기판(100) 상에 형성된 후, 제1 층간 절연막(200)이 부분적으로 제거되어 상기 제2 식각 저지막 구조물을 노출시키는 제1 개구(205)가 형성될 수 있다.
도 23을 참조하면, 도 9 및 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 개구(205)에 의해 노출된 제2 식각 저지막 패턴(145)과, 그 하부의 제3 식각 저지막 패턴(235) 및 절연막 패턴(125)을 제거하여 기판(100) 및 제2 소자 분리막 패턴(115)을 노출시키는 제1 개구(205)를 형성할 수 있다. 제3 식각 저지막 패턴(235)은 제1 층간 절연막(200) 및 절연막 패턴(125)에 대해 높은 식각 선택비를 가지므로, 제1 개구(205)에 의해 노출되는 기판(100) 상면은 식각 데미지를 받지 않을 수 있으며, 이에 따라 상기 기판(100) 상면에는 결정 결함이 발생하지 않을 수 있다.
다시 도 17을 참조하면, 도 11 내지 도 12 및 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 25는 상기 반도체 장치를 II-II' 라인을 따라 절단한 단면도이다. 도 24에서는 설명의 편의상 상기 반도체 장치의 모든 구성 요소를 도시하지는 않으며, 예를 들어, 제1 게이트 구조물, 액티브 영역들, 제2 내지 제4 반도체 패턴들 등만을 도시하고 있다. 한편, 상기 반도체 장치는 비트 라인 및 커패시터가 추가되고, 제1 반도체 패턴 대신에 제2 내지 제4 반도체 패턴들이 형성된다는 점 등을 제외하고는 도 1 및 도 2를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 24 및 도 25를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 게이트 구조물(180), 비트 라인(240), 커패시터(360), 반도체 패턴들(262, 264, 266) 및 제1 식각 저지막 구조물을 포함한다. 또한, 상기 반도체 장치는 제1 및 제3 내지 제5 층간 절연막들(200, 250, 270, 300)을 더 포함할 수 있다.
기판(100)은 제3 및 제4 영역들(C, D)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 영역(C)은 전자소자들이 형성되는 전자소자 영역일 수 있으며, 제4 영역(D)은 광소자들이 형성되는 광소자 영역일 수 있다.
기판(100) 상에는 제1 및 제3 내지 제5 소자 분리막 패턴들(110, 112, 114, 116)이 형성될 수 있다. 제1 소자 분리막 패턴(110)은 기판(100)의 제3 영역(C) 상에 형성될 수 있고, 제3 내지 제5 소자 분리막 패턴들(112, 114, 116)은 기판(100)의 제4 영역(D) 상에 형성될 수 있다. 제1 및 제3 내지 제5 소자 분리막 패턴들(110, 112, 114, 116)에 의해 기판(100)은 액티브 영역과 필드 영역으로 구분될 수 있다. 구체적으로 기판(100)의 제3 영역(D)에서 제1 소자 분리막 패턴(110)이 형성되지 않은 영역은 제1 액티브 영역(102)으로 정의될 수 있고, 기판(100)의 제4 영역(D)에서 제3 내지 제5 소자 분리막 패턴들(112, 114, 116)이 형성되지 않은 영역은 제2 액티브 영역(104)으로 정의될 수 있다. 한편, 제1 및 제3 내지 제5 소자 분리막 패턴들(110, 112, 114, 116)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(180)은 기판(100)의 제3 영역(C) 상에 복수 개로 형성될 수 있으며, 각 제1 게이트 구조물들(180)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있고, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 서로 이격될 수 있다. 제1 게이트 구조물들(180) 사이의 기판(100) 상부에는 제1 불순물 영역(103)이 형성될 수 있으며, 각 제1 게이트 구조물들(180)과 제1 소자 분리막 패턴(110) 사이의 기판(100) 상부에는 제2 불순물 영역(105)이 형성될 수 있다.
제1 게이트 구조물들(180)은 제1 층간 절연막(200)에 의해 커버될 수 있으며, 제1 층간 절연막(200)을 관통하면서 제1 불순물 영역(103)에 접촉하는 제1 콘택 플러그(225)가 제1 게이트 구조물들(180) 사이에 형성될 수 있다. 한편, 제1 층간 절연막(200)은 상기 제1 식각 저지막 구조물 상면을 커버할 수 있다.
비트 라인(240)은 제1 콘택 플러그(225) 상면에 접촉하도록 제1 층간 절연막(200) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 비트 라인(240)은 상기 제2 방향으로 연장될 수 있다. 비트 라인(240)은 제3 층간 절연막(250)에 의해 커버될 수 있다.
제2 내지 제4 반도체 패턴들(262, 264, 266)은 기판(100)의 제4 영역(D) 상에 형성된 제3 내지 제5 소자 분리막 패턴들(112, 114, 116) 상에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴들(262, 264, 266)은 각 소자 분리막 패턴들(112, 114, 116)의 중앙부 상에 형성되며, 이들의 가장자리 상부에는 형성되지 않을 수 있다.
제2 내지 제4 반도체 패턴들(262, 264, 266)은 예를 들어, 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 그 상면 및 측벽이 제4 층간 절연막(270)에 의해 커버될 수 있다. 제4 반도체 패턴(266)의 경우, 돌출된 중앙부(266a)와 편평한 가장자리부(266b)를 포함할 수 있으며, 가장자리부(266b)에는 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패턴(262)과 이를 둘러싸는 제4 층간 절연막(270) 및 제3 소자 분리막 패턴(112)은 광 커플러 역할을 수행할 수 있고, 제3 반도체 패턴(264)과 이를 둘러싸는 제4 층간 절연막(270) 및 제4 소자 분리막 패턴(114)은 광 도파로 역할을 수행할 수 있으며, 제4 반도체 패턴(266), 이를 둘러싸는 제4 층간 절연막(270) 및 제5 소자 분리막 패턴(116), 제3 콘택 플러그(280), 및 전극들(300)은 위상 변조기 역할을 수행할 수 있다. 즉, 제2 내지 제4 반도체 패턴들(262, 264, 266)은 각각 광소자의 코어를 형성할 수 있으며, 이들을 둘러싸는 제4 층간 절연막(270) 및 소자 분리막 패턴들(112, 114, 116)은 상기 광소자의 클래딩을 형성할 수 있다.
상기 위상 변조기의 코어 역할을 수행하는 제4 반도체 패턴(266)의 가장자리부(266b)는 제4 층간 절연막(270)을 관통하는 제3 콘택 플러그(280)에 의해 전극들(290)에 전기적으로 연결될 수 있으며, 전극들(290)은 제4 층간 절연막(270) 상에 형성되어 제5 층간 절연막(300)에 의해 커버될 수 있다.
상기 제1 식각 저지막 구조물은 반도체 패턴들(262, 264, 266)이 형성된 제3 내지 제5 소자 분리막 패턴들(112, 114, 116)에 인접하는 기판(100) 상면에 형성될 수 있으며, 각 반도체 패턴들(262, 264, 266)과는 이격될 수 있다.
커패시터(360)는 제5 층간 절연막(300) 상에 형성될 수 있으며, 이들 사이에는 제4 식각 저지막 패턴(320)이 개재될 수 있다. 커패시터(360)는 제1 및 제3 내지 제5 층간 절연막들(200, 250, 270, 300)을 관통하는 제2 콘택 플러그(310)를 통해 제2 불순물 영역(105)과 전기적으로 연결될 수 있다. 커패시터(360)는 순차적으로 적층된 하부 전극(330), 유전막(340) 및 상부 전극(350)을 포함할 수 있으며, 제6 층간 절연막(도시되지 않음)에 의해 커버될 수 있다.
한편, 제1, 제3 내지 제5 층간 절연막들(200, 250, 270, 300)은 예를 들어, 실리콘 산화물 혹은 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있으며, 이들 전부 혹은 일부는 서로 동일한 물질을 포함하여 서로 병합될 수 있다. 특히, 제4 층간 절연막(270)은 제3 내지 제5 소자 분리막 패턴들(112, 114, 116)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 반도체 장치는 도 13 혹은 도 17을 참조로 설명한 반도체 장치와 유사하게, 제1 게이트 구조물(180) 대신에 제2 게이트 구조물(185)을 포함하거나, 상기 제1 식각 저지막 구조물 대신에 상기 제2 식각 저지막 구조물을 포함할 수도 있다.
제2 내지 제4 반도체 패턴들(262, 264, 266)은 결정 결함이 적은 기판(100) 상면을 시드로 하는 에피택시얼 성장 공정에 의해 형성되는 반도체 물질을 포함하므로 우수한 결정 특성을 가질 수 있으며, 이에 따라 제2 내지 제4 반도체 패턴들(262, 264, 266)을 포함하는 상기 광소자들은 우수한 특성을 가질 수 있다.
도 26 내지 도 32는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치 제조 방법은 도 24 및 도 25에 도시된 반도체 장치를 제조하는데 사용될 수 있으나, 반드시 이에 한정되지는 않는다. 또한, 상기 반도체 장치의 제조 방법은 도 3 내지 도 12를 참조로 설명한 반도체 장치 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 다만, 제4 영역(D) 상에는 복수 개의 소자 분리막 패턴들(112, 114, 116)이 형성될 수 있다.
즉, 전자소자들이 형성되며 제1 소자 분리막 패턴(110)이 형성된 제3 영역(C) 및 광소자들이 형성되며 제3 내지 제5 소자 분리막 패턴들(112, 114, 116)이 형성되는 제4 영역(D)을 포함하는 기판(100) 상에 절연막(120), 제1 도전막(130) 및 제2 식각 저지막(140)을 순차적으로 형성한다.
도 27을 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다. 다만, 제3 영역(C) 상에는 복수 개의 제1 게이트 구조물들(180)이 형성될 수 있다.
이에 따라, 기판(100)의 제3 영역(C) 상에는 기판(100) 상면에 평행한 제1 방향을 따라 각각 연장되고, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 서로 이격되는 복수 개의 제1 게이트 구조물들(180)을 형성하며, 기판(100)의 제4 영역(D) 상에는 제1 식각 저지막 구조물을 형성한다.
이때, 각 제1 게이트 구조물들(180)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(122), 게이트 도전막 패턴(132), 배리어막 패턴(152), 게이트 금속막 패턴(162) 및 마스크(172)를 포함할 수 있으며, 상기 제1 식각 저지막 구조물은 기판(100) 상에 순차적으로 적층된 절연막 패턴(125), 제1 식각 저지막 패턴(135) 및 제2 식각 저지막 패턴(145)을 포함할 수 있다.
도 28을 참조하면, 먼저 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 이에 따라, 제1 게이트 구조물들(180) 및 상기 제1 식각 저지막 구조물의 각 측벽에 제1 및 제2 스페이서들(190, 195)이 형성된다. 이후, 기판(100)의 제4 영역(D)을 커버하는 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴, 제1 게이트 구조물들(180) 및 제1 스페이서(190)를 이온 주입 마스크로 하는 이온 주입 공정을 통해, 각 제1 게이트 구조물들(180)에 인접하는 기판(100)의 제1 액티브 영역(102) 상부에 제1 및 제2 불순물 영역들(103, 105)을 형성할 수 있으며, 이후 열처리 공정을 더 수행할 수도 있다.
상기 포토레지스트 패턴을 제거한 후, 제1 게이트 구조물들(180), 상기 제1 식각 저지막 구조물 및 스페이서들(190, 195)을 커버하는 제1 층간 절연막(200)을 기판(100) 상에 형성한다.
이후, 제1 층간 절연막(200)을 부분적으로 제거하여 제1 불순물 영역(103)을 노출시키는 제1 홀(도시되지 않음)을 형성한 후, 상기 제1 홀을 채우는 제1 콘택 플러그(225)를 형성한다. 제1 콘택 플러그(225) 상면에 접촉하는 비트 라인(240)을 제1 층간 절연막(200) 상면에 형성한다. 예시적인 실시예들에 있어서, 비트 라인(240)은 상기 제2 방향을 따라 연장되도록 형성될 수 있다.
이후, 비트 라인(240)을 커버하는 제3 층간 절연막(250)을 제1 층간 절연막(200)을 형성할 수 있다.
도 29를 참조하면, 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 및 제3 층간 절연막들(200, 250)을 부분적으로 제거하여, 상기 제1 식각 저지막 구조물을 노출시키는 제3 내지 제5 개구들(252, 254, 256)을 형성할 수 있다.
이때, 제3 내지 제5 개구들(252, 254, 256)은 각각 제3 내지 제5 소자 분리막 패턴들(112, 114, 116) 및 이에 인접하는 기판(100) 상부에 오버랩되도록 형성될 수 있다.
도 30을 참조하면, 도 9 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제3 내지 제5 개구들(252, 254, 256)에 의해 노출된 제2 식각 저지막 패턴(145) 및 그 하부의 제1 식각 저지막 패턴(135) 및 절연막 패턴(125)을 제거한다.
도 31을 참조하면, 도 11 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행한다.
다만, 기판(100)의 제4 영역(D) 상에는 제2 내지 제4 반도체 패턴들(262, 264, 266)이 형성될 수 있다. 구체적으로, 제3 소자 분리막 패턴(112)의 중앙부 상면에 제2 반도체 패턴(262)이 형성될 수 있고, 제4 소자 분리막 패턴(114)의 중앙부 상면에 제3 반도체 패턴(264)이 형성될 수 있으며, 제5 소자 분리막 패턴(116)의 중앙부 상면에 제4 반도체 패턴(266)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 패턴(262)은 광 커플러의 코어로 사용될 수 있고, 제3 반도체 패턴(264)은 광 도파로의 코어로 사용될 수 있으며, 제4 반도체 패턴(266)은 위상 변조기의 코어로 사용될 수 있다. 이때, 제2 반도체 패턴(262)은 상부에 리세스가 형성되어 요철 형상을 가질 수 있으며, 제4 반도체 패턴(266)은 돌출된 중앙부(266a) 및 편평한 가장자리부(266b)를 포함할 수 있다.
도 32를 참조하면, 도 2를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제2 내지 제4 반도체 패턴들(262, 264, 266)을 충분히 커버하는 제4 층간 절연막(270)을 기판(100), 제3 내지 제5 소자 분리막 패턴들(112, 114, 116) 및 제1 및 제3 층간 절연막들(200, 250) 상에 형성할 수 있다.
이후, 제4 층간 절연막(270)을 부분적으로 제거하여 제4 반도체 패턴(266)의 가장자리부(266b)를 노출시키는 제2 홀(도시되지 않음)을 형성한 후, 노출된 가장자리부(266b)에 불순물을 주입한다. 또한 상기 제2 홀을 채우는 제3 콘택 플러그(280)를 형성하고, 제3 콘택 플러그(280) 상면에 접촉하는 전극들(290)을 제4 층간 절연막(270) 상에 형성한다.
다시 도 25를 참조하면, 전극들(290)을 커버하는 제5 층간 절연막(300)을 제4 층간 절연막(270) 상에 형성하고, 기판(100)의 제3 영역(C) 상에 제4 식각 저지막 패턴(320) 및 커패시터(360)를 형성한다. 커패시터(320)는 하부 전극(320), 유전막(330) 및 상부 전극(350)을 포함하도록 형성되며, 이를 형성하는 방법은 당업자에게 자명하므로 이에 대한 자세한 설명은 생략한다.
도 33은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 34는 상기 반도체 장치를 III-III' 라인을 따라 절단한 단면도이다. 도 33에서는 설명의 편의상 상기 반도체 장치의 모든 구성 요소를 도시하지는 않으며, 예를 들어, 제1 게이트 구조물, 액티브 영역들, 제2, 제3 및 제5 반도체 패턴들 등만을 도시하고 있다. 한편, 상기 반도체 장치는 제4 반도체 패턴 대신에 제5 반도체 패턴이 형성된다는 점 등을 제외하고는 도 24 및 도 25를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 33 및 도 34를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성된 제1 게이트 구조물(180), 비트 라인(240), 커패시터(360), 반도체 패턴들(262, 264, 268) 및 제1 식각 저지막 구조물을 포함한다. 또한, 상기 반도체 장치는 제1 및 제3 내지 제5 층간 절연막들(200, 250, 270, 300)을 더 포함할 수 있다.
기판(100)은 각각 전자소자들 및 광소자들이 형성되는 제5 및 제6 영역들(E, F)을 포함할 수 있다. 기판(100) 상에는 제1, 제3, 제4 및 제6 소자 분리막 패턴들(110, 112, 114, 118)이 형성될 수 있다. 제1 소자 분리막 패턴(110)은 기판(100)의 제5 영역(E) 상에 형성될 수 있고, 제3, 제4 및 제6 소자 분리막 패턴들(112, 114, 118)은 기판(100)의 제6 영역(F) 상에 형성될 수 있다.
제2, 제3 및 제5 반도체 패턴들(262, 264, 268)은 기판(100)의 제6 영역(F) 상에 형성된 제3, 제4 및 제6 소자 분리막 패턴들(112, 114, 118) 상에 각각 형성될 수 있다.
제2, 제3 및 제5 반도체 패턴들(262, 264, 268)은 예를 들어, 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 그 상면 및 측벽이 제4 층간 절연막(270)에 의해 커버될 수 있다. 제5 반도체 패턴(268)의 경우, 제1 도전형의 불순물이 도핑된 제1 도핑막(도시되지 않음) 및 제2 도전형의 불순물이 도핑된 제2 도핑막(도시되지 않음)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제5 반도체 패턴(268)은 포토다이오드 역할을 수행할 수 있다.
본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법은 각종 전자소자들과 광소자들이 함께 집적된 회로에 적용될 수 있다.
100: 기판 102, 104: 제1, 제2 액티브 영역
103, 105: 제1, 제2 불순물 영역 110, 115: 제1, 제2 소자 분리막 패턴
112, 114, 116, 118: 제3, 제4, 제5, 제6 소자 분리막 패턴
120: 절연막 122: 게이트 절연막 패턴
125: 절연막 패턴 200, 220: 제1, 제2 층간 절연막
250, 270, 300: 제3, 제4, 제5 층간 절연막
130: 제1 도전막 132: 게이트 도전막 패턴
135: 제1 식각 저지막 패턴 140: 제2 식각 저지막
145: 제2 식각 저지막 패턴 150: 배리어막
152: 배리어막 패턴 160: 금속막
162: 금속막 패턴 170: 마스크막
172: 마스크막 180, 185: 제1, 제2 게이트 구조물
190, 195: 제1, 제2 스페이서 210: 반도체 막
215, 262, 264, 266, 268: 제1, 제2, 제3, 제4, 제5 반도체 패턴
225, 310, 280: 제1, 제2, 제3 콘택 플러그
230: 제3 식각 저지막 235: 제3 식각 저지막 패턴
240: 비트 라인 320: 제4 식각 저지막
360: 커패시터

Claims (10)

  1. 제1 및 제2 영역들을 포함하는 기판의 상기 제1 영역 상에 게이트 구조물을 형성하고 상기 기판의 제2 영역 상에 식각 저지막 구조물을 형성하는 단계;
    상기 게이트 구조물 및 상기 식각 저지막 구조물을 커버하는 제1 층간 절연막을 상기 기판 상에 형성하는 단계;
    상기 제1 층간 절연막 일부를 제거하여 상기 식각 저지막 구조물을 노출시키는 단계;
    상기 노출된 식각 저지막 구조물을 제거하여 상기 기판을 노출시키는 단계; 및
    상기 노출된 기판 상에 광소자를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 구조물 및 상기 식각 저지막 구조물을 형성하는 단계는,
    상기 기판 상에 절연막 및 제1 도전막을 순차적으로 형성하는 단계;
    상기 제2 영역의 상기 제1 도전막 상에 제2 식각 저지막 패턴을 형성하는 단계;
    상기 제1 영역의 상기 제1 도전막 상에 마스크를 형성하는 단계; 및
    상기 마스크를 사용하여 상기 제1 도전막 및 상기 절연막을 패터닝함으로써, 상기 기판의 제1 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 게이트 전극 및 마스크를 포함하는 상기 게이트 구조물을 형성하고, 상기 기판의 제2 영역 상에 순차적으로 적층된 절연막 패턴, 제1 식각 저지막 패턴 및 상기 제2 식각 저지막 패턴을 포함하는 상기 식각 저지막 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 노출된 식각 저지막 구조물을 제거하여 상기 기판을 노출시키는 단계는,
    상기 제1 층간 절연막 일부를 제거하여 상기 제2 식각 저지막 패턴을 노출시키는 단계;
    상기 노출된 제2 식각 저지막 패턴과, 그 하부의 상기 제1 식각 저지막 패턴 및 상기 절연막 패턴 부분을 제거하여 상기 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 마스크를 형성하는 단계 이전에,
    상기 제1 도전막 및 상기 제2 식각 저지막 패턴 상에 제2 도전막 구조물을 형성하는 단계를 더 포함하며,
    상기 마스크는 상기 제2 도전막 구조물 상에 형성되고,
    상기 제1 영역에 상기 게이트 구조물을 형성하는 단계는 상기 마스크를 사용하여 상기 제2 도전막 구조물, 상기 제1 도전막 및 상기 절연막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 도전막은 도핑된 폴리실리콘을 포함하도록 형성되고, 상기 제2 도전막 구조물은 순차적으로 적층된 배리어막 및 금속막을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서, 상기 제2 식각 저지막 패턴은 상기 제1 도전막에 대해 식각 선택비를 갖는 물질을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 도전막은 도핑된 폴리실리콘을 포함하도록 형성되고, 상기 제2 식각 저지막 패턴은 실리콘 산화물을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제3항에 있어서, 상기 제1 도전막은 상기 제1 층간 절연막 및 상기 절연막에 대해 식각 선택비를 갖는 물질을 포함하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 광소자를 형성하는 단계는, 상기 노출된 기판을 시드로 하는 에피택시얼 성장 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 전자소자 영역 및 광소자 영역을 포함하는 기판의 상기 전자소자 영역 상에 순차적으로 적층된 게이트 절연막 패턴, 게이트 전극 및 마스크를 포함하는 게이트 구조물;
    상기 기판의 광소자 영역 상에 형성된 광소자; 및
    상기 광소자에 인접하는 상기 기판 상에 상기 광소자에 이격되도록 순차적으로 적층된 절연막 패턴 및 식각 저지막 패턴을 포함하며,
    상기 게이트 절연막 패턴과 상기 절연막 패턴은 서로 동일한 물질을 포함하고, 상기 게이트 전극은 상기 식각 저지막 패턴이 포함하는 물질과 동일한 물질을 포함하는 반도체 장치.
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