CN110890365A - 一种半导体存储器及其制备方法 - Google Patents

Abstract

本发明提供一种半导体存储器及其制备方法，在半导体衬底上形成多个间隔排布的有源区；在半导体衬底上沿预定方向形成位线接触窗；沿垂直于预定方向的方向形成字线，以将位线接触窗切断，两条字线中间形成独立的位线接触窗。减小了黄光对准形成位线接触窗的难度，避免了现有技术中形成位线接触孔对准偏差造成的电阻过大的问题。在位线接触窗上方形成位线；允许其与位线接触窗之间具有一定的偏移量，这样既可以实现良好的接触，又能减小电阻。沿字线的平行方向在有源区之间形成隔离线介质层；在字线、位线及所述隔离线介质层之间填充第二导电材料形成导电层。通过字线隔离层和位线隔离层作为侧壁实现存储接触窗之间的自对准隔离，可操作性强。

Description

一种半导体存储器及其制备方法

技术领域

本发明涉及半导体集成电路制造技术领域，具体涉及一种半导体存储器及其制备方法。

背景技术

随着存储器尺寸的不断缩减，存储器中的各个组件的特征尺寸也随之缩小，而这对于目前的光刻工艺而言，将是一项极大的挑战。

在执行多道光刻工艺时，光罩存在对准偏差的问题，进而会对存储器中的部分组件之间的电性连接与隔离造成影响。在传统的存储器的制备方法中，通常位线接触窗和存储节点接触窗的光罩为接触孔光罩。在利用光刻工艺直接定义出位线接触窗以及存储节点接触窗时，将很可能导致所形成的接触窗和接触区之间产生较大的位移偏差，进而使接触电阻过大或者与器件内其他导体产生很大的寄生电容。以上问题不但会影响后续所形成的存储器的性能，并且也不利于实现组件尺寸的缩小。

发明内容

有鉴于此，本发明提供了一种半导体存储器及其制备方法，以减少黄光制程，解决位线接触窗对准偏移的问题，实现存储接触窗之间的自对准隔离。

根据本发明的第一方面，本发明提供了一种半导体存储器制备方法，该制备方法至少包括以下步骤：

S01，提供一半导体衬底，在所述半导体衬底上形成多个间隔排布的有源区，所述有源区包括第一接触区和位于所述第一接触区两侧的第二接触区；

S02，形成位线接触窗，在所述半导体衬底上沿预定方向形成所述位线接触窗；

S03，形成字线，在所述半导体衬底上沿垂直于所述预定方向的方向形成所述字线，所述字线将所述位线接触窗切断，两条字线中间形成独立的位线接触窗；以及

S04，形成位线，在所述位线接触窗上方形成位线。

可选地，该制备方法还包括以下步骤：

S05，形成隔离线介质层，沿字线的延伸方向，在所述有源区之间形成隔离线介质层；以及

S06，形成电容器接触，在所述字线、位线及所述隔离线介质层之间填充第二导电材料形成电容器接触。

可选地，在步骤S01，利用浅槽隔离技术STI在所述半导体衬底上形成隔离结构，所述隔离结构在所述半导体衬底上隔离出多个间隔排布的有源区。

可选地，步骤S02，形成位线接触窗包括如下步骤：

S02-1，在所述半导体衬底上生长第一介质层以保护所述有源区，第一介质层包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合；

S02-2，在第一介质层上依次生长第一硬掩模和光刻胶层，在光刻胶层形成位线接触窗图案；

S02-3，经刻蚀在第一硬掩模上形成位线接触窗图案；

S02-4，去除光刻胶层，同时将位线接触窗图案转移到第一介质层和半导体衬底上，形成位线接触窗沟槽；

S02-5，在位线接触窗沟槽内填充间隔绝缘层，同时在硬掩模上形成间隔绝缘层；

S02-6，回刻蚀间隔绝缘层，保留位线接触窗沟槽侧壁上的间隔绝缘层；以及

S02-7，在侧壁上具有间隔绝缘层的位线接触窗沟槽内填充第一导电材料，并移除第一硬掩模，形成沿预定方向的位线接触窗。

可选地，第一导电材料为钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

可选地，步骤S03，形成字线包括如下步骤：

S03-1，在形成有位线接触窗的半导体衬底上形成字线掩模，沿垂直于所述预定方向的方向，在半导体衬底上制作字线沟槽，字线沟槽将位线接触窗切断，在两条字线中间形成一独立的位线接触窗；

S03-2，在字线构造中依次填充栅氧化层、字线导体，再进行回蚀刻，形成所需的字线；以及

S03-3，在字线上方自对准地填充字线隔离层，对字线进行保护。

可选地，步骤S04，形成位线包括如下步骤：

S04-1，沿预定方向定义出位线的波浪形图案，通过带有沟槽图案的第二硬掩模蚀刻出位线沟槽；

S04-2，在位线沟槽内沉积间隔绝缘层，回刻蚀间隔绝缘层，仅保留位线沟槽侧壁位置的绝缘层；以及

S04-3，在位线沟槽侧壁位置的绝缘层中间沉积位线导体，回蚀刻得到所述的位线。

可选地，步骤S04还包括S04-4，在位线上方自对准地填充位线隔离层，然后去除第二硬掩模并且经过化学机械掩模或回蚀刻位线隔离层至字线掩模位置。

可选地，位线具有波浪形图案。

可选地，位线与位线接触窗之间具有一定的偏移量。

可选地，位线宽度大于位线接触窗的宽度。

可选地，步骤S05具体包括如下步骤：

S05-1，去除字线掩模，蚀刻暴露出第一介质层，同时去除第一接触区区域以外的位线接触窗材质；

S05-2，在形成的结构的表面上方沉积第二介质层，回蚀刻第二介质层，保留字线隔离层和位线隔离层侧墙上的第二介质层，形成隔离沟槽；以及

S05-3，在上一步骤形成的结构上方及隔离沟槽中填充第三介质层，回蚀刻第三介质层，仅保留隔离沟槽内的第三介质层，形成隔离线介质层。

可选地，步骤S06，形成电容器接触包括如下步骤：

S06-1，通过所述字线隔离层和所述位线隔离层侧壁上的第二介质层实现存储接触窗之间的自对准隔离，选择性蚀刻字线隔离层和所述位线隔离层侧壁上的第二介质层及该第二介质层下方的第一介质层，暴露出半导体衬底的有源区，形成电容接触窗沟槽；

S06-2，在上一步形成的结构上方及电容接触窗沟槽内填充第二导电材料，连接至有源区；以及

S06-3，去除多余的第二导电材料，仅保留接触窗沟槽内的第二导电材料。

根据本申请第二方面，本发明提供一种半导体存储器，该半导体存储器至少包括：

半导体衬底，半导体衬底具有多个间隔排布的有源区，有源区包括第一接触区和位于第一接触区两侧的第二接触区；

位线接触窗，位线接触窗沿预定方向形成在半导体衬底上；

字线，字线沿垂直于预定方向的方向形成在半导体衬底上，字线将位线接触窗切断，两条字线中间形成独立的位线接触窗；以及

位线，位线形成在位线接触窗上方；

其中，所述半导体衬底上具有隔离结构，所述隔离结构在所述半导体衬底上隔离出所述多个有源区；并且

所述半导体衬底上还生长有第一介质层以保护所述有源区，所述第一介质层包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合。

可选地，半导体存储器还包括：

隔离线介质层，隔离线介质层沿所述字线的平行方向，位于有源区之间；以及

导电材料层，其位于所述字线、位线及所述隔离线介质层之间，并且连接到所述有源区的第二接触区。

可选地，位线接触窗包括间隔绝缘层及第一导电层，间隔绝缘层位于位线接触窗的侧壁上，第一导电层位于间隔绝缘层中间。

可选地，第一导电层包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

可选地，字线包括依次沉积形成的栅氧化层、字线导体，以及在字线导体上方自对准填充形成的字线隔离层。

可选地，位线包括第二间隔绝缘、第二导电层及在间隔绝缘层和第二导电层上方自对准地填充形成的位线隔离层，间隔绝缘层位于位线的侧壁上，第二导电层位于间隔绝缘层中间。

可选地，位线具有波浪形图案。

可选地，位线与位线接触窗之间具有一定的偏移量。

可选地，位线宽度大于位线接触窗的宽度。

如上所述，本发明的半导体存储器及其制备方法具有如下技术效果：

1、本发明的半导体存储器及其制备方法，在所述半导体衬底上沿预定方向形成位线接触窗；沿垂直于所述预定方向的方向形成字线，字线将位线接触窗切断，两条字线中间形成独立的位线接触窗，这样减小了黄光对准形成位线接触窗的难度。同时，由于位线接触窗被切断，避免了现有技术中形成位线接触孔对准偏差造成的电阻过大的问题。

2、在形成位线沟槽时，允许其与位线接触窗之间具有一定的偏移量，这样后续形成的位线也可以与位线接触窗之间存在一定的偏移量。例如，允许位线宽度大于位线接触窗的宽度。这样既可以实现良好的接触，又能减小电阻。

3、位线制作成波浪形，该波浪形位线既可以将上下有源区的存储接触窗隔离，又可以与隔离区的位线接触窗材料分离开来，便于后续将其去除。

4、通过将所述字线隔离层和所述位线隔离层作为侧墙，实现存储接触窗之间的自对准隔离，可操作性强。

附图说明

通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：

图1显示为本发明实施例一提供的半导体存储器的制备方法的流程图；

图2显示为本发明实施例一提供的半导体存储器的制备方法中步骤S01所得结构的结构示意图；

图3显示为沿图2中A-A’方向的截面结构示意图；

图4显示为本发明实施例一提供的半导体存储器的制备方法中步骤S02所得结构的结构示意图；

图5-6显示为沿图4中A-A’方向的截面结构示意图；

图7显示为本发明实施例一提供的半导体存储器的制备方法中步骤S03所得结构的结构示意图；

图8-9显示为沿图7中A-A’方向的截面结构示意图；

图10显示为本发明实施例一提供的半导体存储器的制备方法中步骤S04所得结构的结构示意图；

图11-12显示为沿图10中A-A’方向的截面结构示意图；

图13显示为执行本发明实施例一提供的半导体存储器的制备方法中步骤S04的过程中形成位线隔离层所得结构的示意图。

图14-15为沿图13中A-A’方向的截面结构示意图。

图16显示为执行本发明实施例一提供的半导体存储器的制备方法中步骤S05的过程中去除所述字线掩模及第一接触区区域以外的位线接触窗材质所得结构的示意图。

图17显示为沿图16中A-A’方向的截面结构示意图。

图18显示为执行本发明实施例一提供的半导体存储器的制备方法中步骤S05的过程中沉积第二介质层所得结构的结构示意图。

图19显示为沿图18中A-A’方向的截面结构示意图。

图20显示为执行本发明实施例一提供的半导体存储器的制备方法中步骤S05形成隔离线介质层所得结构的示意图。

图21-22显示为沿图20中A-A’方向的截面结构示意图。

图23显示为本发明实施例一提供的半导体存储器的制备方法中步骤S06所得结构的结构示意图；

图24显示为沿图23中A-A’方向的截面结构示意图。

附图标记

100 半导体衬底

110 有源区

111 位线接触区

112 存储节点接触区

120 隔离结构

130 第一介质层

131 硬掩模

140’ 位线接触窗沟槽

140a 第一间隔绝缘层

140b 第一导电材料

140 位线接触窗

220 字线

210’ 字线沟槽

210 字线掩模

220a 字线导体

220b 字线隔离层

300 位线

310 第二硬掩模

310’ 位线沟槽

300a 第二间隔绝缘层

300b 位线导体

300c 位线隔离层

410 第二介质层

410a 第二介质层结构

420 隔离线介质层

420’ 隔离沟槽

500 第二导电材料

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供一种半导体存储器及其制备方法，解决了现有技术中光罩存在对准偏差、不利于实现组件尺寸的缩小的问题。

实施例一

本实施例提供了一种半导体存储器制备方法，如图1所示，半导体存储器制备方法至少包括如下步骤：

步骤S01，提供一半导体衬底，在半导体衬底上形成多个间隔排布的有源区，有源区包括第一接触区和位于所述第一接触区两侧的第二接触区；

步骤S02，形成位线接触窗，在半导体衬底上沿预定方向形成位线接触窗；

步骤S03，形成字线，在半导体衬底上沿垂直于预定方向的方向形成字线，字线将位线接触窗切断，两条字线中间形成独立的位线接触窗；

步骤S04，形成位线，在位线接触窗上方形成位线；

步骤S05，形成隔离线介质层，沿字线的延伸方向，在所述有源区之间形成隔离线介质层；

步骤S06，形成电容器接触，在所述字线、位线及所述隔离线介质层之间填充第二导电材料(500)形成电容器接触。

结合附图2和3所示，在步骤S01，提供一半导体衬底100，在半导体衬底100中形成多个间隔排布的有源区110，有源区110包括第一接触区和第二接触区，其中第一接触区为位线接触区111，用于连接位至位线，第二接触区为存储结点接触区112，用于连接至电容器接触。在本实施例中，通过浅槽隔离技术(Shallow Trench Isolation；STI)对半导体衬底进行隔离，形成多个有源区110，多个有源区可以呈阵列式排布且沿Z方向延伸。具体地，在半导体衬底上相邻的两个有源区110之间形成隔离结构120，将半导体衬底进行隔离。

在形成有源区110及隔离结构120半导体衬底100上生长第一介质层130，以保护多个有源区110。作为示例，第一介质层130可以包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合等。

在步骤S02，形成如图4所示的位线接触窗，首先，如图5所示，在生长了第一介质层130的半导体衬底上依次生长第一硬掩模(HM)131、涂覆光刻胶层(未示出)，通过本领域常用的对准和曝光、显影工艺在光刻胶层形成位线接触窗图案，然后通过蚀刻将位线接触窗图案转移到第一HM 131上；然后去除光刻胶，通过蚀刻工艺将第一HM 131上的位线接触窗图案转移到第一介质层130和半导体衬底100上，形成位线接触窗沟槽140’。在本实施例的进一步实施例中，第一硬掩模131可以是TiN、SiN或SiO₂等常用的硬掩模材料。

其次，如图6所示，形成位线接触窗沟槽140’之后，在衬底上填充第一间隔绝缘层140a，该第一间隔绝缘层140a填充在位线接触窗沟槽140’内及第一HM 131之上。然后对第一间隔绝缘层140a进行回蚀刻，保留位线接触窗沟槽140’侧壁上的间隔绝缘层。然后对侧壁上具有第一间隔绝缘层140a的位线接触窗沟槽140’进行第一导电材料140b的填充。最后，将第一HM 131移除，形成图4所示的沿X方向的位线接触窗140。在本实施例的进一步实施例中，第一导电材料140b包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

接下来，在步骤S03形成图7所示的字线220。首先，参照附图8，在形成了位线接触窗的半导体衬底100上，制作字线沟槽210’，例如，在本实施例中，沿垂直于位线接触窗的Y方向制作字线沟槽210。例如，首先在半导体衬底100上沉积形成字线掩模210，在字线掩模210上形成字线沟槽图案，，沿Y方向制作字线沟槽210’。在本实施例的进一步实施例中，字线掩模210可以由碳或聚酰胺等材料形成。字线沟槽210’将位线接触窗140切断，如图8所示，在两条字线沟槽210’中间形成一独立的位线接触窗140。这样即使字线沟槽有偏差，位线接触窗也始终位于字线沟槽乃至后续形成的字线之间，因此能够减小光刻对准接触窗的难度。形成字线沟槽210’之后，在字线沟槽210’中依次填充栅氧化层、字线导体220a等材料，最后进行回蚀刻，形成所需的字线220。

然后，如图9所示，在形成的字线220上方自对准地填充字线隔离层220b，对字线220进行保护。在本实施例的进一步实施例中，字线隔离层220b包括氮化物或氧化硅，在进一步优选的实施例中，字线隔离层包括氮化物。经上述步骤之后，形成如图7所示的具有沿Z方向的有源区、沿Y方向的字线以及沿X方向的位线接触窗的结构。

接下来，在步骤S04，形成位线。首先，如图10所示，沿Y方向定义出位线的波浪形图案，通过带有沟槽图案的第二硬掩模310蚀刻出位线沟槽310’。在本实施例中，如图11所示，位线沟槽310’的宽度略大于位线接触窗140的宽度，这样后续形成的位线300的宽度也可以略大于位线接触窗140的宽度，既可以便于接触又可以减小电阻。然后，如图12所示，在位线沟槽310’中沉积第二间隔绝缘层300a，并且对该第二间隔绝缘层300a进行回蚀刻，仅保留位线沟槽310’侧壁上的间第二隔绝缘层300a。在侧壁上具有第二间隔绝缘层300a的位线沟槽310’中间沉积位线导体300b，然后对位线导体300b进行回蚀刻至所需的尺寸，得到如图13所示的所需的位线300。

接下来，如图14所示，在形成的位线300的上方通过第二硬掩模310自对准地填充位线隔离层300c，然后去除第二硬掩模310，经化学机械研磨(CMP)去除多余的位线隔离层300c，如图15所示，使其停留在字线掩模210的位置，与形成的字线220平齐。

在本实施例中，位线300与位线接触窗140之间可以具有一定的偏移量。例如，继续参照图14和15，在本实施例的进一步实施例中，位线300的宽度大于位线接触窗140的宽度，以便实现良好的接触，减小电阻。

在步骤05，形成如图22所示的隔离线介质层420，得到如图20所示的结构。在本实施例中，通过侧墙(spacer)工艺来形成隔离线介质层420。

首先，参照附图17，去除图15所示的字线掩模210，蚀刻暴露出第一介质层130，同时去除不需要的位线接触窗材质，防止隔离结构120上方的导电材质会在器件中产生寄生效应。如图16所示，去除有源区110上的第一接触区，即位线接触区111区域以外的位线接触窗材质，保留位线接触区111区域上的位线接触窗材质，形成附图16所示的结构，由附图16可以清楚地看出，两字线220之间具有一个独立的位线接触窗140。

接下来，如图19所示，在图16形成的结构的上方沉积第二介质层410，形成附图18所示的结构。在本实施例的一优选实施例中，第二介质层410包括SiO₂。然后对附图19所示的结构上的第二介质层410进行蚀刻，将第二介质层410蚀刻至位线220和字线300的位置，继续蚀刻第二介质层410至仅保留字线隔离层和位线隔离层侧壁上的第二介质层410并且暴露出第一介质，由此使得第二介质层410具有附图21所示的第二介质层结构410a，同时在侧壁中间形成隔离沟槽420’。其中第二介质层结构410a的宽度就是电容接触窗的宽度，通过上述侧墙工艺，实现电容接触窗之间的自对准隔离。

作为示例，第二介质层410的厚度视具体的工艺而定，其决定了电容接触窗以及隔离线介质层的大小，影响器件的电学性质。

接下来，如图22所示，对隔离沟槽420’进行填充，填充第三介质层，填充的第三介质层覆盖隔离沟槽420’、第二介质层结构410a、位线300及字线220的上方，然后对第三介质层进行化学机械研磨至只保留隔离沟槽420’内的第三介质层，由此形成隔离线介质层420。最终形成图20所示的结构。在本实施例中，第三介质层或隔离线介质层420可以包括氮化物或氧化硅，在进一步优选实施例中，第三介质层或隔离线介质层420可以包括氮化物。

在本实施例进一步优选的实施例中，还可以通过对第三介质层进行回蚀刻至只保留隔离沟槽420’内的第三介质层形成隔离线介质层420。最终形成图20所示的结构。

最后，在步骤S06，形成电容器接触。形成如图20和22所示的，具有隔离线介质层420及第二介质层结构410a的结构之后，如图24所示，选择性蚀刻掉第二介质层结构410a，由此形成第一介质层130的开口区域，然后蚀刻该开口区域中的第一介质层130至衬底的有源区110，形成电容接触窗沟槽。然后在形成的电容接触窗沟槽中填充第二导电材料500，使第二导电材料500连接到有源区，用于后续电容的连接。第二导电材料500覆盖至电容接触窗沟槽、隔离线介质层420、位线300及字线隔离层220b的上方，然后对第二导电材料500进行回蚀刻至仅保留电容接触窗沟槽内的第二导电材料500，由此形成电容器接触。至此形成如图23所示的半导体存储器。

在本发明的另一优选实施例中，可以对第二导电材料500进行机械化学研磨，只保留电容接触窗沟槽内的第二导电材料500，以形成电容器接触。

如上所述，在本发明的半导体存储器制备方法中，形成多个有源区后，首先延着预定形成位线接触窗；随后在垂直于预定方向的方向上形成字线，通过该字线将位线接触窗切断，形成独立的位于字线之间的位线接触窗，这样减小了半导体存储器制备过程中黄光对准形成位线接触窗的难度。

本发明的半导体存储器制备方法，形成字线时，在形成字线沟槽后，自对准的对其进行栅极氧化层、金属层以及顶部的隔离介质层，有利于实现字线的隔离与保护。

形成位线的过程中，在形成波浪形位线沟槽时，允许位线沟槽与位线接触窗之间具有一定偏移量，这样后续形成的位线300的宽度也可以略大于位线接触窗140的宽度，例如，本发明的一个实施例中，位线宽度大于位线接触窗的宽度，这样能够实现良好的接触，减小电阻。波浪形位线既可以将上下有源区的存储接触窗隔离，又可以与隔离区的位线接触窗材料分离开来，便于后续将隔离区的位线接触窗材料去除。

在本发明的半导体存储器制备方法中，第二介质层覆盖于字线以及位线之上，回蚀刻该第二介质层，利用字线隔离层与位线隔离层作为spacer，实现存储接触窗之间的自对准隔离。

实施例二

结合附图2-22继续参阅附图23-24，本发明还提供了一种半导体存储器，在本实施例中，所述半导体存储器包含：

半导体衬底100，半导体衬底100具有多个间隔排布的有源区110，有源区110上形成有第一接触区111和位于第一接触区111两侧的第二接触区112；例如，如图2所示，本实施例中的有源区沿Z方向延伸并且呈陈列式排布。如图4所示，半导体衬底100上还沉积有第一介质层130，以保护有源区110。

位线接触窗140，位线接触窗140沿预定方向形成在半导体衬底100上；位线接触窗140包括第一间隔绝缘140a层及第一导电层140b，所述第一间隔绝缘层140a位于位线接触窗的侧壁上，所述第一导电层140b位于所述第一间隔绝缘层140a中间。如图4所示，位线接触窗沿X方向形成在半导体衬底100上。

字线220，字线220沿垂直于预定方向的方向形成在半导体衬底100上，字线220将位线接触窗140切断，两条字线220中间形成独立的位线接触窗140；字线220包括依次沉积形成的栅氧化层(未示出)、字线导体220a，以及在所述字线导体220a上方自对准填充形成的字线隔离层220b；如图7所示，字线沿垂直于X方向的Y方向形成在半导体衬底100上。

位线300，位线300形成在位线接触窗140上方；位线300包括第二间隔绝缘层300a、位线导体300b及在第二间隔绝缘层300a和所述位线导体300b上方自对准地填充的位线隔离层300c，第二间隔绝缘层300a形成位线300的侧壁，位线导体300b位于所述第二间隔绝缘层300a中间。如图16所示，位线300具有波浪形图案。

在本实施例的一优选实施例中，半导体存储器还包括：

隔离线介质层420，隔离线介质层420沿字线的延伸方向，位于所述有源区之间；

导电材料层，该导电材料层形成在字线220、位线300及隔离线介质层420之间，并且连接到所述有源区的第二接触区。该导电材料层由填充在所述字线220、位线300及所述隔离线介质层420之间的第二导电材料500形成，所述第二导材料500连接至所述有源区的第二接触区。该导电材料层由隔离线介质层420进行隔离。

作为示例，半导体衬底100可以包括但不仅限于单晶硅衬底、多晶硅衬底、氮化镓衬底或蓝宝石衬底。优选地，本实施例中，所述半导体衬底100优选为单晶硅衬底或多晶硅衬底。更为优选地，所述半导体衬底100可以是本征硅衬底或轻掺杂的硅衬底，譬如N型多晶硅衬底或P型多晶硅衬底。

作为示例，半导体衬底100上具有隔离结构120，隔离结构120在半导体衬底100上隔离出多个有源区110，多个有源区110在半导体衬底中间隔排布，如图2所示，有源区110沿Z方向呈阵列式排布。所述槽隔离结构120可以通过STI(shallow trench isolation，浅槽隔离技术)在所述半导体衬底100形成沟槽后，再在沟槽内填充隔离材料层而形成。隔离结构120的材料可以包括氮化硅或氧化硅等等。隔离结构120的截面形状可以根据实际需要进行设定，其中，图3中以隔离结构120的截面形状包括倒梯形作为示例，但在实际示例中并不以此为限。

作为示例，第一介质层130包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合。

作为示例，第一导材料包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

作为示例，字线隔离层包括氮化物或氧化硅。

作为更加优选的示例，字线隔离层包括氮化物。

作为示例，位线300具有波浪形图案。

作为示例，位线300与所述位线接触窗140之间具有一定的偏移量。

作为更加优选的示例，位线300的宽度大于位线接触窗140的宽度。

作为示例，隔离线介质层420包括氮化物或氧化硅。

作为更加优选的示例，隔离线介质层420包括氮化物。

作为示例，通过侧墙工艺在半导体衬底上形成隔离线介质层，并且实现存储接触窗之间的自对准隔离。具体地，如图19所示，在图16形成的结构的上方沉积第二介质层410，形成附图18所示的结构。作为示例，第二介质层410包括SiO₂。然后对附图19所示的结构上的第二介质层410进行蚀刻，将第二介质层410蚀刻至位线220和字线300的位置，继续蚀刻第二介质层410至仅保留字线隔离层和位线隔离层侧壁上的第二介质层410并且暴露出第一介质层130，由此使得第二介质层410具有附图21所示的第二介质层结构410a，同时形成隔离沟槽420’。其中第二介质层结构410a的宽度就是电容接触窗的宽度，通过上述侧墙工艺，实现存储接触窗之间的自对准隔离。

接下来，如图22所示，对隔离沟槽420’进行填充，填充第三介质层，填充的第三介质层覆盖隔离沟槽420’、第二介质层结构410a、位线300及字线220的上方，然后对第三介质层进行化学机械研磨至只保留隔离沟槽420’内的第三介质层，由此形成隔离线介质层420。最终形成图20所示的结构。作为示例，第三介质层或隔离线介质层420可以包括氮化物或氧化硅，在进一步优选的示例中，第三介质层或隔离线介质层420可以包括氮化物。

在本实施例进一步优选的实施例中，还可以通过对第三介质层进行回蚀刻至只保留隔离沟槽420’内的第三介质层形成隔离线介质层420。最终形成图20所示的结构。

形成如图20和22所示的，具有隔离线介质层420及第二介质层结构410a的结构之后，如图24所示，选择性蚀刻掉第二介质层结构410a，由此形成第一介质层130的开口区域，然后蚀刻该开口区域中的第一介质层130至衬底的有源区110，形成电容接触窗沟槽。然后在形成的电容接触窗沟槽中填充第二导电材料500，使第二导电材料500连接到有源区，用于后续电容的连接。第二导电材料500覆盖至电容接触窗沟槽、隔离线介质层420、位线300及字线隔离层220b的上方，然后对第二导电材料500进行回蚀刻至仅保留电容接触窗沟槽内的第二导电材料500，由此形成导电材料层。至此形成如图23所示的半导体存储器。

如上所述，在本发明的半导体存储器中，半导体衬底在预定方向上具有位线接触窗；在垂直于预定方向的方向上延伸的字线将位线接触窗切断，形成独立的位于字线之间的位线接触窗，这样减小了半导体存储器制备过程中黄光对准形成位线接触窗的难度；

通过自对准地对字线沟槽进行栅极氧化层、金属层以及顶部的隔离介质层，有利于实现字线的隔离与保护；

本发明的半导体存储器及其制备方法允许位线沟槽与位线接触窗之间具有一定偏移量，例如，本发明的一个实施例中，位线宽度大于位线接触窗的宽度，这样能够实现良好的接触，减小电阻。解决了位线接触窗偏移造成电阻过大的问题。波浪形位线既可以将上下有源区的存储接触窗隔离，又可以与隔离区的位线接触窗材料分离开来，便于后续将隔离区的位线接触窗材料去除。

另外，在本发明的半导体存储器及其制备方法，通过侧墙工艺实现存储接触窗之间的自对准隔离，可操作性强。

如本发明所述的半导体存储器，电容器接触与存储结点接触区之间不会产生位移偏差，因此不会存在接触电阻过大或与器件内其他导体产生很大的寄生电容。因此能够大大提高存储器的性能，并且有利于实现组件尺寸的缩小。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，本领域技术人员可以在不脱离本发明的精神和范围的情况下作出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。

Claims (22)

1.一种半导体存储器制备方法，其特征在于，所述方法至少包括以下步骤：

S01，提供半导体衬底，在所述半导体衬底上形成多个间隔排布的有源区，所述有源区包括第一接触区和位于所述第一接触区两侧的第二接触区；

S02，形成位线接触窗，在所述半导体衬底上沿预定方向形成所述位线接触窗；

S03，形成字线，在所述半导体衬底上沿垂直于所述预定方向的方向形成所述字线，所述字线将所述位线接触窗切断，两条字线中间形成独立的所述位线接触窗；以及

S04，形成位线，在所述位线接触窗上方形成所述位线。

2.根据权利要求1所述的制备方法，其特征在于，所述方法还包括以下步骤：

S05，形成隔离线介质层，沿字线的延伸方向，在所述有源区之间形成隔离线介质层；以及

S06，形成电容器接触，在所述字线、位线及所述隔离线介质层之间填充第二导电材料形成电容器接触。

3.根据权利要求1或2所述的制备方法，其特征在于，在步骤S01，利用浅槽隔离技术STI

在所述半导体衬底上形成隔离结构，所述隔离结构在所述半导体衬底上隔离出所述多个间隔排布的有源区。

4.根据权利要求2所述的制备方法，其特征在于，步骤S02，形成位线接触窗包括如下步骤：

S02-1，在所述半导体衬底上生长第一介质层以保护所述有源区，所述第一介质层包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合；

S02-2，在所述第一介质层上依次生长第一硬掩模、涂覆光刻胶层，在所述光刻胶层形成位线接触窗图案；

S02-3，经蚀刻在所述第一硬掩模上形成位线接触窗图案；

S02-4，去除光刻胶层，同时将所述位线接触窗图案转移到第一介质层和半导体衬底上，形成位线接触窗沟槽；

S02-5，在所述位线接触窗沟槽内填充第一间隔绝缘层，同时在所述硬掩模上形成第一间隔绝缘层；

S02-6，回刻蚀所述第一间隔绝缘层，保留所述位线接触窗沟槽侧壁上的第一间隔绝缘层；以及

S02-7，在侧壁上具有第一间隔绝缘层的位线接触窗沟槽内填充第一导电材料，并移除所述第一硬掩模，形成沿所述预定方向的所述位线接触窗。

5.根据权利要求4所述的制备方法，其特征在于，所述第一导电材料包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

6.根据权利要求4所述的制备方法，其特征在于，步骤S03，形成字线包括如下步骤：

S03-1，在形成有所述位线接触窗的半导体衬底上形成字线掩模，沿着垂直于所述预定方向的方向，在所述半导体衬底上制作字线沟槽，所述字线沟槽将所述位线接触窗切断，在两条字线中间形成一独立的位线接触窗；

S03-2，在所述字线沟槽中依次填充栅氧化层、字线导体，再进行回蚀刻，形成所需的字线；以及

S03-3，在所述字线上方自对准地填充字线隔离层，对所述字线进行保护。

7.根据权利要求6所述的制备方法，其特征在于，步骤S04，形成位线包括如下步骤：

S04-1，沿所述预定方向定义出位线图案，通过带有沟槽图案的第二硬掩模蚀刻出位线沟槽；

S04-2，在所述位线沟槽内沉积第二间隔绝缘层，回刻蚀所述第二间隔绝缘层，仅保留所述位线沟槽侧壁位置的第二间隔绝缘层；以及

S04-3，在所述位线沟槽侧壁位置的绝缘层中间沉积位线导体，回蚀刻得到所述的位线。

8.根据权利要求7所述的制备方法，其特征在于，步骤S04还包括如下步骤：

S04-4，在所述位线上方自对准地填充位线隔离层，然后去除硬掩模并且经过化学机械掩模或回蚀刻所述位线隔离层至所述字线掩模位置。

9.根据权利要求1、2或7所述的制备方法，其特征在于，所述位线具有波浪形图案。

10.根据权利要求9所述的制备方法，其特征在于，所述位线与所述位线接触窗之间具有一定的偏移量。

11.根据权利要求10所述的制备方法，其特征在于，所述位线宽度大于所述位线接触窗的宽度。

12.根据权利要求7所述的制备方法，其特征在于，步骤S05包括如下步骤：

S05-1，去除所述字线掩模，蚀刻暴露出所述第一介质层，同时去除第一接触区区域以外的位线接触窗材质；

S05-2，在形成的结构的表面上方沉积第二介质层，回蚀刻所述第二介质层，保留所述字线隔离层和所述位线隔离层侧墙上的第二介质层，形成隔离沟槽；以及

S05-3，在上一步骤形成的结构上方及所述隔离沟槽中填充第三介质层，回蚀刻所述第三介质层，仅保留所述隔离沟槽内的第三介质层，形成所述隔离线介质层。

13.根据权利要求12所述的制备方法，其特征在于，步骤S06，形成电容器接触包括如下步骤：

S06-1，通过所述字线隔离层和所述位线隔离层侧壁上的第二介质层实现存储接触窗之间的自对准隔离，选择性蚀刻所述字线隔离层和所述位线隔离层侧壁上的第二介质层及所述第二介质层下方的所述第一介质层，暴露出所述半导体衬底的有源区，形成电容接触窗沟槽；

S06-2，在上一步形成的结构上方及所述电容接触窗沟槽内填充第二导电材料，连接至有源区的所述第二接触区；以及

S06-3，去除多余的第二导电材料，仅保留所述接触窗沟槽内的第二导电材料。

14.一种半导体存储器，其特征在于，所述半导体存储器至少包括：

半导体衬底，所述半导体衬底具有多个间隔排布的有源区，所述有源区包括第一接触区和位于所述第一接触区两侧的第二接触区；

位线接触窗，所述位线接触窗沿预定方向形成在所述半导体衬底上；

字线，所述字线沿垂直于所述预定方向的方向形成在所述半导体衬底上，所述字线将所述位线接触窗切断，两条字线中间形成独立的位线接触窗；以及

位线，所述位线形成在所述位线接触窗上方；

其中，所述半导体衬底上具有隔离结构，所述隔离结构在所述半导体衬底上隔离出所述多个有源区；并且

所述半导体衬底上还生长有第一介质层以保护所述有源区，所述第一介质层包括氮化硅、氧化硅和氮氧化硅中的一种或它们的组合。

15.根据权利要求14所述的半导体存储器，其特征在于，所述半导体存储器还包括：

隔离线介质层，所述隔离线介质层沿所述字线的平行方向，位于所述有源区之间；以及

导电材料层，所述导电材料层位于所述字线、位线及所述隔离线介质层之间，并且连接到所述有源区的第二接触区。

16.根据权利要求14或15所述的半导体存储器，其特征在于，所述位线接触窗包括第一间隔绝缘层及第一导电层，所述第一间隔绝缘层位于位线接触窗的侧壁上，所述第一导电层位于所述第一间隔绝缘层中间。

17.根据权利要求16所述的半导体存储器，其特征在于，所述第一导电层包括钨、钛、镍、铝、氧化钛、氮化钛中的一种或它们的组合。

18.根据权利要求14或15所述的半导体存储器，其特征在于，

所述字线包括依次沉积形成的栅氧化层、字线导体，以及在所述字线导体上方自对准填充形成的字线隔离层。

19.根据权利要求14或15所述的半导体存储器，其特征在于，所述位线包括第二间隔绝缘层、位线导体及在所述第二间隔绝缘层和所述位线导体上方自对准地填充的位线隔离层，所述第二间隔绝缘层形成所述位线的侧壁，所述位线导体位于所述第二间隔绝缘层中间。

20.根据权利要求19所述的半导体存储器，其特征在于，所述位线具有波浪形图案。

21.根据权利要求14或15所述的半导体存储器，其特征在于，所述位线与所述位线接触窗之间具有一定的偏移量。

22.根据权利要求21所述的半导体存储器，其特征在于，所述位线宽度大于所述位线接触窗的宽度。

Images