CN116568046A - 一种半导体结构的制备方法和半导体结构 - Google Patents

Abstract

本公开涉及半导体技术领域，提供了一种半导体结构的制备方法和半导体结构，该方法包括：提供衬底；形成沿第二方向延伸的字线，并于字线的表面形成第一介质层，其中，字线部分位于衬底内；于字线的两侧分别形成源极接触结构和漏极接触结构；于漏极接触结构上方形成第一电极；于第一电极上方形成相变层，并于相变层上形成第二电极；于第二电极上方形成位线接触结构；于位线接触结构上方形成沿第一方向延伸的位线；于位线上方形成第二介质层。本公开实施例能够简化制备相变存储器的工艺，提高存储密度，并改善RC延迟等缺陷，提升相变存储器的性能。

Description

一种半导体结构的制备方法和半导体结构

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法和半导体结构。

背景技术

相变存储器（Phase Change Memory，PCM）是一种非易失存储设备，其利用材料的可逆转的相变来存储信息。随着内存存储需求的增加，有必要追寻更高的存储密度和更小的存储节点，显然，传统的平面型晶体管并不能满足高存储密度的需求。随着启动电流（Ion）降低、泄漏电流增加，以及栅极控制能力弱、工艺制程更困难等，使用包含埋入式字线晶体管的平面型晶体管将面临更多的挑战。

发明内容

本公开实施例提供了一种半导体结构的制备方法和半导体结构。

第一方面，本公开实施例提供了一种半导体结构的制备方法，包括：

提供衬底；

形成沿第二方向延伸的字线，并于所述字线的表面形成第一介质层，其中，所述字线部分位于所述衬底内；

于所述字线的两侧分别形成源极接触结构和漏极接触结构；

于所述漏极接触结构上方形成第一电极；

于所述第一电极上方形成相变层，并于所述相变层上方形成第二电极；

于所述第二电极上方形成位线接触结构；

于所述位线接触结构上方形成沿第一方向延伸的位线；

于所述位线上方形成第二介质层。

在一些实施例中，在形成所述字线之前，所述方法还包括：

于所述衬底内形成栅氧层；其中，位于所述衬底内的部分所述字线与所述栅氧层接触；

对应地，于所述字线的表面形成第一介质层，包括：

于所述字线的表面和所述衬底的表面形成所述第一介质层。

在一些实施例中，在形成所述源极接触结构之后，所述方法还包括：

于所述源极接触结构的顶面平面上方形成第一隔离层和源极线结构；其中，所述半导体结构包括多个所述源极线结构，所述源极线结构沿所述第二方向延伸，且沿所述第二方向，一个所述源极线结构与若干个所述源极接触结构连接；所述第一隔离层将多个所述源极线结构隔离开，所述第一隔离层的顶面与所述源极线结构的顶面平齐；

对应地，于所述漏极接触结构上方形成第一电极，包括：

于所述第一隔离层内形成与所述漏极接触结构连接的所述第一电极。

在一些实施例中，于所述第一隔离层内形成与所述漏极接触结构连接的所述第一电极，包括：

于所述源极线结构和所述第一隔离层上方形成第一氧化层和第二隔离层；

于所述第二隔离层、所述第一氧化层和所述第一隔离层内形成第一凹孔，所述第一凹孔暴露所述漏极接触结构；

于位于所述第一隔离层内的所述第一凹孔内形成第一隔热层，在所述第二隔离层和所述第一氧化层内形成第二凹孔；

去除被所述第二凹孔暴露的部分所述第一氧化层，将所述第二凹孔扩大为第三凹孔；

通过阶梯覆盖工艺在所述第三凹孔内和所述第二隔离层上方形成牺牲层，其中，位于所述第三凹孔内的所述牺牲层具有空腔；

去除位于所述第二隔离层上方的所述牺牲层和位于所述空腔周围的部分所述牺牲层，将所述空腔扩大为第四凹孔，所述第四凹孔的底部暴露部分所述第一隔热层；

去除被所述第四凹孔暴露的所述第一隔热层，在所述第一隔热层内形成相变凹孔；

去除所述牺牲层、所述第二隔离层和所述第一氧化层；

于所述相变凹孔内形成所述第一电极。

在一些实施例中，在相邻的所述源极线结构之间的区域包括至少一对第一电极，于所述相变凹孔内形成所述第一电极之后，所述方法还包括：

去除部分所述第一隔离层，以使所述第一电极的顶面高于所述第一隔离层的顶面；

其中，所述相变层完全覆盖所述一对第一电极和所述一对第一电极之间的第一隔离层；所述相变层具有沿第二方向延伸的第一沟槽；

所述第二电极形成在所述第一沟槽内和所述相变层上方，所述第二电极具有沿第二方向延伸的第二沟槽；

在形成所述第二电极之后，所述方法还包括：

于所述第二电极的表面形成第二隔热层。

在一些实施例中，所述第一介质层和所述第二介质层的材料包括介电常数在2.5~3范围内的低介电常数材料；

所述第一隔热层的材料包括二氧化锆；

所述第二隔热层的材料包括在预设温度范围内制备得到的氮化物。

第二方面，本公开实施例提供了一种半导体结构，包括：

衬底；

沿第二方向延伸的字线，所述字线部分位于所述衬底内；

形成在所述字线表面的第一介质层；

形成在所述字线两侧的源极接触结构和漏极接触结构；

形成在所述漏极接触结构上方的第一电极；

形成在所述第一电极上方的相变层，以及形成在所述相变层上方的第二电极；

形成在所述第二电极上方的位线接触结构；

形成在所述位线接触结构上方且沿第一方向延伸的位线；

形成在所述位线上方的第二介质层。

在一些实施例中，所述半导体结构还包括：

第一隔离层和源极线结构；其中，所述半导体结构包括多个源极线结构，所述源极线结构沿所述第二方向延伸，且沿所述第二方向，一个所述源极线结构与若干个所述源极接触结构连接；所述第一隔离层将多个所述源极线结构隔离开，所述第一隔离层的顶面与所述源极线结构的顶面平齐；

所述第一隔离层内形成有相变凹孔，所述半导体结构还包括第一隔热层，其中：

所述第一隔热层和所述第一电极均形成在所述相变凹孔内，且所述第一隔热层形成在所述相变凹孔的侧壁部分，所述第一电极形成在所述相变凹孔的中心部分；

其中，所述第一电极呈圆柱状。

在一些实施例中，在相邻的所述源极线之间的区域内包括一对第一电极，且所述第一电极的顶面高于所述第一隔离层的顶面；其中：

所述相变层完全覆盖一对所述第一电极和一对所述第一电极之间的第一隔离层；所述相变层具有沿第二方向延伸的第一沟槽；

所述第二电极形成在所述第一沟槽内和所述相变层上方，所述第二电极具有沿所述第二方向延伸的第二沟槽；

所述半导体结构还包括：形成在所述第二电极表面的第二隔热层。

在一些实施例中，所述第一介质层和所述第二介质层的材料包括介电常数在2.5~3范围内的低介电常数材料；

所述第一隔热层的材料包括二氧化锆；

所述第二隔热层的材料包括在预设温度范围内制备得到的氮化钛。

本公开实施例提供了一种半导体结构的制备方法和半导体结构，该方法包括：提供衬底；形成沿第二方向延伸的字线，并于字线的表面形成第一介质层，其中，字线部分位于衬底内；于字线的两侧分别形成源极接触结构和漏极接触结构；于漏极接触结构上方形成第一电极；于第一电极上方形成相变层，并于相变层上方形成第二电极；于第二电极上方形成位线接触结构；于位线接触结构上方形成沿第一方向延伸的位线；于位线上方形成第二介质层。这样，本公开实施例使得制备相变存储器的工艺易于实现，在字线的表面形成第一介质层并在位线的表面形成第二介质层，能够改善RC延迟，字线部分埋入衬底形成埋入式字线并形成凹槽栅晶体管，能够提高存储密度，最终提升相变存储器的性能。

附图说明

图1为本公开实施例提供的一种相变存储器中存储单元的组成结构示意图；

图2为本公开实施例提供的一种半导体结构的制备方法的流程示意图；

图3为本公开实施例提供的一种形成隔离沟槽后所得结构的示意图；

图4为本公开实施例提供的一种衬底的结构示意图；

图5为本公开实施例提供的一种形成栅氧层后所得结构的示意图；

图6为本公开实施例提供的一种形成第一介质层后所得结构的示意图；

图7为本公开实施例提供的一种形成源极接触结构和漏极接触结构后所得结构的示意图；

图8为本公开实施例提供的一种形成源极线结构后所得结构的示意图；

图9为本公开实施例提供的一种形成第二隔离层后所得结构的示意图；

图10为本公开实施例提供的一种形成第一凹孔后所得结构的示意图一；

图11为本公开实施例提供的一种形成第一凹孔后所得结构的示意图二；

图12为本公开实施例提供的一种形成第一隔热层后所得结构的示意图；

图13为本公开实施例提供的一种形成第二凹孔后所得结构的示意图一；

图14为本公开实施例提供的一种形成第二凹孔后所得结构的示意图二；

图15为本公开实施例提供的一种形成第三凹孔后所得结构的示意图；

图16为本公开实施例提供的一种形成牺牲层后所得结构的示意图；

图17为本公开实施例提供的一种形成第四凹孔后所得结构的示意图；

图18为本公开实施例提供的一种形成相变凹孔后所得结构的示意图一；

图19为本公开实施例提供的一种形成相变凹孔后所得结构的示意图二；

图20为本公开实施例提供的一种形成第一电极后所得结构的示意图；

图21为本公开实施例提供的一种形成第二电极后所得结构的示意图；

图22为本公开实施例提供的一种形成第二隔热层后所得结构的示意图；

图23为本公开实施例提供的一种形成第二氧化层后所得结构的示意图；

图24为本公开实施例提供的一种形成第五凹孔后所得结构的示意图；

图25为本公开实施例提供的一种形成位线接触结构后所得结构的示意图；

图26为本公开实施例提供的一种半导体结构的组成示意图一；

图27为本公开实施例提供的一种半导体结构的立体示意图一；

图28为本公开实施例提供的一种半导体结构的组成示意图二；

图29为本公开实施例提供的一种半导体结构的立体示意图二；

图30为本公开实施例提供的一种半导体结构的组成示意图三；

图31为本公开实施例提供的一种半导体结构的立体示意图三；

图32为本公开实施例提供的一种半导体结构的等效电路示意图；

图33为本公开实施例提供的一种电压-电流关系曲线图；

图34为本公开实施例提供的一种存储器的组成结构示意图。

附图标记如下：初始衬底11；第一注入区1011；第二注入区1012；第三注入区1013；隔离沟槽12；隔离结构13；衬垫结构14；字线沟槽15；栅氧层16；字线17；第一介质层18；源极接触结构19；漏极接触结构20；第一接触结构1901；第二接触结构1902；电极隔离结构21；源极线结构22；第一源极线2021；第二源极线2022；第一隔离层23；第一氧化层24；第二隔离层25；第一凹孔26；第一隔热层27；第二凹孔28；第三凹孔29；牺牲层30；空腔31；第四凹孔32；相变凹孔33；第一电极34；相变层35；第二电极36；第二隔热层37；第二氧化层38；第五凹孔39；位线接触结构40；第一位线接触层4001；第二位线接触层4002；位线41；第一位线层4011；第二位线层4012；第二介质层42；第三氧化层43。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的实施例能够以除了在这里图示或描述的以外的顺序实施。

对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：

相变存储器（Phase Change Memory，PCM）；动态随机存取存储器（Dynamic RandomAccess Memory，DRAM）；字线（Word Line，WL）；位线（Bit Line，BL）；源极线（Source Line，SL）；源极（Source，S）；漏极（Drain，D）；栅极（Gate，G）；栅氧（Gate Oxide，GO）；加热器（Heater）；相变存储材料（GeSbTe，GST）；接触结构（Contact，CT）；有源区（Active Area，AA）；离子注入（Ion Implantation，IMP）；N型金属氧化物半导体场效应管（Negativechannel Metal Oxide Semiconductor field effect transistor，NMOS管）；P型金属氧化物半导体场效应管（Positive channel Metal Oxide Semiconductor fieldeffect transistor，PMOS管）；浅槽隔离（Shallow Trench Isolation，STI）；低介电常数（low k）；电阻电容延迟（RC延迟）；化学机械抛光（Chemical Mechanical Polishing，CMP）；极紫外光刻（Extreme UltraViolet，EUV）；自对准双重成像技术（，SADP）；化学气相沉积（Chemical Vapor Deposition，CVD）；物理气相沉积（Physical Vapor Deposition，PVD）；原子层沉积（Selective Atomic LayerDeposition，ALD）；下电极/底电极（Bottom Electrode，BE）；上电极/顶电极（TopElectrode，TE）。

DRAM通常采用1晶体管1电容器（1 Transistor 1 Capacitor，1T1C）的存储单元（但是不局限于1T1C）。与DRAM不同，PCM通常采用1晶体管1电阻（1 Transistor 1Resistance，1T1R）的存储单元（但是不局限于1T1R），其利用材料在晶态和非晶态之间相互转化时所表现出来的导电性差异来存储数据。参见图1，其示出了本公开实施例提供的一种相变存储器中1T1R存储单元的组成结构示意图，包括等效电路图以及对应的结构图。

如图1所示，在该存储单元中，字线WL与晶体管T的栅极连接，相变存储单元（用PCM表示，包括加热器、GST和氮化钛TiN）的一端与晶体管T的漏极D连接，另一端与位线BL连接。在该示例中，衬底为P型衬底（P-Sub），晶体管T（包括源极S、漏极D、栅氧GO、栅极G）形成在衬底上，各部分之间通过CT进行连接，M1表示金属层1（Metal 1）。在相变存储单元中，加热器（下电极）用于对GST进行加热以使其实现在晶态和非晶态之间的转换，在氮化钛（上电极）和GST的外层还包括隔热层。

对于相变存储器而言，除了要求较高的密度外，其还需要更好的性能，如：更高的加热效率，更低的热扩散，更小的PCM结构，更低的功耗和更高的重复读写次数等，这都对相变存储器的制备工艺带来了挑战。

基于此，本公开实施例提供了一种半导体结构的制备方法，包括：提供衬底；形成沿第二方向延伸的字线，并于字线的表面形成第一介质层，其中，字线部分位于衬底内；于字线的一侧形成源极接触结构和漏极接触结构；于漏极接触结构上方形成第一电极；于第一电极上方形成相变层，并于相变层上方形成第二电极；于第二电极上方形成位线接触结构；于位线接触结构上方形成沿第一方向延伸的位线；于位线上方形成第二介质层。这样，本实施例在字线的表面形成第一介质层，并在位线的表面形成第二介质层，能够有效改善RC延迟，提升器件的运行速度；字线部分位于衬底内，形成埋入式字线结构，对应的晶体管的栅极也为埋入衬底的凹槽栅晶体管，还有利于提升存储器密度。

下面将结合附图对本公开各实施例进行详细说明。

本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种半导体结构的制备方法的流程示意图。如图2所示，该方法可以包括：

S201：提供衬底。

需要说明的是，本公开实施例提供的方法用于制备半导体结构，该半导体结构可以作为相变存储器的一部分。其中，衬底包括沿第一方向和第二方向呈阵列排布的多个有源区。

在一些实施例中，提供衬底，可以包括：

提供初始衬底11；

于初始衬底11内形成沿第一方向和第二方向延伸的隔离沟槽12；隔离沟槽12将初始衬底11划分为多个有源区；

形成衬垫结构14和隔离结构13；其中，衬垫结构14形成在初始衬底11的顶面平面以及隔离沟槽12的底部和侧壁，隔离结构13形成在隔离沟槽12内，且衬垫结构14包裹隔离结构13；

对有源区进行离子注入处理，使得沿远离衬垫结构14的顶面的方向，有源区依次包括：第一注入区1011、第二注入区1012和第三注入区1013。

需要说明的是，初始衬底11可以为硅衬底或者硅、锗、硅锗化合物等其它合适的衬底材料，例如掺杂或者非掺杂的单晶硅衬底、多晶硅衬底等，掺杂类型可以为N型掺杂或者P型掺杂等，对此不作具体限定。在本实施例中，以经过P型掺杂形成P型阱区（P Well）的初始衬底11为例，或者，也可以提供未经掺杂的初始衬底11，在后续步骤中进行离子注入处理再形成阱区。

还需要说明的是，在初始衬底11中形成隔离结构13，以在初始衬底11中划分出多个有源区。其中，形成隔离结构13的方式为：首先在初始衬底11内形成隔离沟槽12，进而分别形成衬垫结构14和隔离结构13。

图3为在初始衬底11内形成隔离沟槽12后所得结构的示意图，图3中分别示出了：俯视图的示意图、俯视图中AA’方向的截面示意图、俯视图中BB’方向的截面示意图。这里，AA’方向可以为第一方向或者与第一方向平行的延伸方向，BB’方向可以为第二方向或者与第二方向平行的延伸方向。

其中，第一方向和第二方向可以为任意两个相交的方向，例如：第一方向与第二方向的夹角可以为60°、90°或者其它合适的角度。本实施例以第一方向垂直于第二方向为例。另外，在后续附图中，除非特别标明，将不再示出俯视图，仅示出AA’方向和BB’方向的截面示意图。

如图3所示，隔离沟槽12包括沿第一方向延伸的沟槽和沿第二方向延伸的沟槽，从而将初始衬底11划分成多个有源区（如图3中的AA）。其中，可以利用光刻和掩膜图案并结合刻蚀等工艺在初始衬底11中形成隔离沟槽12。

继续形成隔离结构13和衬垫结构14，并对有源区进行离子注入处理，得到如图4所示的衬底。其中，衬垫结构14包裹隔离结构13，衬垫结构14可以分两步形成，先形成第一衬垫层，再形成第二衬垫层，两者组成衬垫结构14。

对于衬垫结构14和隔离结构13的形成，在一种实现方式中，在图3的基础上，首先在隔离沟槽12的侧壁和底部形成第一衬垫层，然后在剩余的隔离沟槽12内形成隔离结构13，且隔离结构13的顶面和初始衬底11的顶面平齐，最后在隔离结构13的顶面以及初始衬底11的顶面所在平面上形成第二衬垫层。即将形成在隔离沟槽12的内壁的衬垫结构14记作第一衬垫层，将形成在隔离结构13和初始衬底11的顶面所在平面上的衬垫结构14记作第二衬垫层。

对于衬垫结构14和隔离结构13的形成，在另一种实现方式中，在图3的基础上，首先在隔离沟槽12的侧壁和底部以及初始衬底11的顶面上形成第一衬垫层；然后在剩余的隔离沟槽12内形成隔离结构13，且隔离结构13的顶面和初始衬底11的顶面平齐。这时候，隔离结构13的顶面和第一衬垫层的顶面之间存在高度差，继续在隔离结构13的顶面上形成第二衬垫层，且第二衬垫层的顶面与第一衬垫层的顶面平齐。即将形成在隔离沟槽12的内壁和底部以及初始衬底11的顶面上的衬垫结构14记作第一衬垫层，将形成在隔离结构13的表面的衬垫结构14记作第二衬垫层。

在这两种实现方式中，形成第一衬垫层和第二衬垫层的工艺均可以为沉积，沉积的材料可以为氧化物（如氧化硅）等绝缘材料；形成隔离结构13的方式可以为沉积氮化硅（如）等绝缘材料。从而隔离结构13能够实现有源区之间的绝缘隔离，同时衬垫结构14还可以加强绝缘隔离效果，避免器件之间发生漏电，保障半导体结构的电学可靠性。这里，隔离结构13可以为STI。

在形成隔离结构13和衬垫结构14后，继续对所得结构的有源区进行离子注入处理。如图4所示，经过离子注入处理，分别形成第一注入区1011、第二注入区1012和第三注入区1013。其中，第一注入区1011的注入类型可以为碳注入（C IMP）；第二注入区1012的注入类型可以为N+注入（N+ CMP）；第三注入区1013为阵列阈值电压注入区（Array Vthimplant，AVT CMP），具体注入类型可以为注入硼离子（Boron，B）。

在本实施例中，初始衬底11的掺杂类型为P型，因此对应的第二注入区1012的注入类型为N+注入，该N+注入区可以作为NMOS管的源极和漏极。这里，由于还进行了额外的碳注入（C IMP），在NMOS管的源极和漏极形成碳化硅（SiC），从而能够提高NMOS器件的源漏电流，且是在不改变AVT的情况下，进而能够提升器件的运行速度，提升存储器的性能；或者，如果初始衬底11的掺杂类型为N型，则对应的第二注入区1012的注入类型可以为P+注入，该P+注入区可以作为PMOS管的源极和漏极；或者初始衬底11和第二注入区1012还可以是相同的注入类型，从而还可以形成无结晶体管。另外，如果前述提供的是未掺杂的初始衬底11，则还可以在本步骤中对初始衬底11进行P型离子注入形成P Well，或者进行N型离子注入形成N型阱区（N Well）。

在进行离子注入处理之后，还可以进一步对所得结构进行退火处理（Anneal），从而能够使得注入的离子扩散得更均匀，有利于提升器件性能。

也就是说，本步骤的流程简述如下：形成有源区、STI（即隔离结构13）和氧化物衬垫（即衬垫结构14）；C IMP、N+ IMP、AVTIMP以及形成P Well；退火处理。

S202：形成沿第二方向延伸的字线，并于字线的表面形成第一介质层；其中，字线部分位于衬底内。

在本实施例中，第二方向即字线17的延伸方向。该字线17的一部分形成在衬底内，并沿第二方向穿过若干个有源区，即该字线17为埋入式字线，其下半部分被埋入在衬底内，该字线17的另一部分的形成位置高于衬底的顶面。

在形成字线17之前，该方法还可以包括：于衬底内形成栅氧层16；其中，位于衬底内的部分字线17与栅氧层16接触；

对应地，于字线17的表面形成第一介质层18，可以包括：

于字线17的表面和衬底的表面形成第一介质层18。

需要说明的是，对图4所示结构进行处理，在衬底内形成沿第二方向延伸的字线沟槽15，进而在字线沟槽15的侧壁形成栅氧层16，得到如图5所示的结构。其中，可以通过光刻和掩膜图案并结合刻蚀等方式，对衬垫结构14和初始衬底11进行刻蚀处理，形成字线沟槽15。

如图5所示，字线沟槽15的深度达到第三注入区1013，且字线沟槽15沿第二方向延伸。栅氧层16形成在字线沟槽15的侧壁，其材料也可以为氧化硅，因此将栅氧层16和衬垫结构14以相同的填充图案示出。其中，形成栅氧层16的方式可以为沉积、氧化生长等方式。

继续形成字线17和第一介质层18，得到如图6所示的结构。如图6所示，字线17一部分形成在剩余的字线沟槽15内，另一部分形成在字线沟槽15的上方。

示例性地，当以沉积的方式形成字线17时，沉积的材料可能一部分完全填充字线沟槽15，作为字线17的被埋入衬底中的部分，另一部分则不仅形成在字线沟槽15的上方，还会覆盖衬垫结构14的顶面。这时候，可以通过光刻和掩膜图案并结合刻蚀等方式，将多余的字线材料刻蚀去除，仅保留字线沟槽15内和上方的字线材料，形成如图6所示的字线17。其中，字线17的材料可以为钨、氮化钛等导电材料。本实施例也可以通过任意合适的工艺制备字线17，这里不作具体限定。

还需要说明的是，栅氧层16与字线17接触，字线17同时可以作为晶体管的栅极（或者埋入有源区内的部分作为栅极）。这样，在本实施例中，实际形成的是一种具有凹槽栅极的晶体管。其中，凹槽栅极在DRAM中应用已久，本实施例将凹槽栅应用于相变存储器中，结合凹槽栅的相变存储器，其存储密度将明显提高，进而能够提升集成度。

如图6所示，第一介质层18形成在位于字线沟槽15上方的字线17的表面，同时还形成在衬垫结构14的表面。其中，形成第一介质层18的方式可以为沉积，第一介质层18的材料可以为low k材料，该low k材料的k值可以在2.5到3之间，例如：氮碳化硅（SiCN）或者氧碳化硅（SiCO）等。这样，本实施例在字线17的表面形成一层low k材料，该low k材料作为字线17与其它结构的隔离介质，能够减小寄生电容，进而有利于改善RC延迟，从而提升半导体结构的性能。其中，RC延迟是集成电路中由电阻（R）控制电容（C）充放电过程引起的信号延迟，一般用于延迟时间较短的场合。

还需要说明的是，在半导体结构中包含有多个字线17，在图6中示出了2个字线17。沿第二方向，一个字线17形成在多个有源区内，从而一个字线17与多个晶体管连接，能够实现对多个晶体管的状态控制。

也就是说，本步骤的流程简述如下：形成凹槽栅氧层以及形成凹槽字线；在字线上沉积low k材料如SiCN。

S203：于字线的两侧分别形成源极接触结构和漏极接触结构。

需要说明的是，源极接触结构19和漏极接触结构20用于将晶体管的源极和漏极与其它器件进行连接。

在一些实施例中，于字线17的两侧分别形成源极接触结构19和漏极接触结构20，可以包括：

于字线17两侧的有源区内和上方形成源极接触结构19和漏极接触结构20，源极接触结构19和漏极接触结构20均与第二注入区1012连接；其中，一个源极接触结构19和一个漏极接触结构20组成一组接触结构，沿第一方向相邻的两组接触结构呈对称分布；

在形成源极接触结构19和漏极接触结构20时，该方法还可以包括：

于第一介质层18上形成电极隔离结构21，电极隔离结构21将源极接触结构19和漏极接触结构20隔离开，源极接触结构19、漏极接触结构20和电极隔离结构21的顶面平齐。

需要说明的是，图7为形成源极接触结构19和漏极接触结构20后所得结构的示意图。如图7所示，将位于字线17左右两侧的一个源极接触结构19和一个漏极接触结构20记作一组接触结构。可以理解，沿第二方向延伸，一个字线17的两侧分布有多组接触结构。在图7中，由于仅示出了一个截面，所以仅能够观察到字线17两侧的一组接触结构。

还需要说明的是，如图7中的AA’截面，其中包括两个字线17，对于左侧的字线17，将其左侧的N+注入区作为源极，将其右侧的N+注入区作为漏极；对于右侧的字线17，将其左侧的N+注入区作为漏极，将其右侧的N+注入区作为源极。也就是说，在图7中，沿第一方向相邻的两组接触结构呈对称分布。

可以理解，在晶体管中，哪个注入区作为源极以及哪个注入区作为漏极与电路的具体连接方式有关。在图7中，两个字线17之间包括两个漏极接触结构20，两个字线17的两侧包括两个源极接触结构19；但是在其它实施例中，也可以是两个字线17之间包括两个源极接触结构19，两侧包括两个漏极接触结构20；或者，相邻的接触结构也可以不呈对称分布，而是源极接触结构19和漏极接触结构20沿第二方向依次交替排列，例如：源极接触结构19均位于字线17的左侧、漏极接触结构20均位于字线17的右侧；或者，源极接触结构19均位于字线17的右侧、漏极接触结构20均位于字线17的左侧。在本实施例中，以图7所示为例进行说明。

进一步地，在本实施例中，所形成的源极接触结构19和漏极接触结构20均可以由复合的多层材料组成。如图7所示，源极接触结构19和漏极接触结构20均包括位于内侧的第一接触结构1901和位于外侧并包裹第一接触结构1901的第二接触结构1902。其中，第一接触结构1901的材料可以包括氮化钛等导电材料，第二接触结构1902的材料可以包括钨或者钨加氮化钛等导电材料。这样，采用双层复合的材料组成源极接触结构19和漏极接触结构20，有利于增加导电性能，提升器件的传输速度，进而提升其性能。

其中，形成接触结构的方式可以为：在第一介质层18的表面及上方形成电极隔离结构21，且电极隔离结构21的顶面高于第一介质层18的顶面。可以理解，这时候形成的电极隔离结构21并非是如图7中所示形态，其顶面平齐。然后利用光刻和掩膜图案并结合刻蚀等方式，将部分电极隔离结构21刻蚀去除，并继续向下去除第一介质层18、衬垫结构14、第一注入区1011，并将第二注入区1012去除一定的深度，形成多个电极孔，电极孔的位置即图7中源极接触结构19和漏极接触结构20的位置。这里，多个电极孔可以沿第一方向和第二方向呈阵列的规则排布，从而如图7所示，在AA’方向的截面可以同时观察到源极接触结构19和漏极接触结构20；但是电极孔也可以是其它排布方式，例如在AA’方向所示截面仅能观察到源极接触结构19，在与AA’方向平行的另外的截面，则仅能观察到漏极接触结构20，对此不作具体限定。在俯视角度，电极孔可以呈圆形、方形或者其它形状，对此不作具体限定，本实施例以圆形为例。

电极孔可以分为源极接触孔和漏极接触孔，在字线17一侧，沿第二方向排列有多个互相独立的源极接触孔，在字线17的另一侧，沿第二方向排列有多个互相独立的漏极接触孔；其中，源极接触孔内用于形成源极接触结构19，漏极接触孔内用于形成漏极接触结构20。

在电极孔的侧壁沉积形成第二接触结构1902，在剩余的电极孔内沉积形成第一接触结构1901，且第一接触结构1901的顶面略低于电极隔离结构21的顶面，继续在第一接触结构1901上方继续沉积第二接触结构1902的材料，从而得到如图7所示的接触结构。或者，第一接触结构1901也可以完全填充剩余的电极孔，从而第一接触结构1901的顶面和第二接触结构1902的顶面是平齐的，不需要第二次沉积第一接触结构1901。这里，仅以图7所示为例。

在一些实施例中，在形成源极接触结构19之后，该方法还可以包括：

于源极接触结构19的顶面平面上方形成第一隔离层23和源极线结构22；其中，半导体结构包括多个源极线结构22，源极线结构22沿第二方向延伸，且沿第二方向，一个源极线结构22与若干个源极接触结构19连接；第一隔离层23将多个源极线结构22隔离开，第一隔离层23的顶面与源极线结构22的顶面平齐。

需要说明的是，源极线结构22（也可以直接称作源极线SL）与字线17平行，也沿第二方向延伸，一个源极线结构22与位于一个字线17同一侧的多个源极接触结构19相连接。

图8为形成源极线结构22后所得结构的示意图，与源极接触结构19和漏极接触结构20的组成类似，源极线结构22也可以为复合的多层材料组成。如图8所示，源极线结构22包括第一源极线2021和第二源极线2022，其中，第二源极线2022与源极接触结构19直接连接，第一源极线2021形成在第二源极线2022的内部。

可以理解，对于第二方向的截面，如果不从BB’方向观察，而是从源极线结构22的位置取截面，则能够观察到沿第二方向延伸的源极线结构22，以及位于源极线结构22下方并且与源极线结构22连接的多个源极接触结构19。

形成源极线结构22的方式可以为：首先在电极隔离结构21的顶面所在平面上形成第一隔离层23，形成方式可以为沉积，此时得到的第一隔离层23的顶面是平齐的，然后利用光刻和掩膜图案结合刻蚀等工艺在第一隔离层23内形成沿第二方向延伸的源极线沟槽，该源极线沟槽暴露源极接触结构19的顶面。然后在源极线沟槽的底部和侧壁沉积第二源极线2022的材料，进而在剩余的源极线沟槽内沉积第一源极线2021的材料，并完全填充源极线沟槽，得到源极线结构22。其中，第二源极线2022可以和第二接触结构1902具有相同的材料，第一源极线2021可以和第一接触结构1901具有相同的材料。

另外，如图8所示，在这种示例中，第二源极线2022的底层位于电极隔离结构21内并与第二接触结构1902重合，在另一些示例中，第二源极线2022的底层也可以不位于电极隔离结构21内，而是位于第一隔离层23内。这里，对于源极线结构22和源极接触结构19连接处的归属划分并不作具体限定，只要在两者之间能够实现导电连接即可。

进一步地，也可以先形成源极线结构22，再沉积形成第一隔离层23，这里不作任何限定；其中，第一隔离层23的材料可以为氮化硅等绝缘材料。这样，第一隔离层23将多个源极线结构22进行绝缘隔离，避免发生漏电以及信号串扰等问题。

还需要说明的是，对于源极线结构22而言，还可以是在第一源极线2021的上方也覆盖有一层第二源极线2022的材料，从而在这种结构中，第一源极线2021的四个侧面都被第二源极线2022包裹。这里以图8所示的源极线结构22作为示例。

也就是说，本步骤简述如下：形成源极接触结构和漏极接触结构，以及形成源极线结构；沉积氮化物（如氮化硅）作为第一隔离层。

S204：于漏极接触结构上方形成第一电极。

需要说明的是，本实施例提供的方法用于形成相变存储器中的半导体结构，其中，相变存储器利用具有相变特性的材料存储数据。这里，第一电极（或称下电极或者加热器）、相变层和第二电极组成相变存储单元，在进行数据写入读取等存储过程时，改变相变层的状态，使其在晶态和非晶态之间转换，实现相应的功能。

下面介绍第一电极的形成方式。

在一些实施例中，于漏极接触结构20上方形成第一电极34，包括：

于第一隔离层23内形成与漏极接触结构20连接的第一电极34。

需要说明的是，为了增加相变存储器的存储器密度，提高存储器的集成度，需要制备出尺寸更小的相变存储单元用于存储数据。然而尺寸越小，对于工艺的考验越大，为了制备得到小尺寸的第一电极34，本实施例采用钥匙孔（Key Hole）的工艺，但是不局限于此。

具体来说，利用Key Hole形成第一电极34的方式为：

于源极线结构22和第一隔离层23上方形成第一氧化层24和第二隔离层25；

于第二隔离层25、第一氧化层24和第一隔离层23内形成第一凹孔26，第一凹孔26暴露漏极接触结构20；

于位于第一隔离层23内的第一凹孔26内形成第一隔热层27，在第二隔离层25和第一氧化层24内形成第二凹孔28；

去除被第二凹孔28暴露的部分第一氧化层24，将第二凹孔28扩大为第三凹孔29；

通过阶梯覆盖工艺在第三凹孔29内和第二隔离层25上方形成牺牲层30，其中，位于第三凹孔29内的牺牲层30具有空腔31；

去除位于第二隔离层25上方的牺牲层30和位于空腔31周围的部分牺牲层30，将空腔31扩大为第四凹孔32，第四凹孔32的底部暴露部分第一隔热层27；

去除被第四凹孔32暴露的第一隔热层27，在第一隔热层27内形成相变凹孔33；

去除牺牲层30、第二隔离层25和第一氧化层24；

于相变凹孔33内形成第一电极34。

需要说明的是，首先在第一隔离层23的顶面所在平面上方形成第一氧化层24和第二隔离层25，得到如图9所示的结构。其中，第一氧化层24完全覆盖第一隔离层23和源极线结构22；第二隔离层25完全覆盖第一氧化层24；第一氧化层24和第二隔离层25的形成方式均可以为沉积，第一氧化层24的材料可以为氧化硅等绝缘材料，第二隔离层25的材料可以为氮化硅等绝缘材料。

然后在第一氧化层24和第二隔离层25内开孔，形成多个第一凹孔26，得到如图10所示的结构。其中，第一凹孔26的底部可以为圆形，或者在其它实施例中，第一凹孔26的底部也可以为方形、椭圆形等形状；其中，可以利用光刻和掩膜图案结合刻蚀等工艺在第一氧化层24和第二隔离层25内形成多个第一凹孔26，其中，多个第一凹孔26可以沿第一方向和第二方向呈阵列排布。这里，定义第三方向，第三方向为与第一方向和第二方向均不平行的方向。在图10中，以第一方向、第二方向和第三方向两两垂直为例。其中，第一凹孔26的形成位置与漏极接触结构20的位置沿第三方向对应。

继续沿第三方向去除电极隔离结构21，加深第一凹孔26，得到如图11所示的结构，其中，去除电极隔离结构21的方式可以为刻蚀。这时候，第一凹孔26暴露漏极接触结构20的顶部。

形成第一隔热层27，得到如图12所示的结构。其中，形成方式可以为沉积，第一隔热层27的材料可以为二氧化锆（）等低导热系数的材料，由于实际工艺的限制，第一隔热层27不仅形成在第一凹孔26内，同时还覆盖第二隔离层25的顶面平面。在本实施例中，仅需要保留位于第一隔离层23内的第一隔热层27。

将位于第二隔离层25的顶面平面上方的第一隔热层27去除，去除方式可以为CMP或者刻蚀等；然后继续将第二隔离层25内的第一隔热层27去除，去除方式可以为刻蚀，得到如图13所示的结构，在第二隔离层25内形成多个第二凹孔28；继续沿第三方向回刻第一隔热层27以加深第二凹孔28，得到如图14所示的结构。可以理解，此时得到的第二凹孔28与图10中的第一凹孔26是基本相同的。

进一步地，将第二凹孔28向周边进行扩宽，得到第三凹孔29，具体如图15所示。这里，可以通过湿法刻蚀的方式，对被第二凹孔28暴露的第一氧化层24进行刻蚀处理，以将第二凹孔28扩大为第三凹孔29。

接下来，以阶梯覆盖（Poor step coverage）的工艺形成牺牲层30，得到如图16所示的结构。如图16所示，牺牲层30形成在第三凹孔29内，并且覆盖第二隔离层25，其中，牺牲层30的材料可以为多晶硅。基于阶梯覆盖形成工艺，其薄膜均匀性好，对于位于第三凹孔29内的牺牲层30，能够在牺牲层30内塑造出一空腔31，该空腔31为“钥匙孔”的雏形。

对牺牲层30进行回刻，将空腔31扩大为第四凹孔32，得到如图17所示的结构。如图17所示，相较于图16，位于第二隔离层25的顶面平面上的牺牲层30被去除，空腔31上方的牺牲层30被去除，空腔31周边的牺牲层30被部分去除，同时空腔31底部下方的牺牲层30也被去除，暴露部分第一隔热层27，这时候，已经能够观察到第四凹孔32具备“钥匙”的形状。这里，第四凹孔32的底部可以为圆形。或者，在其它实施例中，第四凹孔32的底部也可以为方形、椭圆形等形状。

继续沿第三方向将第四凹孔32下方的第一隔热层27去除，形成相变凹孔33，得到如图18所示的结构；可以看出，这时候可以明显观察到相变凹孔33呈“钥匙”状。可以理解，在第四凹孔32的底部为圆形的情况下，相变凹孔33呈圆柱状，底部也为圆形。

将剩余的牺牲层30、第二隔离层25和第一氧化层24均去除，得到如图19所示的结构。如图19所示，保留“钥匙孔”下半部分，得到最终所需的相变凹孔33。进而在图19所示的相变凹孔33内形成第一电极34，得到如图20所示的结构。

可以理解，第一隔热层27环绕第一电极34，可以将第一隔热层27和第一电极34称作第一相变结构，第一隔热层27的主要作用是将第一电极34与其他部分进行隔热，避免热量散失过快。由于第一凹孔26和相变凹孔33的底部可以均为圆形，那么第一电极34也呈圆柱状，第一隔热层27则呈圆环状环绕第一电极34。其中，形成第一电极34的方式可以为在相变凹孔33内沉积氮化钛等导电材料填充相变凹孔33，为了使得结构的顶面平齐，还可以进行CMP处理，以去除多余的氮化钛。

需要说明的是，本实施例利用阶梯覆盖工艺形成多晶硅的缝隙产生“钥匙孔”，其能够塑造出更小的孔洞，一般对于40nm以下工艺，在没有EUV或者SADP技术的情况下，就可以塑造出16-30nm孔洞，根据实际经验，在40nm平台下，使用key hole制程搭配浸润式机台，能够创造出尺寸在16nm~25nm之间的加热器（即第一电极34），其成本也相对比EUV或者SADP更便宜。这样，本公开实施例能够得到40nm及以下的相变凹孔33，进而能够得到小尺寸的第一电极34。

可以理解，在本实施例中，第一电极34作为相变存储器中的加热器，采用“钥匙孔”工艺制得的加热器尺寸小，从而加热效率更高。其中，加热效率可以用以下公式表征：

；/>，其中，R表示电阻，ρ表示电阻系数，l表示电阻长度，A表示电阻截面积，H表示焦耳热，I表示电流，R表示电阻，t表示时间。结合该公式可以明确看出，小尺寸的加热器可以显著增加产生的热量，有利于提升加热效率。同时，第一隔热层27的材料为导热系数极低的二氧化锆，从而能够起到良好的隔热效果，保证加热器的加热效果。

这样，本实施例一方面通过“钥匙孔”工艺（或称“聚缝”工艺）制备得到小尺寸的加热器，增加了产热量，提高了加热效率，另一方面还采用具有良好隔热效果的二氧化锆进行隔热，避免了热量的散失，进一步提高了加热效率；进而保证在进行数据改写等操作时，能够快速实现相变层在晶态和非晶态之间的转变，提升器件的运行速度。

也就是说，本步骤主要描述了利用钥匙孔工艺形成第一电极34的过程。

S205：于第一电极上方形成相变层，并于相变层上方形成第二电极。

S206：于第二电极上方形成位线接触结构。

S207：于位线接触结构上方形成沿第一方向延伸的位线。

S208：于位线上方形成第二介质层。

需要说明的是，在得到第一电极34之后，继续在第一电极34上方形成相变层35和第二电极36，用以存储数据以及与位线进行导电连接。

需要说明的是，第一电极34形成在漏极接触结构20上方，与漏极接触结构20连接，第一电极34的数量与漏极接触结构20的数量相同。将位于相邻的源极线结构22之间，且沿第一方向相邻的两个第一电极34记作一对第一电极34，相邻的源极线结构22之间包括至少一对第一电极34。

相变层35通常为GST，GST是相变存储材料的统称，通常是指锗（Ge）、锑（Sb）和碲（Te）合金，例如；第二电极36也称作顶电极，通常为氮化钛。其中，相变层35和第二电极36可以通过沉积形成。

在本实施例中，提供了多种形态的第二电极36，下面将分别进行说明。

对于第二电极36，在第一种实现方式中，于相变凹孔33内形成第一电极34之后，该方法还包括：

去除部分第一隔离层23，以使第一电极34的顶面高于第一隔离层23的顶面；

其中，相变层35完全覆盖一对第一电极34和一对第一电极34之间的第一隔离层23；相变层35具有沿第二方向延伸的第一沟槽；

第二电极36形成在第一沟槽内和相变层35上方，第二电极36具有沿第二方向延伸的第二沟槽。

需要说明的是，参见图21，其示出了本公开实施例提供的一种形成第二电极36后所得结构的示意图。在该示例中，形成第二电极36的方式为：

在图20的基础上，首先将第一隔离层23沿第三方向去除一定的厚度，从而将源极线结构22和第一电极34暴露出一部分。这时候，第一电极34的顶面高于第一隔离层23的顶面。

然后形成相变层35，如图21所示，相变层35覆盖一组第一电极34，并且在相变层35内还形成有第一沟槽。其中，形成相变层35的方式可以为沉积，基于实际工艺的影响，在沉积形成相变层35时，沉积的相变层35可能会完全覆盖第一电极34、第一隔离层23和源极线结构22。这时候，可以利用光刻和掩膜图案结合刻蚀的方式，例如首先利用第一种掩膜图案进行刻蚀，将覆盖源极线结构22的相变层35去除，同时将覆盖第一隔离层23的部分相变层35去除，在相邻的源极线结构22和第一电极34之间保留如图21所示的相变层35；同时，沿第二方向，相邻的第一电极34之间的相变层35也被部分去除，保证不会把沿第二方向相邻的第一电极34连接起来，位于一对第一电极34之间和顶面的相变层35被保留；然后再利用第二种掩膜图案进行刻蚀，将位于一对第一电极34之间的相变层35去除一部分，如图21所示，在一对第一电极34之间形成第一沟槽。或者，在一些工艺中，也可以一次形成两张掩膜版，分别将相变层35去除不同的深度，最终保留如图21所示的相变层35。

其中，相变层35包裹第一电极34，相变层35的材料包括GST。在不同的温度下，相变层35可以在晶态和非晶态之间进行切换，进而实现存储不同的数据。

在相变层35上方形成第二电极36，如图21所示，第二电极36的上表面的形貌与相变层35基本相同，因此可以采用相似的方式形成，这里不再赘述。其中，第二电极36的材料可以包括氮化钛，第二电极36和第一电极34可以具有相同的材料。

在一些实施例中，在形成第二电极36之后，该方法还包括：

于第二电极36的表面、第一隔离层23的表面和源极线结构22的表面形成第二隔热层37；

于第二隔热层37的表面形成第二氧化层38。

需要说明的是，图22为形成第二隔热层37后所得结构的示意图。其中，第二隔热层37形成在第二电极36的表面，同时，可以看出，第二隔热层37完全覆盖下方的源极线结构22、第一隔离层23以及第二电极36，形成第二隔热层37的方式可以为沉积。如图22所示，第二隔热层37的顶面不是平齐的，而是随着其下方的结构具有一定的起伏，可以将相变层35、第二电极36和第二隔热层37称作第二相变结构。其中，第二隔热层37的材料可以包括在预设温度范围内制备得到的氮化物，这里，预设温度范围可以包括一个低温和一个高温，例如低温400℃至高温600℃的制程，具体如沉积制程，从而制备得到低温&高温氮化物氮化物，例如氮化硅等，其具备良好的隔热性能，也具备良好的防透过能力和压力，能够有效的降低GST里面的Ge/Sb/Te元素的飘逸从而提升存储器的可靠度。

在第二隔热层37的上方形成第二氧化层38，得到如图23所示的结构。其中，第二氧化层38完全覆盖第二隔热层37，且第二氧化层38的顶面是平齐的。形成第二氧化层38的方式可以为沉积，第二氧化层38的材料可以为氧化硅等绝缘材料。

需要说明的是，相变存储单元一方面与漏极连接，另一方面与位线连接。相变存储单元包括第一电极34、相变层35和第二电极36。其中，第一电极34与漏极之间通过漏极接触结构20连接，第二电极36则通过位线接触结构40与位线41进行连接，因此，本实施例还继续形成位线接触结构40和位线41。

于第二电极36上方形成位线接触结构40，可以包括：

于位于第二电极36上方的第二氧化层38和第二隔热层37内形成第五凹孔39；

于第五凹孔39内形成位线接触结构40，位线接触结构40的顶面和第二氧化层38的顶面平齐。

需要说明的是，图24为形成第五凹孔39后所得结构的示意图。如图24所示，在这种实现方式中，一对第一电极34与一个第二电极36通过相变层35连接，位线接触结构40的数量与第一电极34的数量对应。其中，可以利用光刻和掩膜图案结合刻蚀等方式，在第二氧化层38和第二隔热层37内形成多个第五凹孔39，多个第五凹孔39与多个漏极接触结构20具有相同的分布方式，例如：沿第一方向和第二方向呈阵列排布；这里，还可以将第二电极36也刻蚀去除一定的厚度，使得第五凹孔39还部分形成在第二电极36内（如图24），或者第五凹孔39只形成在第二氧化层38和第二隔热层37内，暴露第二电极36的部分顶面；第五凹孔39的位置可以沿第三方向与第一电极34对应。

还可以对当前结构进行清洁处理，保证不会有杂质影响。然后在第五凹孔39内形成位线接触结构40，得到如图25所示的结构，与前述接触结构、源极线结构22等类似，位线接触结构40也可以为复合的多层材料组成。位线接触结构40包括第一位线接触层4001和第二位线接触层4002。其形成方式可以为：首先在第五凹孔39的底部和侧壁沉积氮化钛等导电材料得到第二位线接触层4002，然后在剩余的第五凹孔39内沉积钨或者钨和氮化钛等导电材料得到第一位线接触层4001，最后进行CMP处理，保证顶面平齐。其中，第二位线接触层4002可以与第二电极36具有相同的材料，因此，对于第五凹孔39而言，不管其是否形成在第二电极36内，都不会影响位线接触结构40和第二电极36之间的导电连接。

继续形成位线41和第二介质层42，得到如图26所示的结构。如图26所示，位线41包括第一位线层4011和第二位线层4012，在第二位线层4012上还形成有第二介质层42，且多个位线41被第三氧化层43绝缘隔离开，多个位线41上方的第二介质层42也被第三氧化层43分隔开。

其中，形成位线41、第二介质层42以及第三氧化层43的方式可以为：首先在第二氧化层38的顶面所在平面上方沉积氧化硅等绝缘材料形成第三氧化层43；然后在第三氧化层43内形成沿第一方向延伸的多个位线沟槽，每个位线沟槽暴露若干个沿第一方向排列的位线接触结构40；其中，可以利用光刻和掩膜图案结合刻蚀等方式形成位线沟槽。然后在位线沟槽的底部形成第一位线层4011，继续在第一位线层4011上方形成第二位线层4012，但是第二位线层4012未完全填充位线沟槽，继续在剩余的位线沟槽内形成第二介质层42；第一位线层4011和第二位线层4012组成位线41。

其中，形成第一位线层4011、第二位线层4012以及第二介质层42的方式可以为沉积。第一位线层4011的材料可以包括氮化钛等导电材料，第二位线层4012的材料可以包括钨或者钨和氮化钛等导电材料；第二介质层42的材料可以与第一介质层18的材料相同，为low k材料，例如介电常数在2.5~3范围内的low k材料，如SCN或者SiCO等，从而有利于减小RC延迟。

图26中还示出了半导体结构的俯视图的示意图，可以理解，图26中的俯视图与截面图并非是完全对应的，在俯视图中省略了部分细节信息，且在俯视图中，源极接触结构19和漏极接触结构20（位于第一电极34下方）在AA’方向并非位于同一直线。

进一步地，还可以结合参考图27，其为本实现方式所得半导体结构的立体结构示意图，其中省略了部分细节信息，仅示出了半导体结构的整体框架。在图27中，可以明确观察到该半导体结构的三维结构。

需要说明的是，对于第二电极36以及后续形成的位线41等结构，不论在哪种实现方式中，这些结构的组成材料都是相同的，只是由于第二电极36的形貌不同，导致其形成方式有所不同，因此，后续将不再赘述。

对于第二电极36，在第二种实现方式中，参见图28，其示出了本公开实施例提供的另一种半导体结构的示意图。在这种实现方式中，相变层35完全覆盖一对第一电极34和一对第一电极34之间的第一隔离层23；且相变层35的顶面平齐，第二电极36的顶面平齐，然后按照与前述相同的方式形成其它结构。结合参考图29，其为这种实现方式所得的半导体结构的立体结构示意图，其中省略了部分细节信息，仅示出了半导体结构的整体框架。在图29中，可以明确观察到该半导体结构的三维结构。

可以看出，在图29对应的半导体结构中，相变层35和第二电极36均为平面型结构，而图27中的相变层35和第二电极36则均为凹槽型结构，共同之处在于：两者均是一个第二电极36连接下方的两个第一电极34。可以理解，在本实施例中，形成有多组第一电极34和多个第二电极36。

对于第二电极36，在第三种实现方式中，参见图30，其示出了本公开实施例提供的又一种半导体结构的示意图。与前面两种实现方式不同，这里，一个第二电极36与一个第一电极34通过相变层35连接，其中，相变层35覆盖一个第一电极34及其周边一圈第一隔离层23。结合参考图31，其为这种方式所得半导体结构的立体结构示意图，其中省略了部分细节信息，仅示出了半导体结构的整体框架。在图31中，可以明确观察到该半导体结构的三维结构。可以看出，这种实现方式中。一个第二电极36与一个第一电极34连接。

这样，本实施例提供了三种第二电极36的形貌：块状、圆柱形和密闭结构，且不限于这三种实现方式，从而能够结合实际工艺以及器件需求进行灵活调整。

本实施例所涉及的沉积方式可以包括CVD、PVD、ALD等沉积方式；所涉及的刻蚀方式可以包括干法刻蚀、湿法刻蚀、光刻等等，具体可以结合工艺条件和材料特性进行选择，同时，在制备过程中，还可以结合实际采用CMP等工艺方式这里不作具体限定。

图32为本公开实施例制备得到的半导体结构的等效电路示意图。其中示出了两条位线：BL0和BL1；三条字线：WL0、WL1和WL2；每个存储单元包括晶体管T和相变存储单元（用PCM表示），其中，一个字线连接多个晶体管T的栅极，一个位线连接多个相变存储单元PCM。由于本公开实施例制备的是具有凹槽栅的晶体管，且加热器的尺寸小，从而有效提升了存储密度，并提高加热效率。

图33为本公开实施例提供的一种电压-电流关系曲线图，其中，IBL表示位线上的电流，VBL表示位线上的电压，“读”对应进行数据读取的节点，其分别展示了在置位脉冲的作用下进行置位以及在复位脉冲的作用下进行复位的曲线，其中，置位脉冲的持续时间为t，大于复位脉冲的持续时间。

在写操作中，PCM存储单元的电阻通过置位脉冲和复位脉冲改变，在读操作中，凹槽栅晶体管打开以读取存储单元的电流，电流方向如图32中存储单元中的箭头所示。

结合图26/图28/图30所示，其中，用点划线框出了一个相变存储单元，箭头所指为相变层35中的一“蘑菇”状区域，该“蘑菇”大致示出了发生相变的区域，在复位时，该“蘑菇”状区域处于非晶态（无定型态），在置位时，该“蘑菇”状区域处于晶态。

简而言之，本实施例涉及一种基于凹槽栅晶体管的相变存储器的制备方法，具体涉及凹槽栅晶体管的制造；相变存储器的制造；受限结构的相变存储器；圆柱相变存储器；low k材料（如SiCN）的应用；二氧化锆的应用；同时还将SiC应用于凹槽栅晶体管的源极和漏极。其中，通过聚缝工艺制作一个尺寸非常小的加热器。

由1个凹槽栅晶体管和1个PCM组成的存储单元比结合PCM的传统NMOS具有更高的密度；low k材料如SiCN材料（SiCN的介电常数k为2.5，的介电常数可达7.8）可有效改善RC延迟。另外，采用堆叠、圆柱形或密闭形状的GST结合20nm以下的很小的加热器可以获得更好的加热效率；较小的加热器结合了良好的/>和高/低温氮化物的热隔离性能，增强了PCM性能；SiC用于NMOS器件的源极/漏极，以提高NMOS器件的/>。

本公开的另一实施例中，还提供了一种半导体结构，该半导体结构是根据前述实施例的方法制备得到的。以图26为例，该半导体结构包括：

衬底；

沿第二方向延伸的字线17，字线17部分位于衬底内；

形成在字线17表面的第一介质层18；

形成在字线17两侧的源极接触结构19和漏极接触结构20；

形成在漏极接触结构20上方的第一电极34；

形成在第一电极34上方的相变层35，以及形成在相变层35上的第二电极36；

形成在第二电极36上方的位线接触结构40；

形成在位线接触结构40上方且沿第一方向延伸的位线41；

形成在位线41上方的第二介质层42。

在一些实施例中，衬底包括：

初始衬底11、衬垫结构14和隔离结构13；衬垫结构14和隔离结构13形成在初始衬底11内；初始衬底11被隔离结构13划分为沿第一方向和所示第二方向阵列排布的多个有源区，衬垫结构14形成在初始衬底11的顶面平面以及隔离结构13的底部和侧壁，且衬垫结构14包裹隔离结构13；

其中，沿远离衬垫结构14的顶面的方向，有源区依次包括：第一注入区1011、第二注入区1012和第三注入区1013。

在一些实施例中，第一注入区1011的注入类型为碳注入，从而能够在晶体管的源极和漏极形成SiC。

在一些实施例中，半导体结构还包括：形成在有源区内的栅氧层16；其中，位于衬底内的部分字线17与栅氧层16接触。

在一些实施例中，半导体结构还包括：电极隔离结构21；其中：

源极接触结构19和漏极接触结构20均与第二注入区1012连接，一个源极接触结构19和一个漏极接触结构20组成一组接触结构，沿第一方向相邻的两组接触结构呈对称分布；

电极隔离结构21将源极接触结构19和漏极接触结构20隔离开，源极接触结构19、漏极接触结构20和电极隔离结构21的顶面平齐。

在一些实施例中，该半导体结构还包括：

第一隔离层23和源极线结构22；其中，半导体结构包括多个源极线结构22，源极线结构22沿第二方向延伸，且沿第二方向，一个源极线结构22与若干个源极接触结构19连接；第一隔离层23将多个源极线结构22隔离开，第一隔离层23的顶面与源极线结构22的顶面平齐。

在一些实施例中，第一隔离层23内形成有相变凹孔，该半导体结构还包括第一隔热层27，其中：

第一隔热层27和第一电极34均形成在相变凹孔内，且第一隔热层27形成在相变凹孔的侧壁部分，第一电极34形成在相变凹孔的中心部分；

其中，第一电极34呈圆柱状。

对于第二电极36，在一些实施例中，在相邻的源极线结构22之间的区域内包括一对第一电极34，且第一电极34的顶面高于第一隔离层23的顶面；其中：

相变层35完全覆盖一对第一电极34和一对第一电极34之间的第一隔离层23；相变层35具有沿第二方向延伸的第一沟槽；

第二电极36形成在第一沟槽内和相变层35上方，第二电极36具有沿第二方向延伸的第二沟槽。

对于第二电极36，在另一些实施例中，如图28所示，在相邻的源极线结构22之间的区域内包括一对第一电极34，其中：

相变层35完全覆盖一对第一电极34和一对第一电极34之间的第一隔离层23；

相变层35的顶面平齐，第二电极36的顶面平齐。

对于第二电极36，在又一些实施例中，如图30所示，在相邻的源极线结构22之间的区域内包括一对第一电极34，其中：

在一对第一电极34上方包括一对第二电极36，且第一电极34和第二电极36通过相变层35一一对应连接。

在一些实施例中，该半导体结构还包括：

形成在第二电极36的表面、第一隔离层23的表面和源极线结构22的表面的第二隔热层37；

形成在第二隔热层37的表面的第二氧化层38；

其中，位线接触结构40形成在第二氧化层38和第二隔热层37内，位线接触结构40的顶面和第二氧化层38的顶面平齐。

在一些实施例中，第一介质层18和第二介质层42的材料包括介电常数在2.5~3范围内的低介电常数材料；

第一隔热层27的材料包括二氧化锆；

第二隔热层37的材料包括在预设温度范围内制备得到的氮化钛。

需要说明的是，该半导体结构可以根据前述实施例提供的方法制备，对于本实施例未披露的细节，可参照前述方法实施例的描述而理解，这里不再赘述。

本公开实施例提供了一种半导体结构，具体涉及结合凹槽栅晶体管的相变存储器；采用low k材料（如SiCN）覆盖字线和位线；在源极/漏极添加碳形成SiC。在该半导体结构中，凹槽栅晶体管取代传统晶体管可有效提高相变存储器的密度；在源极/漏极中加入碳形成SiC可以有效提高NMOS的；将low k材料（k值在3左右）如SiCN应用于字线和位线，能够减小RC延迟；其制备过程结合“钥匙孔”工艺，从而加热器尺寸更小，且TiN加热器采用包围，加热效率更高，低热导率的/>可以提高PCM的性能；低温、高温氮化物相结合的GST具有较好的相变性能；另外，本实施例还提供了三种形状的第二电极，GST和PCM上电极采用块状、圆柱形和密闭结构，从而存储单元的形貌还具备灵活性。

本公开的又一实施例中，参见图34，其示出了本公开实施例提供的一种存储器的组成结构示意图。其中，该存储器400可以为相变存储器，如图34所示，该存储器400包括前述实施例提供的半导体结构，从而该存储器400的存储密度高，加热效率高，而且RC延迟等缺陷得以改善。

以上所述，仅为本公开的较佳实施例，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，所述方法包括：

提供衬底；

形成沿第二方向延伸的字线，并于所述字线的表面形成第一介质层，其中，所述字线部分位于所述衬底内；

于所述字线的两侧分别形成源极接触结构和漏极接触结构；

于所述漏极接触结构上方形成第一电极；

于所述第一电极上方形成相变层，并于所述相变层上方形成第二电极；

于所述第二电极上方形成位线接触结构；

于所述位线接触结构上方形成沿第一方向延伸的位线；

于所述位线上方形成第二介质层。

2.根据权利要求1所述的方法，其特征在于，在形成所述字线之前，所述方法还包括：

于所述衬底内形成栅氧层；其中，位于所述衬底内的部分所述字线与所述栅氧层接触；

对应地，于所述字线的表面形成第一介质层，包括：

于所述字线的表面和所述衬底的表面形成所述第一介质层。

3.根据权利要求2所述的方法，其特征在于，在形成所述源极接触结构之后，所述方法还包括：

于所述源极接触结构的顶面平面上方形成第一隔离层和源极线结构；其中，所述半导体结构包括多个所述源极线结构，所述源极线结构沿所述第二方向延伸，且沿所述第二方向，一个所述源极线结构与若干个所述源极接触结构连接；所述第一隔离层将多个所述源极线结构隔离开，所述第一隔离层的顶面与所述源极线结构的顶面平齐；

对应地，于所述漏极接触结构上方形成第一电极，包括：

于所述第一隔离层内形成与所述漏极接触结构连接的所述第一电极。

4.根据权利要求3所述的方法，其特征在于，于所述第一隔离层内形成与所述漏极接触结构连接的所述第一电极，包括：

于所述源极线结构和所述第一隔离层上方形成第一氧化层和第二隔离层；

于所述第二隔离层、所述第一氧化层和所述第一隔离层内形成第一凹孔，所述第一凹孔暴露所述漏极接触结构；

于位于所述第一隔离层内的所述第一凹孔内形成第一隔热层，在所述第二隔离层和所述第一氧化层内形成第二凹孔；

去除被所述第二凹孔暴露的部分所述第一氧化层，将所述第二凹孔扩大为第三凹孔；

通过阶梯覆盖工艺在所述第三凹孔内和所述第二隔离层上方形成牺牲层，其中，位于所述第三凹孔内的所述牺牲层具有空腔；

去除位于所述第二隔离层上方的所述牺牲层和位于所述空腔周围的部分所述牺牲层，将所述空腔扩大为第四凹孔，所述第四凹孔的底部暴露部分所述第一隔热层；

去除被所述第四凹孔暴露的所述第一隔热层，在所述第一隔热层内形成相变凹孔；

去除所述牺牲层、所述第二隔离层和所述第一氧化层；

于所述相变凹孔内形成所述第一电极。

5.根据权利要求4所述的方法，其特征在于，在相邻的所述源极线结构之间的区域包括至少一对第一电极，于所述相变凹孔内形成所述第一电极之后，所述方法还包括：

去除部分所述第一隔离层，以使所述第一电极的顶面高于所述第一隔离层的顶面；

其中，所述相变层完全覆盖所述一对第一电极和所述一对第一电极之间的第一隔离层；所述相变层具有沿第二方向延伸的第一沟槽；

所述第二电极形成在所述第一沟槽内和所述相变层上方，所述第二电极具有沿第二方向延伸的第二沟槽；

在形成所述第二电极之后，所述方法还包括：

于所述第二电极的表面形成第二隔热层。

6.根据权利要求5所述的方法，其特征在于，所述第一介质层和所述第二介质层的材料包括介电常数在2.5~3范围内的低介电常数材料；

所述第一隔热层的材料包括二氧化锆；

所述第二隔热层的材料包括在预设温度范围内制备得到的氮化物。

7.一种半导体结构，其特征在于，包括：

衬底；

沿第二方向延伸的字线，所述字线部分位于所述衬底内；

形成在所述字线表面的第一介质层；

形成在所述字线两侧的源极接触结构和漏极接触结构；

形成在所述漏极接触结构上方的第一电极；

形成在所述第一电极上方的相变层，以及形成在所述相变层上方的第二电极；

形成在所述第二电极上方的位线接触结构；

形成在所述位线接触结构上方且沿第一方向延伸的位线；

形成在所述位线上方的第二介质层。

8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：

第一隔离层和源极线结构；其中，所述半导体结构包括多个源极线结构，所述源极线结构沿所述第二方向延伸，且沿所述第二方向，一个所述源极线结构与若干个所述源极接触结构连接；所述第一隔离层将多个所述源极线结构隔离开，所述第一隔离层的顶面与所述源极线结构的顶面平齐；

所述第一隔离层内形成有相变凹孔，所述半导体结构还包括第一隔热层，其中：

所述第一隔热层和所述第一电极均形成在所述相变凹孔内，且所述第一隔热层形成在所述相变凹孔的侧壁部分，所述第一电极形成在所述相变凹孔的中心部分；

其中，所述第一电极呈圆柱状。

9.根据权利要求8所述的半导体结构，其特征在于，在相邻的所述源极线之间的区域内包括一对第一电极，且所述第一电极的顶面高于所述第一隔离层的顶面；其中：

所述相变层完全覆盖一对所述第一电极和一对所述第一电极之间的第一隔离层；所述相变层具有沿第二方向延伸的第一沟槽；

所述第二电极形成在所述第一沟槽内和所述相变层上方，所述第二电极具有沿所述第二方向延伸的第二沟槽；

所述半导体结构还包括：形成在所述第二电极表面的第二隔热层。

10.根据权利要求9所述的半导体结构，其特征在于，所述第一介质层和所述第二介质层的材料包括介电常数在2.5~3范围内的低介电常数材料；

所述第一隔热层的材料包括二氧化锆；

所述第二隔热层的材料包括在预设温度范围内制备得到的氮化钛。