WO2022068310A1 - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

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WO2022068310A1
WO2022068310A1 PCT/CN2021/105532 CN2021105532W WO2022068310A1 WO 2022068310 A1 WO2022068310 A1 WO 2022068310A1 CN 2021105532 W CN2021105532 W CN 2021105532W WO 2022068310 A1 WO2022068310 A1 WO 2022068310A1
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layer
semiconductor
substrate
bit line
forming
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PCT/CN2021/105532
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English (en)
French (fr)
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张魁
朱煜寒
刘杰
应战
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a method for fabricating the semiconductor structure.
  • Dynamic random access memory is a semiconductor memory that includes an array area composed of multiple memory cells and a peripheral area composed of control circuits. Each storage unit includes a transistor electrically connected to a capacitor, and the transistor controls the storage or release of charges in the capacitor to achieve the purpose of storing data. Control circuits can be positioned to each memory cell to control access to its data through word lines (WL) and bit lines (BL) that span the array region and are electrically connected to each memory cell.
  • WL word lines
  • BL bit lines
  • the buried word line structure is mainly used, and the cell configuration size thereof is large and the control ability is limited.
  • the present disclosure provides a semiconductor structure and a method for fabricating the semiconductor structure to improve the performance of the semiconductor structure.
  • a semiconductor structure comprising:
  • the semiconductor base includes a substrate and an isolation structure, the isolation structure is located above the substrate, the isolation structure is used to isolate a plurality of active regions, and a part of the active region is formed by the substrate;
  • bit line the bit line is located in the substrate, and the bit line is connected with the active region;
  • the word line intersects with the active region, and the word line surrounds the active region;
  • the substrate is an SOI substrate.
  • the substrate includes:
  • the oxidized insulating layer is located on the first semiconductor layer, and the bit line is located in the oxidized insulating layer;
  • the second semiconductor layer is located on the oxide insulating layer, and the isolation structure is located on the oxide insulating layer and covers the second semiconductor layer;
  • the active region includes the second semiconductor layer.
  • the active region includes:
  • drain region is connected to the bit line, and at least part of the drain region is formed by an epitaxial growth process
  • the source channel is located above the drain region
  • the source region is located above the source region channel
  • the drain region includes the second semiconductor layer.
  • the drain region includes:
  • the second segment body, the second segment body is located above the first segment body
  • the thickness of the first segment body in the first direction is greater than the thickness of the second segment body in the first direction, and the first direction is parallel to the substrate.
  • the semiconductor structure further includes:
  • the gate oxide layer covers the top end of the first segment body, the sidewall and the top end of the second segment body, the sidewall of the source region channel, and the bottom end and sidewall of the source region;
  • the word line intersects with the source channel, and a gate oxide layer is arranged between the word line and the source channel.
  • the isolation structure includes:
  • the first insulating medium layer is located on the substrate and covers the sidewall of the first segment body;
  • the second insulating medium layer, the second insulating medium layer is located on the first insulating medium layer, and the second segment body, the source region channel, the source region and the word line are all located in the second insulating medium layer.
  • the thickness of the first segment in the first direction is greater than the thickness of the bit line in the first direction by 3 nm-10 nm; and/or the thickness of the second segment in the first direction
  • the thickness of the source region in the first direction is greater than the thickness of the source region channel in the first direction, and the thickness of the source region channel in the first direction is larger than that of the source region channel.
  • the second segment body, the source region channel and the source region form a dumbbell-shaped structure.
  • the bottom end of the bit line is in contact with the oxide insulating layer.
  • the top of the bit line is not higher than the lower surface of the second semiconductor layer.
  • vertical memory transistors are formed in overlapping regions where bit lines and word lines space intersect, the vertical memory transistors are located on the bit lines and are connected to the bit lines, and one overlapping region corresponds to one vertical memory transistor.
  • the cell configuration size of vertical memory transistors on the semiconductor substrate is greater than or equal to 4 times the square of the minimum feature size.
  • bit line includes:
  • bit line isolation layer the bit line isolation layer is located in the substrate
  • the barrier layer covers the inner surface of the bit line isolation layer
  • the conductive layer is arranged in the barrier layer, and the barrier layer covers the upper surface of the conductive layer;
  • the blocking layer is connected with the active region.
  • a method for fabricating a semiconductor structure comprising:
  • the substrate is an SOI substrate
  • a word line is formed over the bit line, the word line intersects the active region, and the word line surrounds the active region.
  • forming a substrate includes:
  • a second semiconductor layer is formed on the oxide insulating layer.
  • forming a bit line includes:
  • the top of the bit line is not higher than the lower surface of the second semiconductor layer.
  • forming an active region includes:
  • the second semiconductor layer and the third semiconductor layer are partially etched, and the remaining second semiconductor layer and the third semiconductor layer are used as the first segment body.
  • forming an active region further includes:
  • first insulating dielectric layer on the oxide insulating layer, and making the first insulating dielectric layer cover the sidewall of the first segment body;
  • a third oxide layer is formed on the hole wall of the opening, and the first oxide layer, the second oxide layer and the third oxide layer are used as gate oxide layers;
  • a fourth semiconductor layer is formed in the opening, the fourth semiconductor layer in the first mask layer is used as a second segment body, the first segment body and the second segment body are used as a drain region, and the fourth semiconductor layer in the second mask layer is used as a drain region.
  • the semiconductor layer serves as the source region, the remaining fourth semiconductor layer serves as the source region channel, and the drain region, the source region channel and the source region serve as the active region.
  • forming word lines includes:
  • the second mask layer, the second oxide layer, the conductive material layer, the first oxide layer and the first mask layer outside the area where the word lines are located are etched to expose the first insulating dielectric layer and the first segment, and the remaining conductive layers are Material layers as word lines;
  • a second insulating dielectric layer is formed on the first insulating dielectric layer and the first segment body, so that the second segment body, the source region channel, the source region and the word line are all located in the second insulating dielectric layer, and the first insulating dielectric layer and the second insulating dielectric layer as an isolation structure.
  • the fourth semiconductor layer is single crystal silicon, and after the single crystal silicon is generated based on the first segment body through an epitaxial process, the single crystal silicon is in-situ doped or ion implanted to form the second segment body , source channel and source region.
  • the third semiconductor layer is single crystal silicon, and after the single crystal silicon is generated based on the second semiconductor layer through an epitaxial process, in-situ doping or ion implantation is performed on the single crystal silicon to form the first segment body .
  • FIG. 1 is a schematic flowchart of a method for fabricating a semiconductor structure according to an exemplary embodiment
  • FIG. 2 is a schematic structural diagram of forming a substrate and a mask layer by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 3 is a top view of a structure of forming an opening according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 4 is the sectional structure schematic diagram at A-A place in Fig. 3;
  • FIG. 5 is a top view of a structure of forming a bit line according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 6 is the sectional structure schematic diagram at B-B place in Fig. 5;
  • FIG. 7 is a top view of a structure of forming a third semiconductor layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 8 is the cross-sectional structure schematic diagram at C-C place in Fig. 7;
  • FIG. 9 is a top view of a structure of forming a drain region according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 10 is the sectional structure schematic diagram at D-D place in Fig. 9;
  • FIG. 11 is a top view of a structure of forming a first insulating dielectric layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 12 is the cross-sectional structure schematic diagram at E-E in Fig. 11;
  • FIG. 13 is a top view of the structure of forming a first mask layer, a first oxide layer, a conductive material layer, a second oxide layer and a second mask layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Figure 14 is a schematic cross-sectional structure diagram at F-F in Figure 13;
  • 15 is a top view of a structure of forming an opening according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 16 is the cross-sectional structure schematic diagram at G-G in Fig. 15;
  • 17 is a top view of a structure of an active region formed by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Figure 18 is a schematic cross-sectional structure diagram at H-H in Figure 17;
  • 19 is a top view of a structure of a photoresist layer formed by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • Fig. 20 is the cross-sectional structure schematic diagram at I-I place in Fig. 19;
  • FIG. 21 is a top view of a structure of forming a third insulating dielectric layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 22 is a schematic diagram of the cross-sectional structure at J-J in FIG. 21 .
  • An embodiment of the present disclosure provides a method for fabricating a semiconductor structure. Please refer to FIG. 1.
  • the method for fabricating a semiconductor structure includes:
  • a substrate 12 is formed, and the substrate 12 is an SOI substrate;
  • a word line 30 is formed above the bit line 20 , the word line 30 intersects with the active region 11 , and the word line 30 surrounds the active region 11 .
  • a buried bit line 20 is formed in the substrate 12 , and an active region 11 and a word line 30 are formed above the bit line 20 , wherein the bit line 20 and the active region are formed 11 is connected, the word line 30 intersects with the active region 11, the bit line contact hole connecting the bit line 20 and the active region 11 is omitted, and the cell configuration size on the substrate 12 is small, that is, the size of the semiconductor structure can be Further reduction, and the control capability of the buried bit line 20 is stronger, thereby improving the performance of the semiconductor structure.
  • the substrate 12 includes at least a layer of semiconductor material above the substrate 12 .
  • a vertical memory transistor is formed in the overlapping area where the bit line 20 and the word line 30 spatially intersect, the vertical memory transistor is located on the bit line 20 and connected to the bit line 20, and one overlapping area corresponds to one vertical memory transistor.
  • the width dimension of a memory transistor in the direction perpendicular to the word line is 3F
  • the width dimension in the direction perpendicular to the bit line is 2F
  • the area of a memory transistor that needs to be configured on the substrate is 6F2.
  • (3F*2F, that is, 3 ⁇ 2 embedded word line structure) where F is the minimum feature size, that is, based on the resolution of the current lithography equipment, the minimum limit line width size and minimum limit line spacing size that can be obtained .
  • the minimum limit line width size and the minimum limit line spacing size are equal. That is, based on the resolution of the existing lithography equipment, the unit size of the prepared memory transistor can only reach 6F2, and cannot be further reduced.
  • Cell configuration size refers to the cell configuration size that needs to be configured on the substrate for a memory cell, which specifically includes: the size that a memory cell actually needs to occupy on the substrate, and the size of the memory cell that needs to be configured on the substrate.
  • the word line and the bit line intersect spatially and have overlapping regions, wherein one overlapping region corresponds to one vertical memory transistor.
  • the fabricated semiconductor structure in this embodiment can form the bit line 20 and the word line 30 with the minimum feature size F according to the relevant fabrication process, and make the formed adjacent bit line 20 and the adjacent word line 30 between the formed
  • the line spacing is also greater than or equal to the minimum feature size F, then the width dimension of a vertical memory transistor in the direction perpendicular to the bit line is 2F, and the width dimension in the direction perpendicular to the word line is also 2F, so the vertical memory transistor can be used accordingly.
  • the cell configuration size of the type memory transistor reaches 4F2 (2F*2F, that is, a 2 ⁇ 2 buried bit line structure). That is, the cell arrangement size of the vertical memory transistor is equal to or greater than four times the square of the minimum feature size. Compared with the 3 ⁇ 2 buried word line structure, the cell configuration size is smaller, that is, the packing density is higher.
  • the method for fabricating the semiconductor structure further includes: forming an isolation structure 13 , the isolation structure 13 covering the substrate 12 , and the word lines 30 and the active region 11 are both located in the isolation structure 13 .
  • forming the substrate 12 includes: providing a first semiconductor layer 121 ; forming an oxide insulating layer 122 on the first semiconductor layer 121 ; forming a second semiconductor layer 123 on the oxide insulating layer 122 .
  • the first semiconductor layer 121 may be formed of a silicon-containing material.
  • the first semiconductor layer 121 may be formed of any suitable material, for example, including at least one of silicon, single crystal silicon, polycrystalline silicon, amorphous silicon, silicon germanium, single crystal silicon germanium, polycrystalline silicon germanium, and carbon-doped silicon.
  • the oxide insulating layer 122 may include materials such as silicon dioxide (SiO2), silicon oxycarbide (SiOC).
  • the second semiconductor layer 123 may be formed of a silicon-containing material.
  • the second semiconductor layer 123 may be formed of any suitable material, for example, including at least one of silicon, single crystal silicon, polycrystalline silicon, amorphous silicon, silicon germanium, single crystal silicon germanium, polycrystalline silicon germanium, and carbon-doped silicon.
  • the first semiconductor layer 121 , the oxide insulating layer 122 and the second semiconductor layer 123 form a silicon-on-insulator (SOI), and the bit line 20 is disposed in the silicon-on-insulator.
  • SOI silicon-on-insulator
  • the thickness of the oxide insulating layer 122 is greater than 100 nm, and the thickness of the second semiconductor layer 123 is 18 nm-22 nm.
  • forming the bit line 20 includes: forming an opening 40 on the substrate 12, and the bottom surface of the opening 40 is located in the oxide insulating layer 122; forming the bit line 20 in the opening 40; wherein the top of the bit line 20 is not The bit line 20 is buried in the oxide insulating layer 122 higher than the lower surface of the second semiconductor layer 123 .
  • a mask layer is covered on the silicon insulating substrate formed by the first semiconductor layer 121, the oxide insulating layer 122 and the second semiconductor layer 123, and a mask pattern is formed on the mask layer,
  • the mask pattern corresponds to the area where the bit line 20 is located (the three-dimensional space is embodied here, that is, based on the plane where the bit line 20 is located, and the upper and lower corresponding spaces are the area where the bit line 20 is located), and the opening is formed by etching the area where the mask pattern is located 40, refer to FIG. 3 and FIG. 4 for details, and finally form the bit line 20 in the opening 40, refer to FIG. 5 and FIG. 6 for details.
  • the mask layer includes an oxide layer 45 , a nitride layer 46 and a photoresist 47 .
  • an oxide layer 45 is formed on the second semiconductor layer 123
  • a nitride layer 46 is formed on the oxide layer 45 .
  • a photoresist 47 is formed on the nitride layer 46
  • an opening 40 is formed by photolithography, the opening 40 does not penetrate the oxide insulating layer 122, and the opening 40 in the oxide insulating layer 122 has a depth of 40nm-70nm and a width of 30nm-70nm .
  • the oxide insulating layer 122, the oxide layer 45, the nitride layer 46 and the photoresist 47 can be obtained by adopting a physical vapor deposition (Physical Vapor Deposition, PVD) process, a chemical vapor deposition (Chemical Vapor Deposition, CVD) process or Atomic layer deposition (Atomic Layer Deposition, ALD) process and so on.
  • PVD Physical Vapor Deposition
  • CVD chemical vapor deposition
  • ALD Atomic layer deposition
  • the bit line 20 includes: a bit line isolation layer 21, the bit line isolation layer 21 is located in the oxide insulating layer 122; a barrier layer 22, the barrier layer 22 covers the inner surface of the bit line isolation layer 21; a conductive layer 23, The conductive layer 23 is disposed in the barrier layer 22 , and the barrier layer 22 covers the upper surface of the conductive layer 23 ; wherein, the barrier layer 22 is connected to the active region 11 .
  • the bit line isolation layer 21 is formed in the opening 40 , the bit line isolation layer 21 covers the inner surface of the opening 40 , the barrier layer 22 is formed in the opening 40 , and the barrier layer 22 covers the inner surface of the bit line isolation layer 21 .
  • the conductive layer 23 is filled in the opening 40, and finally the upper surface of the conductive layer 23 is covered with the barrier layer 22, wherein the barrier layer 22 can only cover the upper surface of the conductive layer 23, that is, the upper surface of the bit line isolation layer 21 is exposed, Of course, the barrier layer 22 may completely cover the upper surfaces of the conductive layer 23 and the bit line isolation layer 21 .
  • the bit line isolation layer 21 may include materials such as silicon nitride (SiN), silicon carbide nitride (SiCN).
  • the barrier layer 22 may include at least one of tungsten silicide (WSi), titanium nitride (TIN), and titanium (TI), and the conductive layer 23 may include tungsten (W).
  • bit line isolation layer 21, the barrier layer 22 and the conductive layer 23 can be achieved by adopting a physical vapor deposition process, a chemical vapor deposition process, an atomic layer deposition process, a remote plasma nitridization (RPN), Forming such as thermal oxidation process is not limited here.
  • RPN remote plasma nitridization
  • forming the active region 11 includes: forming a drain region 111 on the bit line 20; forming a source channel 112 on the drain region 111; forming a source region 113 on the source channel 112, namely The drain region 111 , the source region channel 112 and the source region 113 are sequentially arranged along the vertical direction to form a three-dimensional active region 11 .
  • forming the active region 11 includes: forming a third semiconductor layer 41 on the second semiconductor layer 123, the third semiconductor layer 41 covering the upper surface of the bit line 20; partially etching the second semiconductor layer 123 and The third semiconductor layer 41 , the remaining second semiconductor layer 123 and the third semiconductor layer 41 serve as the first segment body 1111 .
  • the mask layer covering the second semiconductor layer 123 is removed, and the third semiconductor layer 41 is formed on the second semiconductor layer 123. As shown in FIG. 7 and FIG. 8 , the third semiconductor layer 41 is formed.
  • the layer 41 covers the bit line 20, and the second semiconductor layer 123 and the third semiconductor layer 41 may be of the same material.
  • the third semiconductor layer 41 is covered with a mask layer, and a mask pattern is formed on the mask layer.
  • the mask pattern corresponds to the region where the first segment body 1111 is located, and the second semiconductor layer 123 and the third semiconductor layer 123 outside the mask pattern are etched.
  • the semiconductor layer 41 , the remaining second semiconductor layer 123 and the third semiconductor layer 41 serve as a plurality of spaced first segments 1111 , as shown in FIGS. 9 and 10 .
  • the width of the first segment body 1111 is greater than the width of the bit line 20 , and further, the width of the first segment body 1111 is greater than the width of the bit line 20 by 3 nm-10 nm.
  • forming the active region 11 further includes: forming a first insulating dielectric layer 131 on the oxide insulating layer 122, and making the first insulating dielectric layer 131 cover the sidewall of the first segment body 1111; A first mask layer 53 is formed on the insulating dielectric layer 131 and the first segment body 1111; a first oxide layer 48 is formed on the first mask layer 53; a conductive material layer 44 is formed on the first oxide layer 48; The second oxide layer 49 is formed on the layer 44; the second mask layer 54 is formed on the second oxide layer 49; the second mask layer 54, the second oxide layer 49 and the conductive material in the region where the first segment body 1111 is partially etched layer 44 , the first oxide layer 48 and the first mask layer 53 to leak out the first segment body 1111 and form the opening 50 ; the third oxide layer 52 is formed on the hole wall of the opening 50 , the first oxide layer 48 , The second oxide layer 49 and the third oxide layer 52 serve as the gate oxide layer 132; the fourth semiconductor layer 42 is formed in
  • the first segment body 1111 and the second segment body 1112 serve as the drain region 111
  • the fourth semiconductor layer 42 in the second mask layer 54 serves as the source region 113
  • the remaining fourth semiconductor layers 42 serve as the source region channel 112
  • the drain The region 111 , the source region channel 112 and the source region 113 serve as the active region 11 .
  • a first insulating dielectric layer 131 is formed on the oxidized insulating layer 122 , and the first insulating dielectric layer 131 covers the first segment body 1111 side walls, as shown in Figures 11 and 12.
  • the first mask layer 53 On the basis of FIG. 11 and FIG. 12 , the first mask layer 53 , the first oxide layer 48 , the conductive material layer 44 , the second oxide layer 49 and the The second mask layer 54 is specifically shown in FIGS. 13 and 14 , wherein the first mask layer 53 may be silicon nitride nitride (SiCN), silicon oxycarbide (SiOC), or the like.
  • SiCN silicon nitride nitride
  • SiOC silicon oxycarbide
  • openings 50 are etched with different etching selection ratios, and the openings 50 are dumbbell-shaped, as shown in FIGS. 15 and 16 .
  • the third oxide layer 52 is formed on the hole wall of the opening 50, and the fourth semiconductor layer 42 is formed, that is, the fourth semiconductor layer 42 in the first mask layer 53 serves as the second segment body 1112, the first segment body 1111 and the The second segment 1112 forms the drain region 111 , the fourth semiconductor layer 42 in the second mask layer 54 serves as the source region 113 , and the remaining fourth semiconductor layers 42 serve as the source channel 112 , as shown in FIGS. 17 and 18 shown.
  • forming the word line 30 includes: etching the second mask layer 54 , the second oxide layer 49 , the conductive material layer 44 , the first oxide layer 48 and the first mask outside the region where the word line 30 is located layer 53 to expose the first insulating dielectric layer 131 and the first segment body 1111, and the remaining conductive material layer 44 is used as the word line 30; a second insulating dielectric layer 133 is formed on the first insulating dielectric layer 131 and the first segment body 1111 , so that the second segment body 1112 , the source channel 112 , the source region 113 and the word line 30 are all located in the second insulating dielectric layer 133 , and the first insulating dielectric layer 131 and the second insulating dielectric layer 133 serve as the isolation structure 13 .
  • a photoresist layer 55 is provided in the region where the word line 30 is located, and the part outside the photoresist layer 55 is etched, thereby forming the word line 30 as shown in FIGS. 19 and 20 .
  • a second insulating dielectric layer 133 is formed. The second insulating dielectric layer 133 needs to ensure that the source region 113 can be connected to a storage element (eg, a storage capacitor, etc.), as shown in FIG. 21 and FIG. 22 .
  • the conductive material layer 44 may include tungsten (W), and the first insulating dielectric layer 131 , the gate oxide layer 132 and the second insulating dielectric layer 133 may all be insulating materials, such as silicon dioxide (SiO 2 ), Silicon oxycarbide (SiOC), silicon nitride (SiN), silicon nitride nitride (SiCN), etc., are not limited here.
  • the first oxide layer 48 , the second oxide layer 49 and the third oxide layer 52 constituting the gate oxide layer 132 may all be silicon dioxide (SiO 2 ).
  • the second insulating dielectric layer 133 can be formed by using physical vapor deposition process, chemical vapor deposition process, atomic layer deposition process, plasma nitriding, thermal oxidation process, in-situ steam generation (ISSG) process, spin coating dielectric
  • SOG in-situ steam generation
  • both the second semiconductor layer 123 and the third semiconductor layer 41 may be single crystal silicon, and the third semiconductor layer 41 is formed on the second semiconductor layer 123 through an epitaxial growth (Epi) process, that is, the second semiconductor layer 41 is formed.
  • Eti epitaxial growth
  • the semiconductor layer 123 and the third semiconductor layer 41 are formed with single crystal silicon, in-situ doping or ion implantation is performed on the single crystal silicon to form the first segment body 1111 .
  • the second semiconductor layer 123 may be formed through an epitaxy process.
  • the fourth semiconductor layer 42 is single crystal silicon. After the single crystal silicon is generated based on the first segment body 1111 through an epitaxial process, the single crystal silicon is in-situ doped or ion implanted to form the second segment body 1112 , source channel 112 and source region 113 .
  • the epitaxy process may be a selective epitaxy process (Selective Epi).
  • the drain region 111 , the source region channel 112 and the source region 113 respectively constitute the drain, channel region and source of the vertical memory transistor, and the drain region 111 , the source region channel 112 and the source region 113 Including first doping, second doping and third doping respectively, the first doping and the third doping are doping of the first conductivity type, and the second doping is the second conductivity type opposite to the first conductivity type doping.
  • the first conductivity type doping may be P-type and the second conductivity type doping may be N-type, or the first conductivity type doping may be N-type and the second conductivity type doping may be P-type.
  • the source region 113 is used for connection to storage elements (eg, storage capacitors, etc.).
  • polishing Chemical Mechanical Polishing
  • CMP Chemical Mechanical Polishing
  • the polishing process can cooperate with the formation of the semiconductor structure.
  • a polishing process can be used for grinding and leveling.
  • the first insulating The dielectric layer 131 and the second insulating dielectric layer 133 may also be ground and leveled in conjunction with a polishing process during the molding process, which is not limited here, and can be selected according to specific needs.
  • the semiconductor structure includes: a semiconductor base 10 , the semiconductor base 10 includes a substrate 12 and an isolation structure 13 , and the isolation structure 13 is located on the substrate 12 .
  • the isolation structure 13 is used for isolating a plurality of active regions 11 , and part of the active regions 11 is formed by the substrate 12 ; bit lines 20 , the bit lines 20 are located in the substrate 12 , and the bit lines 20 are connected to the active regions 11 . ;
  • the word line 30, the word line 30 intersects with the active region 11, and the word line 30 surrounds the active region 11; wherein, the substrate 12 is an SOI substrate.
  • the bit line 20 is located in the SOI substrate and is connected to the active region 11 , while the word line 30 and the active region 11 are located in the isolation structure 13 , and the word line 30 and the active region 11 are located in the isolation structure 13 . intersect, and the word line 30 surrounds the active region 11, so that the size of the cell configuration on the semiconductor body 10 can be made smaller, that is, the size of the semiconductor structure is further reduced, and the control capability of the buried bit line 20 is stronger. This improves the performance of the semiconductor structure.
  • the part of the active region 11 is formed by the substrate 12, that is, the substrate 12 includes a semiconductor material layer, so as to serve as the active region 11 in the process of forming the semiconductor structure.
  • the bit line 20 includes: a bit line isolation layer 21 located in the substrate 12 ; a barrier layer 22 covering the inner surface of the bit line isolation layer 21 ; Conductive layer 23, the conductive layer 23 is arranged in the barrier layer 22, the barrier layer 22 covers the upper surface of the conductive layer 23; wherein, the barrier layer 22 is connected to the active region 11.
  • bit lines 20 and word lines 30 there are multiple bit lines 20 and word lines 30, the bit lines 20 extend along a first predetermined direction, the word lines 30 extend along a second predetermined direction, the first predetermined direction and the second predetermined direction
  • the directions can be perpendicular.
  • portions of the active regions 11 are formed from an SOI substrate, or none of the active regions 11 include an SOI substrate.
  • the substrate 12 includes: a first semiconductor layer 121; an oxide insulating layer 122, the oxide insulating layer 122 is located on the first semiconductor layer 121, and the bit line 20 is located in the oxide insulating layer 122; a second semiconductor layer 123, The second semiconductor layer 123 is located on the oxide insulating layer 122 , and the isolation structure 13 is located on the oxide insulating layer 122 and covers the second semiconductor layer 123 ; wherein the active region 11 includes the second semiconductor layer 123 .
  • the first semiconductor layer 121 , the oxide insulating layer 122 and the second semiconductor layer 123 form a silicon-on-insulator (SOI), that is, the bit line 20 is arranged in the silicon-insulator, and the semiconductor During the fabrication of the structure, part of the second semiconductor layer 123 will be removed, and finally the remaining part will be used as the active region 11 .
  • SOI silicon-on-insulator
  • the bottom end of the bit line 20 is in contact with the oxide insulating layer 122 , that is, the bit line 20 is located in the oxide insulating layer 122 , so as to ensure reliable isolation of the bit line 20 .
  • the top of the bit line 20 is not higher than the lower surface of the second semiconductor layer 123, that is, the top of the bit line 20 may be flush with the upper surface of the oxide insulating layer 122, or the top of the bit line 20 may be located in the oxide below the upper surface of the insulating layer 122 .
  • the thickness of the oxide insulating layer 122 in the second direction is greater than 100 nm, and the second direction is perpendicular to the first semiconductor layer 121 .
  • the thickness of the bit line 20 in the second direction is 40 nm-70 nm.
  • the thickness of the bit line 20 in the first direction is 30 nm-70 nm, and the first direction is perpendicular to the second direction.
  • the second direction can be understood as a vertical direction
  • the first direction can be understood as a horizontal direction
  • the first direction is a horizontal direction parallel to the longitudinal section of the semiconductor structure.
  • the active region 11 includes a drain region 111
  • the drain region 111 includes: a first segment body 1111, a portion of which is formed by the substrate 12; a second segment body 1112, a second segment The body 1112 is located above the first segment body 1111 ; wherein the thickness of the first segment body 1111 in the first direction is greater than the thickness of the second segment body 1112 in the first direction, which is parallel to the substrate 12 .
  • the active region 11 includes: a drain region 111, the drain region 111 is connected to the bit line 20, and at least part of the drain region 111 is formed by an epitaxial growth process; a source region channel 112 , the source region channel 112 is located above the drain region 111 ; the source region 113 , the source region 113 is located above the source region channel 112 ; wherein the drain region 111 includes the second semiconductor layer 123 .
  • the active region 11 includes a drain region 111 , a source region channel 112 and a source region 113 , and the drain region 111 , the source region channel 112 and the source region 113 respectively constitute the drain and channel of the vertical memory transistor. region and source.
  • the drain region 111 , the source region channel 112 and the source region 113 are vertically arranged along the height direction.
  • the drain region 111 is located above the bit line 20 and is connected to the bit line 20 , that is, the bit connecting the bit line 20 is omitted.
  • Line contact holes, and the cell configuration size of the vertical memory transistor on the substrate 12 is small (for example, the cell configuration size can reach 4F2), so the size of the memory can be further reduced accordingly.
  • the drain region 111 includes: a first segment body 1111 , a part of which is formed by the second semiconductor layer 123 ; a second segment body 1112 , the second segment body 1112 It is located above the first segment body 1111 ; wherein, the thickness of the first segment body 1111 in the first direction is greater than the thickness of the second segment body 1112 in the first direction, and the first direction is parallel to the substrate 12 .
  • the cross-sectional area of the first segment body 1111 is larger than the cross-sectional area of the second segment body 1112, but the thickness of the first segment body 1111 in the second direction is smaller than the thickness of the second segment body 1112 in the second direction.
  • part of the first segment body 1111 is formed by the second semiconductor layer 123 , that is, formed by the substrate 12 .
  • the second segment body 1112, the source region channel 112 and the source region 113 form a dumbbell-shaped structure.
  • the semiconductor structure further includes: a gate oxide layer 132 , the gate oxide layer 132 is located on the first segment body 1111 , and the gate oxide layer 132 covers the top of the first segment body 1111 and the second segment Sidewalls and tops of the body 1112 , sidewalls of the source channel 112 , and bottom and sidewalls of the source region 113 ; a gate oxide layer 132 is provided between the word line 30 and the source channel 112 .
  • the active region 11 and the word line 30 are isolated by a gate oxide layer 132, and the gate oxide layer 132 can be an oxide layer, that is, the gate oxide layer 132 forms a ring gate oxide layer, so as to separate the active region 11 from the word line 30. isolate.
  • the isolation structure 13 includes: a first insulating dielectric layer 131, the first insulating dielectric layer 131 is located on the substrate 12 and covers the sidewall of the first segment body 1111; the second insulating dielectric layer 133, the second The insulating dielectric layer 133 is located on the first insulating dielectric layer 131 , the second segment body 1112 , the source region channel 112 , the source region 113 and the word line 30 are all located in the second insulating dielectric layer 133 , and the active region 11 and the word line 30 are all located in the second insulating dielectric layer 133 .
  • the gate oxide layer 132 is used for isolation, and the gate oxide layer 132 can be an oxide layer.
  • the second insulating dielectric layer 133 realizes the isolation of two adjacent word lines 30, that is, the word line 30 and the active region 11 are buried in the isolation. inside structure 13.
  • the gate oxide layer 132 covers the second segment body 1112 , the source region channel 112 and the sidewalls of the source region 113 , and the second insulating dielectric layer 133 is in direct contact with the first insulating dielectric layer 131 , and the second insulating dielectric layer 133 exposes the top end of the source region 113, which is used to connect a storage element (eg, a storage capacitor, etc.).
  • a storage element eg, a storage capacitor, etc.
  • the thickness of the first segment body 1111 in the first direction is greater than the thickness of the bit line 20 in the first direction. In this embodiment, the thickness of the first segment body 1111 in the first direction is greater than the thickness of the bit line 20 in the first direction by 3 nm-10 nm.
  • the thickness of the second segment body 1112 in the first direction is greater than the thickness of the source region channel 112 in the first direction
  • the thickness of the source region 113 in the first direction is greater than the thickness of the source region channel 112 in the first direction thickness in the first direction
  • the word line 30 intersects the source channel 112, that is, from a spatial concept point of view, the word line 30 is located between the drain region 111 and the source region 113, and the thickness of the word line 30 in the first direction It may not become larger due to the presence of the source channel 112 .
  • each word line 30 intersects with a plurality of active regions 11 , and the intersection here refers to the intersection in spatial relationship, and does not specifically mean that the two are in contact.
  • a vertical memory transistor is formed in the overlapping area where the bit line 20 and the word line 30 spatially intersect, the vertical memory transistor is located on the bit line 20 and connected to the bit line 20, and one overlapping area corresponds to one vertical memory transistor.
  • the cell configuration size of the vertical memory transistor on the semiconductor substrate 10 is greater than or equal to 4 times the square of the minimum feature size.
  • vertical memory transistors are formed in the overlapping region where the bit line 20 and the word line 30 spatially intersect, the vertical memory transistor is located on the bit line 20 and connected to the bit line 20, and one vertical memory transistor is perpendicular to the bit line 20.
  • the width dimension D1 in the direction of the bit line 20 is twice the minimum feature size, and the width dimension D2 in the direction perpendicular to the word line 30 is twice the minimum feature size.
  • bit line 20 and the word line 30 are formed with a minimum feature size F, and the line spacing between adjacent bit lines 20 and adjacent word lines 30 is also greater than or equal to the minimum feature size F.
  • the width dimension in the bit line direction is 2F, and the width dimension in the direction perpendicular to the word line is also 2F, so the cell configuration size of the vertical memory transistor can be correspondingly made to reach 4F2 (2F*2F, that is, 2 ⁇ 2 buried bit line structure). That is, the cell arrangement size of the vertical memory transistor is equal to or greater than four times the square of the minimum feature size. Compared with the 3 ⁇ 2 buried word line structure, the cell configuration size is smaller, that is, the packing density is higher.
  • the semiconductor structure can be obtained by the above-mentioned fabrication method of the semiconductor structure.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本公开涉及半导体技术领域，提出了一种半导体结构及半导体结构的制作方法。半导体结构包括半导体基体、位线以及字线，半导体基体包括衬底和隔离结构，隔离结构位于衬底的上方，隔离结构用于隔离多个有源区，有源区的部分由衬底形成；位线位于衬底内，位线与有源区相连接；字线与有源区相交，且字线环绕有源区；其中，衬底为SOI衬底。

Description

半导体结构及半导体结构的制作方法
交叉引用
本公开要求于2020年09月30日提交的申请号为202011056617.7、名称为“半导体结构及半导体结构的制作方法”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
随着半导体制作工艺中集成度的不断增加，提升存储器的集成密度已成为一种趋势。
动态随机存取存储器(dynamic random access memory，DRAM)是一种半导体存储器，包含由多个存储单元构成的阵列区以及由控制电路构成的周边区。各存储单元包含一晶体管电连接至一电容器，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其数据的存取。
现有DRAM的技术中，主要以埋入式字线结构为主，其单元配置尺寸较大，控制能力有限。
发明内容
本公开提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本公开的第一个方面，提供了一种半导体结构，包括：
半导体基体，半导体基体包括衬底和隔离结构，隔离结构位于衬底的上方，隔离结构用于隔离多个有源区，有源区的部分由衬底形成；
位线，位线位于衬底内，位线与有源区相连接；
字线，字线与有源区相交，且字线环绕有源区；
其中，衬底为SOI衬底。
在本公开的一个实施例中，衬底包括：
第一半导体层；
氧化绝缘层，氧化绝缘层位于第一半导体层上，位线位于氧化绝缘层内；
第二半导体层，第二半导体层位于氧化绝缘层上，隔离结构位于氧化绝缘层上，且覆盖第二半导体层；
其中，有源区包括第二半导体层。
在本公开的一个实施例中，有源区包括：
漏极区域，漏极区域与位线相连接，漏极区域的至少部分由外延生长工艺形成；
源区通道，源区通道位于漏极区域的上方；
源极区域，源极区域位于源区通道的上方；
其中，漏极区域包括第二半导体层。
在本公开的一个实施例中，漏极区域包括：
第一段体，第一段体的部分由第二半导体层形成；
第二段体，第二段体位于第一段体的上方；
其中，第一段体在第一方向上的厚度大于第二段体在第一方向上的厚度，第一方向平行于衬底。
在本公开的一个实施例中，半导体结构还包括：
栅氧化层，栅氧化层覆盖第一段体的顶端、第二段体的侧壁和顶端、源区通道的侧壁以及源极区域的底端和侧壁；
其中，字线与源区通道相交，字线与源区通道之间设置有栅氧化层。
在本公开的一个实施例中，隔离结构包括：
第一绝缘介质层，第一绝缘介质层位于衬底上，且覆盖第一段体的侧壁；
第二绝缘介质层，第二绝缘介质层位于第一绝缘介质层上，第二段体、源区通道、源极区域以及字线均位于第二绝缘介质层内。
在本公开的一个实施例中，第一段体在第一方向上的厚度比位线在第一方向上的厚度大3nm-10nm；和/或，第二段体在第一方向上的厚度大于源区通道在第一方向上的厚度，源极区域在第一方向上的厚度大于源区通道在第一方向上的厚度。
在本公开的一个实施例中，第二段体、源区通道以及源极区域形成了一个哑铃型结构。
在本公开的一个实施例中，位线的底端与氧化绝缘层相接触。
在本公开的一个实施例中，位线的顶端不高于第二半导体层的下表面。
在本公开的一个实施例中，在位线和字线空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线上，且与位线连接，一个交叠区域对应一个立式存储晶体管，立 式存储晶体管在半导体基体上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
在本公开的一个实施例中，位线包括：
位线隔离层，位线隔离层位于衬底内；
阻挡层，阻挡层覆盖位线隔离层的内表面；
导电层，导电层设置在阻挡层内，阻挡层覆盖导电层的上表面；
其中，阻挡层与有源区相连接。
根据本公开的第二个方面，提供了一种半导体结构的制作方法，包括：
形成衬底，衬底为SOI衬底；
在衬底内形成位线；
在衬底上形成多个有源区，有源区的部分由衬底形成，位线与有源区相连接；
在位线的上方形成字线，字线与有源区相交，且字线环绕有源区。
在本公开的一个实施例中，形成衬底，包括：
提供第一半导体层；
在第一半导体层上形成氧化绝缘层；
在氧化绝缘层上形成第二半导体层。
在本公开的一个实施例中，形成位线，包括：
在衬底上形成开口，开口的底面位于氧化绝缘层内；
在开口内形成位线；
其中，位线的顶端不高于第二半导体层的下表面。
在本公开的一个实施例中，形成有源区，包括：
在第二半导体层上形成第三半导体层，第三半导体层覆盖位线的上表面；
部分刻蚀第二半导体层和第三半导体层，剩余的第二半导体层和第三半导体层作为第一段体。
在本公开的一个实施例中，形成有源区，还包括：
在氧化绝缘层上形成第一绝缘介质层，并使第一绝缘介质层覆盖第一段体的侧壁；
在第一绝缘介质层和第一段体上形成第一掩膜层；
在第一掩膜层上形成第一氧化层；
在第一氧化层上形成导电材料层；
在导电材料层上形成第二氧化层；
在第二氧化层上形成第二掩膜层；
部分蚀刻第一段体所在区域的第二掩膜层、第二氧化层、导电材料层、第一氧化层以及第一掩膜层，以漏出第一段体并形成开孔；
在开孔的孔壁上形成第三氧化层，第一氧化层、第二氧化层以及第三氧化层作为栅氧化层；
在开孔内形成第四半导体层，第一掩膜层内的第四半导体层作为第二段体，第一段体和第二段体作为漏极区域，第二掩膜层内的第四半导体层作为源极区域，其余的第四半导体层作为源区通道，漏极区域、源区通道和源极区域作为有源区。
在本公开的一个实施例中，形成字线，包括：
蚀刻字线所在区域之外的第二掩膜层、第二氧化层、导电材料层、第一氧化层以及第一掩膜层，以露出第一绝缘介质层和第一段体，剩余的导电材料层作为字线；
在第一绝缘介质层和第一段体上形成第二绝缘介质层，以使第二段体、源区通道、源极区域以及字线均位于第二绝缘介质层内，第一绝缘介质层和第二绝缘介质层作为隔离结构。
在本公开的一个实施例中，第四半导体层为单晶硅，通过外延工艺基于第一段体生成单晶硅后，对单晶硅进行原位掺杂或离子注入以形成第二段体、源区通道和源极区域。
在本公开的一个实施例中，第三半导体层为单晶硅，通过外延工艺基于第二半导体层生成单晶硅后，对单晶硅进行原位掺杂或离子注入以形成第一段体。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标，特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的制作方法的流程示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制造方法形成衬底和掩膜层的结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制造方法形成开口的结构俯视图；
图4是图3中A-A处的剖面结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制造方法形成位线的结构俯视图；
图6是图5中B-B处的剖面结构示意图；
图7是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三半导体层的结构俯视图；
图8是图7中C-C处的剖面结构示意图；
图9是根据一示例性实施方式示出的一种半导体结构的制造方法形成漏极区域的结构俯视图；
图10是图9中D-D处的剖面结构示意图；
图11是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一绝缘介质层的结构俯视图；
图12是图11中E-E处的剖面结构示意图；
图13是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一掩膜层、第一氧化层、导电材料层、第二氧化层以及第二掩膜层的结构俯视图；
图14是图13中F-F处的剖面结构示意图；
图15是根据一示例性实施方式示出的一种半导体结构的制造方法形成开孔的结构俯视图；
图16是图15中G-G处的剖面结构示意图；
图17是根据一示例性实施方式示出的一种半导体结构的制造方法形成有源区的结构俯视图；
图18是图17中H-H处的剖面结构示意图；
图19是根据一示例性实施方式示出的一种半导体结构的制造方法形成光阻层的结构俯视图；
图20是图19中I-I处的剖面结构示意图；
图21是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三绝缘介质层的结构俯视图；
图22是图21中J-J处的剖面结构示意图。
附图标记说明如下：
10、半导体基体；11、有源区；111、漏极区域；1111、第一段体；1112、第二段体；112、源区通道；113、源极区域；12、衬底；121、第一半导体层；122、氧化绝缘层；123、第二半导体层；13、隔离结构；131、第一绝缘介质层；132、栅氧化层；133、第二绝缘介质层；20、位线；21、位线隔离层；22、阻挡层；23、导电层；30、字线；
40、开口；41、第三半导体层；42、第四半导体层；44、导电材料层；45、氧化层；46、氮化层；47、光刻胶；48、第一氧化层；49、第二氧化层；50、开孔；52、第三氧化层；53、第一掩膜层；54、第二掩膜层；55、光阻层。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本公开的一个实施例提供了一种半导体结构的制作方法，请参考图1，半导体结构的制作方法包括：
S101，形成衬底12，衬底12为SOI衬底；
S103，在衬底12内形成位线20；
S105，在衬底12上形成多个有源区11，有源区11的部分由衬底12形成，位线20与有源区11相连接；
S107，在位线20的上方形成字线30，字线30与有源区11相交，且字线30环绕有源区11。
本公开一个实施例的半导体结构的制作方法通过在衬底12内形成埋入式位线20，并在位线20上方形成有源区11和字线30，其中，位线20与有源区11相连接，字线30与有源区11相交，省去了连接位线20与有源区11的位线接触孔，且衬底12上的单元配置尺寸较小，即半导体结构的尺寸可以进一步减小，且埋入式位线20的控制能力更强，以此改善半导体结构的性能。
需要注意的是，有源区11的部分由衬底12形成，即衬底12上方至少包括半导体材料层。
需要说明的是，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个交叠区域对应一个立式存储晶体管，其中，立式存储晶体管包括有源区11。
相关技术中，一个存储晶体管在垂直于字线方向上的宽度尺寸为3F，在垂直于位线方向上的宽度尺寸为2F，一个存储晶体管的在衬底上需要为其配置的面积即为6F2(3F*2F，即3×2埋入式字线结构)，其中，F为最小特征尺寸，即基于当前的微影设备的解析度，能够获得的最小极限线宽尺寸和最小极限线距尺寸。其中，最小极限线宽尺寸和最小极限线距尺寸相等。即基于现有的微影设备的解析度，所制备出的存储晶体管的单位尺寸仅能够达到6F2，而无法继续缩减。
“单元配置尺寸”指的是：针对一个存储单元而言需要在衬底上为其配置的单元配置尺寸，具体包括：一个存储单元在衬底上实际需要占用的尺寸，以及该存储单元与相邻的存储单元之间所需要预留的间隔尺寸。例如是，N个存储晶体管在所述衬底上所占用的尺寸为M，那么一个存储晶体管在衬底上的单元配置尺寸即为N/M。基于竖直结构的立式存储晶体管而言，字线和所述位线空间相交并具有交叠区域，其中，一个交叠区域即对应一个立式存储晶体管。
本实施例中的制作得到的半导体结构，根据相关制备工艺能够形成具有最小特征尺寸F的位线20和字线30，以及使所形成的相邻位线20和相邻字线30之间的线间距也大于等于最小特征尺寸F，那么一个立式存储晶体管在垂直于位线方向上的宽度尺寸即为2F，在垂直于字线方向上的宽度尺寸也为2F，因此可相应的使立式存储晶体管的单元配置尺寸达到4F2(2F*2F，即2×2埋入式位线结构)。即，立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。相比于3×2埋入式字线结构，单元配置尺寸更小，即堆积密度更高。
在一个实施例中，半导体结构的制作方法，还包括：形成隔离结构13，隔离结构13覆盖衬底12，且字线30与有源区11均位于隔离结构13内。
在一个实施例中，形成衬底12，包括：提供第一半导体层121；在第一半导体层121上形成氧化绝缘层122；在氧化绝缘层122上形成第二半导体层123。
具体的，第一半导体层121可以由含硅材料形成。第一半导体层121可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
氧化绝缘层122可以包括二氧化硅(SiO2)、碳氧化硅(SiOC)等材料。
第二半导体层123可以由含硅材料形成。第二半导体层123可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
需要说明的是，第一半导体层121、氧化绝缘层122以及第二半导体层123形成了绝缘衬底硅(Silicon-On-Insulator，SOI)，而位线20设置在绝缘衬底硅内。
在一个实施例中，氧化绝缘层122的厚度大于100nm，第二半导体层123的厚度为18nm-22nm。
在一个实施例中，形成位线20，包括：在衬底12上形成开口40，开口40的底面位于氧化绝缘层122内；在开口40内形成位线20；其中，位线20的顶端不高于第二半导体层123的下表面，即位线20埋入到氧化绝缘层122内。
在一个实施例中，结合图2，在第一半导体层121、氧化绝缘层122以及第二半导体层123形成的绝缘衬底硅上覆盖掩膜层，并在掩膜层上形成掩膜图形，掩膜图形对应位线20所在区域(此处体现立体式空间，即以位线20所在平面为基础，上下对应空间均为位线20所在区域)，通过刻蚀掩膜图形所在区域以形成开口40，具体可参考图3和图4，最后在开口40内形成位线20，具体可参考图5和图6。
在一个实施例中，掩膜层包括氧化层45、氮化层46以及光刻胶47，结合图2，在第二半导体层123上形成氧化层45，在氧化层45上形成氮化层46，在氮化层46上形成光刻胶47，光刻刻蚀形成开口40，开口40未穿透氧化绝缘层122，开口40在氧化绝缘层122中深度为40nm-70nm，宽度为30nm-70nm。
需要说明的是，氧化绝缘层122、氧化层45、氮化层46以及光刻胶47可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。
在一个实施例中，位线20包括：位线隔离层21，位线隔离层21位于氧化绝缘层122内；阻挡层22，阻挡层22覆盖位线隔离层21的内表面；导电层23，导电层23设置在阻挡层22内，阻挡层22覆盖导电层23的上表面；其中，阻挡层22与有源区11相连接。
结合图5和图6，在开口40内形成位线隔离层21，位线隔离层21覆盖开口40的内表面，在开口40内形成阻挡层22，阻挡层22覆盖位线隔离层21的内表面，在开口40内填充导电层23，最后利用阻挡层22覆盖导电层23的上表面，其中，阻挡层22可以仅覆盖导电层23的上表面，即露出位线隔离层21的上表面，当然，阻挡层22可以完全覆盖导电层23和位线隔离层21的上表面。
具体的，位线隔离层21可以包括氮化硅(SiN)、氮碳化硅(SiCN)等材料。阻挡层22可以包括硅化钨(WSi)、氮化钛(TIN)、钛(TI)中的至少之一，导电层23可以包括钨(W)。
需要说明的是，位线隔离层21、阻挡层22以及导电层23的成型可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、等离子体渗氮(remote plasma nitridization，RPN)、热氧化工艺等成型，此处不作限定。
在一个实施例中，形成有源区11，包括：在位线20上形成漏极区域111；在漏极区域111上形成源区通道112；在源区通道112上形成源极区域113，即漏极区域111、源区通道112以及源极区域113沿竖直方向依次排布，形成立体式有源区11。
在一个实施例中，形成有源区11，包括：在第二半导体层123上形成第三半导体层41，第三半导体层41覆盖位线20的上表面；部分刻蚀第二半导体层123和第三半导体层41，剩余的第二半导体层123和第三半导体层41作为第一段体1111。
具体的，在形成位线20后，去除覆盖在第二半导体层123上的掩膜层，在第二半导体层123上形成第三半导体层41，如图7和图8所示，第三半导体层41覆盖位线20，第二半导体层123和第三半导体层41可以是同一种材料。
利用掩膜层覆盖第三半导体层41，且在掩膜层上形成掩膜图形，掩膜图形对应第一段体1111所在区域，刻蚀掩膜图形之外的第二半导体层123和第三半导体层41，剩余的第二半导体层123和第三半导体层41作为多个间隔设置的第一段体1111，如图9和图10所示。在本实施例中，第一段体1111的宽度大于位线20的宽度，进一步地，第一段体1111的宽度大于位线20的宽度3nm-10nm。
在一个实施例中，形成有源区11，还包括：在氧化绝缘层122上形成第一绝缘介质层131，并使第一绝缘介质层131覆盖第一段体1111的侧壁；在第一绝缘介质层131和第一段体1111上形成第一掩膜层53；在第一掩膜层53上形成第一氧化层48；在第一氧化层48上形成导电材料层44；在导电材料层44上形成第二氧化层49；在第二氧化层49上形成第二掩膜层54；部分蚀刻第一段体1111所在区域的第二掩膜层54、第二氧化层49、导电材料层44、第一氧化层48以及第一掩膜层53，以漏出第一段体1111并形成开孔50；在开孔50的孔壁上形成第三氧化层52，第一氧化层48、第二氧化层49以及第三氧化层52作为栅氧化层132；在开孔50内形成第四半导体层42，第一掩膜层53内的第四半导体层42作为第二段体1112，第一段体1111和第二段体1112作为漏极区域111，第二掩膜层54内的第四半导体层42作为源极区域113，其余的第四半导体层42作为源 区通道112，漏极区域111、源区通道112和源极区域113作为有源区11。
具体的，在图9和图10的基础上，即形成第一段体1111之后，在氧化绝缘层122上形成第一绝缘介质层131，并使第一绝缘介质层131覆盖第一段体1111的侧壁，如图11和图12所示。
在图11和图12的基础上，在第一绝缘介质层131和第一段体1111上依次形成第一掩膜层53、第一氧化层48、导电材料层44、第二氧化层49以及第二掩膜层54，具体如图13和图14所示，其中，第一掩膜层53可以是氮碳化硅(SiCN)、碳氧化硅(SiOC)等。
在图13和图14的基础上，采用不同刻蚀选择比刻蚀出开孔50，开孔50为哑铃型，如图15和图16所示。在开孔50的孔壁上形成第三氧化层52，并形成第四半导体层42，即第一掩膜层53内的第四半导体层42作为第二段体1112，第一段体1111和第二段体1112构成了漏极区域111，第二掩膜层54内的第四半导体层42作为源极区域113，其余的第四半导体层42作为源区通道112，如图17和图18所示。
在一个实施例中，形成字线30，包括：蚀刻字线30所在区域之外的第二掩膜层54、第二氧化层49、导电材料层44、第一氧化层48以及第一掩膜层53，以露出第一绝缘介质层131和第一段体1111，剩余的导电材料层44作为字线30；在第一绝缘介质层131和第一段体1111上形成第二绝缘介质层133，以使第二段体1112、源区通道112、源极区域113以及字线30均位于第二绝缘介质层133内，第一绝缘介质层131和第二绝缘介质层133作为隔离结构13。
具体的，在图17和图18的基础上，在字线30所在区域设置光阻层55，并刻蚀光阻层55之外的部分，从而形成如图19和图20的字线30。去除光阻层55后，形成第二绝缘介质层133，第二绝缘介质层133需要保证源极区域113可以连接存储元件(例如，存储电容器等)，如图21和图22所示。
在一个实施例中，导电材料层44可以包括钨(W)，第一绝缘介质层131、栅氧化层132以及第二绝缘介质层133可以均为绝缘材料，例如，二氧化硅(SiO2)、碳氧化硅(SiOC)、氮化硅(SiN)、氮碳化硅(SiCN)等，此处不作限定。在本实施例中，构成栅氧化层132的第一氧化层48、第二氧化层49以及第三氧化层52可以均为二氧化硅(SiO2)。
需要说明的是，第一掩膜层53、第二掩膜层54、第一绝缘介质层131、第一氧化层48、导电材料层44、第二氧化层49、第三氧化层52以及第二绝缘介质层133可以通过采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺、等离子体渗氮、热氧化工艺、 原位水汽生成(In-Situ Steam Generation，ISSG)工艺、旋涂介电层(spin on dielectric，SOD)工艺等成型，此处不作限定。
在一个实施例中，第二半导体层123和第三半导体层41均可以为单晶硅，通过外延工艺(epitaxial growth，Epi)在第二半导体层123上生成第三半导体层41，即第二半导体层123和第三半导体层41形成了单晶硅后，对单晶硅进行原位掺杂或离子注入以形成第一段体1111。第二半导体层123可以通过外延工艺形成。
在一个实施例中，第四半导体层42为单晶硅，通过外延工艺基于第一段体1111生成单晶硅后，对单晶硅进行原位掺杂或离子注入以形成第二段体1112、源区通道112和源极区域113。
在本实施例中，外延工艺可以是选择性外延工艺(Selective Epi)。
需要说明的是，漏极区域111、源区通道112以及源极区域113分别构成立式存储晶体管的漏极、沟道区和源极，漏极区域111、源区通道112以及源极区域113分别包括第一掺杂、第二掺杂和第三掺杂，第一掺杂和第三掺杂为第一导电类型掺杂，第二掺杂为与第一导电类型相反的第二导电类型掺杂。第一导电类型掺杂可以为P型且第二导电类型掺杂可以为N型，或第一导电类型掺杂可以为N型且第二导电类型掺杂可以为P型。源极区域113用于连接至存储元件(例如，存储电容器等)。
需要注意的是，抛光(Chemical Mechanical Polishing，CMP)工艺作为常用工艺，可以配合半导体结构的形成，例如，在形成第三半导体层41后可以采用抛光工艺进行研磨打平，相应的，第一绝缘介质层131以及第二绝缘介质层133的成型过程中也可以配合抛光工艺进行研磨打平，此处不作限定，可以根据具体需要进行选择。
本公开的一个实施例还提供了一种半导体结构，请参考图21和图22，半导体结构包括：半导体基体10，半导体基体10包括衬底12和隔离结构13，隔离结构13位于衬底12的上方，隔离结构13用于隔离多个有源区11，有源区11的部分由衬底12形成；位线20，位线20位于衬底12内，位线20与有源区11相连接；字线30，字线30与有源区11相交，且字线30环绕有源区11；其中，衬底12为SOI衬底。
本公开一个实施例的半导体结构的位线20位于SOI衬底内，且与有源区11相连接，而字线30和有源区11位于隔离结构13内，字线30与有源区11相交，且字线30环绕有源区11，由此可以使得半导体基体10上的单元配置尺寸较小，即半导体结构的尺寸进一步减小，且埋入式位线20的控制能力更强，以此改善半导体结构的性能。
需要说明的是，有源区11的部分由衬底12形成，即衬底12包括半导体材料层，从 而在形成半导体结构的过程中作为有源区11。
在一个实施例中，如图22所示，位线20包括：位线隔离层21，位线隔离层21位于衬底12内；阻挡层22，阻挡层22覆盖位线隔离层21的内表面；导电层23，导电层23设置在阻挡层22内，阻挡层22覆盖导电层23的上表面；其中，阻挡层22与有源区11相连接。
在一个实施例中，位线20和字线30均为多个，位线20沿第一预设方向延伸，字线30沿第二预设方向延伸，第一预设方向和第二预设方向可以相垂直。
在一个实施例中，有源区11的部分由SOI衬底形成，或者有源区11均不包括SOI衬底。
在一个实施例中，衬底12包括：第一半导体层121；氧化绝缘层122，氧化绝缘层122位于第一半导体层121上，位线20位于氧化绝缘层122内；第二半导体层123，第二半导体层123位于氧化绝缘层122上，隔离结构13位于氧化绝缘层122上，且覆盖第二半导体层123；其中，有源区11包括第二半导体层123。
需要说明的是，第一半导体层121、氧化绝缘层122以及第二半导体层123形成了绝缘衬底硅(Silicon-On-Insulator，SOI)，即位线20设置在绝缘衬底硅内，在半导体结构的制作过程中，第二半导体层123的部分会被去除，最终剩余的部分作为有源区11。
在一个实施例中，位线20的底端与氧化绝缘层122相接触，即位线20位于氧化绝缘层122内，以此保证位线20的可靠隔离。
在一个实施例中，位线20的顶端不高于第二半导体层123的下表面，即位线20的顶端可以与氧化绝缘层122的上表面相平齐，或者位线20的顶端可以位于氧化绝缘层122上表面的下方。
在一个实施例中，氧化绝缘层122在第二方向上的厚度大于100nm，第二方向垂直于第一半导体层121。
在一个实施例中，位线20在第二方向上的厚度为40nm-70nm。
在一个实施例中，位线20在第一方向上的厚度为30nm-70nm，第一方向垂直于第二方向。
需要说明的是，第二方向可以理解为竖直方向，而第一方向可以理解为水平方向，且结合图22可以进一步解释为，第一方向为平行于半导体结构的纵向截面的水平方向。
在一个实施例中，有源区11包括漏极区域111，漏极区域111包括：第一段体1111，第一段体1111的部分由衬底12形成；第二段体1112，第二段体1112位于第一段体1111 的上方；其中，第一段体1111在第一方向上的厚度大于第二段体1112在第一方向上的厚度，第一方向平行于衬底12。
在一个实施例中，如图22所示，有源区11包括：漏极区域111，漏极区域111与位线20相连接，漏极区域111的至少部分由外延生长工艺形成；源区通道112，源区通道112位于漏极区域111的上方；源极区域113，源极区域113位于源区通道112的上方；其中，漏极区域111包括第二半导体层123。
具体的，有源区11包括漏极区域111、源区通道112以及源极区域113，且漏极区域111、源区通道112以及源极区域113分别构成立式存储晶体管的漏极、沟道区和源极。漏极区域111、源区通道112以及源极区域113沿着高度方向竖直排布，漏极区域111位于位线20的上方，且连接位线20，即省去了连接位线20的位线接触孔，并且立式存储晶体管在衬底12上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使存储器的尺寸进一步减小。
在一个实施例中，如图22所示，漏极区域111包括：第一段体1111，第一段体1111的部分由第二半导体层123形成；第二段体1112，第二段体1112位于第一段体1111的上方；其中，第一段体1111在第一方向上的厚度大于第二段体1112在第一方向上的厚度，第一方向平行于衬底12。
具体的，第一段体1111的横截面积要大于第二段体1112的横截面积，但第一段体1111在第二方向的厚度要小于第二段体1112在第二方向的厚度，且第一段体1111的部分由第二半导体层123形成，即由衬底12形成。
第二段体1112、源区通道112以及源极区域113形成了一个哑铃型结构。
在一个实施例中，如图22所示，半导体结构还包括：栅氧化层132，栅氧化层132位于第一段体1111上，栅氧化层132覆盖第一段体1111的顶端、第二段体1112的侧壁和顶端、源区通道112的侧壁以及源极区域113的底端和侧壁；其中，字线30与源区通道112之间设置有栅氧化层132。有源区11与字线30之间通过栅氧化层132进行隔离，栅氧化层132可以为氧化层，即栅氧化层132形成了环形栅氧化层，以此将有源区11与字线30进行隔离。
在一个实施例中，隔离结构13包括：第一绝缘介质层131，第一绝缘介质层131位于衬底12上，且覆盖第一段体1111的侧壁；第二绝缘介质层133，第二绝缘介质层133位于第一绝缘介质层131上，第二段体1112、源区通道112、源极区域113以及字线30均位于第二绝缘介质层133内，有源区11与字线30之间通过栅氧化层132进行隔离，栅 氧化层132可以为氧化层，第二绝缘介质层133实现了相邻两个字线30的隔离，即将字线30和有源区11埋入到了隔离结构13内。
具体的，栅氧化层132包覆第二段体1112、源区通道112以及源极区域113的侧壁，而第二绝缘介质层133与第一绝缘介质层131直接接触，第二绝缘介质层133使得源极区域113的顶端露出，源极区域113的顶端用于连接存储元件(例如，存储电容器等)。
在一个实施例中，第一段体1111在第一方向上的厚度比位线20在第一方向上的厚度大。在本实施例中，第一段体1111在第一方向上的厚度比位线20在第一方向上的厚度大3nm-10nm。
在一个实施例中，第二段体1112在第一方向上的厚度大于源区通道112在第一方向上的厚度，源极区域113在第一方向上的厚度大于源区通道112在第一方向上的厚度，而字线30与源区通道112相交，即从空间概念上来看，字线30位于漏极区域111和源极区域113之间，且字线30在第一方向上的厚度可以不会由于源区通道112的存在而变大。
需要说明的是，每个字线30与多个有源区11相交，此处的相交是指空间关系上的交叉，并不特指二者相接触。
在一个实施例中，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个交叠区域对应一个立式存储晶体管，立式存储晶体管在半导体基体10上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
在一个实施例中，在位线20和字线30空间相交的交叠区域形成立式存储晶体管，立式存储晶体管位于位线20上，且与位线20连接，一个立式存储晶体管垂直于位线20方向上的宽度尺寸D1为最小特征尺寸的2倍，在垂直于字线30方向上的宽度尺寸D2为最小特征尺寸的2倍。
需要说明的是，位线20和字线30形成有最小特征尺寸F，相邻位线20和相邻字线30之间的线间距也大于等于最小特征尺寸F，一个立式存储晶体管在垂直于位线方向上的宽度尺寸即为2F，在垂直于字线方向上的宽度尺寸也为2F，因此可相应的使所述立式存储晶体管的单元配置尺寸达到4F2(2F*2F，即2×2埋入式位线结构)。即，立式存储晶体管的单元配置尺寸大于等于最小特征尺寸的平方的4倍。相比于3×2埋入式字线结构，单元配置尺寸更小，即堆积密度更高。
在一个实施例中，半导体结构可由上述半导体结构的制作方法得到。
需要说明的是，半导体结构包括的各个结构层的材料可以参考半导体结构的制作方法 所给出的材料，此处不作赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖实施例的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本公开的真正范围和精神由前面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (20)

  1. 一种半导体结构，其中，包括：
    半导体基体，所述半导体基体包括衬底和隔离结构，所述隔离结构位于所述衬底的上方，所述隔离结构用于隔离多个有源区，所述有源区的部分由所述衬底形成；
    位线，所述位线位于所述衬底内，所述位线与所述有源区相连接；
    字线，所述字线与所述有源区相交，且所述字线环绕所述有源区；
    其中，所述衬底为SOI衬底。
  2. 根据权利要求1所述的半导体结构，其中，所述衬底包括：
    第一半导体层；
    氧化绝缘层，所述氧化绝缘层位于所述第一半导体层上，所述位线位于所述氧化绝缘层内；
    第二半导体层，所述第二半导体层位于所述氧化绝缘层上，所述隔离结构位于所述氧化绝缘层上，且覆盖所述第二半导体层；
    其中，所述有源区包括所述第二半导体层。
  3. 根据权利要求2所述的半导体结构，其中，所述有源区包括：
    漏极区域，所述漏极区域与所述位线相连接，所述漏极区域的至少部分由外延生长工艺形成；
    源区通道，所述源区通道位于所述漏极区域的上方；
    源极区域，所述源极区域位于所述源区通道的上方；
    其中，所述漏极区域包括所述第二半导体层。
  4. 根据权利要求3所述的半导体结构，其中，所述漏极区域包括：
    第一段体，所述第一段体的部分由所述第二半导体层形成；
    第二段体，所述第二段体位于所述第一段体的上方；
    其中，所述第一段体在第一方向上的厚度大于所述第二段体在所述第一方向上的厚度，所述第一方向平行于所述衬底。
  5. 根据权利要求4所述的半导体结构，其中，所述半导体结构还包括：
    栅氧化层，所述栅氧化层覆盖所述第一段体的顶端、所述第二段体的侧壁和顶端、所述源区通道的侧壁以及所述源极区域的底端和侧壁；
    其中，所述字线与所述源区通道相交，所述字线与所述源区通道之间设置有所述栅氧 化层。
  6. 根据权利要求4或5所述的半导体结构，其中，所述隔离结构包括：
    第一绝缘介质层，所述第一绝缘介质层位于所述衬底上，且覆盖所述第一段体的侧壁；
    第二绝缘介质层，所述第二绝缘介质层位于所述第一绝缘介质层上，所述第二段体、所述源区通道、所述源极区域以及所述字线均位于所述第二绝缘介质层内。
  7. 根据权利要求4所述的半导体结构，其中，所述第一段体在所述第一方向上的厚度比所述位线在所述第一方向上的厚度大3nm-10nm；和/或，所述第二段体在所述第一方向上的厚度大于所述源区通道在所述第一方向上的厚度，所述源极区域在第一方向上的厚度大于所述源区通道在所述第一方向上的厚度。
  8. 根据权利要求4所述的半导体结构，其中，所述第二段体、所述源区通道以及所述源极区域形成了一个哑铃型结构。
  9. 根据权利要求2所述的半导体结构，其中，所述位线的底端与所述氧化绝缘层相接触。
  10. 根据权利要求2所述的半导体结构，其中，所述位线的顶端不高于所述第二半导体层的下表面。
  11. 根据权利要求1所述的半导体结构，其中，在所述位线和所述字线空间相交的交叠区域形成立式存储晶体管，所述立式存储晶体管位于所述位线上，且与所述位线连接，一个所述交叠区域对应一个所述立式存储晶体管，所述立式存储晶体管在所述半导体基体上的单元配置尺寸大于或等于最小特征尺寸的平方的4倍。
  12. 根据权利要求1所述的半导体结构，其中，所述位线包括：
    位线隔离层，所述位线隔离层位于所述衬底内；
    阻挡层，所述阻挡层覆盖所述位线隔离层的内表面；
    导电层，所述导电层设置在所述阻挡层内，所述阻挡层覆盖所述导电层的上表面；
    其中，所述阻挡层与所述有源区相连接。
  13. 一种半导体结构的制作方法，其中，包括：
    形成衬底，所述衬底为SOI衬底；
    在所述衬底内形成位线；
    在所述衬底上形成多个有源区，所述有源区的部分由所述衬底形成，所述位线与所述有源区相连接；
    在所述位线的上方形成字线，所述字线与所述有源区相交，且所述字线环绕所述有源 区。
  14. 根据权利要求13所述的半导体结构的制作方法，其中，形成所述衬底，包括：
    提供第一半导体层；
    在所述第一半导体层上形成氧化绝缘层；
    在所述氧化绝缘层上形成第二半导体层。
  15. 根据权利要求14所述的半导体结构的制作方法，其中，形成所述位线，包括：
    在所述衬底上形成开口，所述开口的底面位于所述氧化绝缘层内；
    在所述开口内形成所述位线；
    其中，所述位线的顶端不高于所述第二半导体层的下表面。
  16. 根据权利要求14或15所述的半导体结构的制作方法，其中，形成所述有源区，包括：
    在所述第二半导体层上形成第三半导体层，所述第三半导体层覆盖所述位线的上表面；
    部分刻蚀所述第二半导体层和所述第三半导体层，剩余的所述第二半导体层和所述第三半导体层作为第一段体。
  17. 根据权利要求16所述的半导体结构的制作方法，其中，形成所述有源区，还包括：
    在所述氧化绝缘层上形成第一绝缘介质层，并使所述第一绝缘介质层覆盖所述第一段体的侧壁；
    在所述第一绝缘介质层和所述第一段体上形成第一掩膜层；
    在所述第一掩膜层上形成第一氧化层；
    在所述第一氧化层上形成导电材料层；
    在所述导电材料层上形成第二氧化层；
    在所述第二氧化层上形成第二掩膜层；
    部分蚀刻所述第一段体所在区域的所述第二掩膜层、所述第二氧化层、所述导电材料层、所述第一氧化层以及所述第一掩膜层，以漏出所述第一段体并形成开孔；
    在所述开孔的孔壁上形成第三氧化层，所述第一氧化层、所述第二氧化层以及所述第三氧化层作为栅氧化层；
    在所述开孔内形成第四半导体层，所述第一掩膜层内的所述第四半导体层作为第二段体，所述第一段体和所述第二段体作为漏极区域，所述第二掩膜层内的所述第四半导体层作为源极区域，其余的所述第四半导体层作为源区通道，所述漏极区域、所述源区通道和 所述源极区域作为所述有源区。
  18. 根据权利要求17所述的半导体结构的制作方法，其中，形成所述字线，包括：
    蚀刻所述字线所在区域之外的所述第二掩膜层、所述第二氧化层、所述导电材料层、所述第一氧化层以及所述第一掩膜层，以露出第一绝缘介质层和所述第一段体，剩余的所述导电材料层作为所述字线；
    在所述第一绝缘介质层和所述第一段体上形成第二绝缘介质层，以使所述第二段体、所述源区通道、所述源极区域以及所述字线均位于所述第二绝缘介质层内，所述第一绝缘介质层和所述第二绝缘介质层作为隔离结构。
  19. 根据权利要求17所述的半导体结构的制作方法，其中，所述第四半导体层为单晶硅，通过外延工艺基于所述第一段体生成单晶硅后，对所述单晶硅进行原位掺杂或离子注入以形成所述第二段体、所述源区通道和源极区域。
  20. 根据权利要求16所述的半导体结构的制作方法，其中，所述第三半导体层为单晶硅，通过外延工艺基于所述第二半导体层生成单晶硅后，对所述单晶硅进行原位掺杂或离子注入以形成所述第一段体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878424A (zh) * 2018-06-25 2018-11-23 长鑫存储技术有限公司 一种采用埋入式位线的晶体管结构及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN110896074A (zh) * 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法
CN110957319A (zh) * 2018-09-27 2020-04-03 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878424A (zh) * 2018-06-25 2018-11-23 长鑫存储技术有限公司 一种采用埋入式位线的晶体管结构及其制造方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN110896074A (zh) * 2018-09-12 2020-03-20 长鑫存储技术有限公司 集成电路存储器及其制造方法
CN110957319A (zh) * 2018-09-27 2020-04-03 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件

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