CN114446964A - 半导体结构和半导体结构的制备方法 - Google Patents
半导体结构和半导体结构的制备方法 Download PDFInfo
- Publication number
- CN114446964A CN114446964A CN202210042194.6A CN202210042194A CN114446964A CN 114446964 A CN114446964 A CN 114446964A CN 202210042194 A CN202210042194 A CN 202210042194A CN 114446964 A CN114446964 A CN 114446964A
- Authority
- CN
- China
- Prior art keywords
- word line
- substrate
- layer
- doped region
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 238000002360 preparation method Methods 0.000 title abstract description 4
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 238000002955 isolation Methods 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 43
- 230000007704 transition Effects 0.000 claims description 32
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 6
- 238000011049 filling Methods 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 41
- 238000003860 storage Methods 0.000 abstract description 23
- 238000004519 manufacturing process Methods 0.000 abstract description 9
- 230000002829 reductive effect Effects 0.000 description 28
- 150000002500 ions Chemical class 0.000 description 23
- 230000008569 process Effects 0.000 description 19
- 238000013500 data storage Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000007599 discharging Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 230000003139 buffering effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000036961 partial effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请提供一种半导体结构和半导体结构的制备方法，涉及半导体制造技术领域，以解决现有的埋入式字线和掺杂区之间存在较大寄生电容的技术问题。该半导体结构包括：衬底，所述衬底中具有沟槽隔离结构，藉由所述沟槽隔离结构于所述衬底中隔离出若干个有源区；字线沟槽，所述字线沟槽开设在所述有源区中；掺杂区，设置在所述字线沟槽两侧，与所述字线沟槽位于同一有源区中；位于相邻所述字线沟槽之间的掺杂区与所述字线沟槽之间设置有预设间距。本申请能够降低埋入式字线与掺杂区之间的寄生电容，提高半导体结构的存储速度。
Description
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括晶体管和电容器，晶体管的栅极与字线(Word Line，简称WL)相连、漏极与位线(Bit Line，简称BL)相连、源极与电容器相连。
为了提高存储结构的集成度，DRAM存储器的晶体管尺寸越来越小，但随着制程的微缩，晶体管栅极结构与掺杂区之间存在较大的寄生电容，影响存储器的存储速度。
发明内容
为了解决背景技术中提到的至少一个问题，本申请提供一种半导体结构和半导体结构的制备方法，能够降低埋入式字线与掺杂区之间的寄生电容，提高半导体结构的存储速度。
为了实现上述目的，第一方面，本申请提供一种半导体结构，包括：
衬底，所述衬底中具有沟槽隔离结构，藉由所述沟槽隔离结构于所述衬底中隔离出若干个有源区；
字线沟槽，所述字线沟槽开设在所述有源区中；
掺杂区，设置在所述字线沟槽两侧，与所述字线沟槽位于同一有源区中；
位于相邻所述字线沟槽之间的掺杂区与所述字线沟槽之间设置有预设间距。
本申请实施例提供的半导体结构，通过将部分掺杂区设置在相邻字线沟槽之间，该部分掺杂区可以形成两个晶体管共用的漏极区，降低了晶体管的尺寸，有利于提高存储密度。通过使该部分掺杂区与字线沟槽之间具有预设间距，增大了字线沟槽与漏极区之间的距离，从而降低了埋入式字线与漏极区之间的寄生电容，最大程度降低了寄生电容对数据存储元件的充放电速度的影响，提高了半导体结构的存储速度。
在一种可能的实现方式中，所述预设间距的范围为3-30nm。
这样，一方面能够最大程度避免影响漏极区的设置，另一方面能够最大程度增大埋入式字线与漏极区之间的距离，降低埋入式字线与漏极区之间的寄生电容。
在一种可能的实现方式中，所述掺杂区包括第一掺杂区和第二掺杂区，所述第二掺杂区设置于两个所述字线沟槽之间，所述第一掺杂区设置有两个，每个所述第一掺杂区分别设置在所述字线沟槽远离所述第二掺杂区的一侧。
这样，第二掺杂区形成两个晶体管共用的漏极区，两个第一掺杂区分别形成两个晶体管的源极区，一方面最大程度降低了单个晶体管的尺寸，另一方面使晶体管的布局更合理，提高了存储密度。
在一种可能的实现方式中，所述字线沟槽中设置有埋入式字线，所述埋入式字线包括介质层和导电层，所述导电层填充于所述字线沟槽内，所述导电层与所述字线沟槽内表面之间设置有介质层；
所述介质层的材质包括氮化物、氧化物和氮氧化物中的一种或多种。
这样，介质层可以在衬底和埋入式字线之间起隔离和缓冲作用，提高埋入式字线与衬底之间的附着力，增加埋入式字线的可靠度。
在一种可能的实现方式中，所述导电层包括主体层和过渡层，所述过渡层设置于所述主体层外侧；
所述主体层材质包括钨和多晶硅，所述过渡层材质包括氮化钛或氮化钽。
通过设置过渡层，可以提高主体层和介质层之间的附着力，增加埋入式字线的可靠度。
在一种可能的实现方式中，还包括位线，所述位线位于所述衬底上与所述第二掺杂区相对应的位置，所述位线和所述第二掺杂区之间设置有位线接触结构，所述衬底上开设有位线接触沟槽，所述位线接触结构位于所述位线接触沟槽内，所述位线接触结构电性连接所述第二掺杂区和所述位线。
通过设置位线接触结构，便于位线和漏极区电性连接，通过设置位线接触沟槽，便于设置位线接触结构，能够提高位线接触结构的结构稳定性。
在一种可能的实现方式中，所述介质层的厚度介于0.3-7nm。
这样，一方面使介质层具备隔离和缓冲的作用，另一方面可以降低介质层的厚度，从而有利于降低晶体管的尺寸。
在一种可能的实现方式中，所述过渡层的厚度介于0.1-3nm。
这样，一方面保证过渡层能够增强主体层和介质层之间的附着力，另一方面可以降低过渡层的厚度，从而有利于降低晶体管的尺寸。
在一种可能的实现方式中，位于两个所述字线沟槽之间的所述掺杂区与所述字线沟槽之间设置有隔离介质层。
所述隔离介质层的介电常数介于3～8。
这样，可以降低埋入式字线和漏极区之间的介电常数，从而进一步降低埋入式字线和漏极区之间的寄生电容，最大程度降低寄生电容对半导体结构的存储速度的影响。
第二方面，本申请提供一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底上形成隔离沟槽结构，通过所述隔离沟槽结构将所述衬底隔离出若干个有源区；
在同一有源区中开设两个字线沟槽；
在所述字线沟槽的两侧分别形成掺杂区；其中，所述掺杂区与所述字线沟槽位于同一有源区中，位于两个所述字线沟槽之间的所述掺杂区与所述字线沟槽之间具有预设间距。
本申请实施例提供的半导体结构的制备方法，通过将部分掺杂区设置在相邻字线沟槽之间，该部分掺杂区可以形成两个晶体管共用的漏极区，降低了晶体管的尺寸，有利于提高存储密度。通过使该部分掺杂区与字线沟槽之间具有预设间距，增大了字线沟槽与漏极区之间的距离，从而降低了埋入式字线与漏极区之间的寄生电容，最大程度降低了寄生电容对数据存储元件的充放电速度的影响，提高了半导体结构的存储速度。
在一种可能的实现方式中，在同一有源区中开设两个字线沟槽，包括：在所述字线沟槽内形成埋入式字线；
在所述字线沟槽内形成埋入式字线，包括：
在所述字线沟槽内表面形成介质层；其中，所述介质层形成于所述字线沟槽的底部及侧壁；
在所述介质层内填充金属层；其中，所述金属层包括主体层和过渡层。
这样，介质层可以在衬底和埋入式字线之间起隔离和缓冲作用，提高埋入式字线与衬底之间的附着力，设置过渡层可以提高主体层和介质层之间的附着力，增加埋入式字线的可靠度。
在一种可能的实现方式中，在所述字线沟槽的两侧分别形成掺杂区，包括：
在所述衬底上形成第一掩膜层，所述第一掩膜层覆盖所述字线沟槽和第二衬底部的顶表面，并暴露位于第一衬底部的顶表面；其中，所述第二衬底部位于两个所述字线沟槽之间，所述第一衬底部位于所述字线沟槽远离所述第二衬底部的一侧；
在所述第一衬底部上通过离子注入的方式形成第一掺杂区。
在一种可能的实现方式中，在所述字线沟槽的两侧分别形成掺杂区，包括：
在所述衬底上形成第二掩膜层，所述第二掩膜层覆盖所述字线沟槽和所述第一衬底部的顶表面，并暴露位于所述第二衬底部的顶表面；
在所述第二掩膜层和所述第二衬底部的顶表面上形成第三掩膜层，所述第三掩膜层覆盖所述第二衬底部的部分顶表面，且所述第三掩膜层靠近所述字线沟槽设置，并暴露位于所述第二衬底部的其余顶表面；
在暴露的所述第二衬底部上通过离子注入的方式形成第二掺杂区；所述第一掺杂区和所述第二掺杂区共同形成所述掺杂区。
这样，利用原有工艺中的掩膜层，在原有的掩膜层上形成第三掩膜层，不仅使第二掺杂区和埋入式字线之间具有间距，而且还重复利用了原有的掩膜层，降低了制作成本。
在一种可能的实现方式中，所述第三掩膜层位于所述第二衬底部表面的范围为3-30nm。
这样，一方面能够最大程度避免影响漏极区的设置，另一方面能够最大程度增大埋入式字线与漏极区之间的距离，降低埋入式字线与漏极区之间的寄生电容。
在一种可能的实现方式中，在所述字线沟槽的两侧分别形成掺杂区后，包括：
在所述衬底上形成位线；所述位线与所述第二掺杂区电性连接；
在所述衬底上形成位线，包括：
在所述第二掺杂区和所述第二衬底部上形成位线接触沟槽；
在所述位线接触沟槽内形成位线接触结构；
在所述位线接触结构上形成位线金属层，所述位线金属层通过所述位线接触结构与所述第二掺杂区电性连接。
这样，通过设置位线接触结构，便于位线和漏极区电性连接，通过设置位线接触沟槽，便于设置位线接触结构，能够提高位线接触结构的结构稳定性。
在一种可能的实现方式中，在所述字线沟槽的两侧分别形成掺杂区后，在所述衬底上形成位线前，包括：
在所述第二掺杂区和所述字线沟槽之间形成隔离介质层；所述隔离介质层的介电常数介于3～8。
这样，可以降低埋入式字线和漏极区之间的介电常数，从而进一步降低埋入式字线和漏极区之间的寄生电容，最大程度降低寄生电容对半导体结构的存储速度的影响。
本申请的构造以及它的其他申请目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的第一种半导体结构的结构示意图；
图2为本申请实施例提供的第二种半导体结构的结构示意图；
图3为本申请实施例提供的半导体结构的制备方法的流程示意图；
图4为本申请实施例提供的在字线沟槽内形成埋入式字线的流程示意图；
图5为本申请实施例提供的在字线沟槽的两侧形成掺杂区的流程示意图；
图6为本申请实施例提供的在衬底上形成位线的流程示意图；
图7为本申请实施例提供的半导体结构的衬底上形成第四掩膜层后的结构示意图；
图8为本申请实施例提供的半导体结构的衬底上形成字线沟槽后的结构示意图；
图9为本申请实施例提供的半导体结构的字线沟槽内形成介质层的结构示意图；
图10为本申请实施例提供的半导体结构的字线沟槽内形成埋入式字线后的结构示意图；
图11为本申请实施例提供的半导体结构的第一掺杂区形成后的结构示意图；
图12为本申请实施例提供的半导体结构的第一衬底部和埋入式字线上形成第二掩膜层后的结构示意图；
图13为本申请实施例提供的半导体结构的第二衬底部和第二掩膜层上形成第三掩膜层后的结构示意图；
图14为本申请实施例提供的半导体结构的第二掺杂区形成后的结构示意图；
图15为本申请实施例提供的半导体结构的位线接触沟槽形成前的结构示意图；
图16为本申请实施例提供的半导体结构的位线接触沟槽形成后的结构示意图；
图17为本申请实施例提供的半导体结构的位线和位线接触结构形成后的结构示意图；
图18为本申请实施例提供的半导体结构的隔离介质层形成后的结构示意图。
附图标记说明：
100-半导体结构；1-衬底；11-字线沟槽；12-位线接触沟槽；
13-第一衬底部；14-第二衬底部；2-埋入式字线；21-介质层；
211-氧化物层；212-氮化物层；22-导电层；221-过渡层；222-主体层；
3-掺杂区；31-第一掺杂区；32-第二掺杂区；4-位线；
41-位线接触结构；411-位线金属层；5-隔离介质层；61-第一掩膜层；
62-第二掩膜层；63-第三掩膜层；64-第四掩膜层。
具体实施方式
为了提高存储结构的集成度，DRAM存储器中的晶体管通常采用埋入式的晶体管结构。然而，随着制程的微缩，埋入式字线和晶体管的漏极区之间的距离比较小，例如：埋入式字线的介质层和漏极区相互邻接。当晶体管有驱动电流流过时，埋入式字线的导电层和漏极区相当于电容的两个极板，埋入式字线和晶体管的漏极区会产生寄生电容，两个极板之间的距离与电容的大小成反比，因此，埋入式字线与漏极区邻接的设置，导致埋入式字线和漏极区之间存在较大的寄生电容，而寄生电容影响了数据存储元件的充放电速度，从而降低了存储器的存储速度。
有鉴于此，本申请实施例提供的半导体结构和半导体结构的制备方法，通过将部分掺杂区设置在相邻字线沟槽之间，该部分掺杂区可以形成两个晶体管共用的漏极区，降低了晶体管的尺寸，有利于提高存储密度。通过使该部分掺杂区与字线沟槽之间具有预设间距，增大了字线沟槽与漏极区之间的距离，从而降低了埋入式字线与漏极区之间的寄生电容，最大程度降低了寄生电容对数据存储元件充放电速度的影响，提高了半导体结构的存储速度。
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请的优选实施例中的附图，对本申请实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本申请一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本申请，而不能理解为对本申请的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。下面结合附图对本申请的实施例进行详细说明。
参照图1和图2所示，并且结合图7-图18所示，本申请实施例第一方面提供一种半导体结构。
该半导体结构100可以是存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(StaticRandom Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(ElectricallyErasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(PhaseChange Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive RandomAccess Memory，MRAM)。非存储器件可以是逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。
如图1所示，该半导体结构100包括：
衬底1，衬底1中具有沟槽隔离结构(未示出)，藉由沟槽隔离结构于衬底1中隔离出若干个有源区(未示出)。有源区上可以形成半导体器件，半导体器件包括晶体管。
需要说明的是，该衬底1的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物、绝缘体上锗(Germanium-on-insulator，简称为GOI)、碳化硅或绝缘体上硅(silicon-on-insulator，简称为SOI)，或者本领域技术人员已知的其他材料，该衬底1可以为衬底1上的结构层提供支撑基础。本申请实施例中的衬底1的材料为硅，衬底1中可以根据需要掺杂一定的杂质离子，杂质离子可以为N形杂质离子或P形杂质离子，具体依据所制备的器件类型确定。
可以理解的是，沟槽隔离结构可以利用浅沟槽隔离(shallow trench isolation，简称为STI)技术形成，沟槽隔离结构的材质可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。沟槽隔离结构的顶部表面可以与有源区的顶部表面齐平。
字线沟槽11，字线沟槽11开设在有源区中，其中，有源区开设有两个字线沟槽11，每个字线沟槽11中设置有埋入式字线2。
需要说明的是，字线沟槽11的深度小于沟槽隔离结构的深度，大于有源区的掺杂厚度，字线沟槽11在衬底1的俯视图中呈直线，每一个字线沟槽11均可以横跨多个有源区以及位于有源区之间的沟槽隔离结构。字线沟槽11可以通过各项异性的干法刻蚀工艺蚀刻衬底1形成，具体的各项异性的干法刻蚀工艺可以为等离子刻蚀工艺，以使字线沟槽11不同深度处的宽度相等或相近。字线沟槽11的宽度为字线沟槽11的两相对侧壁之间的垂直距离。
掺杂区3，设置在字线沟槽11两侧，与字线沟槽11位于同一有源区中。具体的，掺杂区3包括第一掺杂区31和第二掺杂区32，第二掺杂区32设置于两个字线沟槽11之间，第一掺杂区31设置有两个，每个第一掺杂区31分别设置在字线沟槽11远离第二掺杂区32的一侧。第一掺杂区31可以为源极区或漏极区，当第一掺杂区31为源极区，第二掺杂区32为漏极区，当第一掺杂区31为漏极区，第二掺杂区32为源极区，在本申请实施例中，第一掺杂区31为源极区，第二掺杂区32为漏极区。
这样，第二掺杂区32位于两个字线沟槽11之间，通过将第二掺杂区32设置在两个字线沟槽11之间，第二掺杂区32可以形成两个晶体管共用的漏极区，降低了晶体管的尺寸，有利于提高存储密度。
具体的，如图1所示，位于两个字线沟槽11之间的掺杂区3与字线沟槽11之间设置有预设间距L，即：第二掺杂区32的边界与字线沟槽11之间具有预设间距L。
具体的，埋入式字线2包括介质层21和导电层22，导电层22填充于字线沟槽11内，导电层22与字线沟槽11内表面之间设置有介质层21。其中，介质层21的材质包括氮化物、氧化物和氮氧化物中的一种或多种，氮化物可以包括氮化硅，氧化物可以包括二氧化硅。这样，介质层21可以在衬底1和埋入式字线2之间起隔离和缓冲作用，提高埋入式字线2与衬底1之间的附着力，增加埋入式字线2的可靠度。
具体的，介质层21可以包括氮化物层212和氧化物层211，氧化物层211位于氮化物层212和衬底1之间。通过设置氧化物层211，一方面，氧化物层211可以起缓冲作用，避免氮化物层212和衬底1之间的应力不匹配而导致易脱落，另一方面，氧化物层211可以起绝缘作用，使埋入式字线2与其他结构保持绝缘。
这里需要说明的是，本申请实施例中的预设间距L指：字线沟槽11的边缘与第二掺杂区32边界之间的距离，即第二掺杂区32与埋入式字线2的介质层21靠近衬底1一侧之间的距离；其中，由于离子扩散作用，本申请实施例预设间距L为掺杂离子浓度低于预设掺杂浓度的3％～5％的离子扩散区，第二掺杂区32边界的掺杂离子浓度为预设掺杂浓度的3％～5％，预设掺杂浓度为根据晶体管性能所设定的离子掺杂浓度。
对于掺杂离子浓度较高或离子在衬底1中扩散较多，第二掺杂区32边界为掺杂离子浓度为预设掺杂浓度3％处，预设间距L为掺杂离子浓度低于预设掺杂浓度3％的离子扩散区；对于掺杂离子浓度较低或离子在衬底1中扩散较少，第二掺杂区32边界为掺杂离子浓度为预设掺杂浓度5％处，预设间距L为掺杂离子浓度低于预设掺杂浓度5％的离子扩散区。
可以理解的是，埋入式字线2的导电层22和第二掺杂区32构成平板电容器，并且，埋入式字线2的导电层22和第二掺杂区32相当于平板电容器的两个极板。平板电容器的电容如公式(1)所示：
其中，C表示电容，d表示两个极板之间的距离，ε表示两个极板间介质的介电常数，S表示极板的面积。
根据公式(1)可知，两个极板之间的距离与电容的大小成反比，因此，通过使第二掺杂区32与埋入式字线2的介质层21之间具有预设间距，即：增大了埋入式字线2的导电层22与漏极区之间的距离，从而降低了埋入式字线2与漏极区之间的寄生电容，随着寄生电容的降低，可以最大程度降低寄生电容在位线对数据存储元件充放电的影响，从而提高了半导体结构100的存储速度。
在一种可能的实现方式中，预设间距的范围为3-30nm，具体的，该预设间距可以为3nm、10nm、20nm或30nm。该预设间距若小于3nm，埋入式字线2的介质层21与漏极区之间的距离相对较小，降低寄生电容的效果不够明显，不能最大程度避免寄生电容对埋入式字线2的影响。该预设间距若大于30nm，虽然能够使埋入式字线2的介质层21与漏极区之间的距离较大，降低寄生电容的效果更好，但是，一方面由于相邻埋入式字线2之间的距离有限，易影响漏极区的设置，漏极区面积过小，另一方面容易影响源极区和漏极区的导通。该预设间距位于上述范围内，一方面能够最大程度避免影响漏极区的设置，另一方面能够最大程度增大埋入式字线2的介质层21与漏极区之间的距离，降低埋入式字线2与漏极区之间的寄生电容。
在一种可能的实现方式中，导电层22可以包括主体层222和过渡层221，过渡层221设置于主体层222的外侧，过渡层221位于主体层222和氮化物层212之间。主体层222材质可以包括钨和多晶硅，具体的，主体层222靠近衬底1的一端为主体层222的下段，主体层222远离衬底1的一端为主体层222的上段，其下段可以是钨，上段可以是多晶硅。由于多晶硅的功函数较低，因此有助于降低设置于漏区上方的存储节点与埋入式字线2之间的寄生电容，从而改善栅致漏极漏电流(Gate Induced Drain Leakage，简称为GIDL)。
需要说明的是，过渡层221材质可以包括氮化钛或氮化钽，过渡层221与金属材料具有良好的界面相容性，通过设置过渡层221，能够有效降低界面处的结构缺陷，并且提高主体层222和介质层21之间的附着力，增加埋入式字线2的可靠度。
具体的，该半导体结构100还包括位线4，位线4位于衬底1上与第二掺杂区32相对应的位置，位线4和第二掺杂区32之间设置有位线接触结构41，衬底1上具有位线接触沟槽12，位线接触结构41位于位线接触沟槽12内，位线接触结构41电性连接第二掺杂区32和位线4。位线4的材质可以包括钨、铝、铜或氮化钛等电阻较小的材料，位线接触结构41的材质可以包括金属硅化物、多晶硅、金属氮化物和金属。通过设置位线接触结构41，便于位线4和漏极区电性连接，通过设置位线接触沟槽12，便于设置位线接触结构41，能够增强位线接触结构41在衬底1上的结构稳定性，提高半导体结构100的可靠度。
具体的，该半导体结构100还包括数据存储元件和存储节点接触插塞，存储节点接触插塞可以设置在位线4之间并分别连接到第一掺杂区31，数据存储元件可以设置在存储节点接触插塞上。示例性的，数据存储元件可以是包括下电极、电介质和上电极的电容器，使得半导体结构100可以用作动态随机存取存储器器件，下电极可以是插塞状结构与存储节点接触插塞连接。存储节点接触插塞的材质可以包括金属硅化物、多晶硅、金属氮化物和金属。通过数据存储元件存储电荷量体现存储数据的变化，存储数据的写入或读取过程中，需要导通埋入式字线2，通过位线4对数据存储元件进行充电或放电。由于埋入式字线2与漏极区之间寄生电容的存在，在位线4对数据存储元件的充电或放电过程中，大量电荷会积累在与埋入式字线2相对设置的漏极区中，降低数据存储元件的充放电速度，寄生电容越大，数据存储元件的充放电速度越低，导致数据存取越慢，严重影响存储速度。
在一种可能的实现方式中，介质层21的厚度介于0.3-7nm，具体的，介质层21的厚度可以是0.3nm、1nm、5nm或7nm。介质层21的厚度位于上述范围内，一方面使介质层21的隔离和缓冲的作用更好，另一方面可以使介质层21的厚度位于合理范围内，从而有利于降低晶体管的尺寸。
在一种可能的实现方式中，过渡层221的厚度介于0.1-3nm，具体的，过渡层221的厚度可以是0.1nm、1nm或3nm。过渡层221的厚度位于上述范围内，一方面保证过渡层221能够增强主体层222和介质层21之间的附着力，另一方面可以最大程度降低过渡层221的厚度，从而有利于降低晶体管的尺寸。
在一种可能的实现方式中，第二掺杂区32与埋入式字线2之间设置有隔离介质层5，隔离介质层5的下表面可以和第二掺杂区32的下表面齐平，或低于第二掺杂区32的下表面，隔离介质层5靠近第二掺杂区32的一侧可以和第二掺杂区32邻接或具有间距，隔离介质层5靠近埋入式字线2的一侧可以和介质层21邻接或具有间距。隔离介质层5的介电常数介于3～8，具体可以为氮化硅、碳化硅、氧化硅、氮氧化硅等材质；。
需要说明的是，通过公式(1)可知，两个极板之间的介质的介电常数与电容的大小成正比，因此，使埋入式字线2和漏极区之间的介质的介电常数保持在较小的范围内，有助于进一步降低埋入式字线2和漏极区之间的寄生电容，从而最大程度降低寄生电容对半导体结构100的存储速度的影响。
参照图3-图18所示，并且结合图1和图2所示，本申请实施例第二方面提供一种半导体结构的制备方法。
如图3所示，该半导体结构的制备方法包括：
S1：提供衬底。衬底1的材料可以是单晶硅、多晶硅、无定型硅、硅锗化合物、绝缘体上锗(Germanium-on-insulator，简称为GOI)、碳化硅或绝缘体上硅(silicon-on-insulator，简称为SOI)。本申请实施例中的衬底1的材料为硅，衬底1中根据需要掺杂一定的杂质离子，杂质离子可以为N形杂质离子或P形杂质离子。
S2：在衬底上形成隔离沟槽结构，通过隔离沟槽结构将衬底隔离出若干个有源区。可以利用浅沟槽隔离技术形成沟槽隔离结构，沟槽隔离结构的材质可以包括硅氧化物、硅氮化物或硅氮氧化物中的至少一种。沟槽隔离结构的顶部表面可以与有源区的顶部表面齐平。
S3：在同一有源区中开设两个字线沟槽。字线沟槽11的深度小于沟槽隔离结构的深度，大于有源区的厚度。字线沟槽11可以通过各项异性的干法刻蚀工艺蚀刻有源区和沟槽隔离结构，具体的各项异性的干法刻蚀工艺可以为等离子刻蚀工艺，以使沟槽隔离结构中形成的字线沟槽11的宽度与有源区中形成的字线沟槽11的宽度相等或相近。字线沟槽11设置有埋入式字线2。
具体的，如图7所示，在开设字线沟槽11前，首先在衬底1上形成第四掩膜层64，第四掩膜层64上具有两个相邻的第一开口，第一开口将部分衬底1的表面裸露。然后，如图8所示，对裸露的衬底1进行刻蚀形成字线沟槽11。
S4：在字线沟槽的两侧分别形成掺杂区。其中，掺杂区3与字线沟槽11位于同一有源区中，位于两个字线沟槽11之间的掺杂区3与字线沟槽11之间具有预设间距。
需要说明的是，在本申请实施例中，相邻字线沟槽11之间的掺杂区3为第二掺杂区32，字线沟槽11远离第二掺杂区32一侧的掺杂区3为第一掺杂区31，第一掺杂区31为源极区，第二掺杂区32为漏极区，如图14所示，预设间距L具体指：字线沟槽11的边缘与第二掺杂区32边界之间的距离，即第二掺杂区32边界与埋入式字线2的介质层21靠近衬底1一侧之间的距离。通过使第二掺杂区32与埋入式字线2的介质层21之间具有预设间距L，即：增大了埋入式字线2的介质层21与漏极区之间的距离，从而降低了埋入式字线2与漏极区之间的寄生电容，随着寄生电容的降低，可以最大程度降低寄生电容对数据存储元件充放电速度的影响，从而提高了半导体结构100的存储速度。
S5：在衬底上形成位线。位线4与第二掺杂区32电性连接，位线4的材质可以包括钨、铝、铜或氮化钛等电阻较小的材料。
在一种可能的实现方式中，如图4所示，在同一有源区中开设两个字线沟槽的步骤中，包括：在字线沟槽内形成埋入式字线。
具体的，在字线沟槽内形成埋入式字线的步骤中，包括：
S31：在字线沟槽内表面形成介质层。其中，介质层21形成于字线沟槽11的底部及侧壁。
具体的，介质层21包括氮化物层212和氧化物层211，首先在字线沟槽11内形成氧化物层211，在氧化物层211填充字线沟槽11后，回蚀氧化物层211，以使氧化物层211覆盖字线沟槽11的侧壁和底壁，也可仅采用沉积方式如化学气相沉积、原子沉积等方式直接形成覆盖字线沟槽11侧壁和底壁的氧化物层211。
然后在字线沟槽11内形成氮化物层212，在氮化物层212填充字线沟槽11后，回蚀氮化物层212，以使氮化物层212覆盖氧化物层211的侧壁和底壁，其中，介质层21初始形成后的结构如图9所示。
需要说明的是，在形成介质层21之前，可以使用含氟蚀刻剂的清洗工艺去除形成在字线沟槽11中的自然氧化物层。
S32：在介质层内填充金属层。其中，金属层包括主体层222和过渡层221。
具体的，回蚀氮化物层212后在介质层21内形成第一沟槽，首先在第一沟槽内形成过渡层221，在过渡层221填充第一沟槽后，回蚀过渡层221，以使过渡层221覆盖第一沟槽的底壁和部分侧壁。然后在第一沟槽内形成一定厚度的主体层222，接着在字线沟槽11继续形成氮化物层212，该氮化物层212覆盖金属层。最后对氮化物层212进行平坦化处理，平坦化工艺可以采用化学机械研磨(Chemical Mechanical Polishing，简称为CMP)工艺。埋入式字线2形成后的结构如图10所示。
需要说明的是，介质层21可以在衬底1和埋入式字线2之间起隔离和缓冲作用，提高埋入式字线2与衬底1之间的附着力，设置过渡层221可以提高主体层222和介质层21之间的附着力，增加埋入式字线2的可靠度。
在一种可能的实现方式中，如图5所示，在字线沟槽的两侧分别形成掺杂区的步骤中，包括：
S41：在衬底上形成第一掩膜层，第一掩膜层覆盖字线沟槽和第二衬底部的顶表面，并暴露位于第一衬底部的顶表面。其中，第二衬底部14位于两个字线沟槽11之间，第一衬底部13位于字线沟槽11远离第二衬底部14的一侧。
S42：在第一衬底部上通过离子注入的方式形成第一掺杂区。第一掺杂区31形成后的结构如图11所示。
可以理解的是，离子注入工艺能够精确控制掺杂的浓度分布和掺杂深度，在离子注入后，可以进行热退火工艺。由于离子注入容易在掺杂区3形成晶格缺陷，晶格缺陷使载流子迁移率下降，热退火可以消除晶格损伤。
S43：在衬底上形成第二掩膜层，第二掩膜层覆盖字线沟槽和第一衬底部的顶表面，并暴露位于第二衬底部的顶表面。第二掩膜层形成后的结构如图12所示。
S44：在第二掩膜层和第二衬底部的顶表面上形成第三掩膜层，第三掩膜层覆盖第二衬底部的部分顶表面，且第三掩膜层靠近字线沟槽设置，并暴露位于第二衬底部的其余顶表面。第三掩膜层形成后的结构如图13所示。
可以理解的是，在相关技术中，形成第二掺杂区32的工艺中只利用第二掩膜层62，因此，第二掺杂区32和埋入式字线2的介质层21邻接，埋入式字线2的导电层22和第二掺杂区32距离较近，导致埋入式字线2和第二掺杂区32之间的寄生电容较大。在本申请实施例中，通过在第二掩膜层62上形成第三掩膜层63，一方面可以利用原有的掩膜层，降低制作成本，另一方面可以使第二掺杂区32与埋入式字线2的介质层21之间具有预设间距，从而降低了埋入式字线2与漏极区之间的寄生电容。具体的，第二掺杂区32与埋入式字线2的介质层21之间的间距与第三掩膜层63在第二衬底部14上覆盖的长度有关，其中，图13中，L表示第三掩膜层63的覆盖长度。
S45：在暴露的第二衬底部上通过离子注入的方式形成第二掺杂区。第一掺杂区31和第二掺杂区32共同形成掺杂区3。第二掺杂区32形成后的结构如图14所示。
可以理解的是，形成第二掺杂区32后，可以进行热退火工艺。
具体的，如图13所示，第三掩膜层63位于第二衬底部14表面的范围为3-30nm，即L的长度介于3-30nm，L的长度可以是3nm、10nm、20nm或30nm。L若小于3nm，埋入式字线2的介质层21与漏极区之间的距离相对较小，降低寄生电容的效果不够明显，不能最大程度避免寄生电容对埋入式字线2的影响。L若大于30nm，虽然，能够使埋入式字线2的介质层21与漏极区之间的距离较大，降低寄生电容的效果更好，但是，一方面由于相邻埋入式字线2之间的距离有限，易影响漏极区的设置，另一方面容易影响源极区和漏极区的导通。L位于上述范围内，一方面能够最大程度避免影响漏极区的设置，另一方面能够最大程度增大埋入式字线2与漏极区之间的距离，降低埋入式字线2与漏极区之间的寄生电容。
在一种可能的实现方式中，如图6所示，在衬底上形成位线的步骤中，包括：
S51：在第二掺杂区和第二衬底部上形成位线接触沟槽。该步骤可以在S45之后进行，具体的，移除第三掩膜层63，暴露第二衬底部14的表面，通过湿法刻蚀工艺或干法刻蚀工艺去除部分第二掺杂区32和部分第二衬底部14。位线接触沟槽12形成前的结构如图15所示，位线接触沟槽12形成后的结构如图16所示。
S52：在位线接触沟槽内形成位线接触结构。位线接触结构41的材质可以包括金属硅化物、多晶硅、金属氮化物和金属。
S53：在位线接触结构上形成位线金属层，位线金属层通过位线接触结构与第二掺杂区电性连接。位线金属层411的材质可以包括钨、铝、铜或氮化钛等电阻较小的材料。位线4和位线接触结构41形成后的结构如图17所示。
可以理解的，通过设置位线接触结构41，便于位线4和漏极区电性连接，通过设置位线接触沟槽12，便于设置位线接触结构41，能够增强位线接触结构41在衬底1上的结构稳定性，提高半导体结构100的可靠度。
在一种可能的实现方式中，在字线沟槽的两侧分别形成掺杂区的步骤之后，在衬底上形成位线的步骤之前，包括：
在第二掺杂区和字线沟槽之间形成隔离介质层。隔离介质层形成后的结构如图18所示。其中，隔离介质层5的介电常数介于3～8，具体可以为氮化硅、碳化硅、氧化硅、氮氧化硅等材质，隔离介质层5的下表面可以和第二掺杂区32的下表面齐平，或低于第二掺杂区32的下表面，隔离介质层5靠近第二掺杂区32的一侧可以和第二掺杂区32邻接或具有间距，隔离介质层5靠近埋入式字线2的一侧可以和介质层21邻接或具有间距。
需要说明的是，通过公式(1)可知，两个极板之间的介质的介电常数与电容的大小成正比，因此，使埋入式字线2和漏极区之间的介质的介电常数保持在较小的范围内，有助于进一步降低埋入式字线2和漏极区之间的寄生电容，从而最大程度降低寄生电容对存储速度的影响。
描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。在本申请的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (16)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底中具有沟槽隔离结构，藉由所述沟槽隔离结构于所述衬底中隔离出若干个有源区；
字线沟槽，所述字线沟槽开设在所述有源区中；
掺杂区，设置在所述字线沟槽两侧，与所述字线沟槽位于同一有源区中；
位于相邻所述字线沟槽之间的掺杂区与所述字线沟槽之间设置有预设间距。
2.根据权利要求1所述的半导体结构，其特征在于，所述预设间距的范围为3-30nm。
3.根据权利要求1所述的半导体结构，其特征在于，
所述掺杂区包括第一掺杂区和第二掺杂区，所述第二掺杂区设置于两个所述字线沟槽之间，所述第一掺杂区设置有两个，每个所述第一掺杂区分别设置在所述字线沟槽远离所述第二掺杂区的一侧。
4.根据权利要求3所述的半导体结构，其特征在于，所述字线沟槽中设置有埋入式字线，所述埋入式字线包括介质层和导电层，所述导电层填充于所述字线沟槽内，所述导电层与所述字线沟槽内表面之间设置有介质层；
所述介质层的材质包括氮化物、氧化物和氮氧化物中的一种或多种。
5.根据权利要求4所述的半导体结构，其特征在于，
所述导电层包括主体层和过渡层，所述过渡层设置于所述主体层外侧；
所述主体层材质包括钨和多晶硅，所述过渡层材质包括氮化钛或氮化钽。
6.根据权利要求1所述的半导体结构，其特征在于，还包括位线，所述位线位于所述衬底上与所述第二掺杂区相对应的位置，所述位线和所述第二掺杂区之间设置有位线接触结构，所述衬底上开设有位线接触沟槽，所述位线接触结构位于所述位线接触沟槽内，所述位线接触结构电性连接所述第二掺杂区和所述位线。
7.根据权利要求4或5所述的半导体结构，其特征在于，所述介质层的厚度介于0.3-7nm。
8.根据权利要求5所述的半导体结构，其特征在于，所述过渡层的厚度介于0.1-3nm。
9.根据权利要求1-6中任一项所述的半导体结构，其特征在于，位于两个所述字线沟槽之间的所述掺杂区与所述字线沟槽之间设置有隔离介质层；
所述隔离介质层的介电常数介于3～8。
10.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成隔离沟槽结构，通过所述隔离沟槽结构将所述衬底隔离出若干个有源区；
在同一有源区中开设两个字线沟槽；
在所述字线沟槽的两侧分别形成掺杂区；其中，所述掺杂区与所述字线沟槽位于同一有源区中，位于两个所述字线沟槽之间的所述掺杂区与所述字线沟槽之间具有预设间距。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，在同一有源区中开设两个字线沟槽，包括：在所述字线沟槽内形成埋入式字线；
在所述字线沟槽内形成埋入式字线，包括：
在所述字线沟槽内表面形成介质层；其中，所述介质层形成于所述字线沟槽的底部及侧壁；
在所述介质层内填充金属层；其中，所述金属层包括主体层和过渡层。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，在所述字线沟槽的两侧分别形成掺杂区，包括：
在所述衬底上形成第一掩膜层，所述第一掩膜层覆盖所述字线沟槽和第二衬底部的顶表面，并暴露位于第一衬底部的顶表面；其中，所述第二衬底部位于两个所述字线沟槽之间，所述第一衬底部位于所述字线沟槽远离所述第二衬底部的一侧；
在所述第一衬底部上通过离子注入的方式形成第一掺杂区。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，在所述字线沟槽的两侧分别形成掺杂区，包括：
在所述衬底上形成第二掩膜层，所述第二掩膜层覆盖所述字线沟槽和所述第一衬底部的顶表面，并暴露位于所述第二衬底部的顶表面；
在所述第二掩膜层和所述第二衬底部的顶表面上形成第三掩膜层，所述第三掩膜层覆盖所述第二衬底部的部分顶表面，且所述第三掩膜层靠近所述字线沟槽设置，并暴露位于所述第二衬底部的其余顶表面；
在暴露的所述第二衬底部上通过离子注入的方式形成第二掺杂区；所述第一掺杂区和所述第二掺杂区共同形成所述掺杂区。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述第三掩膜层位于所述第二衬底部表面的范围为3-30nm。
15.根据权利要求13或14所述的半导体结构的制备方法，其特征在于，
在所述字线沟槽的两侧分别形成掺杂区后，包括：
在所述衬底上形成位线；所述位线与所述第二掺杂区连接；
在所述衬底上形成位线，包括：
在所述第二掺杂区和所述第二衬底部上形成位线接触沟槽；
在所述位线接触沟槽内形成位线接触结构；
在所述位线接触结构上形成位线金属层，所述位线金属层通过所述位线接触结构与所述第二掺杂区电性连接。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，在所述字线沟槽的两侧分别形成掺杂区后，在所述衬底上形成位线前，包括：
在所述第二掺杂区和所述字线沟槽之间形成隔离介质层；所述隔离介质层的介电常数介于3～8。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210042194.6A CN114446964A (zh) | 2022-01-14 | 2022-01-14 | 半导体结构和半导体结构的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210042194.6A CN114446964A (zh) | 2022-01-14 | 2022-01-14 | 半导体结构和半导体结构的制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114446964A true CN114446964A (zh) | 2022-05-06 |
Family
ID=81367768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210042194.6A Pending CN114446964A (zh) | 2022-01-14 | 2022-01-14 | 半导体结构和半导体结构的制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114446964A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116171043A (zh) * | 2023-04-24 | 2023-05-26 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116568046A (zh) * | 2023-07-07 | 2023-08-08 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法和半导体结构 |
| WO2023231075A1 (zh) * | 2022-05-30 | 2023-12-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2024198553A1 (zh) * | 2023-03-24 | 2024-10-03 | 华为技术有限公司 | 存储装置及其制作方法、电子设备 |
-
2022
- 2022-01-14 CN CN202210042194.6A patent/CN114446964A/zh active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023231075A1 (zh) * | 2022-05-30 | 2023-12-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| WO2024198553A1 (zh) * | 2023-03-24 | 2024-10-03 | 华为技术有限公司 | 存储装置及其制作方法、电子设备 |
| CN116171043A (zh) * | 2023-04-24 | 2023-05-26 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116171043B (zh) * | 2023-04-24 | 2023-07-07 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN116568046A (zh) * | 2023-07-07 | 2023-08-08 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法和半导体结构 |
| CN116568046B (zh) * | 2023-07-07 | 2023-11-28 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法和半导体结构 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7566613B2 (en) | Method of forming a dual gated FinFET gain cell | |
| KR100720642B1 (ko) | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치 | |
| US9281369B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN114446964A (zh) | 半导体结构和半导体结构的制备方法 | |
| US7598563B2 (en) | Memory device and method for manufacturing the same | |
| CN108257919B (zh) | 随机动态处理存储器元件的形成方法 | |
| US6355520B1 (en) | Method for fabricating 4F2 memory cells with improved gate conductor structure | |
| JP5102767B2 (ja) | サイド・ゲート及びトップ・ゲート読み出しトランジスタを有するデュアル・ポート型ゲインセル | |
| EP0967644A2 (en) | DRAM trench capacitor | |
| US20020072155A1 (en) | Method of fabricating a DRAM unit | |
| KR100562235B1 (ko) | 실리콘-온-절연체에 동적 랜덤 액세스 메모리 어레이를포함하는 집적 회로 형성 방법 및 그 집적 회로 | |
| WO2023103182A1 (zh) | 存储单元、存储器及其制作方法 | |
| US20140030865A1 (en) | Method of manufacturing semiconductor device having cylindrical lower capacitor electrode | |
| JP3795366B2 (ja) | 記憶素子及びその製造方法 | |
| US6258689B1 (en) | Low resistance fill for deep trench capacitor | |
| CN115148705A (zh) | 半导体结构及其制备方法 | |
| US7208799B2 (en) | Floating body cell dynamic random access memory with optimized body geometry | |
| CN111370410A (zh) | 一种三维nand存储器及其制造方法 | |
| US9231066B2 (en) | Semiconductor device having vertical channel | |
| CN113629057B (zh) | 半导体结构及其制造方法 | |
| CN110875391A (zh) | 晶体管及其形成方法、集成电路存储器 | |
| US6054345A (en) | Method for forming deep depletion mode dynamic random access memory (DRAM) cell | |
| CN110246841B (zh) | 半导体元件及其制作方法 | |
| CN114267640B (zh) | 半导体器件及其制备方法 | |
| WO2022057369A1 (zh) | 半导体器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |