KR20230029190A - 게이트 구조물 및 이를 포함하는 반도체 장치 - Google Patents
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Abstract
게이트 구조물은 기판 상부에 매립되고, 금속을 포함하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성되며, 금속 질화물을 포함하는 게이트 배리어 패턴, 및 상기 게이트 배리어 패턴 상에 형성된 제2 게이트 전극을 포함할 수 있으며, 상기 게이트 배리어 패턴은 편평한 상면 및 편평하지 않은 저면을 가질 수 있다.
Description
본 발명은 게이트 구조물 및 이를 포함하는 반도체 장치에 관한 것이다.
DRAM 장치에서 매립 게이트 구조물은 기판 상에 리세스를 형성하고, 상기 리세스 상에 제1 및 제2 게이트 전극들, 및 게이트 마스크를 순차적으로 형성함으로써 형성될 수 있다. 이때, 상기 제1 및 제2 게이트 전극들이 포함하는 물질들 간의 확산 현상이 발생할 수 있다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 게이트 구조물을 제공하는데 있다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 게이트 구조물을 포함하는 반도체 장치를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 게이트 구조물은 기판 상부에 매립되고, 금속을 포함하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성되며, 금속 질화물을 포함하는 게이트 배리어 패턴, 및 상기 게이트 배리어 패턴 상에 형성된 제2 게이트 전극을 포함할 수 있으며, 상기 게이트 배리어 패턴은 편평한 상면 및 편평하지 않은 저면을 가질 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 게이트 구조물은 기판 상부에 매립되고, 제1 게이트 전극, 상기 제1 게이트 전극 상에 순차적으로 적층되며, 서로 다른 물질을 포함하는 제1 및 제2 게이트 배리어 패턴들을 포함하는 게이트 배리어 패턴 구조물, 및 상기 게이트 배리어 패턴 구조물 상에 형성된 제2 게이트 전극을 포함할 수 있으며, 상기 게이트 배리어 패턴 구조물은 편평한 상면 및 편평하지 않은 저면을 가질 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴, 상기 액티브 패턴의 측벽을 커버하는 소자 분리 패턴, 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴 및 상기 소자 분리 패턴의 상부에 매립된 게이트 구조물, 상기 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물, 상기 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있으며, 상기 게이트 구조물은 상기 제1 방향으로 연장되며, 금속을 포함하는 제1 게이트 전극, 상기 제1 게이트 전극 상에 형성되며, 금속 질화물을 포함하는 게이트 배리어 패턴 구조물, 및 상기 게이트 배리어 패턴 구조물 상에 형성된 제2 게이트 전극을 포함할 수 있고, 상기 게이트 배리어 패턴 구조물은 편평한 상면 및 편평하지 않은 저면을 가질 수 있다.
예시적인 실시예들에 따른 게이트 구조물은 제1 및 제2 게이트 전극들들 사이에 형성된 게이트 배리어 패턴을 포함할 수 있으며, 이에 의해 상기 제1 및 제2 게이트 전극들이 포함하는 물질들 간의 확산 현상이 방지될 수 있다. 이에 따라, 상기 게이트 구조물은 개선된 전기적 특성을 가질 수 있다.
또한, 예시적인 실시예들에 따른 상기 게이트 구조물의 형성 방법에서, 상기 제1 게이트 전극 및 상기 게이트 배리어 패턴을 형성하는 공정을 단순화할 수 있으며, 이에 따라 상기 게이트 구조물의 형성 공정 마진(margin)이 개선될 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 8 및 도 9는 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8 및 도 9는 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법, 및 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
이하의 발명의 상세한 설명에서는, 기판 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 상기 기판 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 1 내지 도 7은 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3 및 6은 평면도들이고, 도 2, 4, 5 및 7은 대응하는 평면도들을 A-A'선으로 절단한 단면도들이다.
도 1 및 2를 참조하면, 기판(100) 상에 액티브 패턴(105)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(105)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(105)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 액티브 패턴(105) 및 소자 분리 패턴(110) 상에 예를 들어, 비정질 탄소막(Amorphous Carbon Layer: ACL) 혹은 스핀-온-하드마스크(Spin On Hard mask: SOH)를 포함하는 식각 마스크를 형성한 후, 상기 식각 마스크를 사용하는 식각 공정을 통해 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스(120)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 리세스(120)는 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 상기 식각 마스크는 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
이후, 제2 리세스(120)의 내벽에 게이트 절연 패턴(135)을 컨포멀하게 형성할 수 있다. 게이트 절연 패턴(135)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
일 실시예에 있어서, 게이트 절연 패턴(135)은 제2 리세스(120)에 의해 노출된 액티브 패턴(105) 및 소자 분리 패턴(110)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 3 및 도 4를 참조하면, 제2 리세스(120)의 하부를 채우는 제1 게이트 전극(145)을 형성한 후, 제2 리세스(120)의 상부를 채우는 게이트 배리어 막(150)을 형성할 수 있으며, 게이트 배리어 막(150)은 액티브 패턴(105) 및 소자 분리 패턴(110) 상에도 형성될 수 있다.
제1 게이트 전극(145)은 제1 화학 기상 증착(CVD) 및/또는 제1 원자층 증착(ALD) 공정을 포함하는 제1 증착 공정을 통해 제2 리세스(120)를 채우는 제1 게이트 전극막을 형성한 후, 상기 제1 게이트 전극막의 상부를 퍼지(purge) 공정을 통해 제거함으로써 형성될 수 있다. 이에 따라, 제1 게이트 전극(145)은 편평하지 않은 상면을 가지도록 형성될 수 있다.
게이트 배리어 막(150)은 제2 화학 기상 증착(CVD) 및/또는 제2 원자층 증착(ALD) 공정을 포함하는 제2 증착 공정을 통해 제2 리세스(120)를 채우도록 형성될 수 있으며, 액티브 패턴(105) 및 소자 분리 패턴(110) 상에도 형성될 수 있다. 이에 따라, 게이트 배리어 막(150)은 편평하지 않은 저면을 가지도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 증착 공정, 상기 퍼지 공정 및 상기 제2 증착 공정은 인-시튜(In-situ)로 수행될 수 있다.
제1 게이트 전극(145)은 예를 들어, 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta) 또는 티타늄(Ti)과 같은 금속을 포함할 수 있으며, 게이트 배리어 막(150)은 예를 들어, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물 또는 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 증착 공정들은 서로 동일한 금속을 포함하는 가스 및/또는 전구체(precursor)를 사용하여 수행될 수 있으며, 이에 따라 제1 게이트 전극(145) 및 게이트 배리어 막(150)은 서로 동일한 금속을 포함할 수 있다.
다른 실시예들에 있어서, 상기 제1 및 제2 증착 공정들은 서로 다른 금속을 포함하는 가스 및/또는 전구체를 사용하여 수행될 수 있으며, 이에 따라 제1 게이트 전극(145) 및 게이트 배리어 막(150)은 서로 다른 금속을 포함할 수 있다.
도 5를 참조하면, 게이트 배리어 막(150)의 상부를 에치 백 공정을 통해 제거함으로써 편평한 상면을 가지는 게이트 배리어 패턴(155)을 형성할 수 있다. 게이트 배리어 패턴(155)이 편평한 상면 및 편평하지 않은 저면을 가지도록 형성될 수 있으므로, 게이트 배리어 패턴(155)의 두께는 균일하지 않을 수 있다.
도 6 및 도 7을 참조하면, 제2 리세스(120)를 채우는 제2 게이트 전극(175) 및 게이트 마스크(185)를 순차적으로 형성함으로써, 상기 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 게이트 절연 패턴(135), 제1 게이트 전극(145), 게이트 배리어 패턴(155), 제2 게이트 전극(175) 및 게이트 마스크(185)를 포함할 수 있으며, 각각이 제1 방향(D1)을 따라 연장되고 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는, 상기 게이트 구조물을 게이트 구조물(195)로 지칭하기로 한다.
게이트 배리어 패턴(155) 상에 제2 게이트 전극(175)을 형성하고, 제2 리세스(130)의 상부를 채우는 게이트 마스크 막을 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 절연 패턴(135) 상에 형성한 후, 이들의 상면이 노출될 때까지 상기 게이트 마스크 막을 평탄화함으로써 게이트 마스크(185)를 형성할 수 있다.
제2 게이트 전극(175)은 예를 들어, 폴리실리콘을 포함할 수 있으며, 게이트 마스크(185)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
만약, 상기 제1 증착 공정을 수행하여 제2 리세스(120)를 채우는 상기 제1 게이트 전극막을 형성하고, 상기 제1 게이트 전극막의 상부를 제거하는 상기 에치 백 공정을 수행하여 제1 게이트 전극(145)을 형성한 후, 제1 게이트 전극(145)의 상부에 대해 어닐링(annealing) 및 질화(nitridation) 공정을 수행함으로써 게이트 배리어 패턴(155)을 형성할 경우에는, 게이트 구조물(195)의 형성 공정 마진(margin)이 낮을 수 있다. 또한, 이로 인해 제1 게이트 전극(145)의 상면 및 게이트 배리어 패턴(155)의 저면은 편평할 수 있으며, 제1 게이트 전극(145) 및 게이트 배리어 패턴(155)은 서로 다른 금속을 포함할 수 없다.
하지만, 예시적인 실시예들에 있어서, 상기 제1 증착 공정, 상기 퍼지 공정, 및 상기 제2 증착 공정들을 인-시튜로 수행하여 제1 게이트 전극(145) 및 게이트 배리어 막(150)을 형성한 후, 게이트 배리어 막(150)의 상부에 대해 에치 백 공정을 수행하여 게이트 배리어 패턴(155)을 형성할 수 있다. 즉, 상기 제1 증착 공정, 상기 퍼지 공정, 및 상기 제2 증착 공정들을 인-시튜로 수행함으로써 상기 어닐링 및 질화 공정을 생략할 수 있으며, 이에 따라 게이트 구조물(195)의 형성 공정 마진이 개선될 수 있다. 또한, 이로 인해 제1 게이트 전극(145)의 상면 및 게이트 배리어 패턴(155)의 저면은 편평하지 않을 수 있으며, 제1 게이트 전극(145) 및 게이트 배리어 패턴(155)은 서로 다른 금속을 포함할 수 있다.
전술한 공정들을 통해 완성된 게이트 구조물(195)은 기판(100) 상부에 매립되고, 순차적으로 적층된 제1 게이트 전극(145), 게이트 배리어 패턴(155), 제2 게이트 전극(175), 게이트 마스크(185)를 포함할 수 있다. 또한, 게이트 구조물(195)은 제1 게이트 전극(145)의 저면 및 측벽, 및 게이트 배리어 패턴(155), 제2 게이트 전극(175) 및 게이트 마스크(185)의 측벽을 커버하는 게이트 절연 패턴(135)을 더 포함할 수 있다.
전술한 바와 같이, 제1 및 제2 게이트 전극들(145, 175)들 사이에 게이트 배리어 패턴(155)이 형성될 수 있으며, 이에 의해 제1 게이트 전극(145)이 포함하는 금속 및 제2 게이트 전극(175)이 포함하는 금속 질화물 간의 확산 현상이 방지될 수 있다. 이에 따라, 게이트 구조물(195)은 개선된 전기적 특성을 가질 수 있다.
도 8 및 도 9는 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다. 상기 게이트 구조물의 형성 방법은 도 1 내지 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 8을 참조하면, 제2 리세스(120)의 하부를 채우는 제1 게이트 전극(145)을 형성하고, 제1 게이트 전극(145) 상에 제1 게이트 배리어 패턴(153)을 형성한 후, 제2 리세스(120)의 상부를 채우는 제2 게이트 배리어 막(150)을 형성할 수 있으며, 제2 게이트 배리어 막(150)은 액티브 패턴(105) 및 소자 분리 패턴(110) 상에도 형성될 수 있다.
제1 게이트 배리어 패턴(153)은 제2 화학 기상 증착(CVD) 및/또는 제2 원자층 증착(ALD) 공정을 포함하는 제2 증착 공정을 통해 형성될 수 있다. 이에 따라, 제1 게이트 배리어 패턴(153)은 편평하지 않은 상면 및 저면을 가질 수 있다.
제2 게이트 배리어 막(150)은 제3 화학 기상 증착(CVD) 및/또는 제3 원자층 증착(ALD) 공정을 포함하는 제3 증착 공정을 통해 제2 리세스(120)를 채우도록 형성될 수 있으며, 액티브 패턴(105) 및 소자 분리 패턴(110) 상에도 형성될 수 있다. 이에 따라, 제2 게이트 배리어 막(150)은 편평하지 않은 저면을 가지도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 증착 공정, 상기 퍼지 공정, 및 상기 제2 및 제3 증착 공정들은 인-시튜(In-situ)로 수행될 수 있다.
제1 게이트 배리어 패턴(153)은 예를 들어, 텅스텐 산질화물, 몰리브덴 산질화물, 탄탈륨 산질화물 또는 티타늄 산질화물과 같은 금속 산질화물을 포함할 수 있으며, 제2 게이트 배리어 막(150)은 예를 들어, 텅스텐 질화물, 몰리브덴 질화물, 탄탈륨 질화물 또는 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제3 증착 공정들은 서로 동일한 금속을 포함하는 가스 및/또는 전구체(precursor)를 사용하여 수행될 수 있으며, 이에 따라 제1 게이트 전극(145), 제1 게이트 배리어 패턴(153) 및 제2 게이트 배리어 막(150)은 서로 동일한 금속을 포함할 수 있다.
다른 실시예들에 있어서, 상기 제2 및 제3 증착 공정들은 서로 동일한 금속을 포함하는 가스 및/또는 전구체를 사용하여 수행되나, 상기 각 제2 및 제3 증착 공정들은 상기 제1 증착 공정과는 다른 금속을 포함하는 가스 및/또는 전구체를 사용하여 수행될 수 있다. 이에 따라, 제1 게이트 배리어 패턴(153) 및 제2 게이트 배리어 막(150)은 서로 동일한 금속을 포함하나, 각 제1 게이트 배리어 패턴(153) 및 제2 게이트 배리어 막(150)은 제1 게이트 전극(145)과는 다른 금속을 포함할 수 있다.
도 9를 참조하면, 제2 게이트 배리어 막(150)의 상부를 에치 백 공정을 통해 제거함으로써 편평한 상면을 가지는 제2 게이트 배리어 패턴(155)을 형성할 수 있다. 제2 게이트 배리어 패턴(155)이 편평한 상면 및 편평하지 않은 저면을 가지도록 형성될 수 있으므로, 제2 게이트 배리어 패턴(155)의 두께는 균일하지 않을 수 있다.
이때, 제1 및 제2 게이트 배리어 패턴들(153, 155)은 함께 게이트 배리어 패턴 구조물(165)을 형성할 수 있다. 게이트 배리어 패턴 구조물(165)은 편평한 상면 및 편평하지 않은 저면을 가질 수 있으며, 이에 따라 게이트 배리어 패턴 구조물(165)의 두께는 균일하지 않을 수 있다.
이후, 제2 게이트 전극(175)을 채우는 제2 게이트 전극(175) 및 게이트 마스크(185)를 순차적으로 형성함으로써, 게이트 구조물(195)을 형성할 수 있다.
게이트 구조물(195)은 게이트 절연 패턴(135), 제1 게이트 전극(145), 게이트 배리어 패턴 구조물(165), 제2 게이트 전극(175) 및 게이트 마스크(185)를 포함할 수 있다.
전술한 바와 같이, 상기 제1 증착 공정, 상기 퍼지 공정, 및 상기 제2 및 제3 증착 공정들을 인-시튜로 수행할 수 있으며, 이에 따라 게이트 구조물(195)의 형성 공정 마진이 개선될 수 있다. 또한, 이로 인해 제1 게이트 전극(145)의 상면 및 게이트 배리어 패턴 구조물(165)의 저면은 편평하지 않을 수 있으며, 제1 게이트 전극(145) 및 게이트 배리어 패턴 구조물(165)은 서로 다른 금속을 포함할 수 있다.
전술한 공정들을 통해 완성된 게이트 구조물(195)은 기판(100) 상부에 매립되고, 순차적으로 적층된 제1 게이트 전극(145), 게이트 배리어 패턴 구조물(165), 제2 게이트 전극(175), 게이트 마스크(185)를 포함할 수 있다. 또한, 게이트 구조물(195)은 제1 게이트 전극(145)의 저면 및 측벽, 및 게이트 배리어 패턴 구조물(165), 제2 게이트 전극(175) 및 게이트 마스크(185)의 측벽을 커버하는 게이트 절연 패턴(135)을 더 포함할 수 있다.
전술한 바와 같이, 제1 및 제2 게이트 전극들(145, 175)들 사이에 게이트 배리어 패턴 구조물(165)이 형성될 수 있으며, 이에 의해 제1 게이트 전극(145)이 포함하는 금속 및 제2 게이트 전극(175)이 포함하는 금속 질화물 간의 확산 현상이 방지될 수 있다. 이에 따라 게이트 구조물(195)은 개선된 전기적 특성을 가질 수 있다.
도 10 내지 도 24는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 10, 13, 17, 20 및 22는 평면도들이고, 도 11-12, 14-16, 18-19 및 23-24는 대응하는 평면도들을 C-C'선 및 D-D'선으로 각각 절단한 단면들을 포함한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 게이트 구조물 형성 방법을 디램(DRAM) 장치의 제조 방법에 적용한 것이다. 이에 따라, 상기 게이트 구조물 형성 방법에 대한 중복적인 설명은 생략한다.
도 10 및 11을 참조하면, 도 1 내지 도 7을 참조로 설명한 공정들을 수행하여 게이트 구조물(195)을 형성할 수 있다.
이후, 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(195) 상에 절연막 구조물(230)을 형성할 수 있다. 절연막 구조물(230)은 순차적으로 적층된 제1 내지 제3 절연막들(200, 210, 220)을 포함할 수 있으며, 제1 및 제3 절연막들(200, 220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(210)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(230)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 액티브 패턴(105), 소자 분리 패턴(110), 및 게이트 구조물(195)에 포함된 게이트 마스크(185)를 부분적으로 식각함으로써 제1 개구(240)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(230)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(230)은 서로 인접하는 액티브 패턴들(105)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 12를 참조하면, 절연막 구조물(230), 제1 개구(240)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 구조물(195) 상에 제1 도전막(250), 제1 배리어 막(260), 제2 도전막(270) 및 제1 마스크 막(280)을 순차적으로 적층할 수 있으며, 이들은 함께 도전 구조물 막을 형성할 수 있다. 이때, 제1 도전막(250)은 제1 개구(240)를 채울 수 있다.
제1 도전막(250)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제1 배리어 막(260)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제2 도전막(270)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(280)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 13 및 14를 참조하면, 상기 도전 구조물 막 상에 제1 식각 저지막 및 제1 캐핑막을 순차적으로 적층한 후, 상기 제1 캐핑막을 식각하여 제1 캐핑 패턴(385)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 상기 제1 식각 저지막, 제1 마스크 막(280), 제2 도전막(270), 제1 배리어 막(260) 및 제1 도전막(250)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 식각 공정을 수행함에 따라서, 제1 개구(240) 상에는 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(240) 바깥의 절연막 구조물(230)의 제2 절연막(210) 상에는 순차적으로 적층된 제3 절연 패턴(225), 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제1 도전 패턴(255), 제1 배리어 패턴(265), 제2 도전 패턴(275), 제1 마스크(285), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 15를 참조하면, 비트 라인 구조물(395)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(210) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(225)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(240)의 나머지 부분을 모두 채울 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(240) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(240) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(240) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제1 개구(240) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제2 스페이서(430)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(385) 및 제2 스페이서(430)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(105) 상면을 노출시키는 제2 개구(440)를 형성할 수 있으며, 제2 개구(440)에 의해 소자 분리 패턴(110)의 상면 및 게이트 마스크(185)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(385)의 상면 및 제2 절연막(210)의 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제1 스페이서(400)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(200, 210)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(205, 215)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(205, 215, 225)은 함께 절연 패턴 구조물을 형성할 수 있다.
도 16을 참조하면, 제1 캐핑 패턴(385) 상면, 제2 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제2 개구(440)에 의해 노출된 액티브 패턴(105), 소자 분리 패턴(110) 및 게이트 마스크(185)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제3 스페이서(450)를 형성할 수 있다. 상기 제3 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(395)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(400, 430, 450)은 함께 예비 스페이서 구조물(460)로 지칭될 수 있다.
이후, 제2 개구(440)를 채우는 제2 캐핑 패턴(480)을 기판(100) 상에 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(480)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제2 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 17 및 18을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 및 제2 캐핑 패턴들(385, 480) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제2 캐핑 패턴(480)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 게이트 구조물(195)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100) 상에는 비트 라인 구조물들(395) 사이에 게이트 구조물(195)의 게이트 마스크(185) 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제4 개구를 채우는 하부 콘택 플러그 막을 충분한 높이로 형성한 후, 제1 및 제2 캐핑 패턴들(385, 480)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 하부 콘택 플러그 막은 비트 라인 구조물들(395) 사이에서 제1 방향(D1)으로 연장되며 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다. 또한, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 제2 캐핑 패턴(480)이 하부 콘택 플러그들(475)에 의해 제2 방향(D2)을 따라 서로 이격되는 복수의 부분들로 분리될 수 있다.
하부 콘택 플러그 막(470)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 19를 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(460)의 제2 및 제3 스페이서들(430, 450)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제2 및 제3 스페이서들(430, 450)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(395), 예비 스페이서 구조물(460), 제2 캐핑 패턴(480), 및 하부 콘택 플러그(475) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽에 형성된 예비 스페이서 구조물(460)의 상부를 커버하는 제4 스페이서(490)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(475)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)은 제1 및 제2 캐핑 패턴들(385, 480), 제4 스페이서(490), 및 하부 콘택 플러그(475) 상에 제1 금속막을 형성하고 열처리한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 20 및 21을 참조하면, 기판(100) 상에 형성된 제1 및 제2 캐핑 패턴들(385, 480), 제4 스페이서(490), 금속 실리사이드 패턴(500) 및 하부 콘택 플러그(475) 상에 제2 배리어 막(530)을 형성한 후, 제2 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제2 금속막(540)을 형성할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 22 및 23을 참조하면, 제2 금속막(540) 및 제2 배리어 막(530)을 패터닝함으로써 상부 콘택 플러그(549)가 형성될 수 있으며, 상부 콘택 플러그(549) 사이에는 제5 개구(547)가 형성될 수 있다.
제5 개구(547)는 제2 금속막(540) 및 제2 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 480), 제4 스페이서(490), 제1 식각 저지 패턴(365) 및 제1 마스크(285)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(430)의 상면을 노출시킬 수 있다.
제5 개구(547)가 형성됨에 따라서, 제2 금속막(540) 및 제2 배리어 막(530)은 각각 제2 금속 패턴(545) 및 이의 하면을 커버하는 제2 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 상에서 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 24를 참조하면, 노출된 제2 스페이서(430)를 제거하여, 제5 개구(547)에 연통하는 에어 갭(435)를 형성할 수 있다. 제2 스페이서(430)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 제2 스페이서(430)는 제5 개구(547)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제5 개구(547)에 의해 노출되어 상부 콘택 플러그(549)에 의해 커버되지 않는 제2 스페이서(430) 부분뿐만 아니라, 상부 콘택 플러그(549)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 제5 개구(547)를 채우는 층간 절연막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막은 순차적으로 적층된 제6 및 제7 절연막들(610, 620)을 포함할 수 있다. 제6 절연막(610)은 갭필 특성이 낮은 절연 물질을 사용하여 형성될 수 있으며, 이에 따라 제5 개구(547) 하부의 에어 갭(435)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(435)은 에어 스페이서(435)로 지칭될 수도 있으며, 제1 및 제3 스페이서들(400, 450)과 함께 스페이서 구조물(465)을 형성할 수 있다. 즉, 에어 갭(435)은 공기를 포함하는 스페이서일 수 있다. 제7 절연막(620)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 상부 콘택 플러그(549)의 상면과 접촉하는 커패시터(665)를 형성할 수 있다.
즉, 상부 콘택 플러그(549) 및 상기 층간 절연막 상에 제2 식각 저지막(630) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(549)의 상면을 부분적으로 노출시키는 제6 개구를 형성할 수 있다. 제2 식각 저지막(630)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제6 개구의 측벽, 노출된 상부 콘택 플러그(549)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제6 개구의 나머지 부분을 충분히 채우는 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(549)의 상면에는 실린더형(cylindrical) 하부 전극(640)이 형성될 수 있다. 이와는 달리, 상기 제6 개구를 전부 채우는 필라형(pillar) 하부 전극(640)이 형성될 수도 있다. 하부 전극(640)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 하부 전극(640)의 표면 및 제2 식각 저지막(630) 상에 유전막(650)을 형성하고, 유전막(650) 상에 상부 전극(660)을 형성함으로써, 하부 전극(640), 유전막(650) 및 상부 전극(660)을 각각 포함하는 커패시터(665)를 형성함으로써 상기 반도체 장치의 제조를 완성할 수 있다.
유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(660)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 순차적으로 적층된 제1 게이트 전극(145), 게이트 배리어 패턴(155) 및 제2 게이트 전극(175)을 포함하는 게이트 구조물(195)을 포함할 수 있으며, 게이트 배리어 패턴(155)에 의해 제1 게이트 전극(145)이 포함하는 금속 및 제2 게이트 전극(175)이 포함하는 금속 질화물 간의 확산 현상이 방지될 수 있으므로, 개선된 전기적 특성을 가질 수 있다. 한편, 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(105), 액티브 패턴(105)의 측벽을 커버하는 소자 분리 패턴(110), 제1 방향(D1)으로 연장되어 액티브 패턴(105) 및 소자 분리 패턴(110)의 상부에 매립된 게이트 구조물(195), 액티브 패턴(105)의 중앙부 상면에 접촉하며, 제2 방향(D2)으로 연장된 비트 라인 구조물(395), 액티브 패턴(105)의 각 양 가장자리 상면에 접촉하며, 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500) 및 상부 콘택 플러그(549)를 포함하는 콘택 플러그 구조물, 및 상기 콘택 플러그 구조물 상에 형성된 커패시터(665)를 포함할 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(105)은 제3 방향(D3)으로 각각 연장되고 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 게이트 구조물(195)은 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 비트 라인 구조물(395)은 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 일부 구성 요소를 제외하고는 도 24를 참조로 설명한 반도체 장치와 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
한편, 상기 반도체 장치는 도 9를 참조로 설명한 게이트 구조물을 디램(DRAM) 장치에 적용한 것이다. 이에 따라, 상기 게이트 구조물에 대한 중복적인 설명은 생략한다.
도 25를 참조하면, 상기 반도체 장치의 게이트 구조물(195)은 게이트 배리어 패턴 구조물(165)을 포함할 수 있으며, 이에 의해 제1 게이트 전극(145)이 포함하는 금속 및 제2 게이트 전극(175)이 포함하는 금속 질화물 간의 확산 현상이 방지될 수 있으므로, 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
105: 액티브 패턴
110: 소자 분리 패턴 120: 제2 리세스
135: 게이트 절연 패턴 145, 175: 제1, 제2 게이트 전극
150: 게이트 배리어 막 153, 155: 제1, 제2 게이트 배리어 패턴
165: 게이트 배리어 패턴 구조물 185: 게이트 마스크
195: 게이트 구조물
200, 210, 220: 제1 내지 제3 절연막
205, 215, 225, 410, 420: 제1 내지 제5 절연 패턴
230: 절연막 구조물 240, 440, 547: 제1, 제2, 제5 개구
250, 270: 제1, 제2 도전막 255, 275: 제1, 제2 도전 패턴
260, 530: 제2, 제5 배리어 막 265, 535: 제1, 제2 배리어 패턴
280: 제1 마스크 막 285: 제1 마스크
365: 제1 식각 저지 패턴 385, 480: 제1, 제2 캐핑 패턴
395: 비트 라인 구조물
400, 430, 450, 490: 제1 내지 제4 스페이서
435: 에어 스페이서 460: 예비 스페이서 구조물
465: 스페이서 구조물 470: 하부 콘택 플러그 막
475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴 540: 제2 금속막
545: 제2 금속 패턴 610, 620: 제6, 제7 절연막
640, 660: 하부, 상부 전극 650: 유전막
665: 커패시터
110: 소자 분리 패턴 120: 제2 리세스
135: 게이트 절연 패턴 145, 175: 제1, 제2 게이트 전극
150: 게이트 배리어 막 153, 155: 제1, 제2 게이트 배리어 패턴
165: 게이트 배리어 패턴 구조물 185: 게이트 마스크
195: 게이트 구조물
200, 210, 220: 제1 내지 제3 절연막
205, 215, 225, 410, 420: 제1 내지 제5 절연 패턴
230: 절연막 구조물 240, 440, 547: 제1, 제2, 제5 개구
250, 270: 제1, 제2 도전막 255, 275: 제1, 제2 도전 패턴
260, 530: 제2, 제5 배리어 막 265, 535: 제1, 제2 배리어 패턴
280: 제1 마스크 막 285: 제1 마스크
365: 제1 식각 저지 패턴 385, 480: 제1, 제2 캐핑 패턴
395: 비트 라인 구조물
400, 430, 450, 490: 제1 내지 제4 스페이서
435: 에어 스페이서 460: 예비 스페이서 구조물
465: 스페이서 구조물 470: 하부 콘택 플러그 막
475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴 540: 제2 금속막
545: 제2 금속 패턴 610, 620: 제6, 제7 절연막
640, 660: 하부, 상부 전극 650: 유전막
665: 커패시터
Claims (10)
- 기판 상부에 매립되고,
금속을 포함하는 제1 게이트 전극;
상기 제1 게이트 전극 상에 형성되며, 금속 질화물을 포함하는 게이트 배리어 패턴; 및
상기 게이트 배리어 패턴 상에 형성된 제2 게이트 전극을 포함하며,
상기 게이트 배리어 패턴은 편평한 상면 및 편평하지 않은 저면을 갖는 게이트 구조물. - 제1항에 있어서, 상기 제1 게이트 전극 및 상기 게이트 배리어 패턴은 서로 다른 금속을 포함하는 게이트 구조물.
- 제1항에 있어서, 상기 제2 게이트 전극은 폴리실리콘을 포함하는 게이트 구조물.
- 제1항에 있어서, 상기 제2 게이트 전극 상에 형성된 게이트 마스크; 및
상기 제1 게이트 전극의 저면 및 측벽, 및 상기 게이트 배리어 패턴, 상기 제2 게이트 전극 및 상기 게이트 마스크의 측벽을 커버하는 게이트 절연 패턴을 더 포함하는 게이트 구조물. - 기판 상부에 매립되고,
제1 게이트 전극;
상기 제1 게이트 전극 상에 순차적으로 적층되며, 서로 다른 물질을 포함하는 제1 및 제2 게이트 배리어 패턴들을 포함하는 게이트 배리어 패턴 구조물; 및
상기 게이트 배리어 패턴 구조물 상에 형성된 제2 게이트 전극을 포함하며,
상기 게이트 배리어 패턴 구조물은 편평한 상면 및 편평하지 않은 저면을 갖는 게이트 구조물. - 제5항에 있어서, 상기 제1 게이트 배리어 패턴의 상면 및 상기 제2 게이트 배리어 패턴의 저면은 편평하지 않은 게이트 구조물.
- 제6항에 있어서, 상기 제1 게이트 배리어 패턴의 저면은 편평하지 않은 게이트 구조물.
- 제5항에 있어서, 상기 제1 게이트 전극은 금속을 포함하고,
상기 제1 게이트 배리어 패턴은 금속 산질화물을 포함하며,
상기 제2 게이트 배리어 패턴은 금속 질화물을 포함하는 게이트 구조물. - 제8항에 있어서, 상기 제1 및 제2 게이트 배리어 패턴들은 서로 동일한 금속을 포함하나, 상기 각 제1 및 제2 게이트 배리어 패턴들은 상기 제1 게이트 전극과는 다른 금속을 포함하는 게이트 구조물.
- 기판 상에 형성된 액티브 패턴;
상기 액티브 패턴의 측벽을 커버하는 소자 분리 패턴;
상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴 및 상기 소자 분리 패턴의 상부에 매립된 게이트 구조물;
상기 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물;
상기 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물; 및
상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
상기 게이트 구조물은
상기 제1 방향으로 연장되며, 금속을 포함하는 제1 게이트 전극;
상기 제1 게이트 전극 상에 형성되며, 금속 질화물을 포함하는 게이트 배리어 패턴 구조물; 및
상기 게이트 배리어 패턴 구조물 상에 형성된 제2 게이트 전극을 포함하며,
상기 게이트 배리어 패턴 구조물은 편평한 상면 및 편평하지 않은 저면을 갖는 반도체 장치.
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