KR0171978B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명은 필드 산화막 및 게이트 전극의 단차로 기인하는 금속 배선의 불량을 방지하기 위하여, 트랜치형의 필드 산화막을 제조한 후, 매립형 게이트 전극을 형성함으로써 표면 단차를 최소화하여, MOS 트랜지스터 제조시 평탄화 문제를 원천적으로 해결할 수 있어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
Description
제1도는 종래의 반도체 소자의 제조방법을 보인 단면도.
제2도 (a) 내지 (f)는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 요부단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 반도체 기판 2,12 : 필드 산화막
3,15 : 게이트 절연막 4,19 : 게이트 전극
5 : 난반사 방지막 6,20 : 저농도 이온 주입 영역
7,21 : 스페이서 8,22 : 고농도 이온 주입 영역
13,18 : 마스크 패턴 14 : 제2트렌치 영역
17 : 평탄화 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 게이트 전극 또는 필드 산화막에 의한 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 MOS(metal oxide semiconductor)은 명칭에서 내포되어 있듯이 반도체 기판상에 적층된 절연막과 금속 소재의 게이트 전극으로 구성된 소자이다. 이러한 MOS 트랜지스터를 구성하기 위하여 종래에는 제1도에 도시되어 있는 바와 같이, 반도체 기판(1)상에 소자와 소자간의 분리를 목적으로 하는 필드 산화막(2)을 형성하고, 게이트 절연막(3)을 전면에 증착한 다음, 게이트 전극을 형성하기 위한 도핑된 폴리실리콘층(4)을 상기 게이트 절연막(3) 상부에 형성한다. 그후, 상기 도핑된 폴리실리콘 상부에 난반사 방지막(5)을 형성하고, 소정의 형태로 식각하여 게이트 전극(4)을 형성한다. 그리고 난 다음, 상기 게이트 전극(4)을 이온 주입 마스크로 하여 저농도 불순물을 주입하여 저농도 이온 주입 영역(6)을 형성하고, 공지의 방법으로 게이트 측벽 스페이서(7)를 제조한 다음, 고농도 불순물을 주입하여 고농도 이온 주입 영역(8)을 형성하므로써 MOS 트랜지스터를 구성한다.
그러나, 상기와 같은 반도체 소자의 제조공정시 기판 영역과 필드 산화막간의 표면 단차가 형성되고, 상기 기판 상부의 트랜지스터 및 필드 산화막 상부에도 필드 트랜지스터가 형성되어, 심한 단차부가 형성된다. 이에 따라, 후속으로 진행되는 금속 배선을 형성하기 위해서는 별도의 평탄화 공정을 실시하여야 하는 번거러움이 있으며, 평탄화 공정의 불량시 금속 배선의 신뢰성이 저하되는 문제점이 상존하였다.
따라서, 본 발명은 반도체 소자의 제조공정에 있어서, 기판면 트랜지스터 및 필드 산화막상의 트랜지스터를 동일선상에 제조하여 소자의 단차 부분을 완화하여, 소자의 신뢰성 및 제조 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판 상부의 소자 분리 예정 영역의 기판 부분을 식각하여 제1트랜치를 형성하는 단계와, 상기 제1트랜치 영역에 산화막을 매립하여 필드 산화막을 형성하는 단계와, 상기 기판 및 필드 산화막의 게이트 예정 영역 각각에 동일 깊이를 갖는 제2트랜치를 형성하는 단계와, 상기 반도체 기판 결과물 상부에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 도핑된 폴리실리콘막과 평탄화막을 순차적으로 적층하는 단계와, 상기 도핑된 폴리실리콘막이 노출되도록 에치백하는 단계와, 상기 제2트랜치 영역에 도핑된 폴리실리콘이 남도록 도핑된 폴리실리콘막을 패터닝하여, 게이트 전극을 형성하는 단계와, 및 상기 게이트 전극 측부의 기판 영역에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 소자 분리 영역을 구축하기 위하여는 제1트렌치 영역 및 기판 상부에 제1트렌치 영역의 깊이보다 두꺼운 산화막을 형성한다음, 기판 영역까지 에치백하여 형성하는 것을 특징으로 하고, 상기 제2트렌치 영역은 게이트 전극 예정 영역인 것을 특징으로 한다.
[실시예]
이하 첨부한 도면을 참고로 하여 본 발명을 자세히 설명하기로 한다.
첨부한 도면 제2도 (a) 내지 (f)는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 요부단면도로서, 먼저, 제2도(a)에 도시된 바와 같이, 반도체 기판(11)상에 소자 분리 예정 영역이 노출되도록 통상의 사진 식각 공정에 의해 마스크 패턴을 제조한다음, 상기 마스크 패턴의 형태로 하부의 기판 영역을 소정 깊이로 식각하여 제1트렌치(도시되지 않음)를 형성한 다음, 상기 마스크 패턴을 제거한다. 그후, 노출된 기판면에 상기 제1트렌치 영역을 매립할 수 있을만큼의 두께로 절연막을 형성하고, CMP(chemical mechanical polishing)방법으로 기판 상부의 불필요한 절연막을 제거함으로써 매립형 필드 산화막(12)을 형성한다. 이때, 필드 산화막(12)이 형성되지 않는 기판은 반도체 소자의 액티브 영역이 된다.
그후, 제2도(b)에 도시된 바와 같이, 상기 기판(11) 및 필드 산화막 상부에 게이트 전극 형성 예정영역이 노출되도록 마스크 패턴(13)을 형성한 다음, 상기 마스크 패턴의 형태로 기판(11) 및 필드 산화막(12)을 건식 식각하여, 제2트렌치(14)를 형성한다. 이때, 상기 건식 식각 공정시, 기판(11) 즉, 액티브 영역과 필드 산화막(12) 영역이 동시에 식각이 이루어지므로, NF3+Ar 가스로, 기판 실리콘(11)과 실리콘 산화막(12)이 동일한 식각 속도로 식각되도록 식각 속도를 조절하여 동일 깊이로 트렌치를 형성한다. 또는 기판 상의 트렌치 영역을 SF6가스로 먼저 형성한 다음, 필드 산화막(12) 상의 트렌치 영역을 CF4가스로 식각하여 동일 깊이의 트렌치를 형성한다. 여기서, 상기 제2트렌치(14)는 모스 트랜지스터의 게이트 전극 예정 부위이다.
그런다음, 제2도(c)에 나타낸 바와 같이, 상기 마스크 패턴(13)을 제거한다음, 전체 구조 상부에 게이트 절연막(15)을 증착한다음, 상기 제2트렌치(14)가 충분히 매립될 만큼의 두께로 도핑된 폴리실리콘(16) 및 평탄화 산화막(17)을 순차적으로 적층한다.
그리고 난 다음, 제2도(d)에서와 같이, 상기 도핑된 폴리실리콘(16)이 노출되도록 상기 평탄화 산화막(17) 및 폴리실리콘(16)을 동일한 식각 속도로 에치 백을 진행하게 되면, 상기 제2트렌치(14)로부터 기인한 폴리실리콘(16)의 오목부 상부에만 평탄화 산화막(17)이 잔존되게 된다. 그후, 사진 식각 공정에 의해 상기 제2트렌치(14) 상부에 마스크 패턴(18)을 형성한다.
그후, 제2도(e)에 도시된 바와 같이, 상기 마스크 패턴(18)의 형태로 하부의 폴리실리콘(16)을 식각하여 매립형 게이트 전극을 형성한다음, 저농도 불순물을 이온 주입하여 저농도 이온 주입 영역(20)을 형성한다. 이때, 게이트 전극이 매립된 형상을 취하므로서, 게이트 전극의 유효 채널 길이가 증대된다.
그런다음, 제2도(f)에 도시된 바와 같이, 전체 구조 상부 전면에 산화막을 증착하고 이방성 식각 공정을 진행하여 게이트 측벽 스페이서(21)를 제조한 다음, 상기 게이트 전극(19) 및 스페이서(21)를 이온 주입 마스크로 하여 고농도 불순물을 이온 주입하여 고농도 이온 주입 영역(22)을 구성함으로써, LDD 구조를 갖는 MOS 트랜지스터를 형성할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 필드 산화막 및 게이트 전극의 단차로 기인하는 금속 배선의 불량을 방지하기 위하여, 트랜치형의 필드 산화막을 제조한 후, 매립형 게이트 전극을 형성함으로써 표면 단차를 최소화하여, MOS 트랜지스터 제조시 평탄화 문제를 원천적으로 해결할 수 있어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
더불어, 게이트 전극이 매립형으로 제조됨으로써, 트랜치의 깊이의 만큼의 유효 채널 길이가 증대되므로 고집적 반도체 소자의 단채널 현상을 개선하는 효과 또한 있다.
Claims (10)
- 반도체 기판 상부의 소자 분리 예정 영역의 기판 부분을 식각하여 제1트랜치를 형성하는 단계; 상기 제1트랜치 영역에 산화막을 매립하여 필드 산화막을 형성하는 단계; 상기 기판 및 필드 산화막의 게이트 예정 영역 각각에 동일 깊이를 갖는 제2트랜치를 형성하는 단계; 상기 반도체 기판 결과물 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 도핑된 폴리실리콘막과 평탄화막을 순차적으로 적층하는 단계; 상기 도핑된 폴리실리콘막이 노출되도록 평탄화막을 에치백하는 단계; 상기 제2트랜치 영역에 도핑된 폴리실리콘이 남도록 도핑된 폴리실리콘막을 패터닝하여, 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 측부의 기판 영역에 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 필드 산화막은 상기 기판의 상부와 동일한 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 기판의 상부와 동일한 높이를 가지는 필드 산화막을 구축하기 위하여는 제1트렌치 영역 및 기판 상부에 제1트렌치 영역의 깊이보다 두꺼운 산화막을 형성한 다음, 기판 영역까지 산화막을 에치백하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2트렌치 영역은 게이트 전극 예정 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트렌치 영역을 형성하기 위하여, 기판의 실리콘과 필드 산화막의 산화막의 식각 속도를 NF3+Ar 가스로 일정하게 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트렌치 영역을 형성하기 위하여, 기판 영역을 SF6가스로 먼저 식각한 다음, 필드 산화막을 CF4가스로 각각 2회에 걸쳐 식각하여 동일 깊이의 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑된 폴리실리콘은 상기 제2트렌치 영역의 깊이보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑된 폴리실리콘 및 소정 부분의 평탄화 산화막을 노출시키는 에치 백 단계시, 상기 도핑된 폴리실리콘 및 평탄화 산화막의 식각 속도가 동일한 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극을 형성하기 위하여 제2트렌치 영역 상부의 도핑된 실리콘과 평탄화 산화막을 제외한 부분을 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 접합 영역을 형성하기 위하여, 상기 게이트 전극을 이온 주입 마스크로 하여 저농도 불순물을 이온 주입하고, 게이트 측벽 스페이서를 형성한 다음, 고농도 불순물을 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100702785B1 (ko) * | 2000-12-27 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
-
1995
- 1995-06-22 KR KR1019950016860A patent/KR0171978B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702785B1 (ko) * | 2000-12-27 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
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| KR970004057A (ko) | 1997-01-29 |
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