KR100197523B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 15
- 125000004429 atom Chemical group 0.000 claims description 14
- 125000004437 phosphorous atom Chemical group 0.000 claims description 6
- 229910052723 transition metal Inorganic materials 0.000 claims description 6
- 150000003624 transition metals Chemical class 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 3
- 239000002184 metal Substances 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 게이트전극 또는 필드 산화막에의 한 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다. 본 발명에서는 모스 트랜지스터의 필드 산화막 및 게이트 전극에 의한 표면 단차를 줄이기 위하여 기판내에 제1트랜치를 형성하여 매립형 폴리실리콘을 형성한 다음, 다시 게이트 예정 영역에 트랜치를 형성하여 종래의 게이트 전극의 높이보다 낮은 게이트 전극을 구성함으로써, 소자의 스텝 커버리지(step coverage)를 향상시킬 수 있어 이후의 금속 배선 공정시 신뢰성 및 제조 수율을 향상시킬 수 있다.
Description
제1도는 종래의 LDD 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 도면.
제2도 (a) 내지 (d)는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
제3도 (a) 내지 (c)는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 매립된 필드 산화막
13 : 마스크 패턴 14 : 콘택홀 영역
15 : 게이트 절연막 16 : 게이트 전극
17 : 고농도 불순물 영역 18 : 저농도 불순물 영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 게이트 전극과 필드 산화막간의 표면 단차가 없는 DDD(double doped drain) 구조를 구비한 반도체 소자의 제조방법에 관한 것이다.
최근 점점 경박단소형화되는 반도체 기술의 추세에 따라 단위 소자의 소오스와 드레인간의 거리인 채널간격이 0.5 ㎛ 이하로 감소하고 있다. 이에 따라 소오스에서 드레인으로의 채널상의 전위가 높아져 단위 MOS의 채널에 강한 전계가 걸리게 됨으로써, Electricfield= Voltage/ Length의 식에 의해 강한 전계내의 전자들은 높은 에너지를 갖게 된다. 이와같이 높은 에너지 준위를 갖는 전자를 핫 캐리어라 하고 있다. 이러한 핫 캐리어 전자들은 게이트 산화막내로 진입하여 문턱전압을 불안정하게 하고, 심각한 펀치-스루(punch-through) 문제를 야기시켜 디바이스에 치명적인 손상을 입히게 된다. 따라서 이러한 핫 캐리어를 방지하려는 많은 연구가 진행중에 있다. 이러한 연구의 한 결과로 게이트의 형성 후 그 양측의 소오스 드레인 영역에 저농도의 이온 주입을 행하고, 게이트의 측벽에 블랭킷 식각(blanket etching) 또는 반응성 이온 에칭(RIE)등의 방법으로 스페이서를 형성한 후, 고농도의 이온 주입을 행하는 LDD 구조의 소오스 드레인 형성방법이 제안되었다.
상기와 같은 종래 LDD 구조의 반도체 소자의 제조방법을 제1도를 참조하여 보다 구체적으로 살펴보면 다음과 같다.
우선, 제1도 (a)에 나타낸 바와같이, 반도체 기판(1) 상부에 공지된 로코스 방식에 의거하여 필드 산화막(2)을 형성하고, 전체 구조물 상부에 게이트 산화막(3)을 소정 두께로 형성한다. 그런다음, 전체 구조물 상부에 폴리 실리콘(4) 및 난반사방지막(5)을 순차적으로 증착한 다음, 게이트 전극의 형태로 식각하여 게이트 전극을 형성한다. 그후, 상기 게이트 전극을 마스크로 하여 저농도 불순물을 이온주입하여 저농도 불순물 영역(6)을 형성하고, 이어서, 전체 구조물 상부에 후막의 산화막을 증착하고, 이방성 블랭킷 식각을 진행하여 게이트 전극 측벽에 스페이서를 형성한 다음, 이를 마스크로 하여 고농도 불순물을 이온 주입하여 고농도 불순물 영역을 형성하여 LDD(lightly doped drain) 구조를 갖는 모스 트랜지스터를 형성한다.
그러나, 상술한 반도체 소자의 LDD 구조는, 필드 산화막과 기판 또는 게이트 전극과 기판간에 토폴로지가 발생되고, 또한 상기 필드 산화막 상부에 필드 트랜지스터가 형성될 경우에는 더욱 심한 토폴로지가 발생하게 되어 이후의 금속 배선 공정키, 금속 배선의 신뢰성을 저하시키는 문제점이 발생하였다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 필드 산화막과 게이트 전극을 동일 선상에 제조하여 하부의 토폴로지를 완화하고, 소자의 소오스 드레인 영역을 DDD 구조로 제작하여 핫 캐리어에 의한 소자의 파괴를 방지하여 소자의 신뢰성 및 제조 수율을 증대시킬 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 제조방법은 반도체 기판의 소자 분리 예정 영역의 기판부를 식각하여 제1트랜치 영역을 형성하는 단계; 상기 제1트랜치 영역에 산화막을 매립하여 필드 산화막을 구축하는 단계; 상기 기판 및 필드 산화막의 각각에 동일 깊이로 소정 크기의 제2트랜치 영역을 형성하는 단계; 상기 전체 구조 상부에 게이트 절연막을 형성하는 단계; 상기 제2트랜치 영역 내부에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로하여 기판으로 불순물을 이온 주입하여 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 양호한 실시예를 첨부한 도면에 의거하여 자세히 설명하기로 한다.
[실시예 1]
첨부한 도면 제2도(a) 내지(d)는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
먼저, 제2도(a)에 도시된 바와 같이, 반도체 기판(11)상에 소자 분리 예정 영역이 노출되도록 통상의 사진 식각 공정에 의해 마스크 패턴을 제조한다음, 상기 마스크 패턴의 형태로 하부의 기판 영역을 소정 깊이 예를들어 5000 내지 12000Å로 식각하여 제1트랜치 영역(도시되지 않음)을 형성한다음, 상기 마스크 패턴을 제거한다. 그후, 노출된 기판면에 상기 제1트랜치 영역을 매립할 수 있을 만큼의 두께로 절연막을 약 7000 내지 1000Å 정도의 두께로 형성하고, CMP(chemical mechanical polishing) 방법에 의하여 기판 상부의 불필요한 절연막을 제거함으로써 매립형 필드 산화막(12)을 형성한다.
그후, 제2도(b)에 도시된 바와 같이, 상기 기판 및 필드 산화막 상부에 게이트 전극 예정 영역이 노출되도록 마스크 패턴(13)을 형성한 다음, 상기 마스크 패턴(13)의 형태로 기판부를 건식 식각하여 약 2000 내지 5000Å의 깊이를 갖는 제2트랜치 영역(14)을 형성한다. 이때, 상기 건식 식각 공정시 기판부(11)와 필드 산화막(12) 영역이 구성 물질의 차이에도 불구하고, 동시에 동일 깊이로 식각이 이루어져야 하므로, NF3+ Ar 가스로 식각 속도를 조절하여 동일 깊이의 트랜치 영역을 형성함이 바람직하며, 또는 기판(11)은 SF6가스로 건식 식각하여 트랜치 영역을 형성한 다음, 필드 산화막(12)을 CF4가스로 식각하여 동일 깊이의 제2트랜치(14)를 형성한다.
그런다음, 제2도(c)에 나타낸 바와 같이, 상기 마스크 패턴(13)을 제거한 다음, 전체 구조 상부에 50 내지 180Å 두께의 게이트 절연막(15)을 증착하고, 상기 제2트랜치 영역이 매립될 만큼의 두께 예를들어, 2000 내지 5000Å의 두께의 도핑된 게이트 전극용 폴리실리콘(16)을 상기 게이트 절연막(15) 상부에 증착한 다음, Cl2+ HBr + He 가스를 이용하여 하부의 게이트 절연막(15) 및 필드 산화막(12)가 노출되도록 에치백하여 게이트 전극(16)을 형성한다.
그후, 제2도(d)에 도시된 바와 같이, 상기 게이트 전극(16)을 이온 주입 마스크로 하여 고농도 불순물 예를들어 As원자를 I×1013내지 1×1017원자/cm3의 농도 및 30 내지 50KeV의 에너지로 이온주입하여 고농도 불순물 영역(17)을 형성한 다음, 저농도 불순물인 P원자를 1×1011내지 1×1015원자/cm3의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 저농도 불순물 영역(18)을 형성하여 줌으로써 표면 단차가 없는 반도체 소자를 제조한다. 이때, 상기 As 원자와 P 원자의 이온 주입 과정을 바꾸어 주입하여도 동일한 효과를 얻게된다. 이로써, 소망하는 MOS 트랜지스터를 형성한다.
[실시예 2]
첨부한 도면 제3도(a) 내지 (d)는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 공정 순서대로 나타낸 단면도로서, 본 실시예는 제2트랜치 영역을 형성하고, 도핑된 폴리실리콘을 증착한후, 하여 게이트 전극을 형성하는 단계까지는[실시예 1]과 동일하며, 이에 대하여는 중복 설명을 회피하고, 이후 공정에 관하여 도면을 참고로 하여 보다 구체적으로 설명하기로 한다.
먼저, 제3도(a)에 도시된 바와 같이, 게이트 전극(16)까지 형성된 결과물상에 전도성을 향상시키기 위하여 전이 금속 함유가스 예를들어, WF6가스를 이용한 선택적 증착방식에 의하여 게이트 전극 상부에 2000 내지 4000Å 두께의 전이 금속층(30)을 형성한다. 그러면, 상기 전이 금속층은 기판 상부로 1000 내지 2000Å정도 돌출된다.
이어서, 제3도(b)에 도시된 바와 같이, 상기 전이 금속층(30)을 이온 주입 마스크로 하여 고농도 불순물 예를들어 As원자를 1×1013내지 1×1017원자/cm3의 농도 및 30 내지 50KeV의 에너지로 이온주입하여 고농도 불순물 영역(17)을 형성한 다음, 제3도(c)에 도시된 바와같이 저농도 불순물인 P원자를 1×1011내지 1×1015원자/cm3의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 저농도 불순물 영역(18)을 형성하므로써 표면 단차가 없는 반도체 소자를 제조한다. 이때, 상기 As 원자와 P원자의 이온 주입 과정을 바꾸어 주입하여도 동일한 효과를 얻게된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 모스 트랜지스터의 필드 산화막 및 게이트 전극에 의한 표면 단차를 줄이기 위하여 기판내에 제1트랜치를 형성하여 매립형 폴리실리콘을 형성한 다음, 다시 게이트 예정 영역에 트랜치를 형성하여 종래의 게이트 전극의 높이보다 낮은 게이트 전극을 구성함으로써, 소자의 스텝 커버리지(step coverage)를 향상시킬 수 있어 이후의 금속 배선 공정시 신뢰성 및 제조 수율을 향상시킬 수 있다.
Claims (12)
- 반도체 기판의 소자 분리 예정 영역의 기판부를 식각하여 제1트랜치 영역을 형성하는 단계; 상기 제1트랜치 영역에 산화막을 매립하여 필드 산화막을 구축하는 단계; 상기 기판 및 필드 산화막의 각각에 동일 깊이로 소정 크기의 제2트랜치 영역을 형성하는 단계; 상기 전체 구조 상부에 게이트 절연막을 형성하는 단계; 상기 제2트랜치 영역 내부에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로 하여 기판으로 불순물을 이온 주입하여 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1트랜치 영역의 깊이는 5000 내지 1200Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1 항에 있어서, 상기 필드 산화막은 그의 표면이 상기 기판과 표면 단차없이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판 표면과 단차없이 형성되는 필드 산화막은 제1트랜치 영역 및 기판 상부에 제1트랜치 영역의 깊이보다 두꺼운 산화막을 형성한 다음, 기판 영역까지 CMP 공정으로 산화막을 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 내지 제4항중 어느 한 항에 있어서, 상기 제2트랜치 영역은 게이트 전극 예정 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트랜치 영역을 형성하기 위하여, 기판의 실리콘과 필드 산화막의 산화막의 식각 속도를 NF3+Ar 가스로 일정하게 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트랜치 영역을 형성하기 위하여, 기판 영역을 SF6가스로 먼저 식각한 다음, 필드 산화막을 CF4가스로 식각하는 2회의 식각공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극을 형성하기 위하여, 도핑된 폴리실리콘을 제2트랜치 영역이 매립되도록 증착한 다음, 상기 폴리실리콘을 게이트 절연막이 노출될때까지 Cl2+ HBr + He 가스를 이용하여 에치백하여 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극을 형성하는 단계와 불순물을 이온 주입하는 단계사이에, 게이트 전극 상부에 전이 금속층은 선택적 증착 방식에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제9항에 있어서, 상기 전이 금속층은 기판으로 부터 1000 내지 2000Å정도 돌출되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 접합 영역을 형성하는 단계는, As원자를 1×1013내지 1×1017원자/cm3의 농도 및 30 내지 50KeV의 에너지로 이온 주입하고, P원자를 1×1011내지 1×1015원자/cm3의 농도 및 40 내지 60KeV의 에너지로 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 접합 영역을 형성하튼 단계는, P 원자를 1011내지 1×1015원자/cm3의 농도 및 40 내지 60KeV의 에너지로 이온 주입하고, As원자를 1×1013내지 1×1017원자/cm3의 농도 및 30 내지 50KeV의 에너지로 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054627A KR100197523B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950054627A KR100197523B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053035A KR970053035A (ko) | 1997-07-29 |
| KR100197523B1 true KR100197523B1 (ko) | 1999-06-15 |
Family
ID=19443200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950054627A KR100197523B1 (ko) | 1995-12-22 | 1995-12-22 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100197523B1 (ko) |
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1995
- 1995-12-22 KR KR1019950054627A patent/KR100197523B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR970053035A (ko) | 1997-07-29 |
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