KR970004057A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR970004057A KR970004057A KR1019950016860A KR19950016860A KR970004057A KR 970004057 A KR970004057 A KR 970004057A KR 1019950016860 A KR1019950016860 A KR 1019950016860A KR 19950016860 A KR19950016860 A KR 19950016860A KR 970004057 A KR970004057 A KR 970004057A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- region
- oxide layer
- oxide film
- manufacturing
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract 10
- 239000000758 substrate Substances 0.000 claims 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 6
- 229920005591 polysilicon Polymers 0.000 claims 6
- 238000005530 etching Methods 0.000 claims 4
- 238000005468 ion implantation Methods 0.000 claims 3
- 239000012535 impurity Substances 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 125000006850 spacer group Chemical group 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract 1
- 239000002184 metal Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명은 필드 산화막 및 게이트 전극의 단차로 기인하는 금속 배선의 불량을 방지하기 위하여, 트랜치형의 필드 산화막을 제조한 후, 매립형 게이트 전극을 형성함으로써 표면 단차를 최소화하여, MOS 트랜지스터 제조시 평탄화 문제를 원천적으로 해결할 수 있어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (가) 내지 (바)는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 요부단면도.
Claims (10)
- 반도체 기판의 소자 분리 예정 영역의 기판부를 식각하여 제1트렌치 영역을 형성하는 단계; 상기 제1트랜치 영역에 산화막을 매립하여 필드산화막을 구축하는 단계; 상기 기판 및 필드 산화막의 각각에 동일 깊이로 소정 크기의 제2트렌치 영역을 형성하는 단계; 상기 전체 구조 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 도핑된 폴리실리콘과 평탄화 산화막을 순차적으로 적층하는 단계; 상기 도핑된 폴리실리콘과 평탄화 산화막을 에치백하는 단계; 상기 도핑된 폴리실리콘의 소정 부분을 제거하여 게이트 전극을 형성하는 단계; 및 상기 기판 노출 부위에 접합 영역을 형성하여 MOS 트랜지스터를 형성하는 단계를 포함하는것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 필드 산화막은 상기 기판의 상부와 동일한 높이로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 기판의 상부와 동일한 높이를 가지는 필드 산화막을 구축하기 위하여는 제1트렌치 영역 및 기판 상부에 제1트렌치 영역의 깊이보다 두꺼운 산화막을 형성한 다음, 기판 영역까지 산화막을 에치백하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제2트렌치 영역은 게이트 전극 예정 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트렌치 영역을 형성하기 위하여, 기판의 실리콘과 필드 산화막의 산화막의 식각 속도를 NF3+Ar가스로 일정하게 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트렌치 영역을 형성하기 위하여, 기판 영역을 SF6가스로 먼저 식각한 다음, 필드 산화막을 CF4가스로 각각 2회에 걸쳐 식각하여 동일 깊이의 트렌치를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑된 폴리실리콘은 상기 제2트렌치 영역의 깊이보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑된 폴리실리콘 및 소정 부분의 평탄화 산화막을 노출시키는 에치 백 단계시, 상기 도핑된 폴리실리콘 및 평탄화 산화막의 식각 속도가 동일한 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극을 형성하기 위하여 제2트렌치 영역 상부에 도핑된 실리콘과 평탄화 산화막을 제외한 부분을 식각하여 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 접합 영역을 형성하기 위하여, 상기 게이트 전극을 이온 주입 마스크로 하여 저농도 불순물을 이온 주입하고, 게이트 측벽 스페이서를 형성한 다음, 고농도 불순물을 이온 주입하여 접합 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016860A KR0171978B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016860A KR0171978B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970004057A true KR970004057A (ko) | 1997-01-29 |
| KR0171978B1 KR0171978B1 (ko) | 1999-02-01 |
Family
ID=19417869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950016860A KR0171978B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0171978B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702785B1 (ko) * | 2000-12-27 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
-
1995
- 1995-06-22 KR KR1019950016860A patent/KR0171978B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0171978B1 (ko) | 1999-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100272527B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR960015739A (ko) | 반도체소자의 미세콘택 형성방법 | |
| US6500744B2 (en) | Methods of forming DRAM assemblies, transistor devices, and openings in substrates | |
| KR970053912A (ko) | 반도체 소자의 제조방법 | |
| KR20050071156A (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| JP3022714B2 (ja) | 半導体装置およびその製造方法 | |
| KR970004057A (ko) | 반도체 소자의 제조방법 | |
| KR19980081139A (ko) | Ｃｍｏｓ 회로장치의 형성방법 | |
| KR970003549A (ko) | 반도체 소자의 제조방법 | |
| KR20000061842A (ko) | 모스 트랜지스터 제조방법 | |
| KR100579850B1 (ko) | 모스 전계효과 트랜지스터의 제조 방법 | |
| KR970023872A (ko) | 모스 트랜지스터의 제조방법 | |
| US6720224B2 (en) | Method for forming transistor of semiconductor device | |
| KR940011096B1 (ko) | 반도체장치의 소자분리방법 | |
| KR970003970A (ko) | 반도체 소자의 제조방법 | |
| JPH05267324A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| KR100234718B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR970003548A (ko) | 반도체 소자의 제조방법 | |
| KR100460704B1 (ko) | 에스램의바텀게이트형박막트랜지스터제조방법 | |
| KR960015813A (ko) | 모스펫 형성방법 | |
| JPS62108576A (ja) | 半導体装置の製造方法 | |
| KR0156787B1 (ko) | 반도체 소자 제조방법 | |
| KR100223333B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR0130626B1 (ko) | 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법 | |
| KR100256798B1 (ko) | 반도체 소자의 자기정렬콘택 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |