KR970003549A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 제조공정에 있어서 표면 단차를 완화하여 소자의 신뢰성 및 제조 수율을 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것으로, 본 발명은 필드 산화막및 게이트 전극의 단차로 기인하는 금속 배선의 불량을 방지하기 위하여, 트랜치형의 필드 산화막을 제조한 후, 매립형게이트 전극을 형성하고, 고농도 이온 주입 공정시 기존의 스페이서의 형성 공정 없이 마스크 패턴을 이용하여 고농도 이온 주입을 형성하므로써, 게이트 측벽 스페이서를 제조하는 공정의 배제로 제조 공기를 단축시킬 수 있으며 또한, 표면단차를 최소화하고, MOS 트랜지스터 제조시 평탄화 문제를 원천적으로 해결할 수 있어 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.

Description

반도체 소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 반도체 소자의 제조방법을 보인 단면도, 제2도(가) 내지 (바)는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 요부단면도, 제3도(가) 및 (라)는 본 발명의 [실시예2]에 따른 반도체 소자의 제조방법을 나타낸 요부단면도, 제4도(가) 내지 (라)는 본 발명의 [실시예3]에 따른 반도체 소자의 제조방법을 공정 순서적으로 나타낸 요부 단면도.

Claims (10)

  1. 반도체 기판의 소자 분리 예정 영역의 기판부를 식각하여 제1트렌치 영역을 형성하는 단계; 상기 제1트렌치 영역에 산화막을 매립하여 필드 산화막을 구축하는 단계; 상기 기판 및 필드 산화막의 각각에 동일 깊이로 소정크기의 제2트렌치 영역을 형성하는 단계; 상기 전체 구조 상부에 게이트 절연막을 형성하는 단계; 상기 제2트렌치 영역에 게이트 전극을 형성하는 단계; 상기 결과물 전면에 저농도 불순물을 이온 주입하는 단계; 상기 게이트 전극 및 소정부분의 저농도 불순물 영역 상부에 고농도 이온 주입용 마스크 패턴을 형성하고, 고농도 불순물을 이온 주입하는 단계;및 상기 고농도 이온 주입용 마스크 패턴을 제거하여 MOS 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 필드 산화막의 높이는 상기 기판 상부의 높이와 동일한 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제2항에 있어서, 상기 기판 상부와 동일한 높이를 가지는 필드 산화막을 구축하기 위하여는 제1트렌치영역 및 기판 상부에 제1트렌치 영역의 깊이보다 두꺼운 산화막을 형성한 다음, 기판 영역까지 CMP 공정으로 산화막을식각하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제2트렌치 영역은 게이트 전극 예정 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트렌치 영역을 형성하기 위하여, 기판의실리콘과 필드 산화막의 식각 속도를 NF3+Ar 가스로 일정하게 조절하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 기판 및 필드 산화막에 동일 깊이의 제2트렌치 영역을 형성하기 위하여, 기판 영역을 SF6가스로 먼저 식각한 다음, 필드 산화막을 CF4가스로 각각 2회에 걸쳐 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 게이트 전극은 상기 게이트 절연막상에 도핑된 폴리실리콘을 제2트렌치 영역이 매립시킬만큼의 두께로 증착시킨다음, CMP 공정으로 상기 게이트 절연막이 노출될때까지 연마하여 매립형 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 게이트 전극은 상기 게이트 절연막상에 도핑된 폴리실리콘을 증착하고, 에치백 과도식각하여 제2트렌치 영역 내부에 매립시킨 다음, 상기 폴리실리콘 상부에 실리사이드를 형성하여 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 실리사이드를 폴리실리콘 상부에 형성시키기 위하여, 전체 구조 상부에 제2트렌치영역의 매립될만큼의 두께로 실리사이드막을 형성하고, 게이트 절연막이 노출되기까지 CMP 공정을 진행하여 매립형 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 실리사이드를 폴리실리콘 상부에 형성시키기 위하여, 상기 과도 식각이 이루어진폴리실리콘 상부에만 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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