KR970023872A - 모스 트랜지스터의 제조방법 - Google Patents

모스 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 핫캐리어효과와 숏채널효과를 동시에 개선할 수 N+있는 기존의 포토장비를 이용한 서브-하프 미크론 이하의 모스 트랜지스터의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막과 제1N+폴리 실리콘막 및 절연막을 순차 형성하는 공정과, 게이트가 형성될 부위의 절연막을 식각하여 윈도우를 형성하는 공정과, 윈도우내의 절연막의 측벽에 스페이서를 형성하는 공정과, 윈도우내의 제1N+폴리 실리콘막상에 제2N+폴리 실리콘막을 형성하는 공정과, 스페이서를 제거하여 슬릿을 형성하는 공정과, 이 슬릿을 통해 P형 웰로 P형 불순물을 이온주입하여 N+형 소오스/드레인 영역을 형성하는 공정과, 슬릿을 통해 P형 웰로 P형 불순물을 이온주입하여 상기 N_형N_소오스/드레인 영역을 감싸는 P형 포켓영역을 형성하는 공정과, 슬릿이 채워지도록 제3N+형 폴리실리콘막을 형성하는 공정과, 절연막을 제거하여 그 하부의 제1N+폴리실리콘막을 노출시키는 공정과, 기판으로 N+형 불순물을 이온주입하여 N+형 소오스/드레인 영역을 형성하는 공정과, 노출된 제1N+폴리실리콘막을 식각하여 제1내지 제3N+N_폴리실리콘막으로 이루어진 게이트를 형성하는 공정을 포함한다.

Description

모스 트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2E(A)-(H)는 제1도의 본 발명의 모스 트랜지스터의 제조공정도.

Claims (14)

  1. 반도체 기판(11)상에 게이트 절연막(14)과 제1도전막(15) 및 절연막(16)을 순차 형성하는 공정과, 게이트가 형성될 부위의 절연막(16)을 식각하여 윈도우(17)를 형성하는 공정과, 윈도우(17)내의 절연막(16)의 측벽에 스페이서(18)를 형성하는 공정과, 윈도우(17)내의 제1도전막(15)상에 제2도전막(21)을 형성하는 공정과, 스페이서(18)를 제거하여 제2도전막(21) 양측에 슬릿(22)을 형성하는 공정과, 슬릿(22)을 통해 P형 웰(12)로 저농도의 N_형 불순물을 이온주입하여 저농도의 N_형 소오스/드레인 영역(23)을 형성하는 공정과, 슬릿(22)을 통해 P형 웰(12)로 P형 불순물을 이온주입하여 상기 N_형 소오스/드레인 영역(23)을 감싸는 P형 포켓영역(24)을 형성하는 공정과, 슬릿(22)이 채워지도록 제3도전막(25)을 형성하는 공정과, 절연막(16)을 제거하여 그 하부의 제1도전막(15)을 노출시키는 공정과, 기판으로 N+형 불순물을 이온주입하여 N+형 소스/드레인(26)을 형성하는 공정과, 노출된 제1도전막(15)을 제거하여 제1 내지 제3도전막으로 이루어진 게이트(27)를 형성하는 공정을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  2. 제1항에 있어서, 절연막(16)으로 저온 산화막이 사용되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제1항에 있어서, 윈도우(17)을 위한 절연막(16)의 식각시 제1도전막(15)이 식각 정지층으로서 작용하는 것을 특징으로 하는 모스 트랜지스터 의 제조방법.
  4. 제1항에 있어서, 스페이서(18)로 질화막이 사용되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  5. 제1항에 있어서, 제2도전막(21)을 윈도우(17)내의 제1도전막(15)상에만 형성하는 방법은, 제2도전막(21)상에 포토레지스트막을 도포한 후, 에치 백공정을 수행하여 저온산화막(16)상부의 제2도전막(21)을 제거하는 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  6. 제5항에 있어서, 제2도전막(21)의 에치백공정시 저온 산화막(16)이 식각정지층으로서 작용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  7. 제5항에 있어서, 제2도전막(21)의 에치백공정후, 스페이서(18)가 완전히 노출되도록 오버 에칭공정을 더 수행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  8. 제1항에 있어서, 제3도전막은 기판전면에 포토레지스트막을 도포한 후, 에치백하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  9. 제8항에 있어서, 제3도전막의 에치백공정시 저온 산화막이 식각저지층으로서 작용하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  10. 제9항에 있어서, 제3도전막을 형성하는 공정후 제3도전막상에 살리사이드를 형성하는 공정을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  11. 제1항에 있어서 스페이서(18)를 제거하는 공정후 슬릿(22)의 크기를 조절하기 위하여 제2도전막을 소정두께만큼 더 식각하는 공정을 더 포함하는 것을 특징으로 모스 트랜지스터의 제조방법.
  12. 제11항에 있어서 슬릿(22)의 크기에 따라 채널길이를 조절하는 것이 가능한 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  13. 제1항에 있어서, 제1내지 제3도전막으로 N+폴리실리콘막이 사용되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  14. 제1항에 있어서, 고농도의 소오스/드레인 영역 형성공정후 스페이서(28)를 형성하는 공정을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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