KR970004069A - 반도체 소자의 트랜지스터 제조방법 및 그 구조 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법 및 그 구조에 관한 것으로, 접합영역의 자체저항을 감소시키기 위하여 SOI (Silicon On Insulator)층이 두껍게 형성된 웨이퍼(Wafer)를 사용하여 접합영역을 채널 및 LDD영역보다 두껍게 형성시키므로써 동작속도를 향상시킬 수 있도록 한 반도체 소자의 트랜지스터 제조방법 및 그 구조에 관한 것이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A 내지 제2E도는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
Claims (6)
- 반도체 소자의 트랜지스터 제조방법에 있어서, 실리콘층, 절연층 및 SOI 층이 적층 구조로 형성된 SOI웨이퍼상에 제1감광막을 도포한 후 채널 및 LDD 영역이 형성될 부분의 상기 SOI 층이 노출되도록 상기 제1감광막을 패티닝하는 단계와, 상기 단계로부터 상기 패터닝된 제1감광막을 마스크로 이용한 식각공정으로 노출된 부분의 SOI 층을 소정 깊이 식각하여 트렌치를 형성시키는 단계와, 상기 단계로부터 상기 제1감광막을 제거한후 전체 상부면에 게이트산화막, 폴리실리콘층 및 제2감광막을 순차적으로 형성하고 게이트전극용 마스크를 이용하여 상기 제2감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 제2감광막을 마스크로 이용한 식각공정으로 상기 폴리실리콘층 및 게이트산화막을 순차적으로 식각하여 게이트전극을 형성한 후 상기 제2감광막을 제거하는 단계와, 상기 단계로부터 저농도 불순물이온을 주입하여 상기 트렌치내의 노출된 SOI 층에 LDD 영역을 형성하는 단계와, 상기 단계로부터 전체 상부면에 산화막을 형성하고 블랜켓 식각하여 상기 게이트전극의 양측벽 및 상기 LDD 영역의 상부에 산화막 스페이서를 형성시키는 단계와, 상기 단계로부터 노출된 상기 SOI 층에 고농도 불순물이온을 주입하여 접합영역을 형성하는 단계로 이루어지는 것을 특징으로하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 SOI 층의 두께는 3000 내지 5000인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 절연층은 산화막인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 트렌치내에 잔류되는 SOI 층의 두께는 500내지 1500인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 실리콘층, 절연층 및 SOI 층이 적층된 구조로 형성된 SOI 웨이퍼와, 상기 SOI 층의 채널영역 상부에 형성된 게이트전극과, 상기 게이트전극의 양측벽에 형성된 산화막 스페이서와, 상기 산화막 스페이서 하부의 상기 SOI층에 형성되며 저농도 불순물이온이 주입된 LDD영역과, 상기 LDD영역 외측부의 상기 SOI층에 형성되며 고농도 불순물이온이 주입된 접합영역으로 이루어지는 트랜지스터에 있어서, 상기 접합영역이 상기 채널 및 LDD영역보다 두껍게 형성되는 것을 특징으로 하는 트랜지스터.
- 제5항에 있어서, 상기 접합영역의 두께는 3000 내지 5000이며, 상기 채널 및 LDD 영역의 두께는 500내지 1500인 것을 특징으로 하는 트랜지스터.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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