KR960043245A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

반도체 메모리 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 적층-게이트(Stact gate) 구조를 갖는 반도체 메모리 소자의 제조에 있어, 프로그램(Program)의 효율을 최대화시키기 위하여 드레인지역의 실리콘기판을 리세스(Recess) 구조로 형성하므로써 소자의 동작특성을 향상시킬 수 있도록 한 반도체 메모리 소자 및 그 제조방법에 관한 것이다.

Description

반도체 메모리 소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A 내지 제2D도는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 소자의 단면도, 제3도는 본 발명에 따른 반도체 메모리 소자의 프로그램 동작을 설명하기 위한 동작상태도.

Claims (7)

  1. 반도체 메모리 소자에 있어서, 드레인지역이 리세스 구조로 식각된 실리콘기판과, 상기 리세스 구조의 일측부를 포함하며 상기 실리콘기판상에 적층구조로 형성된 게이트전극과, 상기 게이트전극 양측부의 상기 실리콘기판에 형성된 소오스 및 드레인영역으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 게이트전극은 터널산화막, 플로팅게이트, 유전체막 및 콘트롤게이트가 순차적으로적층되어 형성된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 유전체막은 하부산화막, 질화막 및 상부산화막이 순차적으로 형성된 것을 특징으로하는 반도체 메모리 소자.
  4. 반도체 메모리 소자의 제조방법에 있어서, 실리콘기판사에 제1감광막을 도포하고 드레인지역의 실리콘기판이 노출되도록 상기 제1감광막을 패터닝한 후 상기 노출된 실리콘기판을 리세스 구조가 되도록 소정깊이 식각하는 단계와, 상기 단계로부터 상기 제1감광막을 제거한 후 전체상부면에 터널산화막, 제1폴리실리콘층, 유전체막 및 제2폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 전체상부면에 제2감광막을 도포하고 게이트전극용 마스크를 이용한사진 및 식각공정을 통해 상기 제2감광막을 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 제2감광막을 마스크로 이용하여 상기 제2폴리실리콘층, 유전체막, 제1폴리실리콘층 및 터널산화막을 순차적으로 식각하여 상기 실리콘기판상에 터널산화막, 플로팅게이트, 유전체막 및 콘트롤게이트가 순차적으로 적층된 구조의 게이트전극을 형성시키는 단계와, 상기단계로부터 상기 패터닝된 제2감광막을 제거한 후 노출된 실리콘기판에 불순물이온을 주입하여 소오스 및 드레인영역을형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법,
  5. 제4항에 있어서, 상기 실리콘기판을 리세스 구조로 형성하기 위한 식각공정은 등방성 식각방법으로 실시되는 것을 특징으로하는 반도체 메모리 소자의 제조방법.
  6. 제4항에 있어서, 상기 유전체막은 하부산화막, 질화막 및 상부산화막이 순차적으로 형성된 것을 특징으로하는 반도체 메모리 소자의 제조방법.
  7. 제4항에 있어서, 상기 게이트전극을 리세스 형성하기 위한 식각공정은 자기정렬 식각방법으로 실시되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423576B1 (ko) * 1997-06-30 2004-10-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100685600B1 (ko) * 2004-12-29 2007-02-22 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100685601B1 (ko) * 2004-12-14 2007-02-22 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법

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