CN1681124A - 集成电路结构及其形成方法 - Google Patents

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Abstract

本发明公开的是一种集成电路结构，含有一个至少两种类型晶向的衬底。第一类型的晶体管(例如NFET)形成在具有第一类型晶向的衬底第一部分上，以及第二类型的晶体管(例如PFET)形成在具有第一类型晶向的衬底第二部分上。一些衬底的第一部分包括非悬浮衬底部分，以及衬底的第一部分的剩余部分和衬底所有的第二部分包括悬浮衬底部分。

Description

集成电路结构及其形成方法
技术领域
本发明涉及半导体器件，以及更具体而言涉及集成半导体器件，例如绝缘层上的硅(SOI)/互补金属氧化物半导体(CMOS)器件，形成在混合晶向衬底上。尤其，本发明提供了在含有不同晶向的键合衬底上，集成至少两种类型半导体器件例如NFET和PFET的方法。键合衬底上每个器件的位置依赖于该器件在一个特定晶向上具有的特性。例如，本发明在(100)面上形成NFET，而在(110)面上形成PFET。(100)晶面为NFET提供了高性能，而(110)晶面为PFET提供了高性能。
背景技术
在当前的半导体技术种，CMOS器件例如NFET或PFET典型地制造在半导体晶片上，例如Si，它含有单一的晶向。尤其是，大部分的当今半导体器件制作在具有(100)晶向的Si上。
已知电子对(100)Si表面定向具有高的迁移率，但是已知空穴对(110)Si表面定向具有高的迁移率。即，(100)Si上的空穴迁移率值比该晶向相应的电子迁移率粗略地低2x-4x。为了补偿这种差异，PFET典型地设计成较大的宽度，以平衡上拉电流与NFET的反偏电流，来获得均匀的电路开关。既然含有较大宽度的NFET占用了大量的芯片面积，因此是不希望的。
另一方面，(110)Si上的空穴迁移率比(100)Si上的空穴迁移率要大2x；因此，在(110)面上形成的PFET将比(100)面上形成的PFET具有更高的驱动电流。不幸的是，(110)Si面上的电子迁移率相比于(100)Si面有很大降低。(110)Si面上电子迁移率的退化示于例如图1。图1中，实线代表电子迁移率，而虚线代表空穴迁移率。
从上面的讨论和图1可以推论出，(110)Si面由于其优良的空穴迁移率，对PFET是最优的，然而这样一个晶向对NFET是完全不适当的。相反，(100)Si面既然其晶向有利于电子迁移率，因此对NFET是最优的。
考虑到上面，存在一种需要提供集成半导体器件，形成在含有不同晶向的衬底上，对一种特定器件提供最佳性能。即，存在一种不可抗拒的需求，产生一种衬底，允许一种类型的器件例如一个PFET形成在某种晶面例如(110)面上，而另一种类型的器件例如一个NFET形成在另一种晶面例如(110)面上。
发明内容
本发明提供了一个形成集成电路结构的方法，开始于在第一衬底结构上形成一个绝缘层并将第二衬底结构键合到绝缘层上，以形成一个叠层结构，在绝缘层下含有第一晶向的第一衬底，以及在绝缘层上含有第二晶向的第二衬底。然后，本发明在叠层结构中形成第一开口到绝缘层，并在绝缘层中通过第一开口形成第二开口。第二开口小于第一开口。本发明在第一衬底上生长额外材料通过第二开口，以填充第一开口以在叠层结构顶上制作一个衬底，它具有含有第一类型晶向的第一部分和含有第二类型晶向的第二部分。然后，本发明在衬底的第一部分上形成第一类型的晶体管(例如NFET)，以及在衬底的第二部分上形成第二类型的晶体管(例如PFET)。形成在绝缘层中第二开口上的一些衬底的第一部分包括非悬浮衬底部分，以及衬底的第一部分的剩余部分和衬底所有的第二部分包括浮衬底部分。
通过第一和第二开口生长的额外部分与第一衬底含有相同的晶向。在形成第一开口前，本发明在第二衬底上形成一层保护盖帽层。第一开口通过保护盖帽层和通过第二衬底形成。形成第一开口后，本发明沿第一开口暴露的第二衬底的侧壁形成一个隔离材料。生长额外材料后，本发明在第一部分和第二部分中形成浅槽隔离(STI)结构，以再分第一部分和第二部分。第二开口比浅槽隔离结构之间的距离要小，使得每一个第二开口在两个相邻的浅槽隔离结构之间。
这种方法制作一个集成电路结构，含有一个至少含有两种类型晶向的衬底。第一类型晶体管(例如NFET)形成在含有第一类型晶向的衬底第一部分上，以及第二类型晶体管(例如PFET)形成在含有第二类型晶向的衬底第二部分上。一些衬底第一部分包括非悬浮衬底部分，以及第一部分的剩余部分和衬底所有的第二部分包括悬浮衬底部分。
悬浮结构包括绝缘层上的硅(SOI)结构，非悬浮结构包括偏置或者体衬底结构。非悬浮结构部分通过衬底下的层被电学上偏置。一层绝缘层在悬浮衬底部分的下面，以将这些区和衬底下面的层电学上隔离。由于较小的第二开口，实际在非悬浮衬底部分下面有一个不完全的绝缘层。在非悬浮衬底部分和悬浮衬底部分之间有浅槽隔离(STI)区。所述衬底的每一个第二部分包括多个悬浮衬底部分。
本发明的一个独特方面是，由于较小的第二开口，实际在非悬浮衬底部分下面有一个不完全的绝缘层。本实施例的另一个独特方面是，一些第一衬底部分包括非悬浮衬底部分，以及第一部分的剩余部分(和所有的第二部分)包括悬浮衬底部分。因此，本发明允许设计者在一种类型晶向衬底群中，选择那种晶体管将是SOI晶体管以及哪种将是体晶体管。
当结合下面的描述及附图时，将会更好地评价和理解本发明的这些以及其它方面和目标。然而应当理解，下面的描述指出了本发明的优选实施例和它们的无数特殊细节，是通过示例给出而并不局限与此。在本发明的范围内可以进行各种变化和修改而不背离它的精神，并且本发明包括所有这样的修改。
附图说明
从下面的详述并参考附图将会更好地理解本发明，其中：
图1是对一个Si衬底，在Vgs＝1V下的μeff对晶向的曲线图；
图2A-2F是图示表示(通过横截面)，示出了本发明使用的基本工艺步骤，在一个键合衬底的不同晶向平面上形成集成CMOS器件；
图3A-3D可以键合在一起以及用于图2A-2E中描述的方法的各种晶片图示表示；
图4A-4J是图示表示(通过横截面)，示出了形成高性能半导体器件使用的基本工艺步骤，该器件含有两个形成在(100)晶面上的NFET，和一个位于NFET之间，形成在(110)晶面上的PFET；
图5A-5G是图示表示(通过横截面)，示出了形成高性能半导体器件使用的可选的工艺步骤，该器件含有两个形成在(100)晶面上的NFET，和一个位于NFET之间，形成在(110)晶面上的PFET；以及
图6A-6E是图示表示(通过横截面)，示出了一个可选的实施例，它提供了一个形成含有选择悬浮和非悬浮衬底的集成电路结构的方法；
图7是图示表示(通过横截面)，示出了一个可选的实施例，它使用互相旋转的衬底；
图8A-8H图示表示(通过横截面)，示出了一个可选的实施例，它提供了一个形成FINFET的方法。
具体实施方式
在附图和下面详细的描述中，参考非限制的实施例将更完整地解释本发明和它的各种特征及优点的细节。应当注意附图中示出的特征不需要按比例画出。省略了已知的部件和处理技术，使得不会模糊本发明。在此使用的实例仅仅是为了方便理解本发明可以实施的方式，并为了进一步使本发明的技术人员实践本发明。因此，这些实例不应该作为限制本发明的范围。
下面提供了在一个含有不同晶面的键合衬底上形成不同半导体器件，例如NFET和EFET的方法，现在参考下面的讨论以及联系本应用的附图将更详细地描述。在附图中，相同和相应的元素参考相同的参考号。
图2A示出了一个可以应用与本发明的键合衬底10，即混合衬底。如所知的，键合衬底10包括一个表面介电层18，一个第一半导体层16，一个绝缘层14，以及一个第二半导体层12。键合衬底10可以进一步包括一个可选的第三半导体层(未示出)，位于第二半导体层12下面。在可选的键合衬底中，另一个绝缘层将第二半导体层12和可选的第三半导体层分开。
键合衬底10的表面介电层18是一种氧化物，氮化物，氮氧化物或其它绝缘层，它或者在键合前存在于一个初始晶片中，或者键合后通过一个热处理(即氧化，氮化，或氮氧化)或者沉积形成在第一半导体层16上。尽管这是表面介电层18的来源，表面介电层18具有从约3-500nm的厚度，更优选的厚度是约5-20nm。
第一半导体层16包括任何半导体材料，例如包括Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP以及其它III/IV族或者II/VI族化合物半导体。第一半导体层16还可以包括一个预制成的SOI衬底的SOI层或层状半导体例如Si/SiGe。第一半导体层16的特征还为含有第一晶向，优选为(110)。尽管(110)晶向是优选的，第一半导体层16可以具有(111)或(100)晶向。
第一半导体层16的厚度可以依赖于用于形成键合衬底10的初始晶片而改变。然而典型地，第一半导体层16具有约5-500nm的厚度，更优选的厚度是约5-100nm。
位于第一半导体层16和第二半导体层12之间的绝缘层14的厚度可以依赖于用于生成键合衬底10的初始晶片而改变。然而典型地，绝缘层14具有约1-5nm的厚度，更优选的厚度是约5-100nm。绝缘层14是一种形成在键合前一个或者两个晶片上的氧化物或其它相同绝缘体材料。
第二半导体层12包括与第一半导体层16相同或不同的任何半导体材料。这样，第二半导体层12可以例如包括Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP以及其它III/IV族或II/VI族化合物半导体。第二半导体层12还可以包括一个预制成的SOI衬底的SOI层或层状半导体例如Si/SiGe。第二半导体层12的特征还为含有与第一晶向不同的第二晶向。当形成FinFET晶体管的结构时，不是使用含有不同晶向的材料，而是在键合过程中可以将一个衬底60关于另一个衬底64旋转45°，以使用同一个材料衬底提供一个不同的晶向。既然第一半导体层16优选是(110)面，第二半导体层12的晶向优选为(100)。尽管(100)晶向是优选的，第二半导体层12可以具有(111)或(110)晶体结构。
第二半导体层12的厚度可以依赖于用于形成键合衬底10的初始晶片而改变。然而典型地，第二半导体层12具有约5-200μm的厚度，更优选的厚度是约5-100nm。
当存在一个可选的第三半导体层时，可选的第三半导体层可以包括与第二半导体层12的材料相同或不同的半导体材料。可选的第三半导体层的晶向典型为，但并不是总是，与第二半导体层相同。可选的第三半导体层一般比第二半导体层12要厚。当存在可选的第三半导体层时，一层绝缘层将可选的第三半导体层与第二半导体层分开。
图2A所示的键合衬底10包括两个键合在一起的半导体晶片。用于制作键合衬底10的两个晶片可以包括两个SOI晶片(见图3A)，其中一个晶片标为1，包括第一半导体层16，以及另一个晶片标为2，包括第二半导体层12；一个SOI晶片(标为2)和一个体半导体晶片(标为1，见图3B)；两个体半导体晶片(分别标为1和2；见图3C)，两个在其上包含一个绝缘层14；或者一个SOI晶片(标为2)和一个体晶片(标为1)，包括一个离子注入区11，例如一个H2注入区，可以用于在键合过程中分开至少一个晶片的一部分(见图3D)。
键合的获得通过首先将两个晶片一起密切接触；选择地对接触晶片加上一个外力；然后在适合将两个晶片键合在一起的条件下加热这两个接触的晶片。加热步骤可以在存在或不存在一个外力下进行。加热步骤典型地在一种温度从约200-约1050℃，时间2-20小时的惰性环境下进行。更优地，键合在温度从约200-约400℃，时间2-20小时下进行。本发明中使用的术语“惰性环境”表示一种气氛，其中使用一种惰性气体例如He，Ar，N2，Xe，Kr，或它们的混合物。键合工艺过程中使用的一个优选环境是N2。
在使用两个SOI的实施例中，至少一个SOI晶片的一些材料层可以在键合后使用一个平面化工艺例如化学机械抛光(CMP)或研磨和刻蚀去除。当到达表面介电层18时停止平面化过程。
在一个晶片包括一个离子注入区的实施例中，在键合过程中离子注入区形成一个多孔区，这导致离子注入区上面的晶片的一部分脱落脱离键合晶片，例如如图1A所示。注入区典型地包括H2离子，使用该领域技术人员熟悉的离子注入条件将它注入到晶片表面。
在要键合的晶片不包括一层介电层的实施例中，表面介电层18可以通过一个热处理例如氧化，或者通过一个传统沉积工艺例如化学气相沉积(CVD)，等离子增强CVD，原子层沉积，化学溶液沉积以及其它类似沉积工艺，形成在键合晶片顶上。
然后在图2A的键合衬底10一个预定部分上形成掩模20，以保护键合衬底10的一部分，而留下键合衬底10的另一部分不受保护。键合衬底10的保护部分定义了结构的第一器件区22，而键合衬底10的未保护部分定义了第二器件区24。在一个实施例中，通过在键合衬底10整个表面上加上一个光阻掩模版而将掩模20形成在表面介电层18的预定部分。当应用光阻掩模版后，通过光刻图形化，它包括将光阻暴露在一个射线图形下并使用一个抗蚀剂显影液对图形显影的步骤。结果结构包括形成在键合衬底10的预定部分的掩模20，例如示于图2B。
在另一个实施例中，掩模20是氮化物或者氮氧化物层，使用光刻和刻蚀形成并图形化。氮化物或者氮氧化物掩模20可以在定义了第二半导体器件区后去除掉。
对键合衬底10提供掩模20是后，对该结构进行一个或更多刻蚀步骤，使得暴露第二半导体层12的表面。特别地，在本发明的该点的一个或更多刻蚀步骤去除掉表面介电层18的未保护部分，以及第一半导体层16的底层部分，以及将第一半导体层16与第二半导体层12分开的一部分绝缘层14。刻蚀可以使用单步刻蚀工艺或者多步刻蚀进行。在本发明的该点使用的刻蚀可以包括一个干法刻蚀工艺，例如反应离子刻蚀，离子束刻蚀，等离子体刻蚀或激光刻蚀，一个湿法刻蚀工艺，其中使用一种化学刻蚀剂，或者它们的任何组合。在本发明的一个优选实施例中，反应离子刻蚀(RIE)用于选择地去除第二半导体器件区24中的表面介电层18的未保护部分，第一半导体层16和第二半导体层12。进行刻蚀工艺后结果的结构例如示于图2C。注意保护的第一器件区22的侧壁，即表面介电层18，第一半导体层16，绝缘层14和第二半导体层12在该刻蚀步骤之后都暴露出来。如所示，层18，16和14的暴露侧壁和掩模20的最外边是对准的。
然后从如图2C所示的结构上去掉掩模20，使用一种传统的抗蚀剂剥离工艺，然后一个衬片或衬垫25形成在暴露的侧壁上。衬片或衬垫25通过沉积和刻蚀形成。衬片或衬垫25包括一种绝缘材料，例如氧化物。
形成衬片或衬垫25后，一种半导体材料26形成在暴露的第二半导体层12上。根据本发明，半导体材料26含有与第二半导体层12的晶向相同的晶向。结果的结构示于例如图2D。
半导体材料26可以包括任何含Si半导体，例如Si，应变Si，SiGe，SiC，SiGeC或它们的组合，适合于使用一个选择外延生长方法形成。在一些优选实施例中，半导体材料26包括Si。在其它优选实施例中，半导体材料是位于一个弛预的SiGe合金层顶上的应变Si层。在本发明中，半导体材料26可以指一个再生长的半导体材料。
然后，如图2D所示的结构进行一个平面化工艺，例如化学机械抛光(CMP)或研磨，使得半导体材料26的上表面基本上与第一半导体层16的上表面在一个平面上。注意前面表面介电层18的保护部分在平面化工艺中被去除掉。
在提供基本上平整的表面后，典型地形成一个隔离区27例如一个浅槽隔离区，使得将第一半导体器件区22和第二半导体器件区24隔开。隔离区27使用对该领域的技术人员熟悉的工艺步骤形成，例如包括沟槽定义和刻蚀；用一个扩散阻挡层选择地对沟槽加衬里；以及使用一种沟槽电介质例如氧化物填充沟槽。沟槽填充后，该结构可以平面化以及可以进行一个可选的致密化工艺以使沟槽电介质致密。
结果包括隔离区27的基本上平面化结构示于例如图2E。如所示，图2E的结构包括一个暴露的第一晶向的第一半导体层16，以及一个未暴露的再生长半导体材料26，它与第二半导体层12的晶向具有相同的晶向。
图2F示出了在第一半导体器件30形成在一部分第一半导体层16上，以及第二半导体器件32形成在再生长半导体材料26上之后形成的集成结构。尽管在每一个器件区示出了仅存在一个半导体器件，本发明预期在特定器件区形成多个各种类型的器件。根据本发明，第一半导体器件可以是PFET或NFET，而第二半导体器件可以是NFET或PFET，附带条件是第一半导体器件与第二半导体器件不同，并且特定器件制作在能提供高性能器件的晶向上。PFET和NFET使用本领域的技术人员熟悉的标准CMOS工艺步骤形成。每个FET包括一个栅电介质，一个栅导体，一个位于栅导体顶部的可选硬掩模，位于至少栅导体侧壁的衬垫，以及源/漏扩散区。扩散区在图2F中标为34。注意PFET形成在含有(110)或(111)晶向的半导体材料上，而NFET形成在含有(100)或(111)晶向的半导体表面上。
上面的描述和图2A-2F示出了本发明的基本概念，它包括提供一个含有两个不同晶向的键合衬底，掩模，刻蚀，再生长，平面化和器件形成。下面参考图4A-4J的描述示出了用于形成一个高性能半导体器件的工艺步骤，它含有两个形成在(100)晶面上的NFET，和一个位于NFET之间，形成在(110)晶面上的PFET。
图4A示出了可以用于本发明的该实施例的一个键合衬底10。键合衬底10包括一个表面介电层18，一个第一半导体层16，一个绝缘层14，以及一个第二半导体层12。一个第三可选半导体层可以位于第二半导体层12下面。在这样一个实施例中，一个绝缘层将第二半导体层和可选的第三半导体层分开。
图4B示出了在表面介电层18上形成氮化物掩模20后的结构。氮化物掩模20使用传统沉积工艺例如CVD形成。
形成氮化物掩模20后，使用一个图形化的光阻掩模和刻蚀对该掩模图形化，然后通过另一个刻蚀工艺将图形氮化物掩模20转移到在第二半导体层12的一个上表面层上停止的结构上。在第二次刻蚀中使用的刻蚀去除了表面介电层18的部分，第一半导体层16，和绝缘层14。在将图形转移到键合衬底10中使用了单步或多步刻蚀工艺。图4C示出了图形转移后结果的结构。
然后，如图4D中所示，衬垫25形成在暴露的侧壁上。衬垫25包括一种绝缘材料，例如包括氧化物。位于保护的第一器件区侧壁上的衬垫25通过沉积和刻蚀形成。
形成衬垫25后，半导体材料26形成在第二半导体层12暴露的表面上，提供了例如如图4E所示的结构。图4E中所示的结构然后平面化，以提供如图4F中所示的基本上平整的结构。注意平面化步骤去除了前面没有刻蚀的氮化物掩模20和表面介电层18，使得提供一个暴露第一半导体层16和暴露再生长的半导体材料26的结构。暴露的第一表面层16是将形成第一半导体器件例如NFET的区域，而半导体材料26的暴露表面是将形成第二半导体器件例如PFET的区域。
然后，如图4G中所示，包括一个衬垫氧化物51和一个衬垫氮化物52的一个材料叠层50然后形成在如图4F所示的基本平整结构的顶部。材料叠层50的衬垫氧化物51通过或者热氧化工艺或者沉积形成，而衬垫氮化物52通过热氮化工艺或者沉积形成。衬垫氮化物52典型地比下面的衬垫氧化物51要厚。
材料叠层50用于定义用于隔离区27的沟槽开口。图4H示出了在图4G所示的结构中已经形成沟槽开口29的结构。沟槽开口29通过光刻和刻蚀形成。
定义了沟槽开口29后，沟槽开口29填充一种沟槽电介质例如氧化物，并平面化到第一半导体层16和再生长的半导体材料26。图4I示出了沟槽填充和平面化后形成的结构。图4I中示出的结构包括三个器件区：两个区是指第一器件区22，第一半导体器件30将形成在其上，以及第三区是第二器件区24，第二半导体器件32将形成在其上。
图4J示出了第一半导体器件30形成在第一半导体层16的一部分上以及第二半导体器件32形成在再生长的半导体材料26上之后的集成结构。尽管在每一个器件区示出了仅存在一个半导体器件，本发明预期在特定器件区形成多个各种类型的器件。根据本发明，第一半导体器件可以是PFET(或NFET)，而第二半导体器件可以是NFET(或PFET)。PFET和NFET使用本领域的技术人员熟悉的标准CMOS工艺步骤形成。每个FET包括一个栅电介质，一个栅导体，一个位于栅导体顶部的可选硬掩模，位于至少栅导体侧壁的衬垫，以及源/漏扩散区。注意PFET形成在含有(110)或(111)晶向的表面上，而NFET形成在含有(100)或(111)晶向的半导体表面上。在图4J所示的结构中，NFET是类SOI器件，二PFET是类体半导体器件。如果在第二半导体层12下存在一个第三半导体层，所有的三个器件将都是类SOI器件。
图5A-5G示出了形成高性能半导体器件使用的可选的工艺步骤，该器件含有两个形成在(100)晶面上的NFET，和一个位于NFET之间，形成在(110)晶面上的PFET。该可选的方法开始于形成如图5A所示的键合衬底10。键合衬底10包括至少一个表面介电层18，一个第一半导体层16，一个绝缘层14以及一个第二半导体层12。一个第三可选半导体层可以位于第二半导体层12下面。
然后，氮化物掩模20形成在键合衬底10上，以提供如图5B所示的结构。在键合衬底10上形成氮化物掩模20后，使用氮化物掩模20和表面介电层18作为一个组合的刻蚀掩模形成隔离区27。通过对氮化物掩模20的表面加上一层光阻，对光阻图形化并将图形从光阻转移到氮化物掩模20中，然后转移到表面介电层18上，以暴露第一半导体层16。然后刻蚀暴露的第一半导体层16，停止绝缘层14的上表面上。通过刻蚀步骤形成的沟槽然后填充一种沟槽电介质并平面化到氮化物掩模20的上表面。图5C示出了沟槽填充和平面化后的结构。特别地，隔离区27示于图5C中。
然后去除隔离区之间的材料提供如图5D所示的结构。特别地，去除隔离区之间的材料，通过形成一个阻挡掩模以保护该结构将形成第一半导体器件的部分，然后刻蚀氮化物掩模20未保护的部分，表面介电层18和第一半导体层16，停止在绝缘层14上。
然后绝缘层14的暴露部分使用一个选择地去除绝缘材料例如氧化物的刻蚀工艺去除，提供了例如图5E所示的结构。注意该刻蚀步骤也降低了隔离区27的高度。该刻蚀步骤停止在第二半导体层12的一个上表面顶上。然后从结构上剥去剩余的氮化物掩模20，然后在第二半导体层12的暴露表面上再生长半导体材料26，提供了例如如图5F所示的结构。在该特殊的实施例中，再生长的半导体材料26包括一个应变Si 31上层。
然后从图5F所示的结构上剥去氧化物，并在第一半导体层16的暴露部分上形成应变Si 31。形成应变Si层之后，CMOS器件30和32分别形成在提供高性能器件的晶向上。含有NFET和PFET的结果结构形成在应变Si层顶上，示于例如图5G中。
图6A-6E示出了一个可选的实施例，它提供了一个形成含有选择悬浮和非悬浮衬底的集成电路结构的方法。如图6A所示，该方法开始于在第一衬底60结构上形成一个绝缘层62，并将第二衬底64键合到绝缘层62以形成一个叠层结构65，使用上面讨论的任何方法和材料。如上面讨论的，第一衬底60可以含有第一晶向以及第二衬底64可以含有第二晶向并可以包括上面讨论的任何衬底。本发明可以在第二衬底64上形成一个保护盖帽层66(例如氮化物刻蚀停止层等)，或者在键合工艺前，或者在键合工艺后。
然后，如图6B所示，本发明在形成第一开口68向下到绝缘层62，并在绝缘层62中通过第一开口68形成第二开口70。第一开口68通过保护盖帽层66和通过第二衬底64形成。第二开口70小于第一开口68。形成第一开口68后，本发明沿由第一开口68所暴露的第二衬底64的侧壁形成一个隔离材料(例如氧化物等)74。
如图6C所示，本发明外延生长额外材料72(使用第一衬底作为籽晶材料)通过第二开口70以填充至少第一开口68。通过第一68和第二开口70生长的额外材料72与第一衬底60具有相同的晶向，因为它是从第一衬底(作为籽晶材料)生长的(例如外延硅生长)。该结构在图6D中进行平面化以在叠层结构65顶部产生一个衬底表面75，它含有第一类型晶面的第一部分72和第二类型晶面的第二部分64。
然后如图6E所示，本发明在第一部分72和第二部分64中形成浅槽隔离(STI)结构76(例如使用众所周知的图形化和绝缘层沉积/生长工艺)，以再分第一部分72和第二部分64。第二开口70比浅槽隔离结构76之间的距离要小，使得每一个第二开口70在两个相邻的浅槽隔离结构之间。
形成在绝缘层62中的第二开口70上的一些衬底第一部分72作为非悬浮衬底部分72，第一部分72的剩余部分变为悬浮部分82(通过绝缘STI结构76的作用与下面的衬底60隔离)。所有的衬底第二部分64作为悬浮衬底部分。
这样，这些SOI结构76产生“悬浮”结构82，它包括绝缘层上的硅(SOI)结构，与下面的衬底60电学上隔离(悬浮在上面)，并留下一些“非悬浮”结构72，它包括偏置或者体衬底结构，不与下面的衬底60隔离(悬浮在上面)。因此，非悬浮衬底部分72由衬底60(以及衬底60下面的层)所偏置。悬浮衬底部分64，82下面的绝缘层62电学上将这些区与衬底60隔离开。浅槽隔离(STI)区存在于非悬浮衬底部分72和悬浮衬底部分64，82之间。
本发明在衬底第一部分72上形成第一类型的晶体管80(例如NFET)，以及在衬底第二部分64上形成第二类型的晶体管78(例如PFET)。这样，该集成电路结构含有一个衬底表面75，它含有至少两种类型的晶向。第一类型的晶体管(例如NFET(或反之亦然))80形成在衬底的第一部分72，82上(含有第一类型晶向，例如111)，第二类型的晶体管(例如PFET(或反之亦然))78形成在衬底的第二部分64上，它含有第二类型晶向(例如110，100等)。这些晶体管可以包括水平互补金属氧化物半导体(CMOS)晶体管或翅形场效应晶体管(FinFET)。
当形成FinFET晶体管结构时，不是使用含有不同晶向的材料，而是在键合过程中可以将一个衬底关于另一个衬底旋转45°，以使用相同材料衬底提供一个不同的晶向。例如如图7所示，不是开始于如图2A，3A，4A，5A和6A所示的使用含有不同晶向类型的不同衬底，当形成FinFET时本发明可以使用一个衬底700，它含有相同的材料衬底712，716，含有相同的晶向类型(例如都是110或都是111，等)，但是一个衬底712的晶体结构与另一个衬底716的晶体结构成一个角(旋转45°)。然后只要将在该衬底上形成FinFET时，这种结构就可以应用到如图2A-6E所示的准确相同的工艺技术上。本发明这个方面的一个优点是所有的翅片可以互相平行形成，而仍然允许翅片含有不同定向的晶向。
当比较于前面描述的实施例，本发明的一个独特方面是，由于较小的第二开口，实际在非悬浮衬底部分72下面有一个不完全的绝缘层。本实施例的另一个独特方面是，一些衬底第一部分72包括非悬浮衬底部分，以及衬底第一部分72的剩余部分(和所有的第二衬底部分64)包括悬浮衬底部分。因此，本发明允许设计者在一种类型的晶向衬底群中，选择那种晶体管将是SOI晶体管以及哪种将是体晶体管。
形成一个集成电路结构的另一个方法示于图8A-8H。该实施例贯注于使用不同类型的晶向形成FinFET晶体管。如图8A所示，该实施例开始于在含有第一类型晶向的第一衬底结构800上形成第一绝缘层804。然后本发明将含有第二晶向的第二衬底结构806键合到第一绝缘层804上，以形成如图8A所示的叠层结构。一个额外绝缘层800可以在该过程中的任何时候形成。
第一衬底结构802和第二衬底结构806可以含有相同的晶向类型，但是第一衬底结构802的晶体结构关于第二衬底结构806的晶体结构是旋转的(例如45度)。作为选择，第一衬底结构802和第二衬底结构806可以形成为含有不同的晶向类型。
然后，本发明在叠层结构上图形化一个掩模808，并在第一衬底结构802和绝缘层804中形成开口810，以暴露第二衬底结构806的部分(见图8B)。接下来是，本发明使用一个绝缘层812保护保护开口810中第一衬底结构802的暴露侧壁部分。使用一个定向刻蚀工艺，去除掉绝缘层812的水平部分，仅允许剩下绝缘层812的垂直部分留在其位置上，以在接下来的工艺中保护第一侧壁部分衬底结构802的衬底部分。
如图8C所示，本发明然后直接在第二衬底结构806的暴露部分形成一个硅锗层816。然后本发明在硅锗层816上通过开口810生长(例如外延)硅材料814，以填充开口810，产生图8C所示的结构。材料806与在其上生长的硅材料814含有相同的晶向。如果锗的浓度足够低(例如10-15％的锗)并且厚度保持较薄(例如＜1um)，晶格结构维持原样并为一种应变条件。更高的Ge浓度或更大的厚度将导致晶格缺陷。
图8D中，平面化叠层结构以去除绝缘层800并提供一个水平表面。更具体而言，平面化后叠层结构顶上的表面含有第一部分802，它具有第一晶向，以及含有第二部分814，它具有第二晶向。
一个掩模818形成在如图8D所示的结构上，第一部分802和第二部分814图形化成第一类型翅片802和第二类型翅片814，如图8E所示。第一类型翅片802具有第一晶向并与第二衬底806通过绝缘层804绝缘，以及第二类型翅片814具有第二晶向并位于硅锗层816之上。
为了将第二类型翅片814与第二衬底806绝缘，本发明将硅锗层改成一个绝缘层。这可以通过简单地氧化硅锗层816成为一个氧化物层822，如图8F所示。SiGe层可以较厚并将不必完全氧化。主要思想是FIN下的SiGe被氧化以将FIN与衬底隔离。硅下面的一些SiGe可以剩下不氧化。
硅锗层816将以基本上大于硅翅片802，814的速度氧化。因此，氧化硅锗层816的氧化工艺将不完全氧化翅片802，814，但是反而将在翅片802，814外部生成一层氧化物820。如果想要的话，该氧化物820可以用作FinFET晶体管的栅氧化物。作为选择，如图8G和8H所示，硅锗层816可以去除掉并使用一种氧化物取代。更具体而言，如图8G所示，可以使用一个选择刻蚀工艺来去除硅锗层816而基本上不影响硅翅片802，814。这在第二类型翅片814下面留下了一个缝隙824。注意该工艺不会去除掉第二类型翅片814，因为第二类型翅片814连接到开口的三个方向的侧壁(在图8A-8H的截面图中未示出)。随之如图8H所示，本发明在暴露的硅上生长一层氧化物826，它在第二类型翅片814和第二衬底806之间提供了一层绝缘层。该绝缘层826可以再一次用作接下来工艺中的栅氧化物。
然后掺杂翅片的末端以生成源和漏区，以及掺导体形成在翅片中心部分上。各种绝缘层形成在结构上并形成与源，漏，栅导体的接触，这对FinFET技术领域的普通技术人员是熟知的。因此，该工艺同时制作了含有不同类型晶向翅片的FinFET型晶体管，并进一步提供了翅片与下面的衬底绝缘。
尽管已经根据优选实施例描述了本发明，该领域的技术人员将认识到，在附加权利要求的精神和范围内可以实践与修改本发明。

Claims (39)

1.一种集成电路结构，包括：
衬底，含有至少两种类型晶向；
第一类型晶体管，形成在含有第一类型晶向的所述衬底的第一部分上；以及
第二类型晶体管，形成在含有第二类型晶向的所述衬底的第二部分上，
其中所述衬底的所述第一部分中的选择的一些部分包括非悬浮衬底部分，以及
所述第一部分的剩余部分和所有的所述衬底的第二部分包括悬浮衬底部分。
2.根据权利要求1的结构，其中所述悬浮结构包括绝缘层上的硅(SOI)结构。
3.根据权利要求1的结构，其中所述非悬浮衬底部分由所述衬底下的各层所偏置。
4.根据权利要求1的结构，进一步包括，在所述悬浮衬底部分下面的一个完全的绝缘层。
5.根据权利要求1的结构，进一步包括，在所述非悬浮衬底部分下面的一个不完全的绝缘层。
6.根据权利要求1的结构，进一步包括，在所述非悬浮衬底部分和所述悬浮衬底部分之间的浅槽隔离(STI)区。
7.根据权利要求1的结构，其中所述衬底的每一个第二部分包括多个悬浮衬底部分。
8.一种集成电路结构，包括：
衬底，含有至少两种类型晶向；
N型晶体管，形成在含有第一类型晶向的所述衬底的第一部分上；以及
P型晶体管，形成在含有第二类型晶向的所述衬底的第二部分上，
其中所述衬底的所述第一部分中的选择的一些部分包括非悬浮衬底部分，以及
所述第一部分的剩余部分和所有的所述衬底的第二部分包括悬浮衬底部分。
9.根据权利要求8的结构，其中所述悬浮结构包括绝缘层上的硅(SOI)结构。
10.根据权利要求8的结构，其中所述非悬浮衬底部分由所述衬底下的各层所偏置。
11.根据权利要求8的结构，进一步包括，在所述悬浮衬底部分下面的一个完全的绝缘层。
12.根据权利要求8的结构，进一步包括，在所述非悬浮衬底部分下面的一个不完全的绝缘层。
13.根据权利要求8的结构，进一步包括，在所述非悬浮衬底部分和所述悬浮衬底部分之间的浅槽隔离(STI)区。
14.根据权利要求8的结构，其中所述衬底的每一个第二部分包括多个悬浮衬底部分。
15.一种形成集成电路结构的方法，所述方法包括：
在第一衬底结构上形成一个绝缘层；
将第二衬底结构键合到所述绝缘层上，以形成一个叠层结构，它在所述绝缘层下含有第一晶向的第一衬底，以及在所述绝缘层上含有第二晶向的第二衬底；
在所述第二衬底中形成第一开口到所述绝缘层；
在所述绝缘层中通过所述第一开口形成第二开口，以暴露所述第一衬底，其中所述第二开口小于所述第一开口；
在所述第一衬底上生长额外材料通过所述第二开口，以填充所述第一开口以在所述叠层结构顶上制作一个表面，它具有含有所述第一类型晶向的第一部分和含有所述第二类型晶向的第二部分；
在所述表面的所述第一部分上形成第一类型的晶体管；以及
在所述表面的所述第二部分上形成第二类型的晶体管，
其中形成在所述绝缘层中的所述第二开口上的所述表面的所述第一部分中的一些部分包括非悬浮衬底部分，以及
其中所述第一部分的剩余部分和所有的所述衬底第二部分包括悬浮衬底部分。
16.根据权利要求15的方法，其中所述额外材料与所述第一衬底具有相同晶向。
17.根据权利要求15的方法，进一步包括，在形成所述第一开口前，在所述第二衬底上形成一层保护盖帽层，其中所述第一开口通过所述保护盖帽层和通过所述第二衬底形成。
18.根据权利要求15的方法，进一步包括，形成所述第一开口后，沿由所述第一开口暴露的所述第二衬底的侧壁形成隔离材料。
19.根据权利要求15的方法，进一步包括，生长所述额外材料过程后，在所述第一部分和所述第二部分中形成浅槽隔离(STI)结构，以再分所述第一部分和所述第二部分。
20.根据权利要求15的方法，其中所述第二开口比所述浅槽隔离结构之间的距离要小，使得每一个所述第二开口在两个相邻的浅槽隔离结构之间。
21.一种集成电路结构，包括：
衬底，它包括具有一种类型晶向的材料，其中所述衬底包括第一部分和第二部分，其中所述第一部分的晶体结构相对于所述第二部分的晶体结构被旋转；
第一类型翅形场效应管(FinFET)形成在所述衬底的所述第一部分上；以及
第二类型FinFET形成在所述衬底的所述第二部分上，
其中所述第一类型FinFET含有的翅片与所述第二类型FinFET的翅片平行。
22.根据权利要求21的结构，其中所述衬底包括一个悬浮衬底。
23.根据权利要求22的结构，其中所述第一类型FinFET和所述第二类型FinFET包括绝缘层上的硅(SOI)结构。
24.根据权利要求22的结构，进一步包括，在所述悬浮衬底下有一个完全的绝缘层。
25.根据权利要求22的结构，进一步包括，在所述衬底的第一部分和所述衬底的第二部分之间的浅槽隔离(STI)区。
26.一种形成集成电路结构的方法，所述方法包括：
在第一衬底结构上形成一个绝缘层；
将第二衬底结构键合到所述绝缘层上，以形成一个叠层结构，它在所述第一衬底结构和所述第二衬底结构之间含有所述绝缘层，其中所述第一衬底结构和所述第二衬底结构具有相同类型的晶向，并且其中所述第一衬底结构的晶体结构相对于所述第二衬底结构的晶体结构被旋转；
在所述第一衬底结构中形成开口到所述第二衬底结构；
在所述第二衬底结构上生长材料通过所述开口，以填充所述开口，以在所述含有第一部分和第二部分的所述叠层结构顶上制作一个表面，其中所述第一部分的晶体结构相对于所述第二部分的晶体结构被旋转；
在所述表面的所述第一部分上形成第一类型翅形场效应管(FinFET)；以及
在所述表面的所述第二部分上形成第二类型FinFET。
27.根据权利要求26的方法，进一步包括，形成所述开口后，沿所述开口的侧壁形成隔离材料。
28.根据权利要求26的方法，进一步包括，生长所述额外材料的过程后，在所述第一部分和所述第二部分中形成浅槽隔离(STI)结构，以再分所述第一部分和所述第二部分。
29.一种形成集成电路结构的方法，所述方法包括：
在第一衬底结构上形成一个绝缘层；
将第二衬底结构键合到所述绝缘层上，以形成一个叠层结构，它在所述第一衬底结构和所述第二衬底结构之间含有所述绝缘层，其中所述第一衬底结构和所述第二衬底结构具有相同类型的晶向，并且其中所述第一衬底结构的晶体结构相对于所述第二衬底结构的晶体结构被旋转；
在所述第二衬底中形成第一开口到所述绝缘层；
在所述绝缘层中通过所述第一开口形成第二开口，以暴露所述第一衬底结构，其中所述第二开口小于所述第一开口；
在所述第一衬底结构上生长材料通过所述第二开口，以填充所述第一开口，以在所述含有第一部分和第二部分所述叠层结构顶上制作一个表面，其中所述第一部分的晶体结构相对于所述第二部分的晶体结构被旋转；
在所述表面的所述第一部分上形成第一类型翅形场效应管(FinFET)；以及
在所述表面的所述第二部分上形成第二类型FinFET，
其中形成在所述绝缘层中的所述第二开口上的所述表面的第一部分中的一些部分包括非悬浮衬底部分，以及
其中所述第一部分的剩余部分和所有的所述表面的所述第二部分包括悬浮衬底部分。
30.根据权利要求29的方法，进一步包括，在形成所述第一开口前，在所述第二衬底结构上形成一层保护盖帽层，其中所述第一开口通过所述保护盖帽层和通过所述第二衬底形成。
31.根据权利要求29的方法，进一步包括，形成所述第一开口后，沿由所述第一开口暴露的所述第二衬底的侧壁形成隔离材料。
32.根据权利要求29的方法，进一步包括，生长所述材料过程后，在所述第一部分和所述第二部分中形成浅槽隔离(STI)结构，以再分所述第一部分和所述第二部分。
33.根据权利要求29的方法，其中所述第一衬底相对于所述第二衬底旋转45°。
34.一种形成集成电路结构的方法，所述方法包括：
在含有第一晶向的第一衬底结构上形成一个绝缘层；
将含有第二晶向的第二衬底结构键合到所述绝缘层上，以形成一个叠层结构；
在所述第一衬底结构中和所述绝缘层中形成开口，以暴露所述第二衬底结构的一些部分；
在所述第二衬底结构的暴露的部分上形成硅锗层；
在所述硅锗层上生长材料通过所述开口，以填充所述开口，以在所述含有具有所述第一类型晶向的第一部分和具有所述第二类型晶向的第二部分的叠层结构顶上制作一个表面；
图形化所述第一部分和所述第二部分成为第一类型翅片和第二类型翅片，其中所述第一类型翅片具有所述第一晶向，并与所述第二衬底通过所述绝缘层绝缘，以及其中第二类型翅片具有所述第二晶向，并位于所述硅锗层之上；以及
将所述硅锗层改成一个绝缘层。
35.根据权利要求34的方法，进一步包括，在形成所述硅锗层前，使用一个额外材料保护所述开口中所述第一衬底的暴露侧壁部分。
36.根据权利要求34的方法，其中将所述硅锗层改成一个绝缘层的过程包括，氧化所述硅锗层的整个厚度。
37.根据权利要求34的方法，其中将所述硅锗层改成一个绝缘层的过程包括：
相对于所述第一类型翅片和所述第二类型翅片选择性地去除硅锗；以及
在所述第二衬底结构上形成所述绝缘层。
38.根据权利要求34的方法，其中所述第一衬底结构和所述第二衬底结构具有相同类型的晶向，并且其中所述第一衬底结构的晶体结构相对于所述第二衬底结构的晶体结构被旋转；
39.根据权利要求34的方法，其中所述第一衬底结构和所述第二衬底结构具有不同类型的晶向。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102790054A (zh) * 2011-05-16 2012-11-21 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的半导体结构及其制备方法
CN103650146A (zh) * 2011-07-05 2014-03-19 国际商业机器公司 具有均匀高度和底部隔离的体鳍片fet
CN103715091A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 半导体基底、晶体管和鳍部的形成方法
CN104966672A (zh) * 2015-06-30 2015-10-07 上海华力微电子有限公司 鳍式场效应管基体制备方法
CN105453251A (zh) * 2013-08-01 2016-03-30 高通股份有限公司 在基板上从不同材料形成鳍的方法
CN106711194A (zh) * 2016-12-28 2017-05-24 中国科学院微电子研究所 一种环栅场效应晶体管及其制备方法

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050275018A1 (en) * 2004-06-10 2005-12-15 Suresh Venkatesan Semiconductor device with multiple semiconductor layers
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
US7439542B2 (en) * 2004-10-05 2008-10-21 International Business Machines Corporation Hybrid orientation CMOS with partial insulation process
US7144785B2 (en) * 2004-11-01 2006-12-05 Advanced Micro Devices, Inc. Method of forming isolation trench with spacer formation
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7196380B2 (en) * 2005-01-13 2007-03-27 International Business Machines Corporation High mobility plane FinFET with equal drive strength
US7388278B2 (en) 2005-03-24 2008-06-17 International Business Machines Corporation High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
US7348611B2 (en) * 2005-04-22 2008-03-25 International Business Machines Corporation Strained complementary metal oxide semiconductor (CMOS) on rotated wafers and methods thereof
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP5063594B2 (ja) * 2005-05-17 2012-10-31 台湾積體電路製造股▲ふん▼有限公司 転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法
FR2886763B1 (fr) * 2005-06-06 2007-08-03 Commissariat Energie Atomique Procede de realisation d'un composant comportant au moins un element a base de germanium et composant ainsi obtenu
US7358164B2 (en) * 2005-06-16 2008-04-15 International Business Machines Corporation Crystal imprinting methods for fabricating substrates with thin active silicon layers
US7473985B2 (en) * 2005-06-16 2009-01-06 International Business Machines Corporation Hybrid oriented substrates and crystal imprinting methods for forming such hybrid oriented substrates
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7247887B2 (en) * 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7626246B2 (en) * 2005-07-26 2009-12-01 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US7382029B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Method and apparatus for improving integrated circuit device performance using hybrid crystal orientations
KR100655437B1 (ko) * 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7986029B2 (en) * 2005-11-08 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dual SOI structure
US8319285B2 (en) * 2005-12-22 2012-11-27 Infineon Technologies Ag Silicon-on-insulator chip having multiple crystal orientations
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US20070215984A1 (en) * 2006-03-15 2007-09-20 Shaheen Mohamad A Formation of a multiple crystal orientation substrate
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
KR100741468B1 (ko) 2006-07-10 2007-07-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8946811B2 (en) 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
WO2008036256A1 (en) * 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
WO2008039495A1 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008051503A2 (en) * 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
US7863653B2 (en) * 2006-11-20 2011-01-04 International Business Machines Corporation Method of enhancing hole mobility
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US7393738B1 (en) * 2007-01-16 2008-07-01 International Business Machines Corporation Subground rule STI fill for hot structure
JP4504390B2 (ja) * 2007-02-27 2010-07-14 株式会社東芝 相補型半導体装置
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8329541B2 (en) * 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
CN101884117B (zh) * 2007-09-07 2013-10-02 台湾积体电路制造股份有限公司 多结太阳能电池
EP2065921A1 (en) * 2007-11-29 2009-06-03 S.O.I.T.E.C. Silicon on Insulator Technologies Method for fabricating a semiconductor substrate with areas with different crystal orienation
EP2073267A1 (en) * 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US7982269B2 (en) * 2008-04-17 2011-07-19 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
KR101046380B1 (ko) * 2008-06-05 2011-07-05 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US8034697B2 (en) 2008-09-19 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of devices by epitaxial layer overgrowth
US20100072515A1 (en) * 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
WO2010114956A1 (en) 2009-04-02 2010-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
US8395216B2 (en) * 2009-10-16 2013-03-12 Texas Instruments Incorporated Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus
US9559160B2 (en) * 2011-12-23 2017-01-31 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
US8466012B1 (en) * 2012-02-01 2013-06-18 International Business Machines Corporation Bulk FinFET and SOI FinFET hybrid technology
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9275911B2 (en) 2012-10-12 2016-03-01 Globalfoundries Inc. Hybrid orientation fin field effect transistor and planar field effect transistor
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US8906768B2 (en) * 2013-03-15 2014-12-09 GlobalFoundries, Inc. Wrap around stressor formation
US9224841B2 (en) * 2014-01-23 2015-12-29 Globalfoundries Inc. Semiconductor fins on a trench isolation region in a bulk semiconductor substrate and a method of forming the semiconductor fins
US9123585B1 (en) 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9129863B2 (en) 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
EP2947693B1 (en) * 2014-05-22 2022-07-13 IMEC vzw Method of Producing a III-V Fin Structure
US10056293B2 (en) * 2014-07-18 2018-08-21 International Business Machines Corporation Techniques for creating a local interconnect using a SOI wafer
WO2016200971A1 (en) 2015-06-08 2016-12-15 Synopsys, Inc. Substrates and transistors with 2d material channels on 3d geometries
US9935106B2 (en) 2016-04-01 2018-04-03 Globalfoundries Inc. Multi-finger devices in mutliple-gate-contacted-pitch, integrated structures
US9847418B1 (en) * 2016-07-26 2017-12-19 Globalfoundries Inc. Methods of forming fin cut regions by oxidizing fin portions
JP6737224B2 (ja) * 2017-04-17 2020-08-05 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法
US10833079B2 (en) * 2019-01-02 2020-11-10 International Business Machines Corporation Dual transport orientation for stacked vertical transport field-effect transistors
CN111799365B (zh) * 2020-06-29 2022-03-25 上海新硅聚合半导体有限公司 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件
CN112563332A (zh) * 2020-12-16 2021-03-26 南京工程学院 Ge基双栅型InGaAs nMOSFET器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
US5959335A (en) * 1998-09-23 1999-09-28 International Business Machines Corporation Device design for enhanced avalanche SOI CMOS
JP2001111056A (ja) * 1999-10-06 2001-04-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6657223B1 (en) 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6900502B2 (en) 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102790054A (zh) * 2011-05-16 2012-11-21 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的半导体结构及其制备方法
CN103650146A (zh) * 2011-07-05 2014-03-19 国际商业机器公司 具有均匀高度和底部隔离的体鳍片fet
CN103715091A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 半导体基底、晶体管和鳍部的形成方法
CN105453251A (zh) * 2013-08-01 2016-03-30 高通股份有限公司 在基板上从不同材料形成鳍的方法
CN105453251B (zh) * 2013-08-01 2019-05-28 高通股份有限公司 在基板上从不同材料形成鳍的方法
CN104966672A (zh) * 2015-06-30 2015-10-07 上海华力微电子有限公司 鳍式场效应管基体制备方法
CN104966672B (zh) * 2015-06-30 2019-01-25 上海华力微电子有限公司 鳍式场效应管基体制备方法
CN106711194A (zh) * 2016-12-28 2017-05-24 中国科学院微电子研究所 一种环栅场效应晶体管及其制备方法
CN106711194B (zh) * 2016-12-28 2019-08-20 中国科学院微电子研究所 一种环栅场效应晶体管及其制备方法

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