JP2005294828A - 集積回路構造及び形成方法（高移動度平面ｃｍｏｓｓｏｉ） - Google Patents

集積回路構造及び形成方法（高移動度平面ｃｍｏｓｓｏｉ） Download PDF

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Abstract

【課題】特定のデバイスに最適な性能を与える異なる結晶方位を有する１つの基板上に形成された集積半導体デバイスを提供する。
【解決手段】少なくとも２つのタイプの結晶方位を有する基板を備える集積回路構造を開示する。第１のタイプの結晶方位を有する該基板の第１の部分の上に、第１のタイプのトランジスタ（例えばＮＦＥＴ）を形成し、第２のタイプの結晶方位を有する該基板の第２の部分の上に、第２のタイプのトランジスタ（例えばＰＦＥＴ）を形成する。この基板の第１の部分のうちのいくつかの部分は非浮遊基板部分を含み、基板の第１の部分の残りと全ての第２の部分とが、浮遊基板部分を含む。
【選択図】図７

Description

本発明は、半導体デバイスに関する。さらに詳細には、本発明は、シリコン・オン・インシュレータ（ＳＯＩ）デバイスや相補型金属酸化膜半導体（ＣＭＯＳ）デバイスなど、ハイブリッド結晶方位基板上に形成される集積半導体デバイスに関する。特に、本発明は、ＮＦＥＴおよびＰＦＥＴなど、少なくとも２種類の半導体デバイスを、異なる結晶方位を有する接合基板上に集積する手段を提供する。接合基板上の各デバイスの位置は、特定の結晶方位における当該デバイスの性能によって決まる。例えば、本発明では、（１００）面にＮＦＥＴを形成し、（１１０）面にＰＦＥＴを形成する。（１００）結晶面はＮＦＥＴに高い性能を与え、（１１０）結晶面はＰＦＥＴに高い性能を与える。
現在の半導体技術では、ＮＦＥＴやＰＦＥＴなどのＣＭＯＳデバイスは、通常、Ｓｉなど単一の結晶方位を有する半導体ウェハ上に作製される。特に、今日の半導体デバイスは、（１００）結晶方位を有するＳｉの上に構築されるものがほとんどである。
電子の移動度は、（１００）Ｓｉ面方位で高いことが分かっており、一方、正孔の移動度は、（１１０）面方位で高いことが分かっている。すなわち、（１００）Ｓｉにおける正孔の移動度の値は、この結晶方位での対応する電子移動度より約１／４倍から１／２倍の低さとなる。この不一致を補償するために、通常、ＰＦＥＴは、そのプルアップ（pull-up）電流をＮＦＥＴのプルダウン電流（pull-down）と釣り合わせて一様な回路スイッチングを実現するために、幅を広くして設計される。幅の広いＮＦＥＴは、かなりのチップ領域を占めるので望ましくない。
一方、（１１０）Ｓｉにおける正孔の移動度は、（１００）Ｓｉにおける移動度の２倍である。したがって、ＰＦＥＴを（１１０）面に形成すると、（１００）面に形成したＰＦＥＴより大幅に大きな駆動電流を示す。残念ながら、（１１０）Ｓｉ面における電子の移動度は、（１００）Ｓｉ面に比べるとかなり低下している。（１１０）Ｓｉ面における電子移動度の低下の一例を、図１に示す。図１において、実線は電子の移動度を示し、破線は正孔の移動度を示している。
上記の説明と図１から推察されるように、（１１０）Ｓｉ面は、正孔の移動度が高いのでＰＦＥＴデバイスには最適であるが、この結晶方位はＮＦＥＴデバイスには全く不向きである。逆に、（１００）Ｓｉ面は、電子が移動しやすいのでＮＦＥＴデバイスに最適である。
米国特許出願第１０／７０８５８６号
上記の内容に鑑みて、特定のデバイスに最適な性能を与える異なる結晶方位を有する１つの基板上に形成された集積半導体デバイスを提供することが必要とされている。すなわち、１つの基板でありながら、ある種類のデバイス（例えばＰＦＥＴ）をある結晶面（例えば（１１０）面）に形成する一方で別の種類のデバイス（例えばＮＦＥＴ）を別の結晶面（例えば（１００）面）に形成することができる基板を作製することに絶大なる要望がある。
本発明は、集積回路構造を形成する方法を提供する。この方法では、最初に、第１の基板構造上に絶縁層を形成し、第２の基板構造を該絶縁層に接合して、第１の結晶方位を有する第１の基板を該絶縁層の下に有し、第２の結晶方位を有する第２の基板を該絶縁層の上に有する積層構造を形成する。次に、本発明では、この積層構造に絶縁層まで延びる第１の開口を形成し、第１の開口を貫通して絶縁層に第２の開口を形成する。第２の開口は、第１の開口より小さい。本発明では、第２の開口を貫通して第１の基板上に追加の材料を成長させて第１の開口を充填し、積層構造の上部に、第１のタイプの結晶方位を有する第１の部分および第２のタイプの結晶方位を有する第２の部分を備える表面を形成する。本発明では、次に、基板の第１の部分の上に第１のタイプのトランジスタ（例えばＮＦＥＴ）を形成し、基板の第２の部分の上に第２のタイプのトランジスタ（例えばＰＦＥＴ）を形成する。基板の第１の部分のうち絶縁層の第２の開口の上に形成されている部分は、非浮遊（non-floating）基板部分を含み、基板の第１の部分の残りの部分および全ての第２の部分は、浮遊（floating）基板部分を含む。
第１および第２の開口を貫通して成長させる追加の材料は、第１の基板と同じ結晶方位を有する。第１の開口を形成する前に、本発明では、第２の基板を覆う保護キャップを形成する。第１の開口は、保護キャップおよび第２の基板を貫通して形成される。第１の開口を形成した後で、本発明では、第１の開口によって露出した第２の基板の側壁に沿って分離材料を形成する。上記追加の材料を成長させた後で、本発明では、第１の部分および第２の部分に浅いトレンチ分離（ＳＴＩ）構造を形成して、第１の部分および第２の部分を細分割する。第２の開口は、浅いトレンチ分離構造の間の距離より小さくすることにより、第２の開口のそれぞれが、隣接する２つの浅いトレンチ分離構造の間に位置するようになっている。
この方法では、少なくとも２タイプの結晶方位を有する基板を有する集積回路構造を作製する。第１のタイプのトランジスタ（例えばＮＦＥＴ）は、第１のタイプの結晶方位を有する基板の第１の部分の上に形成され、第２のタイプのトランジスタ（例えばＰＦＥＴ）は、第２のタイプの結晶方位を有する基板の第２の部分の上に形成される。基板の第１の部分のいくつかは非浮遊基板部分を含み、基板の第１の部分の残りの部分および全ての第２の部分は、浮遊基板部分を含む。
浮遊構造は、シリコン・オン・インシュレータ（ＳＯＩ）構造を含み、非浮遊構造は、バイアス（biased）基板構造またはバルク基板構造を含む。非浮遊基板部分は、基板の下の層によって電気的にバイアスされる。絶縁層は、浮遊基板部分の下に位置し、これらの領域を全て絶縁体からなる完全な絶縁層により基板の下の層から電気的に分離する。小さな第２の開口があるので、実際に非浮遊基板部分の下にあるのは不完全な絶縁体からなる絶縁層である。非浮遊基板部分と浮遊基板部分の間には、浅いトレンチ分離（ＳＴＩ）領域がある。前記基板の第２の部分はそれぞれ、複数の浮遊基板部分を含む。
本発明の１つの独特な態様は、小さな第２の開口があるために、非浮遊基板部分の下にある絶縁層が、実際には不完全な絶縁体である点である。この実施形態の別の独特な態様は、基板の第１の部分のいくつかが非浮遊基板部分を含み、基板の残りの第１の部分（および全ての第２の部分）が、浮遊基板部分を含む点である。したがって、本発明によれば、１つの結晶方位タイプの基板群内で、どのトランジスタをＳＯＩトランジスタにし、どのトランジスタをバルク・トランジスタにするかを、設計者が選択することができる。
本発明の上記その他の態様および目的は、以下の説明と添付の図面とを併せて考察すれば、より深く認識され理解されるであろう。ただし、本発明の好ましい実施形態とその具体的な多数の詳細を示す以下の説明は、限定を目的としたものではなく、例示を目的としたものであることを理解されたい。多くの変更および改変を、本発明の趣旨を逸脱することなく本発明の範囲内で行うことができ、本発明はこのような改変を全て包含する。
本発明は、図面を参照して以下の詳細な説明を読むことによってより理解されるであろう。
本発明ならびにその様々な特徴および利点は、添付の図面に図示し以下の説明で詳述する非限定的な実施形態に関連してより完全に説明される。図面で図示した各要素は、必ずしも寸法の比率どおりに描いたものではないことに留意されたい。本発明が無用に曖昧になるのを避けるために、周知の構成要素および処理技術についての説明は省略する。本明細書で用いる例は、単に本発明の実施方法の理解を助け、さらに当業者が本発明を実施できるようにするためのものである。したがって、これらの例は、本発明の範囲を限定しないものと理解されたい。
以下、異なる結晶面を有する１つの接合基板上にＮＦＥＴやＰＦＥＴなど異なる半導体デバイスを形成する方法について、本願に添付の図面を参照しながらより詳細に説明する。添付の図面では、同じか、または対応する要素は、同じ参照番号で示してある。
図２は、本発明で利用することができる接合基板１０、すなわちハイブリッド基板を示す図である。図示のように、接合基板１０は、表面誘電体層１８、第１の半導体層１６、絶縁層１４、および第２の半導体層１２を含む。必要なら、接合基板１０は、第２の半導体層１２の下に位置する第３の半導体層（図示せず）をさらに含むこともできる。その場合の接合基板では、絶縁層をもう１つ設けて、第２の半導体層１２を（任意選択の）第３の半導体層から分離する。
接合基板１０の表面誘電体層１８は、接合前に初期ウェハの１つに既に形成されていたか、あるいはウェハ接合後に熱プロセス（すなわち酸化、窒化もしくは酸窒化）または堆積によって第１の半導体層１６の上に形成した、酸化物、窒化物、酸窒化物またはその他の絶縁層である。表面誘電体層１８は、その由来に関わらず、約３ｎｍから約５００ｎｍの厚さを有する。より好ましくは、約５ｎｍから約２０ｎｍの厚さを有する。
第１の半導体層１６は、例えばＳｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体など、任意の半導体材料から構成される。また、第１の半導体層１６は、予備形成したＳＯＩ基板からなるＳＯＩ層、または例えばＳｉ／ＳｉＧｅなどの層状半導体を含むこともできる。また、第１の半導体層１６は、好ましくは（１１０）である第１の結晶方位を有することも特徴とする。好ましい結晶方位は（１１０）であるが、第１の半導体層１６は、（１１１）結晶方位または（１００）結晶方位を有することもできる。
第１の半導体層１６の厚さは、接合基板１０を形成するために使用する初期のウェハによって、変えることができる。ただし、通常は、第１の半導体層１６は、約５ｎｍから約５００ｎｍの厚さを有し、約５ｎｍから約１００ｎｍの厚さであることがより好ましい。
第１の半導体層１６と第２の半導体層１２の間に位置する絶縁層１４は、接合基板１０の作製に使用した初期のウェハによって決まる可変の厚さを有する。ただし、通常は、絶縁層１４は、約１ｎｍから約５００ｎｍの厚さを有し、約５ｎｍから約１００ｎｍの厚さであることがより好ましい。絶縁層１４は、接合前のウェハの一方または両方に形成した、酸化物またはその他の同様の絶縁材料である。
第２の半導体層１２は任意の半導体材料で構成され、その材料は、第１の半導体層１６と同じであっても別のものであってもよい。したがって、第２の半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、およびその他のＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族化合物半導体などを含むことができる。また、第２の半導体層１２は、予備形成したＳＯＩ基板からなるＳＯＩ層、または例えばＳｉ／ＳｉＧｅなどの層状半導体を含むこともできる。また、第２の半導体層１２は、第１の結晶方位とは異なる第２の結晶方位を有することも特徴とする。ＦｉｎＦＥＴトランジスタを備えた構造を形成するときには、異なる結晶方位を有する材料を使用するのではなく、同じ材料の基板を使用して、接合プロセス中に一方の基板６０を他方の基板６４に対して４５°回転させて異なる結晶方位をもたらすことができる。第１の半導体層１６は（１１０）面であることが好ましいので、第２の半導体層１２の結晶方位は（１００）であることが好ましい。好ましい結晶方位は（１００）であるが、第２の半導体層１２は、（１１１）結晶面または（１１０）結晶面構造を有することもできる。
第２の半導体層１２の厚さは、接合基板１０を形成するために使用する初期のウェハによって、変えることができる。ただし、通常は、第２の半導体層１２は、約５ｎｍから約２００ｎｍの厚さを有し、約５ｎｍから約１００ｎｍの厚さであることがより好ましい。
必要に応じて第３の半導体層を設けた場合には、第３の半導体層を構成する材料は、第２の半導体層１２と同じ半導体材料であっても別の半導体材料であってもよい。第３の半導体層の結晶方位は、通常は第２の半導体層と同じであるが、必ず同じになるというわけではない。第３の半導体層は、一般に第２の半導体層１２より厚い。第３の層を設けた場合には、絶縁層を設けて、第３の半導体層を第２の半導体層から分離する。
図２に示す接合基板１０は、共に接合された２枚の半導体ウェハで構成されている。接合基板１０の作製に使用する２枚のウェハは、一方のウェハ（参照番号１で示す）が第１の半導体層１６を含み、もう一方のウェハ（参照番号２で示す）が第２の半導体１２を含む２枚のＳＯＩウェハである場合（図８参照）、１枚のＳＯＩウェハ（参照番号２）と１枚のバルク半導体ウェハ（参照番号１）である場合（図９参照）、それぞれが絶縁層１４を有する２枚のバルク半導体ウェハ（参照番号１および２）である場合（図１０参照）、または１枚のＳＯＩウェハ（参照番号２）と、接合中に少なくとも一方のウェハの一部分を分割するために使用することができる水素（Ｈ２）注入領域などのイオン注入領域１１を含む１枚のバルク・ウェハ（参照番号１）である場合（図１１参照）などがある。
接合は、最初に２枚のウェハを互いに密着させ、必要ならこれらの接触させたウェハに外力を加え、次いで、これら２枚の接触したウェハを互いに接合できる条件下で加熱することによって行う。加熱ステップは、外力を加えて行うことも、加えずに行うこともある。加熱ステップは、通常は、約２００℃から約１０５０℃の温度で、約２時間から約２０時間、不活性雰囲気中で行う。より好ましくは、接合は、約２００℃から約４００℃の温度で、約２時間から約２０時間行う。「不活性雰囲気」という用語は、本発明では、ＨｅやＡｒ、Ｎ２、Ｘｅ、Ｋｒまたはそれらの混合物などの不活性ガスをその中に含む雰囲気を意味している。接合プロセス中に使用される好ましい雰囲気は、Ｎ２である。
２枚のＳＯＩウェハを使用する実施形態では、接合後に、少なくとも一方のＳＯＩウェハのいくつかの材料層を、化学機械的研磨（ＣＭＰ）や研削（grinding）およびエッチングなどの平坦化プロセスによって除去することができる。平坦化プロセスは、表面誘電体層１８に達したときに終了する。
一方のウェハがイオン注入領域を含む実施形態では、接合中にイオン注入領域が多孔性（porous）領域を形成し、これにより当該ウェハのイオン注入領域の上の部分が分離され、例えば図２に示すような接合ウェハが残る。注入領域は、通常は、当業者には周知のイオン注入条件を利用してウェハ表面に注入された水素イオンから構成される。
接合するウェハがいずれも誘電体層を含まない実施形態では、表面誘電体層１８は、酸化などの熱プロセス、または化学的気相堆積（ＣＶＤ）、プラズマ増強ＣＶＤ、原子層堆積、化学溶液付着およびその他の同様の堆積プロセスなどの従来の堆積プロセスによって、接合したウェハの上に形成することができる。
次いで、接合基板１０の一部分を保護し、別の部分を保護しない状態で残すように、図２の接合基板１０の所定部分の上にマスク２０を形成する。接合基板１０の保護された部分は、この基板の第１のデバイス領域２２を画定し、保護されない部分は、第２のデバイス領域２４を画定する。一実施形態では、マスク２０は、フォトレジスト・マスクを接合基板１０の表面全体に塗付することによって、表面誘電体層１８の所定部分に形成される。フォトレジスト・マスクを塗付した後で、リソグラフィによってマスク・パターンを形成する。リソグラフィは、フォトレジストを放射光パターンで露光するステップと、レジスト現像装置を用いてこのパターンを現像するステップとを含む。こうして得られた接合基板１０の所定部分にマスク２０が形成された基板の例を、図３に示す。
別の実施形態では、マスク２０は、リソグラフィおよびエッチングを利用して形成およびパターン形成した窒化物または酸窒化物の層である。窒化物または酸窒化物のマスク２０は、第２の半導体デバイスの領域を画定した後で除去することもできる。
接合基板１０にマスク２０を形成した後で、第２の半導体層１２の表面が露出するように、この基板に１回または複数回のエッチング・ステップを施す。詳細には、本発明のこの時点で用いる１回または複数回のエッチング・ステップでは、表面誘電体層１８の保護されていない部分、ならびにその下に位置する第１の半導体層１６の部分、および第１の半導体層１６を第２の半導体層１２から分離する絶縁層１４の一部分を除去する。エッチングは、１回のエッチング・ステップで行ってもよいし、あるいは複数のエッチング・ステップを利用してもよい。本発明のこの時点で用いるエッチングとしては、反応性イオン・エッチングやイオン・ビーム・エッチング、プラズマ・エッチング、レーザ・エッチングなどのドライ・エッチング・プロセス、または化学エッチング液を利用するウェット・エッチング・プロセス、あるいはそれらの任意の組合せを利用することができる。本発明の好ましい実施形態では、第２の半導体デバイス領域２４内の表面誘電体層１８、第１の半導体層１６および絶縁層１４の保護されていない部分を選択的に除去する際に、反応性イオン・エッチング（ＲＩＥ）を使用する。エッチング・ステップを行った後で得られる構造の一例を、図４に示す。このエッチング・ステップの後では、保護されている第１のデバイス領域２２、すなわち表面誘電体層１８、第１の半導体層１６、絶縁層１４および第２の半導体層１２の側壁が露出していることに留意されたい。図示のように、層１８、１６および１４の露出した側壁は、マスク２０の最も外側の縁部と位置合わせされている。
次いで、従来のレジスト剥離プロセスを用いて図４に示す構造からマスク２０を除去し、次いで露出した側壁上にライナ（liner）またはスペーサ２５を形成する。ライナまたはスペーサ２５は、堆積およびエッチングによって形成される。ライナまたはスペーサ２５は、例えば酸化物などの絶縁材料で構成される。
ライナまたはスペーサ２５を形成した後で、露出した第２の半導体層１２の上に半導体材料２６を形成する。本発明によれば、半導体材料２６は、第２の半導体層１２の結晶方位と同じ結晶方位を有する。これにより得られる構造の一例を、図５に示す。
半導体材料２６は、Ｓｉや歪Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣまたはそれらの組合せなど、選択的エピタキシャル成長法によって形成することができる任意のＳｉ含有半導体を含むことができる。いくつかの好ましい実施形態では、半導体材料２６はＳｉで構成される。別の好ましい実施形態では、半導体材料は、緩和ＳｉＧｅ合金層の上に位置する歪Ｓｉ層である。本発明では、半導体材料２６を再成長（regrown）半導体材料と呼ぶこともある。
次に、半導体材料２６の上面が第１の半導体層１６の上面とほぼ面一（同一平面）になるように、図５に示す構造に化学機械的研磨（ＣＭＰ）または研削などの平坦化プロセスを施す。表面誘電体層１８のそれまで保護されていた部分が、この平坦化プロセスの間に除去されることに留意されたい。
実質的に平坦な表面を準備した後で、通常は、浅いトレンチ分離（shallowtrench isolation）領域などの分離領域２７を形成して、第１の半導体デバイス領域２２を第２の半導体デバイス領域２４から分離する。分離領域２７は、例えばトレンチを画定しエッチングするステップと、必要なら拡散バリヤでトレンチの内側を覆う（lining）ステップと、酸化物などのトレンチ誘電体でトレンチを充填するステップとを含む、当業者には周知の処理ステップを利用して形成される。トレンチ充填後に、この構造を平坦化することができ、必要なら高密度化（densification）プロセス・ステップを行ってトレンチ誘電体を高密度化することもできる。
こうして得られた、分離領域２７を含むほぼ平坦な構造の一例を、図６に示す。図示のように、図６の構造は、第１の結晶方位を有する露出した第１の半導体層１６と、第２の半導体層１２と同じ結晶方位を有する露出していない再成長半導体材料２６とを含む。
図７は、第１の半導体層１６の一部の上に第１の半導体デバイス３０を形成し、再成長半導体材料２６の上に第２の半導体デバイス３２を形成した後で形成される集積構造を示す図である。各デバイス領域に存在する半導体デバイスは１つずつしか示していないが、本発明では、それぞれのデバイス領域に各タイプのデバイスを複数形成することも考えられる。本発明によれば、第１の半導体デバイスが第２の半導体デバイスと異なること、および高性能デバイスとなる結晶方位でそれぞれのデバイスが作製されることを条件として、第１の半導体デバイスをＰＦＥＴまたはＮＦＥＴにし、第２の半導体デバイスをＮＦＥＴまたはＰＦＥＴにすることができる。ＰＦＥＴおよびＮＦＥＴは、当業者には周知の標準的なＣＭＯＳ処理ステップを利用して形成される。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体の上に配置される任意選択のハード・マスク、少なくともゲート導体の側壁に位置するスペーサ、およびソース／ドレイン拡散領域を含む。拡散領域は、図７では参照番号３４で示してある。ＰＦＥＴは（１１０）または（１１１）方位を有する半導体材料の上に形成され、ＮＦＥＴは（１００）または（１１１）方位を有する半導体表面の上に形成されることに留意されたい。
上記説明および図２乃至図７は、異なる２つの結晶方位を有する接合基板の提供、マスキング、エッチング、再成長、平坦化およびデバイス形成を含む、本発明の基本概念を説明するものである。図１２乃至図２１を参照して行う以下の説明では、（１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する、（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用される処理ステップを例示する。
図１２は、本発明のこの実施形態で使用することができる接合基板１０を示す図である。接合基板１０は、表面誘電体層１８、第１の半導体層１６、絶縁層１４、および第２の半導体層１２を含む。必要なら、第３の半導体層を、第２の半導体層１２の下に配置することもできる。そのような実施形態では、新たに絶縁層を設けて、第２の半導体層を第３の半導体層から分離する。
図１３は、表面誘電体層１８の上に窒化物マスク２０を形成した後の構造を示している。窒化物マスク２０は、ＣＶＤなど、従来の堆積プロセスを利用して形成される。
窒化物マスク２０を形成した後で、パターン形成したフォトレジスト・マスクを使用してエッチングを行ってマスクにパターン形成し、次いで、もう一度エッチング・プロセスを行ってこのパターンを窒化物マスクから構造に転写する。このエッチングは、第２の半導体層１２の上側表面層に達するまで行う。この２回目のエッチング・プロセスのエッチングでは、表面誘電体層１８、第１の半導体層１６および絶縁層１４の一部を除去する。接合基板１０にパターンを転写する際には、１回または複数回のエッチング・プロセスを行う。こうして得られたパターン転写後の構造を、図１４に示す。
次に、図１５に示すように、露出した側壁にスペーサ２５を形成する。スペーサ２５は、例えば酸化物などの絶縁材料で構成される。保護された第１のデバイス領域の側壁に配置されたスペーサ２５は、堆積およびエッチングによって形成される。
スペーサ２５を形成した後で、第２の半導体層１２の露出表面上に半導体材料２６を形成して、例えば図１６に示す構造を形成する。次いで、図１６に示す構造を平坦化して、図１７に示すほぼ平坦な構造を形成する。平坦化ステップでは、それまでにエッチングで除去されなかった窒化物マスク２０および表面誘電体層１８を除去して、第１の半導体層１６が露出し、かつ再成長半導体材料２６が露出した構造を形成することに留意されたい。露出した第１の半導体層１６は、ＮＦＥＴなど第１の半導体デバイスを形成するための領域であり、半導体材料２６の露出表面は、ＰＦＥＴなどの第２の半導体デバイスを形成するための領域である。
次に、図１８に示すように、図１７に示すほぼ平坦な構造の上に、パッド酸化物５１およびパッド窒化物５２を含む材料スタック５０を形成する。材料スタック５０のパッド酸化物５１は、熱酸化プロセスまたは堆積によって形成され、パッド窒化物５２は、熱窒化プロセスまたは堆積によって形成される。パッド窒化物５２は、通常は、その下にあるパッド酸化物５１より厚い。
材料スタック５０は、分離領域２７用のトレンチ開口の画定に使用される。図１９は、図１８に示す構造にトレンチ開口２９を形成した後の構造を示す図である。トレンチ開口２９は、リソグラフィおよびエッチングによって形成される。
トレンチ開口２９を画定した後で、トレンチ開口２９を、酸化物などのトレンチ誘電体で充填し、第１の半導体層１６および再成長半導体材料２６に合わせて平坦化する。図２０は、トレンチ充填および平坦化を行った後の構造を示す図である。図２０に示す構造は、３つのデバイス領域を含む。そのうちの２つを、第１の半導体デバイス３０を形成するための第１のデバイス領域２２と呼び、３つ目の領域を、第２の半導体デバイス３２を形成するための第２のデバイス領域２４と呼ぶ。
図２１は、第１の半導体デバイス３０を第１の半導体層１６の一部分の上に形成し、第２の半導体デバイス３２を再成長半導体材料２６の上に形成した後の集積構造を示す図である。各デバイス領域に存在する半導体デバイスは１つずつしか示していないが、本発明では、それぞれのデバイス領域に各タイプのデバイスを複数形成することも考えられる。本発明によれば、第１の半導体デバイスをＰＦＥＴ（またはＮＦＥＴ）とし、第２の半導体デバイスをＮＦＥＴ（またはＰＦＥＴ）とすることができる。ＰＦＥＴおよびＮＦＥＴは、当業者には周知の標準的なＣＭＯＳ処理ステップを用いて形成する。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体の上に配置される任意選択のハード・マスク、少なくともゲート導体の側壁に配置されるスペーサ、およびソース／ドレイン拡散領域を含む。ＰＦＥＴは（１１０）または（１１１）方位を有する表面の上に形成され、ＮＦＥＴは（１００）または（１１１）方位を有する表面の上に形成されることに留意されたい。図２１に示す構造では、ＮＦＥＴはＳＯＩ類似のデバイスであり、ＰＦＥＴはバルク状の半導体デバイスである。第２の半導体層１２の下に第３の半導体層が存在する場合には、３つのデバイスが全てＳＯＩ類似のデバイスとなる。
図２２乃至図２８は、（１００）結晶面に形成された２つのＮＦＥＴと、それらのＮＦＥＴの間に位置する、（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用される代替の処理方法を示す図である。この代替方法では、最初に、図２２に示す接合基板を形成する。接合基板１０は、少なくとも、表面誘電体層１８、第１の半導体層１６、絶縁層１４および第２の半導体層１２を含む。必要なら、第２の半導体層の下に第３の半導体層を配置することもできる。
次に、接合基板１０上に窒化物マスク２０を形成して、図２３に示す構造を形成する。接合基板１０上に窒化物マスク２０を形成した後で、窒化物マスク２０と表面誘電体１８とを合わせてエッチング・マスクとして利用して、分離領域２７を形成する。分離領域２７は、窒化物マスク２０の表面にフォトレジストを塗布し、フォトレジストをパターン形成し、このパターンをフォトレジストから窒化物マスク２０に転写し、次に表面誘電体層１８に転写することによって、第１の半導体層１６が露出する。次いで、露出した第１の半導体層１６を、絶縁層１４の上面に達するまでエッチングする。次いで、このエッチング・ステップで形成されたトレンチをトレンチ誘電体で充填し、窒化物マスク２０の上面に合わせて平坦化する。図２４は、トレンチ充填および平坦化を行った後の構造を示す図である。特に、分離領域２７を図２４に示す。
次いで、分離領域と分離領域の間の材料を除去して、図２５に示す構造を形成する。詳細には、分離領域と分離領域の間の材料の除去は、この構造の第１の半導体デバイスを形成するための部分を保護するブロック・マスクを形成し、窒化物マスク２０、表面誘電体層１８および第１の半導体層１６の保護されていない部分を、絶縁層１４に達するまでエッチングすることによって行う。
次いで、酸化物などの絶縁材料を選択的に除去するエッチング・ステップを利用して絶縁層１４の露出部分を除去し、例えば図２６に示す構造を形成する。このエッチング・ステップでは、分離領域２７の高さも低くなることに留意されたい。このエッチング・ステップは、第２の半導体層１２の上面に達したところで停止する。次いで、残りの窒化物マスク２０をこの構造から剥離し、第２の半導体材料１２の露出した表面上に半導体材料２６を再成長させて、例えば図２７に示す構造を形成する。この特定の実施形態では、再成長半導体材料２６は、上側歪Ｓｉ層３１を含む。
次いで、図２７に示す構造から酸化物を剥離し、第１の半導体層１６の露出部分の上に歪Ｓｉ３１を形成する。歪Ｓｉ層を形成した後で、ＣＭＯＳデバイス３０および３２を、それぞれ高性能デバイスを与える結晶方位で形成する。こうして得られた歪Ｓｉ層の上に形成されたＮＦＥＴおよびＰＦＥＴを含む構造の一例を、図２８に示す。
図２９乃至図３３は、選択的な浮遊基板および非浮遊基板を備えた集積回路構造を形成する方法を提供するさらに別の実施形態を示す図である。図２９に示すように、この方法では、最初に、上述の方法および材料のいずれかを使用して、第１の基板６０の構造上に絶縁層６２を形成し、第２の基板６４の構造を絶縁層６２に接合して、積層構造６５を形成する。上述のように、第１の基板６０は第１の結晶方位を有することができ、第２の基板６４は第２の結晶方位を有することができ、上述した基板のいずれかを含むことができる。本発明では、接合プロセスの前または後に、第２の基板６４の上に保護キャップ６６（例えば窒化物エッチング・ストップ層など）を形成することができる。
次に、図３０に示すように、本発明では、絶縁層６２まで下向きに延びる第１の開口６８を積層構造６５内に形成し、第１の開口６８を貫通して、絶縁層６２内に第２の開口７０を形成する。第１の開口６８は、保護キャップ６６および第２の基板６４を貫通して形成する。第２の開口７０は、第１の開口６８より小さい。第１の開口６８を形成した後で、本発明では、第１の開口６８によって露出した第２の基板６４の側壁に沿って、分離材料７４（例えば酸化物など）を形成する。
図３１に示すように、本発明では、第２の開口７０を通して追加の材料７２をエピタキシャル成長させ（第１の基板６０をシード材料として用いる）、少なくとも第１の開口６８を充填する。第１の開口６８および第２の開口７０を通して成長させたこの追加の材料７２は、第１の基板６０から（これをシード材料として用いて）成長させた（例えばエピタキシャル・シリコン成長）ものであるので、第１の基板６０と同じ結晶方位を有する。この構造を、図３２に示すように平坦化して、積層構造６５の上部に、第１のタイプの結晶方位を有する第１の部分７２および第２のタイプの結晶方位を有する第２の部分６４を有する基板表面７５を形成する。
次に、図３３に示すように、本発明では、（例えば周知のパターン形成プロセスおよび絶縁層堆積／成長プロセスを用いて）第１の部分７２および第２の部分６４に浅いトレンチ分離（ＳＴＩ）構造を形成し、第１の部分７２および第２の部分６４をさらに細分割する。第２の開口７０は、各浅いトレンチ分離構造７６の間の距離よりも小さいので、第２の開口７０のそれぞれが、隣接する２つの浅いトレンチ分離構造の間に位置するようになっている。
基板の第１の部分７２のうち、絶縁層６２の第２の開口７０の上に形成された部分は非浮遊基板部分７２として残り、残りの第１の部分７２は浮遊部分８２となる（ＳＴＩ構造７６の絶縁する働きによってその下にある基板６０から分離される）。この基板の全ての第２の部分６４は、浮遊基板部分として残る。
したがって、これらのＳＯＩ構造７６は、その下にある基板６０から電気的に分離された（その上で浮遊する）シリコン・オン・インシュレータ（ＳＯＩ）構造を含む「浮遊」構造８２を形成し、その下にある基板６０から分離されない（その上で浮遊していない）バイアス基板構造またはバルク基板構造を含むいくつかの「非浮遊」構造７２を形成する。したがって、非浮遊基板部分７２は、基板６０（および基板６０の下の層）によってバイアスされる。浮遊基板部分６４、８２の下の絶縁層６２は、これらの領域を基板６０から電気的に分離している。浅いトレンチ分離（ＳＴＩ）領域は、非浮遊基板部分７２と浮遊基板部分６４、８２との間に存在する。
本発明では、基板の第１の部分７２の上に第１のタイプのトランジスタ８０（例えばＮＦＥＴ）を形成し、基板の第２の部分６４の上に第２のタイプのトランジスタ７８（ＰＦＥＴ）を形成する。したがって、この集積回路構造は、少なくとも２つのタイプの結晶方位を有する基板表面７５を有する。第１のタイプのトランジスタ（例えばＮＦＥＴ（またはＰＦＥＴ））８０は、基板の第１の部分７２、８２（第１のタイプの結晶方位、例えば１１１を有する）の上に形成され、第２のタイプのトランジスタ（例えばＰＦＥＴ（またはＮＦＥＴ））７８は、第２のタイプの結晶方位（例えば１１０や１００など）を有する基板の第２の部分６４の上に形成される。これらのトランジスタとしては、水平相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタまたはフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）などがある。
ＦｉｎＦＥＴトランジスタを備えた構造を形成するときには、異なる結晶方位を有する材料を使用するのではなく、同じ材料の基板を使用して、接合プロセス中に一方の基板を他方の基板に対して４５°回転させて異なる結晶方位をもたらすことができる。例えば、図３４に示すように、ＦｉｎＦＥＴを形成するときには、結晶方位の異なる様々な基板を利用する図２、図８、図１２、図２２および図２９に示す構造から開始するのではなく、本発明では、結晶方位が同じタイプである（例えば両方とも１１０または１１１である）同じ材料の基板７１２および７１６を有するが、一方の基板７１２の結晶構造が他方の基板７１６の結晶構造に対して角度をなしている（４５°回転している）構造７００を利用することができる。ＦｉｎＦＥＴを基板上に形成するときには、この構造を、図２から図３３に示したのと全く同じ処理技術に適用することができる。本発明のこの態様の１つの利点は、全てのフィンを互いに平行に形成し、その上全てのフィンの結晶方位を異なる向きにすることができることである。
本発明のこの実施形態の、前述の実施形態に比べて独特な点は、小さな第２の開口があることにより、非浮遊基板部分７２の下にある絶縁層が、実際には不完全な絶縁体であるということである。この実施形態のもう１つの独特な点は、この基板の第１の部分７２のいくつかの部分が非浮遊基板部分を含み、この第１の部分７２の残りの部分（および全ての第２の部分６４）が、浮遊基板部分を含むことである。したがって、本発明によれば、１つの結晶方位タイプの基板群内でどのトランジスタをＳＯＩトランジスタにし、どのトランジスタをバルク・トランジスタにするかを設計者が選択することが可能になる。
集積回路構造を形成する別の方法を図３５から図４２に示す。この実施形態は、異なる結晶方位を有するＦｉｎＦＥＴトランジスタの形成に関する。図３５に示すように、この実施形態では、最初に、第１の結晶方位を有する第１の基板構造８０２に第１の絶縁層８０４を形成する。次に、本発明では、第２の結晶方位を有する第２の基板構造８０６を第１の絶縁層８０４に接合して、図３５に示す積層構造を形成する。このプロセス中の任意の時点でさらに別の絶縁層８００を形成することができる。
第１の基板構造８０２および第２の基板構造８０６は、同じタイプの結晶方位を有することができるが、第１の基板構造８０２の結晶構造は第２の基板構造８０６の結晶構造に対して（例えば４５°）回転している。あるいは、第１の基板構造８０２および第２の基板構造８０６を、異なるタイプの結晶方位を有するように形成することもできる。
次に、本発明では、積層構造の上でマスク８０８をパターン形成し、第１の基板構造８０２および絶縁層８０４に開口８１０を形成して、第２の基板構造８０６の一部分を露出させる（図３６参照）。その後、本発明では、開口８１０内の第１の基板構造８０２の露出した側壁部分を保護する。方向性エッチング・プロセスを用いて絶縁層８１２の水平部分を除去し、絶縁層８１２の垂直部分のみが適所に残って、その後の処理中に第１の基板構造８０２の側壁部分を保護するようにする。
図３７に示すように、本発明では、次いで、第２の基板構造８０６の露出部分の上に直接シリコン・ゲルマニウム層８１６を形成する。次いで、本発明では、シリコン・ゲルマニウム層８１６の上に開口８１０を通してシリコン材料８１４を成長（例えばエピタキシャル成長）させて開口８１０を充填し、図３７に示す構造を形成する。シリコン材料８１４は、そのシード材料である材料８０６と同じ結晶方位を有することになる。ゲルマニウム濃度が十分に低く（例えば１０〜１５％）、厚さが薄く保たれている（例えば＜１μｍ）場合には、格子構造が維持され、歪み状態となる。Ｇｅの濃度が高くなる、または厚さが厚くなると、格子欠陥が生じることになる。
図３８で、積層構造を平坦化して絶縁層８００を除去し、水平な表面にする。より詳細には、平坦化後、積層構造の上部の表面は、第１の結晶方位を有する第１の部分８０２と、第２の結晶方位を有する第２の部分８１４とを有する。
図３８に示す構造の上にマスク８１８を形成し、第１の部分８０２および第２の部分８１４をパターン形成して、図３９に示すように第１のタイプのフィン８０２および第２のタイプのフィン８１４を形成する。第１のタイプのフィン８０２は、第１の結晶方位を有し、絶縁層８０４によって第２の基板８０６から絶縁されている。第２のタイプのフィン８１４は、第２の結晶方位を有し、シリコン・ゲルマニウム層８１６の上に配置されている。
第２のタイプのフィン８１４を第２の基板８０６から絶縁するために、本発明では、シリコン・ゲルマニウム層を絶縁層に変化させる。これは、図４０に示すように、単純にシリコン・ゲルマニウム層８１６を酸化して酸化物層８２２にすることにより行うことができる。ＳｉＧｅ層は、厚くすることもあり、必ずしも全体を酸化するとは限らない。要は、フィンを基板から分離するために、フィンの下のＳｉＧｅを酸化すればよい。その下がシリコンである一部のＳｉＧｅは、酸化されないまま残っていてもよい。
シリコン・ゲルマニウム層８１６の酸化は、シリコン・フィン８０２および８１４よりはるかに速く進行することになる。したがって、このシリコン・ゲルマニウム層８１６を酸化する酸化プロセスでは、フィン８０２および８１４は完全には酸化せず、フィン８０２および８１４の外側に酸化物８２０が生成されることになる。必要なら、この酸化物８２０をＦｉｎＦＥＴトランジスタのゲート酸化物として使用することもできる。あるいは、図４１および図４２に示すように、シリコン・ゲルマニウム層８１６を除去して、酸化物で置き換えることもできる。より詳細には、図４１に示すように、選択的エッチング・プロセスを使用して、シリコン・フィン８０２および８１４にはほとんど影響を及ぼさずに、シリコン・ゲルマニウム層８１６を除去することができる。この場合、第２のタイプのフィン８１４の下に隙間８２４が形成される。第２のタイプのフィン８１４は開口の３次元の側壁（図３５から図４２の概略断面図には図示せず）に接続されているので、このプロセスでは第２のタイプのフィン８１４が除去されないことに留意されたい。その後、図４２に示すように、本発明では、露出したシリコンの上に酸化物８２６を形成し、これが第２のタイプのフィン８１４と第２のタイプの基板８０６の間の絶縁層となる。この場合も、絶縁層８２６は、後続の処理中にゲート酸化物として使用することができる。
次いで、フィンの端部にドーピングを行ってソース領域およびドレイン領域を形成し、これらのフィンの中央部分の上にゲート導体を形成する。ＦｉｎＦＥＴ技術の当業者には周知のように、この構造の上に様々な絶縁層を形成し、この絶縁層はソース、ドレイン、ゲート導体などに接触する。したがって、このプロセスでは、結晶方位の異なる複数のフィンを有し、それらのフィンがその下の基板から絶縁されたＦｉｎＦＥＴトランジスタも同時に形成される。
好ましい実施形態に関連して本発明について説明したが、添付の特許請求の範囲の趣旨および範囲内で様々な修正を加えて本発明を実施することができることを、当業者なら理解するであろう。
Ｓｉ基板のＶｇｓ＝１Ｖにおけるμｅｆｆを結晶方位に対してプロットした図である。 接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる基本的な処理方法の１ステップを示す断面図である。 接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 接合基板の結晶方位の異なる面上に集積ＣＭＯＳデバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す断面図である。 互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す断面図である。 互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す断面図である。 互いに接合することができる、図２から図７で説明した方法で使用することができる様々なウェハを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に本発明で用いる上記基本的な処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する代替の処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。 （１００）結晶面に形成された２つのＮＦＥＴと、これらのＮＦＥＴの間に位置する（１１０）結晶面に形成された１つのＰＦＥＴとを含む高性能半導体デバイスを形成する際に使用する上記代替の処理方法の１ステップを示す断面図である。 選択的な浮遊基板および非浮遊基板を備えた集積回路構造を形成する方法を実現する代替の実施形態を説明する断面図である。 選択的な浮遊基板および非浮遊基板を備えた集積回路構造を形成する方法を実現する上記代替の実施形態を説明する断面図である。 選択的な浮遊基板および非浮遊基板を備えた集積回路構造を形成する方法を実現する上記代替の実施形態を説明する断面図である。 選択的な浮遊基板および非浮遊基板を備えた集積回路構造を形成する方法を実現する上記代替の実施形態を説明する断面図である。 選択的な浮遊基板および非浮遊基板を備えた集積回路構造を形成する方法を実現する上記代替の実施形態を説明する断面図である。 互いに回転させた複数の基板を使用する代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。 ＦｉｎＦＥＴを形成する方法を実現する上記代替の実施形態を示す断面図である。
符号の説明
１０ 接合基板
１２ 第２の半導体層
１４ 絶縁層
１６ 第１の半導体層
１８ 表面誘電体層
２０ マスク
２２ 第１のデバイス領域
２４ 第２のデバイス領域
２５ スペーサ（ライナ）
２６ 半導体材料
２７ 分離領域
２９ トレンチ開口
３０ 第１の半導体デバイス
３１ 歪Ｓｉ層
３２ 第２の半導体デバイス
３４ ソース／ドレイン拡散領域

Claims (39)

  1. 少なくとも２つのタイプの結晶方位を有する基板と、
    第１のタイプの結晶方位を有する前記基板の第１の部分の上に形成された第１のタイプのトランジスタと、
    第２のタイプの結晶方位を有する前記基板の第２の部分の上に形成された第２のタイプのトランジスタとを含む集積回路構造であって、
    前記基板の前記第１の部分のうち選択された部分が、非浮遊基板部分を含み、
    前記基板の前記第１の部分の残りの部分と前記第２の部分の全てとが、浮遊基板部分を含む、集積回路構造。
  2. 前記浮遊基板部分が、シリコン・オン・インシュレータ（ＳＯＩ）構造を含む、請求項１に記載の構造。
  3. 前記非浮遊基板部分が、前記基板の下の層によってバイアスされる、請求項１に記載の構造。
  4. 前記浮遊基板部分の下に完全な絶縁層をさらに含む、請求項１に記載の構造。
  5. 前記非浮遊基板部分の下に不完全な絶縁層をさらに含む、請求項１に記載の構造。
  6. 前記非浮遊基板部分と前記浮遊基板部分の間に浅いトレンチ分離（ＳＴＩ）領域をさらに含む、請求項１に記載の構造。
  7. 前記基板の前記第２の部分がそれぞれ複数の浮遊基板部分を含む、請求項１に記載の構造。
  8. 少なくとも２つのタイプの結晶方位を有する基板と、
    第１のタイプの結晶方位を有する前記基板の第１の部分の上に形成されたＮ型トランジスタと、
    第２のタイプの結晶方位を有する前記基板の第２の部分の上に形成されたＰ型トランジスタとを含む集積回路構造であって、
    前記基板の前記第１の部分のうち選択された部分が、非浮遊基板部分を含み、
    前記基板の前記第１の部分の残りの部分と前記第２の部分の全てとが、浮遊基板部分を含む、集積回路構造。
  9. 前記浮遊基板部分が、シリコン・オン・インシュレータ（ＳＯＩ）構造を含む、請求項８に記載の構造。
  10. 前記非浮遊基板部分が、前記基板の下の層によってバイアスされる、請求項８に記載の構造。
  11. 前記浮遊基板部分の下に完全な（全て絶縁体の）絶縁層をさらに含む、請求項８に記載の構造。
  12. 前記非浮遊基板部分の下に不完全な絶縁層をさらに含む、請求項８に記載の構造。
  13. 前記非浮遊基板部分と前記浮遊基板部分の間に浅いトレンチ分離（ＳＴＩ）領域をさらに含む、請求項８に記載の構造。
  14. 前記基板の前記第２の部分がそれぞれ複数の浮遊基板部分を含む、請求項８に記載の構造。
  15. 集積回路構造を形成する方法であって、
    第１の基板構造上に絶縁層を形成するステップと、
    前記絶縁層に第２の基板構造を接合して、前記絶縁層の下に位置する第１の結晶方位を有する第１の基板および前記絶縁層の上に位置する第２の結晶方位を有する第２の基板を備える積層構造を形成するステップと、
    前記第２の基板に、前記絶縁層まで延びる第１の開口を形成するステップと、
    前記第１の開口より小さい第２の開口を前記第１の開口を貫通して前記絶縁層に形成して前記第１の基板を露出させるステップと、
    前記第２の開口を貫通して前記第１の基板上に追加の材料を成長させて前記第１の開口を充填し、前記積層構造の上部に、前記第１のタイプの結晶方位を有する第１の部分および前記第２のタイプの結晶方位を有する第２の部分を備える表面を形成するステップと、
    前記表面の前記第１の部分の上に第１のタイプのトランジスタを形成するステップと、
    前記表面の前記第２の部分の上に第２のタイプのトランジスタを形成するステップとを含み、
    前記表面の前記第１の部分のうち前記絶縁層の前記第２の開口の上に形成された部分が、非浮遊基板部分を含み、
    前記表面の前記第１の部分の残りの部分と前記第２の部分の全てとが、浮遊基板部分を含む、方法。
  16. 前記追加の材料が、前記第１の基板と同じ結晶方位を有する、請求項１５に記載の方法。
  17. 前記第１の開口を形成する前記ステップの前に、前記第２の基板を覆う保護キャップを形成するステップをさらに含み、前記第１の開口が、前記保護キャップおよび前記第２の基板を貫通して形成される、請求項１５に記載の方法。
  18. 前記第１の開口を形成した後に、前記第１の開口によって露出した前記第２の基板の側壁に沿って分離材料を形成するステップをさらに含む、請求項１５に記載の方法。
  19. 前記追加の材料を成長させる前記ステップの後に、前記第１の部分および前記第２の部分に浅いトレンチ分離（ＳＴＩ）構造を形成して前記第１の部分および前記第２の部分を細分割するステップをさらに含む、請求項１５に記載の方法。
  20. 前記第２の開口が前記浅いトレンチ分離構造の間の距離よりも小さくすることにより、前記第２の開口のそれぞれが隣接する２つの浅いトレンチ分離構造の間に位置するようになっている、請求項１５に記載の方法。
  21. １タイプの結晶方位を有する材料を含む基板であって、第１の部分および第２の部分を含み、前記第１の部分の結晶構造が前記第２の部分の結晶構造に対して回転している基板と、
    前記基板の前記第１の部分の上に形成された、第１のタイプのフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）と、
    前記基板の前記第２の部分の上に形成された第２のタイプのフィン型電界効果トランジスタとを含む集積回路構造であって、
    前記第１のタイプのフィン型電界効果トランジスタが、前記第２のタイプのフィン型電界効果トランジスタのフィンと平行なフィンを有する、集積回路構造。
  22. 前記基板が浮遊基板を含む、請求項２１に記載の構造。
  23. 前記第１のタイプのフィン型電界効果トランジスタおよび前記第２のタイプのフィン型電界効果トランジスタが、シリコン・オン・インシュレータ（ＳＯＩ）構造を含む、請求項２２に記載の構造。
  24. 前記浮遊基板の下に完全な絶縁層をさらに含む、請求項２２に記載の構造。
  25. 前記基板の前記第１の部分と前記基板の前記第２の部分の間に、浅いトレンチ分離（ＳＴＩ）領域をさらに含む、請求項２２に記載の構造。
  26. 集積回路構造を形成する方法であって、
    第１の基板構造上に絶縁層を形成するステップと、
    前記絶縁層に第２の基板構造を接合して、前記第１の基板構造と前記第２の基板構造の間に前記絶縁層を有する積層構造を形成するステップであって、前記第１の基板構造および前記第２の基板構造が同じタイプの結晶方位を有し、前記第１の基板構造の結晶構造が前記第２の基板構造の結晶構造に対して回転しているステップと、
    前記第１の基板構造に、前記第２の基板構造まで延びる開口を形成するステップと、
    前記開口を貫通して前記第２の基板構造上に材料を成長させて前記開口を充填して、前記積層構造の上部に、第１の部分および第２の部分を有する表面を形成するステップであって、前記第１の部分の結晶構造が前記第２の部分の結晶構造に対して回転しているステップと、
    前記表面の前記第１の部分の上に第１のタイプのフィン型電界効果トランジスタを形成するステップと、
    前記表面の前記第２の部分の上に第２のタイプのフィン型電界効果トランジスタを形成するステップとを含む方法。
  27. 前記開口を形成するステップの後に、前記開口の側壁に沿って分離材料を形成するステップをさらに含む、請求項２６に記載の方法。
  28. 前記材料を成長させる前記ステップの後に、前記第１の部分および前記第２の部分に浅いトレンチ分離（ＳＴＩ）構造を形成して前記第１の部分および前記第２の部分を細分割するステップをさらに含む、請求項２６に記載の方法。
  29. 集積回路構造を形成する方法であって、
    第１の基板構造上に絶縁層を形成するステップと、
    前記絶縁層に第２の基板構造を接合して、前記第１の基板構造と前記第２の基板構造の間に前記絶縁層を有する積層構造を形成するステップであって、前記第１の基板構造および前記第２の基板構造が同じタイプの結晶方位を有し、前記第１の基板構造の結晶構造が前記第２の基板構造の結晶構造に対して回転しているステップと、
    前記第２の基板に、前記絶縁層まで延びる第１の開口を形成するステップと、
    前記第１の開口より小さい第２の開口を前記第１の開口を貫通して前記絶縁層に形成して前記第１の基板構造を露出させるステップと、
    前記第２の開口を貫通して前記第１の基板構造上に材料を成長させて前記第１の開口を充填して、前記積層構造の上部に、第１の部分および第２の部分を有する表面を形成するステップであって、前記第１の部分の結晶構造が前記第２の部分の結晶構造に対して回転しているステップと、
    前記表面の前記第１の部分の上に第１のタイプのフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）を形成するステップと、
    前記表面の前記第２の部分の上に第２のタイプのフィン型電界効果トランジスタを形成するステップとを含み、
    前記表面の前記第１の部分のうち前記絶縁層の前記第２の開口の上に形成された部分が、非浮遊基板部分を含み、
    前記表面の前記第１の部分の残りの部分と前記第２の部分の全てとが、浮遊基板部分を含む、方法。
  30. 前記第１の開口を形成する前記ステップの前に、前記第２の基板構造を覆う保護キャップを形成するステップをさらに含み、前記第１の開口が、前記保護キャップおよび前記第２の基板を貫通して形成される、請求項２９に記載の方法。
  31. 前記第１の開口を形成するステップの後に、前記第１の開口によって露出した前記第２の基板の側壁に沿って分離材料を形成するステップをさらに含む、請求項２９に記載の方法。
  32. 前記材料を成長させる前記ステップの後に、前記第１の部分および前記第２の部分に浅いトレンチ分離（ＳＴＩ）構造を形成して前記第１の部分および前記第２の部分を細分割するステップをさらに含む、請求項２９に記載の方法。
  33. 前記第１の基板が、前記第２の基板に対して４５°回転している、請求項２９に記載の方法。
  34. 集積回路構造を形成する方法であって、
    第１の結晶方位を有する第１の基板構造上に絶縁層を形成するステップと、
    第２の結晶方位を有する第２の基板構造を前記絶縁層に接合して、積層構造を形成するステップと、
    前記第１の基板構造および前記絶縁層に開口を形成して、前記第２の基板構造の一部分を露出させるステップと、
    前記第２の基板構造の露出部分の上にシリコン・ゲルマニウム層を形成するステップと、
    前記開口を貫通して前記シリコン・ゲルマニウム層の上に材料を成長させて前記開口を充填し、前記積層構造の上部に、前記第１の結晶方位を有する第１の部分および前記第２の結晶方位を有する第２の部分を有する表面を形成するステップと、
    前記第１の部分および前記第２の部分をパターン形成して第１のタイプのフィンおよび第２のタイプのフィンを形成するステップであって、前記第１のタイプのフィンは前記第１の結晶方位を有し、かつ前記絶縁層によって前記第２の基板から絶縁され、前記第２のタイプのフィンは前記第２の結晶方位を有し、かつ前記シリコン・ゲルマニウム層の上に位置するステップと、
    前記シリコン・ゲルマニウム層を絶縁層に変化させるステップとを含む方法。
  35. 前記シリコン・ゲルマニウム層を形成するステップの前に、さらに追加の絶縁層を用いて、前記開口内の前記第１の基板の露出した側壁部分を保護するステップをさらに含む、請求項３４に記載の方法。
  36. 前記シリコン・ゲルマニウム層を絶縁層に変化させる前記ステップが、前記シリコン・ゲルマニウム層の全厚にわたってを酸化することを含む、請求項３４に記載の方法。
  37. 前記シリコン・ゲルマニウム層を絶縁層に変化させる前記ステップが、
    前記第１のタイプのフィンおよび前記第２のタイプのフィンについて選択的に前記シリコン・ゲルマニウムを除去するステップと、
    前記第２の基板構造上に前記絶縁層を形成するステップとを含む、請求項３４に記載の方法。
  38. 前記第１の基板構造および前記第２の基板構造が、同じタイプの結晶方位を有し、前記第１の基板構造の結晶構造が、前記第２の基板構造の結晶構造に対して回転している、請求項３４に記載の方法。
  39. 前記第１の基板構造および前記第２の基板構造が、異なるタイプの結晶方位を有する、請求項３４に記載の方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741468B1 (ko) 2006-07-10 2007-07-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP2008503104A (ja) * 2004-06-10 2008-01-31 フリースケール セミコンダクター インコーポレイテッド 複数の半導体層を備えた半導体デバイス
JP2008131033A (ja) * 2006-11-20 2008-06-05 Internatl Business Mach Corp <Ibm> 正孔移動度を向上させる方法
JP2008141177A (ja) * 2006-11-30 2008-06-19 Internatl Business Mach Corp <Ibm> 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンｆｅｔおよびダブル・ゲート・フィンｆｅｔ
JP2008211052A (ja) * 2007-02-27 2008-09-11 Toshiba Corp 相補型半導体装置
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
JP2009514247A (ja) * 2005-10-31 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 半導体構造物の製造方法
JP2013508951A (ja) * 2009-10-16 2013-03-07 ナショナル セミコンダクター コーポレーション ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置
JP2018182146A (ja) * 2017-04-17 2018-11-15 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ
JP2022515592A (ja) * 2019-01-02 2022-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層垂直輸送電界効果トランジスタのための２重輸送配向

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
US7439542B2 (en) * 2004-10-05 2008-10-21 International Business Machines Corporation Hybrid orientation CMOS with partial insulation process
US7144785B2 (en) * 2004-11-01 2006-12-05 Advanced Micro Devices, Inc. Method of forming isolation trench with spacer formation
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7196380B2 (en) * 2005-01-13 2007-03-27 International Business Machines Corporation High mobility plane FinFET with equal drive strength
US7388278B2 (en) 2005-03-24 2008-06-17 International Business Machines Corporation High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
US7348611B2 (en) * 2005-04-22 2008-03-25 International Business Machines Corporation Strained complementary metal oxide semiconductor (CMOS) on rotated wafers and methods thereof
US20070267722A1 (en) * 2006-05-17 2007-11-22 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR101225816B1 (ko) * 2005-05-17 2013-01-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 감소한 변위 결함 밀도를 가지는 래티스 미스매칭된 반도체구조 및 디바이스 제조를 위한 관련 방법
FR2886763B1 (fr) * 2005-06-06 2007-08-03 Commissariat Energie Atomique Procede de realisation d'un composant comportant au moins un element a base de germanium et composant ainsi obtenu
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7358164B2 (en) * 2005-06-16 2008-04-15 International Business Machines Corporation Crystal imprinting methods for fabricating substrates with thin active silicon layers
US7473985B2 (en) * 2005-06-16 2009-01-06 International Business Machines Corporation Hybrid oriented substrates and crystal imprinting methods for forming such hybrid oriented substrates
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7247887B2 (en) * 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7190050B2 (en) * 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US7626246B2 (en) * 2005-07-26 2009-12-01 Amberwave Systems Corporation Solutions for integrated circuit integration of alternative active area materials
US7382029B2 (en) * 2005-07-29 2008-06-03 International Business Machines Corporation Method and apparatus for improving integrated circuit device performance using hybrid crystal orientations
KR100655437B1 (ko) * 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
US7638842B2 (en) * 2005-09-07 2009-12-29 Amberwave Systems Corporation Lattice-mismatched semiconductor structures on insulators
US7986029B2 (en) * 2005-11-08 2011-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dual SOI structure
US8319285B2 (en) * 2005-12-22 2012-11-27 Infineon Technologies Ag Silicon-on-insulator chip having multiple crystal orientations
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US20070215984A1 (en) * 2006-03-15 2007-09-20 Shaheen Mohamad A Formation of a multiple crystal orientation substrate
WO2007112066A2 (en) * 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US8946811B2 (en) 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
WO2008030574A1 (en) 2006-09-07 2008-03-13 Amberwave Systems Corporation Defect reduction using aspect ratio trapping
WO2008036256A1 (en) * 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008039495A1 (en) * 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US20080187018A1 (en) * 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
US7393738B1 (en) * 2007-01-16 2008-07-01 International Business Machines Corporation Subground rule STI fill for hot structure
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8329541B2 (en) * 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
WO2009035746A2 (en) 2007-09-07 2009-03-19 Amberwave Systems Corporation Multi-junction solar cells
EP2065921A1 (en) * 2007-11-29 2009-06-03 S.O.I.T.E.C. Silicon on Insulator Technologies Method for fabricating a semiconductor substrate with areas with different crystal orienation
EP2073267A1 (en) * 2007-12-19 2009-06-24 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method of fabricating multi-gate semiconductor devices and devices obtained
US7982269B2 (en) * 2008-04-17 2011-07-19 International Business Machines Corporation Transistors having asymmetric strained source/drain portions
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
KR101046380B1 (ko) * 2008-06-05 2011-07-05 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
EP2335273A4 (en) 2008-09-19 2012-01-25 Taiwan Semiconductor Mfg FORMATION OF EQUIPMENT BY EXCESSIVE GROWTH OF THE EPITAXIAL LAYER
US20100072515A1 (en) * 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
US8263462B2 (en) * 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8293616B2 (en) 2009-02-24 2012-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of fabrication of semiconductor devices with low capacitance
EP2415083B1 (en) * 2009-04-02 2017-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Devices formed from a non-polar plane of a crystalline material and method of making the same
CN102790054B (zh) * 2011-05-16 2015-09-16 中国科学院上海微系统与信息技术研究所 锗和iii-v混合共平面的半导体结构及其制备方法
US8697522B2 (en) * 2011-07-05 2014-04-15 International Business Machines Corporation Bulk finFET with uniform height and bottom isolation
US9559160B2 (en) * 2011-12-23 2017-01-31 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
US8466012B1 (en) * 2012-02-01 2013-06-18 International Business Machines Corporation Bulk FinFET and SOI FinFET hybrid technology
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
CN103715091A (zh) * 2012-09-29 2014-04-09 中芯国际集成电路制造(上海)有限公司 半导体基底、晶体管和鳍部的形成方法
US9275911B2 (en) 2012-10-12 2016-03-01 Globalfoundries Inc. Hybrid orientation fin field effect transistor and planar field effect transistor
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8906768B2 (en) * 2013-03-15 2014-12-09 GlobalFoundries, Inc. Wrap around stressor formation
US9396931B2 (en) * 2013-08-01 2016-07-19 Qualcomm Incorporated Method of forming fins from different materials on a substrate
US9224841B2 (en) * 2014-01-23 2015-12-29 Globalfoundries Inc. Semiconductor fins on a trench isolation region in a bulk semiconductor substrate and a method of forming the semiconductor fins
US9123585B1 (en) * 2014-02-11 2015-09-01 International Business Machines Corporation Method to form group III-V and Si/Ge FINFET on insulator
US9129863B2 (en) * 2014-02-11 2015-09-08 International Business Machines Corporation Method to form dual channel group III-V and Si/Ge FINFET CMOS
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
EP2947693B1 (en) 2014-05-22 2022-07-13 IMEC vzw Method of Producing a III-V Fin Structure
US10056293B2 (en) * 2014-07-18 2018-08-21 International Business Machines Corporation Techniques for creating a local interconnect using a SOI wafer
CN107735864B (zh) 2015-06-08 2021-08-31 美商新思科技有限公司 衬底和具有3d几何图形上的2d材料沟道的晶体管
CN104966672B (zh) * 2015-06-30 2019-01-25 上海华力微电子有限公司 鳍式场效应管基体制备方法
US9935106B2 (en) 2016-04-01 2018-04-03 Globalfoundries Inc. Multi-finger devices in mutliple-gate-contacted-pitch, integrated structures
US9847418B1 (en) * 2016-07-26 2017-12-19 Globalfoundries Inc. Methods of forming fin cut regions by oxidizing fin portions
CN106711194B (zh) * 2016-12-28 2019-08-20 中国科学院微电子研究所 一种环栅场效应晶体管及其制备方法
US10930569B2 (en) * 2018-07-31 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Dual crystal orientation for semiconductor devices
CN111799365B (zh) * 2020-06-29 2022-03-25 上海新硅聚合半导体有限公司 基于同一衬底制备不同厚度薄膜的方法及其结构、及应用器件
CN112563332A (zh) * 2020-12-16 2021-03-26 南京工程学院 Ge基双栅型InGaAs nMOSFET器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
US5959335A (en) * 1998-09-23 1999-09-28 International Business Machines Corporation Device design for enhanced avalanche SOI CMOS
JP2001111056A (ja) * 1999-10-06 2001-04-20 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6657223B1 (en) 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6900502B2 (en) 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008503104A (ja) * 2004-06-10 2008-01-31 フリースケール セミコンダクター インコーポレイテッド 複数の半導体層を備えた半導体デバイス
JP2009514247A (ja) * 2005-10-31 2009-04-02 フリースケール セミコンダクター インコーポレイテッド 半導体構造物の製造方法
KR100741468B1 (ko) 2006-07-10 2007-07-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP2008131033A (ja) * 2006-11-20 2008-06-05 Internatl Business Mach Corp <Ibm> 正孔移動度を向上させる方法
JP2008141177A (ja) * 2006-11-30 2008-06-19 Internatl Business Mach Corp <Ibm> 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンｆｅｔおよびダブル・ゲート・フィンｆｅｔ
JP2013179343A (ja) * 2006-11-30 2013-09-09 Internatl Business Mach Corp <Ibm> 異なる垂直寸法のフィンを有するトリプル・ゲート・フィンｆｅｔおよびダブル・ゲート・フィンｆｅｔ
JP2008211052A (ja) * 2007-02-27 2008-09-11 Toshiba Corp 相補型半導体装置
JP2009054705A (ja) * 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US8039843B2 (en) 2007-08-24 2011-10-18 Kabushiki Kaisha Toshiba Semiconductor wafer, semiconductor device and method of fabricating the same
JP2013508951A (ja) * 2009-10-16 2013-03-07 ナショナル セミコンダクター コーポレーション ＨＯＴ（ｈｙｂｒｉｄｏｒｉｅｎｔａｔｉｏｎｔｅｃｈｎｏｌｏｇｙ）を選択的エピタキシーに関連して用いて移動度を改善する方法およびそれに関連する装置
JP2018182146A (ja) * 2017-04-17 2018-11-15 株式会社Sumco 多層膜ｓｏｉウェーハの製造方法および多層膜ｓｏｉウェーハ
JP2022515592A (ja) * 2019-01-02 2022-02-21 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層垂直輸送電界効果トランジスタのための２重輸送配向
JP7422765B2 (ja) 2019-01-02 2024-01-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 積層垂直輸送電界効果トランジスタのための２重輸送配向

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