JP4504390B2

JP4504390B2 - 相補型半導体装置

Info

Publication number: JP4504390B2
Application number: JP2007047593A
Authority: JP
Inventors: 佳彦守山; 寿史入沢; 直治杉山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-02-27
Filing date: 2007-02-27
Publication date: 2010-07-14
Anticipated expiration: 2027-02-27
Also published as: JP2008211052A

Description

本発明は、相補型半導体装置に係わり、特に同一のＧＯＩ基板上にｐ型ＭＩＳＦＥＴとｎ型ＭＩＳＦＥＴを形成した相補型半導体装置に関する。

近年、ＭＩＳＦＥＴの駆動力を向上させるために、チャネルを形成するための半導体結晶の材料を選択すること、更には半導体結晶の面方位を選択することが行われている。ｐ型ＭＩＳＦＥＴとしては、Ｓｉ基板上に絶縁膜を介してＧｅ層を形成したＧＯＩ（Germanium On Insulator）基板を用い、ｐ型の移動度が最も高くなる（１１０）面チャネルを有するＧＯＩ−ＭＩＳＦＥＴが提案されている。さらに、ｎ型ＭＩＳＦＥＴとしては、ｎ型の移動度が最も高くなる（１１１）面チャネルを有するＧＯＩ−ＭＩＳＦＥＴが提案されている（例えば、特許文献１参照）。

このように、ｐ型，ｎ型それぞれにおいて最も移動度の高い面をチャネルに用いようとすると、ｐ型は表面が（１１０）面のＧＯＩ基板、ｎ型は表面が（１１１）面のＧＯＩ基板を選択する必要がある。従って、同一ＧＯＩ基板上にｐ型及びｎ型のＭＩＳＦＥＴをそれぞれの移動度の高い面をチャネルにして形成することはできず、これが高駆動力の相補型ＭＩＳＦＥＴの実現を妨げる要因となっていた。
特開２００２−３５９２９３公報

本発明は、上記事情を考慮してなされたもので、その目的とするところは、同一ＧＯＩ基板上に形成するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方の移動度を向上させることのでき、駆動力の向上に寄与し得る相補型半導体装置を提供することにある。

本発明の一態様に係わる相補型半導体装置は、絶縁膜上に形成され、表面の面方位が（１１０）面であり、一部にエッチングにより（１１１）面が露出されたＧｅ層と、前記Ｇｅ層の（１１０）面に形成されたｐ型ＭＩＳＦＥＴと、前記Ｇｅ層の（１１１）面に形成されたｎ型ＭＩＳＦＥＴと、を具備したことを特徴とする。

本発明によれば、表面の面方位が（１１０）面のＧＯＩ基板の一部をエッチングして（１１１）面を露出させることにより、同一ＧＯＩ基板上に（１１０）面チャネルを有するｐ型ＭＩＳＦＥＴと（１１１）面チャネルを有するｎ型ＭＩＳＦＥＴを形成することができる。従って、同一ＧＯＩ基板上に形成するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方の移動度を向上させることができ、これにより駆動力の向上に寄与することが可能となる。

実施形態を説明する前に、本発明の骨子について説明する。

本発明は、ＧＯＩ基板上にｎ型、ｐ型両方について最も移動度の高い最適面方位・最適チャネル方向を利用した相補型ＭＩＳＦＥＴを実現するものである。ここで、ＧＯＩ基板はＧｅであることによる高キャリア移動度を持ち、その上ＳＯＩ構造をとることにより短チャネル効果に強く、超高速微細デバイス作製向け基板としてとても有望である。また、ｐ型ＧＯＩ−ＭＩＳＦＥＴにおいては、（１１０）面を表面に持つ基板で、チャネル長方向を［-1１０］方向にすると、最も正孔移動度が高く、ｎ型ＧＯＩ−ＭＩＳＦＥＴにおいては（１１１）面を表面に持つ基板が最も高電子移動度を持つ。このように、最適基板面方位がｐ，ｎそれぞれで異なるＭＩＳＦＥＴを同一基板上に形成して相補型ＭＩＳＦＥＴを実現するのは一般的には困難である。

そこで本発明では、選択ウェットエッチング法を用いて、表面が（１１０）面のＧＯＩ基板に（１１１）面を形成し、同一ＧＯＩ基板上に（１１０）面をチャネルに持つｐ型ＭＩＳＦＥＴと（１１１）面をチャネルに持つｎ型ＭＩＳＦＥＴによる相補型ＭＩＳＦＥＴを形成する。また、このときのＧＯＩ基板は、ｎ型ＭＩＳＦＥＴの移動度を最大限に引き出したいため、緩和ＧＯＩ基板を用いる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１（ａ）（ｂ）は、本発明の第１の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの概略構成を説明するためのもので、（ａ）は平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。

Ｓｉ基板１１上にＳｉＯ₂層（埋め込み絶縁膜）１２を介してＧｅ層１３を形成することにより、ゲルマニウム・オン・インシュレータ基板（ＧＯＩ基板）１０が形成されている。ＧＯＩ基板１０の表面、即ちＧｅ層（ＧＯＩ層）１３の表面は基本的には（１１０）面となっており、一部が斜めにエッチングされて（１１１）面となっている。Ｇｅ層１３の表面が（１１０）の領域１３ａと表面が（１１１）の領域１３ｂとの間に、ＳｉＯ₂等の素子分離絶縁膜１５が埋め込み形成されている。

Ｇｅ層１３上の一部にＳｉＯ₂などのゲート絶縁膜１６を介してゲート電極１７が形成されている。このゲート電極１７は、［００１］方向にストライプ状に形成され、（１１０）面のＧｅ領域１３ａと（１１１）面のＧｅ領域１３ｂ上で連続して形成されている。また、ゲート電極１７の側面には、側壁絶縁膜１８が形成されている。なお、ゲート電極１７は、必ずしも（１１０）面のＧｅ領域１３ａと（１１１）面のＧｅ領域１３ｂ上で連続して形成する必要はなく、互いに分離して設けるようにしても良い。

（１１０）面Ｇｅ領域１３ａには、ゲート電極１７を挟んで両側にソース／ドレイン領域２１ａ，２１ｂが形成され、これにより［-1１０］方向をチャネル長方向とするｐ型ＭＩＳＦＥＴが形成されている。（１１１）面Ｇｅ領域１３ｂには、ゲート電極１７を挟んで両側にソース／ドレイン領域２２ａ，２２ｂが形成され、これにより［-1１０］方向をチャネル長方向とするｎ型ＭＩＳＦＥＴが形成されている。

次に、本実施形態の相補型ＧＯＩ−ＭＩＳＦＥＴの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。

まず、図２（ａ）に示すように、表面の面方位が（１１０）面のＧＯＩ基板１０を用意する。このＧＯＩ基板１０の作製手法としては、公知の酸化濃縮法（T. Tezuka, et al., Appl. Phyc. Lett., v.80, p3650, 2002.）、或いは貼り合わせ法（I. Cayrefourcq, et al., Abstract Solid State Devices and Materials (SSDM) pp. 774-775, 2004）を用いればよい。ここで、Ｇｅ層１３の厚みは１００ｎｍ以下、例えば３０ｎｍとする。

次いで、図２（ｂ）に示すように、ＧＯＩ基板１０のＧｅ層１３上に、エッチングせずに（１１０）表面を残す部分に、ＳｉＯ₂やＳｉＮなどのマスク１４を形成する。

次いで、図２（ｃ）に示すように、ＴＭＡＨ（水酸化テトラメチルアンモニウム）やコリンを用い、Ｇｅ層１３を選択的にエッチングする。このエッチングにより、Ｇｅ層１３の表面は等方的にエッチングされるのではなく、（１１１）面が露出するように異方的にエッチングされる。即ち、Ｇｅ層１３は斜めにエッチングされて、表面に（１１１）面が露出することになる。

これ以降は、ゲート絶縁膜１６及びゲート電極１７を形成した後、ゲート電極１７の側面に側壁絶縁膜１８を形成する。続いて、ゲート電極１７をマスクに用いて、（１１０）面Ｇｅ領域１３ａにｐ型不純物をイオン注入することによりソース／ドレイン領域２１ａ，２１ｂを形成し、同様に（１１１）面Ｇｅ領域１３ｂにｎ型不純物をイオン注入することによりソース／ドレイン領域２２ａ，２２ｂを形成することによって、前記図１に示すような相補型ＧＯＩ−ＭＩＳＦＥＴが完成することになる。

このように本実施形態によれば、同一のＧＯＩ基板１０上に、（１１０）面チャネルを有するｐ型ＭＩＳＦＥＴと、（１１１）面チャネルを有するｎ型ＭＩＳＦＥＴを形成することができる。このため、同一ＧＯＩ基板１０上に形成するｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの両方の移動度を向上させることができ、相補型ＧＯＩ−ＭＩＳＦＥＴの駆動力の向上をはかることができる。しかも、従来方法に比してＧＯＩ基板１０の一部を選択エッチングする工程を加えるだけで良いため、本実施形態の実現のための工程数の増加は極めて少なくて済むことになる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの概略構成を示す断面図であり、前記図１（ａ）の矢視Ｂ−Ｂ’断面に相当している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

本実施形態が先に説明した第１の実施形態と異なる点は、ｎ型ＭＩＳＦＥＴのＧｅチャネル層に引っ張り応力を持たせたことにある。

前記図２（ｃ）に示す工程までは第１の実施形態と同様であり、本実施形態ではこの後に、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域以外にマスクを形成し、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域を一部エッチングする。具体的には、厚さ３０ｎｍの（１１１）面Ｇｅ領域１３ｂのソース／ドレイン領域を２０ｎｍ程度エッチングする。そして、ｎ型ＭＩＳＦＥＴのソース／ドレイン領域のエッチングされた表面に、選択成長により厚さ２５ｎｍのＳｉＧｅ２５を堆積させる。なお、ＳｉＧｅ層２５の代わりにＳｉ層を形成しても良い。

このような構成であれば、ｎ型ＭＩＳＦＥＴのチャネルはＳｉＧｅ又はＳｉで挟まれることになる。ここで、ＳｉＧｅやＳｉはＧｅよりも格子定数が小さいため、ＳｉＧｅ又はＳｉで挟まれたＧｅ層には引っ張り応力が印加される。

従って本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ｎ型ＭＩＳＦＥＴのＧｅチャネル層に引っ張り応力を持たせたことができ、ｎ型ＭＩＳＦＥＴの更なる移動度向上が期待できる。また、素子作製後にライナーなどで応力をさらに加えることで、ｎ型ＭＩＳＦＥＴの更なる移動度向上も期待できる。

（第３の実施形態）
図４は、本発明の第３の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの概略構成を示す断面図であり、特にｎ型ＭＩＳＦＥＴを形成する領域を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

第１の実施形態に示した相補型ＧＯＩ−ＭＩＳＦＥＴのｎ型ＭＩＳＦＥＴのゲート幅は、スタート基板であるＧＯＩ（１１０）基板１０のＧｅ層１３の膜厚が決定されると、一意に決まってしまう。このため、Ｇｅ層１３の厚さが薄いとゲート幅が狭くなってしまい、大きな駆動力を得ることは困難である。本実施形態は、これを解消するために、選択エッチングでＧｅ層１３を山型にエッチングし、数個の山を１つの素子として用いることで、ゲート幅を実効的に広くし、電流駆動力の向上をはかるものである。

具体的には、ＧＯＩ基板１０のｎ型ＭＩＳＦＥＴを形成すべき領域を、図４に示すように山型にエッチングし、複数の（１１１）面を露出させる。これにより、１つのｎ型ＭＩＳＦＥＴにおけるゲート幅は５Ｗとなり、ゲート幅を大きくすることで駆動力を増大することができる。

本実施形態の構造を作製するには、第１の実施形態で説明した工程に加え、図５（ａ）（ｂ）のようにすればよい。

まず、前記図２（ｂ）に示す工程において、図５（ａ）に示すように、ｐ型ＭＩＳＦＥＴ形成領域上にマスク１４を形成すると共に、ｎ型ＭＩＳＦＥＴ形成領域の一部に複数本のマスク３４を形成する。これらのマスク３４は、紙面表裏方向に延在したストライプ状となっている。

次いで、ＴＭＡＨやコリンを用いてＧｅ層１３を選択エッチングすることにより、図５（ｂ）に示すように、複数の（１１１）面を有する山型のＧＯＩ表面を形成することができる。これ以降は、マスク１４，３４を除去した後に、先の第１の実施形態と同様に、ゲート絶縁膜１６及びゲート電極１７を形成し、更にソース／ドレイン領域を形成することなる。

このように本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ｎ型ＭＩＳＦＥＴのゲート幅を十分確保することができ、Ｇｅ層が薄い場合であっても電流駆動力の向上をはかることができる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ＧＯＩ基板の表面に（１１１）面を形成するためのエッチング液としてＴＭＡＨやコリンを用いたが、弗化アンモニウムやＫＯＨ等を用いることも可能である。要は、Ｇｅ層を異方的にエッチングして（１１１）面を露出させるエッチング液であればよい。

ゲート絶縁膜はＳｉＯ₂に限らずＳｉＯＮを用いても良く、更にはＧｅＯ₂，ＧｅＯＮ，ＧｅＮなどのhigh−Ｋ膜を用いることも可能である。また、図６（ａ）に示すように、ＧＯＩ基板１０上にＳｉ層６１を成長した後にＳｉＯ₂やＳｉＮＯなどのゲート絶縁膜６２を形成するようにしても良い。さらに、図６（ｂ）に示すように、ＧＯＩ基板１０上にＳｉ層６１を成長した後にhigh−Ｋ絶縁膜６３からなるゲート絶縁膜を形成するようにしても良い。また、図６（ｃ）に示すように、Ｓｉ層６１の成長後に、ＳｉＯ₂やＳｉＯＮなどの第１ゲート絶縁膜とhigh−Ｋ膜からなる第２ゲート絶縁膜６５を積層するようにしても良い。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの概略構成を説明するための平面図と断面図。第１の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの製造工程を示す断面図。第２の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの概略構成を示す断面図。第３実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの概略構成を示す断面図。第３の実施形態に係わる相補型ＧＯＩ−ＭＩＳＦＥＴの製造工程を示す断面図。本発明の変形例を示す断面図。

符号の説明

１０…ＧＯＩ基板
１１…Ｓｉ基板
１２…ＳｉＯ₂膜
１３…Ｇｅ層
１４，３４…マスク
１５…素子分離絶縁膜
１６…ゲート絶縁膜
１７…ゲート電極
１８…側壁絶縁膜
２１ａ，２１ｂ…ｐ型ソース／ドレイン領域
２２ａ，２２ｂ…ｎ型ソース／ドレイン領域
２５…ＳｉＧｅ層
６１…Ｓｉ層
６２…ゲート絶縁膜
６３…high-K 絶縁膜
６４…ＳｉＯ₂又はＳｉＯＮ第１ゲート絶縁膜
６５…high-K 第２ゲート絶縁膜

Claims

絶縁膜上に形成され、表面の面方位が（１１０）面であり、一部にエッチングにより（１１１）面が露出されたＧｅ層と、
前記Ｇｅ層の（１１０）面に形成されたｐ型ＭＩＳＦＥＴと、
前記Ｇｅ層の（１１１）面に形成されたｎ型ＭＩＳＦＥＴと、
を具備したことを特徴とする相補型半導体装置。
前記Ｇｅ層は、Ｓｉ基板上に前記絶縁膜を介して形成されたＧＯＩ層であることを特徴とする請求項１記載の相補型半導体装置。
前記ｐ型ＭＩＳＦＥＴのチャネル長方向を［-1１０］方向に設定したことを特徴とする請求項１記載の相補型半導体装置。
前記ｎ型ＭＩＳＦＥＴのソース／ドレイン領域のＧｅ層が一部除去され、この除去された部分にＳｉＧｅ又はＳｉ層が成長形成され、前記ｎ型ＭＩＳＦＥＴのチャネルのＧｅ層に引っ張り歪みが加えられていることを特徴とする請求項１記載の相補型半導体装置。
前記Ｇｅ層の（１１１）面は、前記（１１０）面のＧｅ層を山型にエッチングして形成されたものであることを特徴とする請求項１記載の相補型半導体装置。