CN1902744A - 制造集成电路信道区域的方法 - Google Patents
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Abstract
实施范例系关于一种FinFET信道结构形成方法。本方法能包括在绝缘层(130)之上设有化合物半导体层(140)，并在该化合物半导体层(140)中设有沟槽(142)，以及在该化合物半导体层(140)之上和沟槽(142)内设有应变半导体层(144)。该方法亦能包括从该化合物半导体层(140)之上去除应变半导体层(144)，由此留下应变半导体层(144)于沟槽(142)内，并去除该化合物半导体层(140)以留下应变半导体层(144)，并形成鳍状信道区域(152)。
Description
技术领域
本发明大体上系关于集成电路(IC)装置，以及关于制造此集成电路装置的方法。详言之，本发明系关于制造具有含鳍状信道区域(fin-shaped channel region)之晶体管或FinFET之集成电路的方法。
背景技术
譬如超大规模集成电路(ULSI)之集成电路(IC)，能包括多达一百万个晶体管或更多。ULSI电路能包括互补金属氧化物半导体(CMOS)场效晶体管(FET)。此等半导体能包括设置在信道区域上方和源极与漏极区域之间之半导体栅极。源极与漏极区域一般用P型掺杂物(例如，硼)或N型掺杂物(例如，磷)来高浓度掺杂(heavily doped)。
当晶体管变得较小时，则希望能增加于信道区域中电荷载子之移动率(mobility)。增加电荷载子之移动率会增加晶体管之切换速度。已提出由非硅之材料所形成之信道区域，以增加电荷载子之移动率。例如，一般使用多晶硅信道区域之习知薄膜晶体管形成于玻璃(例如，SiO2)基板上之硅锗(Si-Ge)外延层(epitaxial layer)上。能藉由使用辐射脉波雷射束以熔化和结晶譬如无定形硅氢化物(a-Si:H)、无定形锗氢化物(a-Ge:H)、或类似物之半导体薄膜之技术，而形成Si-Ge外延层。
于譬如金属氧化物半导体场效晶体管(MOSFET)之整块型式(bulk-type)装置，使用Si-Ge材料能用来增加电荷载子移动率，尤其是电洞型(hole-type)载子。譬如含有锗之硅信道之张力应变硅信道区域(tensilc strained silicon channel region)，由于减少了载子散射和由于减少了于含锗材料中电动之质量，而能具有较习知Si信道区域大2至5倍之载子移动率。依照用于整块型式装置之习知Si-Ge形成技术，掺杂物植入分子束外延(MBE)技术形成Si-Ge外延层。然而，MBE技术需要非常复杂和昂贵之装备，而不适宜用于大量生产IC。
譬如垂直双栅极绝缘层上覆硅(SOI)晶体管或FinFET之双栅极晶体管相关于高驱动电流和高度的免除短信道效应而具有显著之优点。由黄(Huang)等人所提出之一篇论文，题目是“次50奈米(nm)FinFET：PMOS”(1999年IEDM)讨论硅晶体管，其中主动层由二侧之栅极所围绕。然而，使用习知之IC制造工具和技术可能很难制造双栅极架构。再者，因为相关于硅鳍之外形构造，则可能很困难图案化。于小的关键尺寸，也许不可能图案化。
举例来说，鳍架构能位于硅二极管层之上，由此达成SOI架构。已发现习知之FinFET SOI装置经由使用半导体基板架构形成装置而具有许多之优点，包括装置之间较佳之绝缘、减少漏电流、减少CMOS组件之间之锁住(latch-up)、减少芯片电容、以及减少或消除源极和漏极区域之间耦接之短信道。虽然习知之FinFET SOI装置由于SOI架构，比在整块半导体基板上形成之MOSFET而具有优点，但是FinFET之一些基本特性，譬如载子移动率，系与其它MOSFET之那些基本特性相同，因为该FinFET源极、漏极和信道区域一般系由习知之整块MOSFET半导体材料(例如，硅)制成。
FinFET SOI装置之鳍架构能够位于数个不同层之下，该数个不同层包括光阻层、底部抗反射层(BARC)、和多晶硅层。以此种配置模式会存在各种问题。光阻层也许要薄于整个鳍架构。反之，多晶硅层也许于该鳍架构之边缘非常的薄。BARC也许于该鳍架构之边缘很厚。此种配置导致对于BARC层和多晶硅层需要大的过度蚀刻。此等需求增加晶体管之尺寸。
当制造FinFET结构时，希望具有高纵横比(aspect ratio)之鳍信道架构。对于鳍信道架构之较高纵横比，允许将提供较大量之电流，流经相同数量之构形区域。迄今，对于大尺寸制造，尚不可实施制造高纵横比FinFET。
因此，需要一种集成电路或电子装置，其包括具有较高信道移动率、较高之免除短信道效应、以及较高驱动电流之信道区域。再者，需要一种图案化具有小关键尺寸之FinFET装置的方法。更再者，需要一种用于FinFET装置制造应变硅鳍状信道的方法。又再者，需要一种高纵横比之FinFET装置。又再者，需要一种制造高纵横比鳍结构之有效方法。又再者，需要一种具有应变半导体鳍状信道区域之FinFET装置。又再者，需要一种制造具有应变半导体鳍状信道之FinFET装置之制程。
发明内容
一个实施范例系关于一种形成鳍状信道区域的方法。该方法包括在绝缘层上设化合物半导体层，并在化合物半导体层中设沟槽。本方法亦包括在化合物半导体层之上和沟槽之内设应变半导体层。该沟槽关联于鳍状信道区域。该方法还包括从化合物半导体层之上去除应变半导体层，并去除化合物半导体层而留下应变半导体层，形成鳍状信道区域。当去除该应变半导体层时，该应变半导体层留在沟槽内。
另一个实施范例系关于FinFET信道结构形成方法。该方法包括在基板之上之绝缘层之上设第一层，并于该第一层中设开口(aperture)。该第一层包括硅和锗而该开口延伸至绝缘层。该方法亦包括提供应变材料于开口内，并去除该第一层而留下应变材料。
又另一个实施范例系关于制造包括以鳍为基础之晶体管之集成电路的方法。该方法包括下列步骤：提供绝缘材料；在该绝缘材料之上设置应变引起层；以及在该应变引起层中设开口。该方法还包括下列步骤：藉由选择外延生长而形成应变材料于该开口中；去除该应变引起层之至少一部分，由此留下该应变材料作为鳍结构；以及设置用于该鳍结构之栅极结构。
附图说明
上文中将参照所附图式而说明实施范例，各图中相同之号码系表示相同之组件，以及：
图1为描绘于一制程之范例操作之流程图，用来形成依照实施范例用于集成电路之以鳍为基础之晶体管；
图2为根据实施范例依照图1中所示制程制造之集成电路之部分之一般示意平面上视图图形；
图3为根据实施范例沿着图2中剖线3-3所示集成电路部分之示意剖面图图形；
图4为根据实施范例沿着图2中剖线4-4所示集成电路部分之示意剖面图图形；
图5为图3中所示集成电路之部分之示意剖面图图形，显示用于图1中制程之于基板之上之绝缘层；
图6为图5中所示集成电路之部分之示意剖面图图形，显示化合物半导体沉积操作；
图7为图6中所示集成电路之部分之示意剖面图图形，显示沟槽形成操作；
图8为图7中所示集成电路之部分之示意剖面图图形，显示外延生长操作；
图9为图8中所示集成电路之部分之示意剖面图图形，显示化学机械研磨操作；
图10为图9中所示集成电路之部分之示意剖面图图形，显示选择之蚀刻操作；
图11为图5中所示集成电路之部分之示意剖面图图形，显示栅极氧化物形成操作；
图12为描绘于另一制程之范例操作之流程图，用来形成依照实施范例用于集成电路之以鳍为基础之晶体管；
图13为根据另一实施范例依照图12中所示制程制造之集成电路之部分之一般示意平面上视图图形；
图14为根据实施范例沿着图13中剖线14-14所示集成电路之部分之示意剖面图图形，并显示图12中所示制程之掩模操作；
图15为描绘于又另一制程之范例操作之流程图，用来形成依照实施范例用于集成电路之以鳍为基础之晶体管；
图16为根据图15中所示制程制造之集成电路之部分之示意剖面图图形，显示间隔件材料供应操作；以及
图17为图16中所示之部分之示意剖面图形，显示间隔件材料去除操作以留间隔件于开口中。
【主要组件符号说明】
3-3 剖线 4-4 剖线
10 方法(制程) 14-14 剖线
15、25、45、55、65、75 步骤
22 源极区域 24 漏极区域
32、34 边界 100 集成电路
110、120 制程(流程图) 130 绝缘层
134 掩模 140、144、150、151层
142 开口或沟槽 143 上平面
152 鳍状信道区域(信道区域)
153 上表面 160 栅极介电层
163 横向侧 165 步骤
166 栅极导体 167 上表面
210制程(流程图)225、227步骤
具体实施方式
图1为描绘图案化以鳍为基础晶体管或场效晶体管(FinFET)的方法或制程10之范例操作之流程图。该流程图以例示之方式显示一些可以施行之操作。可使用附加之操作、较少之操作、或各操作之组合于各种不同之实施例中。流程图110(图12)显示于选用(替代)之实施例，其中于蚀刻期间使用掩模步骤以保护源极和漏极位置。流程图210(图15)显示另一选用(替代)之实施例，其中使用间隔件以增加该鳍结构之纵横比。
于图1中，于步骤15设有于绝源层之上包含有化合物半导体层之晶圆。该晶圆可购得或使用SIMOX(氧植入硅中以及退火或晶圆黏结)而制得。于步骤25，图案化化合物半导体层以形成信道沟槽。于步骤45，半导体层形成于化合物半导体层之上和沟槽之中。于化合物半导体层中之沟槽最好是具有底部，该底部抵达绝源层之上表面。
于制程10之步骤55，半导体层于化合物半导体层之上平面化，由此而从该化合物半导体层之上表面去除该半导体层，并将该半导体层留于沟槽中。于步骤65，去除化合物半导体层，由此留下鳍状信道结构或区域于该绝源层之上。于步骤75，设置栅极结构完成以鳍为基础之晶体管。
参照图2至图4，使用制程10以形成包含有以鳍为基础晶体管或FinFET之集成电路100的部分，该部分于图2至图11、图13、图14和图16至图17中未按照实际比例绘示。绘示图3和图4以显示关联于鳍状信道区域152之高纵横比。然而，其余之图式为了方便绘示之效果，并未绘出强调高纵横比。应值得注意的是，图1至图10提供以示意方式显示该等图式，而并不是成比例之工程绘图。于图2中，上视图显示了于鳍状信道区域152之相对侧之源极区域22和漏极区域24。栅极导体166设于信道区域152和栅极介电层160之上，该栅极介电层160设于信道区域152之三侧。如图3中所示，栅极导体166具有U形剖面形状，并能够围绕鳍状信道区域152之三侧。栅极导体166可以是金属层或能够是多金硅层(例如，掺杂之多金硅层)。或可选择使用，导体166能仅设置邻接信道区域152的横向侧。
介电层160可用任何适用于栅极结构之材料制成。介电层160能够具有U形剖面形状，并能够在导体166之下。于一个实施例中，介电层160为热生长之二氧化硅。于另一个实施例中，介电层160为高K栅极介电层、氮化硅层、或其它的绝缘体。层160和栅极导体166于鳍状信道区域152之横向侧163上和上表面167之上形成栅极结构。信道区域152能够经由从譬如硅锗层之化合物半导体层长晶之外延生长而受到张力应变。
于图4中，由介电层160覆盖于源极区域22和漏极区域24之所有侧。于另一实施例中，层160仅覆盖信道区域152并仅设于栅极导体166之下。如图2中所示，栅极导体166并不重叠于源极和漏极区域22和24。然而，栅极导体166能设至边界32和34，甚至若设置适当的隔离的话，则可与边界32和34重叠。
所具有之优点是，鳍状信道区域152具有相对高之纵横比。较佳之情况是，区域152具有约20nm至120nm之间高度(例如厚度)，和约5nm至20nm之间宽度。鳍宽度系由最小转变栅极长度(minimumtransition gate length)(1/3至1/2栅极长度)所决定。于一个实施例中，纵横比是在约4至6之间。相关于区域152之高纵横比，经过相对小之区域设有高电流晶体管。
较好是，鳍状信道区域152是依照制程10、制程110、或制程120所制造之张力应变硅材料。导体166能够具有约500埃()至100埃之间之厚度，而栅极介电层160能够具有约10埃()至50埃之间之厚度。虽然于图2至图4中显示了信道区域152，但是信道区域152能够使用具有各种不同型式之栅极结构。栅极导体166和介电层160并未以限定之方式显示。
较佳之情况是，从源极区域22之末端至漏极区域24之末端之长度(图2中上端至底端)为0.5至1微米之间，而源极与漏极区域24之宽度(从图2中信道区域152之左边至右边)为约0.2至0.4微米之间。源极区域22与漏极区域24包括应变之硅材料、单一结晶材料、或化合物半导体材料。于一个实施例中，区域22与24系用与区域152相同之材料制成。区域22与24最好是掺杂了N型或P型掺杂物达每立方公分1014至1020浓度(1014至1020/cm3)。
鳍状信道区域152设在绝缘层130之上。绝缘层130最好是埋置之氧化物结构(buried oxide structure)，譬如，二氧化硅层。于一个实施例中，层130具有约2000埃至2000埃之间之厚度。层130能够设在任何型式之基板之上，或其本身可以是基板。
于一个实施例中，绝缘层130设在譬如硅基底层(base layer)150之半导体基底层之上。层130和150能够包括硅或绝缘体上半导体(SOI)基板。或可选择使用，鳍状信道区域152能够设在其它型式之基板或层之上。然而，较佳实施例在硅基板之上之譬如埋置之氧化物层(BOX)之绝缘层之上设有信道区域152。
关联于区域22与24之晶体管能具有杠铃(barbell)形状，即具有用于漏极区域22与源极区域24之大的垫区域(pad region)。或可选择使用，晶体管能够是简单的杆形(bar shaped)。图2中所示之方向并非揭示成限定之样式。
于图5中，基板设置包括有层150和130。于图5至图11中，各种层和结构并未依照比例尺寸绘示，并且并不包括关联于图3至图4之大高度。于图6中，依照制程10(图1)之步骤15，层140而设于层130之上。于一个实施例中，可藉由化学气相沉积(CVD)而将层140沉积在绝缘层130之上。或可选择使用，将层130、140和150作为SOI基板，其中层140包括硅锗。
层140最好是化合物半导体层或者是譬如硅锗层之应变引起半导体层。层140最好是如Si1-XGeX之组成物，其中X为约0.2，而更一般是在0.1至0.3之范围。可使用各种方法来产生层140、130、和150。层140较好设为20nm至120nm厚度，并引起应变于后续形成区域152。
于图7中，依照制程10(图1)之步骤25，开口或沟槽142设于层140之上。较好，沟槽142具有而与层130之上平面143共平面之底部。或可选择使用，沟槽142之底部可于层130之前终止。依于用于以鳍为基础晶体管之设计标准和系统参数，对于沟槽142能使用各种尺寸。
于一个实施例中，沟槽142具有20至120nm之高度，和大约5至20nm之宽度。沟槽142通常关联于鳍状信道区域152之尺寸。再者，沟槽142能具有大约1.0至1.5微米间之长度，以及1.0微米长度(进入及出来相关于图7之页)。
于一个实施例中，沟槽142于光学微影术中制成。于一个此种制程中，使用抗反射涂层、硬掩模、和光阻材料来图案化一层或数层于层140之上。使用图案化之层或数层以选择地蚀刻层140而创造沟槽142。
于图8中，于制程10(图1)之步骤45，层144形成于层140之上。较好是，层144填满整个沟槽142。较佳之情况是，层144为由生长制程所形成之40至240nm之厚层。于一个较佳实施例中，层144为藉由使用硅烷、乙硅烷、和/或二氯甲硅烷(使用CVD或MBE)之选择之硅外延生长所形成。
由于层140之化合物半导体层(硅锗性质)，层144为应变层。沟槽142之侧壁用作为用于层144之结晶生长之晶种(seed)。关联于层140之硅锗晶格得到更广间隔开之于层144中之空隙硅晶格，由此于层144中造成张力应变。结果，关联于层144之外延硅受到张力应变。
应用张力应变于层144引起关连于硅晶格之6个硅价带(valancebands)中之4个增加能量，而其价带之2个减少能量。量子效应之结果，当电子通过层144中该应变硅之较低能带时，电子有效地减少约30重量％。结果，载子移动率于层144中戏剧性地增加，提供了对于电子可能的增加移动率80％或更多，对电动洞可能的增加移动率20％或更多。已发现增加移动率可维持电流场达1.5百万伏特/公分。这些因素相信使得装置速度能够增加35％，而不须更减小体积，或减少功率消耗而不会降低性能。
于图9中，于制程10(图1)之步骤55，层144经由去除步骤。于一个实施例中，可使用化学机械研磨(CMP)而直接从层130之上去除所有之层144。CMP操作之性质允许层144保留在开口或沟槽142中，以形成信道区域152。或可选择使用蚀刻制程以去除层144。
较佳情况是，停止CMP制程以便层144从沟槽142之底部至上表面153具有约20至120nm之间之高度。
于图10中，依照制程10(图1)之步骤165，去除层140。较佳情况是，用干蚀刻技术选择于层140之材料，而去除层140。于一个实施例中，干蚀刻技术相关于硅而选择用于硅锗。能藉由湿或等向性蚀刻而去除层140。蚀刻技术对层144并不是选择性，由此而留下鳍状信道区域152。或可选择使用，用蚀刻技术来去除层140。
于图11中，依照制程10(图1)之步骤175，形成闸电极层160。层160能够热生长或沉积于信道区域152之三个曝露侧，达约10至50埃间之厚度。于图3和图4中，设置层160而完成栅极结构。层160可由CVD法所沉积之达500至1000埃之厚多晶硅层。
参照图12，制程110相似于制程10，其中具有相同最后二个数字之步骤本质上是相同的。然而，制程110包括根据源极/漏极掩模去除化合物层140之步骤165。步骤165能施行而替代制程10(图1)中步骤65。
参照图13和图14，于制程110之步骤165，掩模134于步骤165期间保护源极和漏极区域22和24。于一个实施例中，源极22和漏极区域24由层140制成，由此而提供用来维持于信道区域152上之张应力之硅锗材料。于此方式中，掩模134防止层140移离端点(鳍状晶体管之区域22和24)。或可选择使用，区域22和24能够是关联于由掩模134所保护之层144之材料。掩模134可为光学微影术掩模、硬掩模、或其它适当的材料。于一个实施例中，掩模134为二氧化硅或氮化硅材料。
于图14中，各种之层和结构并未按照比例尺寸绘制，亦未包括关联于图3至图4之大高度。此外，于图13至图14中所示的是杆形状而非杠铃(bar-bell)形状。
参照图15，制程210相似于制程10和110，其中具有相同最后二个数字之步骤本质上是相同的。然而，制程210包括步骤227，其中间隔件材料生长在于步骤225中之变形内，以窄化沟槽之宽度。此一步骤允许对于将要建立之鳍状信道区域152有较高之纵横比。分别于制程10和110于步骤25和125后和于步骤45和145之前，可施行步骤227。
间隔件材料能够是化合物半导体层，并能够是与用于层140相同的材料。间隔件材料能够选择性地生长在沟槽142内，或生长横过层140之上表面以及在沟槽142之内，然后选择性地去除。
参照图16与图17，以下将讨论制程210之步骤227。图16与图17并未按照尺寸比例绘制，亦未包括关联于图3至图4之大高度。于此实施例中，步骤227形成譬如具有与层140相同锗比例之硅锗之化合物半导体材料之层151。层151最好生长在沟槽142之横向侧壁上，由此窄化沟槽142之宽度。层151最好是超薄层。
较佳之情况是，沟槽142具有约5至100nm间之原有宽度。能够藉由使用层151而减少该原有之宽度达约10至30百分比或更多。
于图17中，从层140之上表面去除层151。或可选择使用，相似于制程10和110之步骤65和165，于步骤265中保留或去除层151。于一个实施例中，能藉由化学机械研磨而去除层151，该化学机械研磨可去除所有之层151和140部分。于步骤227后，继续相似于制程10和制程110之制程210。
能藉由化学气相沉积生长、ALD、或其它如保形层(conformal layer)之其它技术而沉积层151。图16和图17之剖面图显示如图4至图9之相同配置。
应了解到虽然所给予之详细图式、特定范例、材料型式、厚度、尺寸、和特定值提供了本发明之较佳实施范例，但是该较佳实施范例仅是为了说明之目的。本发明的方法和装置并不限于所揭示之精确详细说明和状况。对于所揭示之详细说明能够作各种改变而不会偏离由下列申请专利范围所界定之本发明之范围。
Claims (10)
1.一种形成鳍状信道区域(152)的方法，该方法包括以下步骤：
在绝缘层(130)上设化合物半导体层(140)；
在该化合物半导体层(140)中设沟槽(142)；
在该化合物半导体层(140)之上和沟槽(142)之内设应变半导体层(144)，该沟槽(142)关联于该鳍状信道区域(152)；
从该化合物半导体层(140)之上去除应变半导体层(144)，由此留该应变半导体层(144)在该沟槽(142)之内；以及
去除该化合物半导体层(140)以留下该应变半导体层(144)，并形成该鳍状信道区域(152)。
2.如权利要求1所述的方法，还包括：在邻近该鳍状信道区域(152)的横向侧壁设氧化物材料(160)，并在该氧化物材料(160)之上设栅极导体(166)。
3.如权利要求1所述的方法，其中该鳍状信道区域(152)包括硅，而该化合物半导体层(140)为硅锗层。
4.如权利要求1所述的方法，其中该第二去除步骤利用掩模(134)，该掩模(134)保护用为源极区域(22)和漏极区域(24)的该化合物半导体层(140)的部分。
5.一种FinFET信道结构形成方法，该方法包括：
在衬底之上的绝缘层(130)之上设第一层(140)，该第一层(140)包括硅和锗；
在该第一层(140)中设开口(142)，该开口(142)延伸至该绝缘层(130)；
提供应变材料(144)在该开口(142)内；以及
去除该第一层(140)而留下该应变材料(144)。
6.如权利要求5所述的方法，还包括：沿着该应变材料(144)的侧壁和顶面形成栅极介电层(160)。
7.如权利要求6所述的方法，其中该应变材料(144)通过选择性外延而设于该第一层(140)之上。
8.一种制造集成电路的方法，该集成电路包括以鳍为基础的晶体管，该方法包括下列步骤：
提供绝缘材料(130)；
在该绝缘材料(130)之上设应变引起层(140)；
在该应变引起层(140)中设开口(142)；
通过选择外延生长而形成应变材料(144)于该开口(142)中；
去除该应变引起层(140)的至少一部分，由此留下该应变材料作为鳍结构(152)；以及
设置用于该鳍结构(152)的栅极结构(166)。
9.如权利要求8所述的方法，其中该开口(142)的宽度介于20至120nm之间。
10.如权利要求5或8所述的方法，其中该去除步骤为选择用于硅锗的蚀刻步骤。
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