CN112635461A - 一种三维存算电路结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 134
- 239000000463 material Substances 0.000 claims abstract description 93
- 238000000034 method Methods 0.000 claims abstract description 61
- 239000010409 thin film Substances 0.000 claims abstract description 36
- 230000008569 process Effects 0.000 claims abstract description 35
- 230000005669 field effect Effects 0.000 claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 claims abstract description 31
- 238000003860 storage Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000151 deposition Methods 0.000 claims abstract description 18
- 238000004381 surface treatment Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 300
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 9
- 229910052681 coesite Inorganic materials 0.000 claims description 8
- 229910052906 cristobalite Inorganic materials 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 229910052682 stishovite Inorganic materials 0.000 claims description 8
- 229910052905 tridymite Inorganic materials 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 238000000137 annealing Methods 0.000 claims description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000003825 pressing Methods 0.000 claims description 4
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 239000012790 adhesive layer Substances 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000005496 eutectics Effects 0.000 claims description 3
- 238000000678 plasma activation Methods 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 abstract description 13
- 230000008901 benefit Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 125000005842 heteroatom Chemical group 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910018557 Si O Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/18—Peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为SRAM层；在第二绝缘层上制造若干薄膜场效应晶体管，形成第三半导体结构，作为非易失存储层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连。本发明提供的制备方法通过异质半导体材料沉积与场效应晶体管制备，减少单晶半导体的使用次数及工艺成本，提高制造的成品率。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种三维存算电路结构及其制备方法。
背景技术
随着CMOS集成电路微缩持续发展，同时，基于CMOS集成电路的微系统集成也从三维封装、系统级封装、多芯片三维系统集成向单芯片三维集成方向发展，以持续减少微系统体积、电路延迟和电路功耗，大幅提升系统性能。
同时未来集成电路系统结构中，突破逻辑与存储单元之间的“存储墙”瓶颈，发展近存计算、存内计算或存算一体技术，成为突破传统冯诺依曼限制，大幅提升性能的趋势。
在电路中利用3D集成技术将存储部分垂直叠加在逻辑部分之上，形成3D存算芯片或电路，可以大幅减少存储和逻辑之间的连线距离，降低时延，极大提升访存带宽，从而大幅提升近存计算或存内计算的效率和性能，并降低整体功耗。
现有的存算电路的设计方法是分别制作完存储和逻辑芯片或电路之后，利用基于TSV技术的3D-SiP、3D-SIC、3D-SoC方法，形成3D的存算芯片或电路。
这些方法的缺点是受制于TSV的尺寸，存储与逻辑部分之间的互连通道在数微米或几十微米级，因此大幅限制了3D垂直互连的效率和带宽，带宽在数十到数百Gb/mm2之间，并且在制造过程中已制备的存储或逻辑芯片厚度需要极端减薄(从数百微米到几十微米)，将带来严重的工艺可靠性问题。
如果利用晶体管级单片3D-IC集成方法，在2D芯片上顺序键合形成单晶半导体层，然后制备低温(一般小于500℃)CMOS器件和电路，再多次迭代制备，可以有效改进上述挑战。但是利用上述方法面临制造成本和晶体管性能退化的挑战：因为单晶半导体材料片上转移需要多个工艺步骤，同时低温CMOS器件性能一般小于传统的常温MOS器件性能。
发明内容
本发明的目的是通过以下技术方案实现的。
为了克服现有存储与逻辑部分之间的互连通道限制了3D垂直互连的效率和带宽，并且在制造过程中已制备的存储或逻辑芯片厚度需要极端减薄，将带来严重的工艺可靠性问题的技术问题，本发明提供一种三维存算电路结构及其制备方法。
本发明所述的三维存算电路结构的制备方法，包括以下步骤：
制备第一半导体结构，作为逻辑层；其中，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；
在所述第一绝缘层上键合第一材料层；并对所述第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；
在所述第一衬底层上低温制造若干第一低温MOS晶体管，并在若干所述第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为SRAM层；
在所述第二绝缘层上制造若干薄膜场效应晶体管，并在若干所述薄膜场效应晶体管上形成第三绝缘层，形成第三半导体结构，作为非易失存储层；
在所述第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在所述通孔内沉积金属，形成互连层，以将所述第一半导体结构、第二半导体结构和第三半导体结构互连。
优选地，所述MOS晶体管为CMOS晶体管；所述第一低温MOS晶体管为HKMG型CMOS晶体管，薄膜场效应晶体管为异质半导体材料晶体管；所述第一材料层为单晶硅片、单晶锗片或SOI衬底中的任意一种。
优选地，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在所述第一绝缘层上键合所述第一材料层。
优选地，采用所述硅硅直接键合工艺，在所述第一绝缘层上键合所述第一材料层的步骤包括：
对所述第一绝缘层的表面依次进行平坦化处理和清洗处理；并在所述第一绝缘层表面保留一层单层水分子；
对所述第一材料层表面进行氧化处理，形成氧化面；
将所述第一材料层通过所述氧化面倒置在保留有所述水分子的第一绝缘层表面上；并将所述氧化面与第一绝缘层表面以面对面的形式，进行低温键合处理；
对已形成的结构进行退火处理，以实现将所述第一材料层与所述第一绝缘层键合互连。
优选地，在形成所述氧化面后，并在将所述第一材料层倒置在所述第一绝缘层表面前；对所述氧化面和第一绝缘层的表面进行等离子体活化处理。
优选地，在将所述氧化面与第一绝缘层表面进行低温键合处理中，在所述第一材料层的表面进行机械施压处理。
优选地，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种，所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
优选地，低温制造所述第一低温MOS晶体管的温度为T；其中，0<T<500℃。
优选地，低温制造所述第一低温MOS晶体管的步骤包括：
在所述第一衬底层上低温制造有源区；
在所述有源区上低温制造牺牲栅；并在所述牺牲栅两侧的有源区内形成源漏延伸区，以及在所述牺牲栅的侧壁上形成侧墙；
在所述牺牲栅两侧的有源区内进行源漏掺杂，形成源/漏区；
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行第二平坦化处理，直至露出所述牺牲栅的顶部；
进行替代栅处理，并形成若干所述第一低温MOS晶体管的金属接触。
优选地，所述源漏掺杂为杂质重掺杂或全硅化金属。
优选地，制造所述薄膜场效应晶体管的步骤包括：
在第二绝缘层上低温沉积金属栅；
对金属栅进行图形化，形成多个金属栅极；
在第二绝缘层、多个金属栅极上依次沉积栅绝缘层和异质沟道材料层；
图形化有源区，去除有源区部分以外的栅绝缘层和异质沟道材料层；
在有源区进行源漏极金属沉积并图案化，形成源极和漏极，以形成薄膜场效应晶体管。
同时，本发明还提供了一种三维存算电路结构，包括：
第一半导体结构，作为逻辑层，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；
第二半导体结构，作为SRAM层，所述第二半导体结构包括若干第一低温MOS晶体管，以及形成在若干所述第一低温MOS晶体管上的第二绝缘层；
第三半导体结构，作为非易失存储层，所述第三半导体结构包括若干薄膜场效应晶体管，以及形成在若干所述薄膜场效应晶体管上的第三绝缘层；
互连层，所述互连层竖直位于所述第一绝缘层、第二半导体结构和第三半导体结构中，以将所述第一半导体结构、第二半导体结构和第三半导体互连；
其中，若干所述第一低温MOS晶体管形成在所述第一绝缘层上，若干所述第一低温MOS晶体管的衬底与远离所述MOS晶体管的第一绝缘层的一侧键合相连；
若干所述薄膜场效应晶体管形成在所述第二绝缘层上，若干所述薄膜场效应晶体管的衬底与远离所述第一低温MOS晶体管的第二绝缘层的一侧键合相连。
优选地，所述晶体管为CMOS晶体管；所述第一低温MOS晶体管为HKMG型CMOS晶体管，薄膜场效应晶体管为异质半导体材料晶体管。
优选地，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种；所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
与现有技术相比，本发明提供的制备方法通过异质半导体材料沉积与场效应晶体管制备，减少单晶半导体的使用次数及工艺成本，提高制造的成品率；异质半导体材料器件与单晶半导体MOS器件混合使用，充分发挥各自的优势：异质半导体材料具有更低成本，可做慢速的非易失存储或简单开关电路；单晶半导体MOS器件具有更高的性能，可做高速的SRAM层。另外，SRAM层与逻辑层形成纳米尺度晶体管级互连通道，互连精度达到100nm以下，内部带宽大于1Tb/mm2以上，大幅突破“存储墙”瓶颈，改进存算效率和性能。
本发明提供的三维存算电路结构同样具有所占面积小、品质高以及结构简单的优点。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是本发明涉及的三维存算电路结构的制备方法流程图；图2至图17是本发明涉及的三维存算电路结构的制备方法每一步骤对应的结构图。
其中，1为第一半导体结构，2为MOS晶体管，3为半导体衬底，4为浅槽隔离，5为侧墙，6为源/漏区，7为接触孔刻蚀停止层，8为氧化介质层，9为金属接触，10为第一绝缘层，11为第一材料层，12为第一衬底层，13为第二半导体结构，14为第一低温MOS晶体管，15为有源区，16为牺牲栅，17为源漏延伸区，18为栅极介质层，19为栅极，20为第二绝缘层，21为第三半导体结构，22为薄膜场效应晶体管，23为第三绝缘层，24为互连层，25为氧化面，30为金属栅，31为金属栅极，32为栅绝缘层，33为异质沟道材料层，34为源极，35为漏极，36为隔离介质层。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
为了克服现有存储与逻辑部分之间的互连通道限制了3D垂直互连的效率和带宽，并且在制造过程中已制备的存储或逻辑芯片厚度需要极端减薄，将带来严重的工艺可靠性问题的技术问题，本发明提供一种三维存算电路结构及其制备方法；其中，本发明提供的制备方法，SRAM层与逻辑层形成纳米尺度晶体管级互连通道，互连精度达到100nm以下，内部带宽大于1Tb/mm2以上，大幅突破“存储墙”瓶颈，改进存算效率和性能。
本发明所述的三维存算电路结构的制备方法，如图1所示，包括以下步骤：
S1、具体参见图2，制备第一半导体结构1，作为逻辑层；其中，第一半导体结构1包括若干MOS晶体管2，以及形成在若干MOS晶体管2上的第一绝缘层10；
本步骤中，如图2所示，采用常规的MOS晶体管2的制备方法，形成若干MOS晶体管2；具体地，形成MOS晶体管2的方法可以为：
S11、提供半导体衬底3，并在半导体衬底3中形成浅槽隔离4；
S12、在半导体衬底3上形成牺牲栅(图中未示出)，以及在牺牲栅的侧壁上形成侧墙5；
S13、在牺牲栅的两侧形成源/漏区6；并在已形成的结构上依次沉积接触孔刻蚀停止层7和氧化介质层8；
S14、对氧化介质层8进行平坦化处理，露出牺牲栅的顶部；并进行替代栅处理；
S15、自氧化介质层8的顶部向下刻蚀孔，直至露出接触孔刻蚀停止层7，形成金属接触9。
本步骤中，待MOS晶体管2制备完成后，在若干MOS晶体管2上形成第一绝缘层10；其中，第一绝缘层10为SiO2、Si3N4或SiN中的任意一种，其层厚为300nm至3μm。
优选地，MOS晶体管2为CMOS晶体管；半导体衬底3为硅衬底；第一绝缘层10的优选层厚范围为500nm至1.5μm。
需要说明的是，可以通过多种方式来形成上述结构。如何形成上述结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述结构。
S2、如图3所示，在第一绝缘层10上键合第一材料层11；如图4所示，对第一材料层11进行第一减薄处理和第一表面处理，形成第一衬底层12；
本步骤中，可以采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在第一绝缘层10上键合第一材料层11；其中，第一材料层11可为单晶硅片、单晶锗片或SOI衬底中的任意一种；当然，第一材料层11还可以是任意一种满足工作要求的半导体材料。
具体地，若第一材料层11为单晶硅片或SOI衬底；则可以采用硅硅直接键合工艺，在第一绝缘层10上键合第一材料层11，其具体的操作步骤包括：
S21、对第一绝缘层10的表面依次进行第一平坦化处理和清洗处理；并在第一绝缘层10表面保留一层单层水分子；
本步骤中，待第一绝缘层10沉积形成后，为保证后续键合质量，需要对其进行第一平坦化处理，使得第一绝缘层10的上表面全局与局域高度平整；可以想到的是在第一平坦化处理后会在第一绝缘层10的表面残留部分颗粒，此时需要对第一绝缘层10进行清洗处理，全部去除残留颗粒，并在第一绝缘层10上表面保留一层单层水分子。
其中，可以采用CMP(化学机械抛光工艺)对第一绝缘层10的上表面进行第一平坦化处理。
S22、对第一材料层11表面进行氧化处理，形成氧化面25。
本步骤中，在进行硅硅直接键合前，需要将第一材料层11的上表面进行氧化，以在第一材料层11的上表面形成氧化面25；其中，形成氧化面25的厚度范围为：1nm至500nm。
S23、将第一材料层11通过氧化面25倒置在保留有水分子的第一绝缘层10表面上；并将氧化面25与第一绝缘层10表面，以面对面的方式，进行低温键合处理；
本步骤中，将第一材料层11通过氧化面25倒置在保留有水分子的第一绝缘层10表面上，即将第一材料层11的氧化面25，与第一绝缘层10上表面的水分子接触；在键合过程中，水分子和氧化面25中的氧原子形成氢键。
S24、对已形成的结构进行退火处理，以实现将第一材料层11与第一绝缘层10键合互连。
本步骤中，对已形成的结构进行退火处理，将形成的氢键转化为Si-O键；相比于氢键，Si-O键的结合强度更高，能够将第一绝缘层10的与第一材料层11紧密结合在一起，提高器件性能。
进一步地，在第一绝缘层10表面保留一层单层水分子后，并在将第一材料层11倒置在第一绝缘层10表面前；即在步骤S21后，并在步骤S22前；对第一材料层11的上表面和第一绝缘层10的上表面进行等离子体活化处理，以进一步去除两个表面上的杂质颗粒，提高键合效果。
进一步地，在将第一材料层11上的氧化面25与第一绝缘层10的上表面进行低温键合处理中，在第一材料层11的表面进行机械施压处理，提高键合效果；其中，机械施压的压强范围为：0至10kg/cm2。
需要具体说明的是，键合完成后，需要对第一材料层11的背面进行第一减薄处理和第一表面处理，以形成第一衬底层12；其中，第一减薄处理分为背面粗磨、背面精磨和应力释放；具体地，背面粗磨以减小第一材料层11的层厚，背面精磨以使得第一材料层11的背面高度平整，便于后期制备；应力释放和第一表面处理可以通过湿法腐蚀或CMP抛光等工艺进行，以进一步改善第一材料层11背面质量，避免表面物理损伤，降低颗粒度；
其中，若第一材料层11为SOI衬底，可以通过中间的埋氧层作为第一表面处理的阻挡层；若第一材料层11为单晶硅片，则需要控制第一表面处理的腐蚀速率，以将第一材料层11的层厚处理至500nm以下；优选处理至50至100nm。
S3、在第一衬底层12上低温制造若干第一低温MOS晶体管14(图9所示)，并在若干第一低温MOS晶体管14上形成第二绝缘层20，形成第二半导体结构13(图17所示)，作为SRAM层，SRAM层用于完成存储功能；
本步骤中，第一低温MOS晶体管14可为低温CMOS晶体管。更具体的，第一低温MOS晶体管为HKMG型CMOS晶体管。
具体地，低温制造第一低温MOS晶体管14的步骤包括：
S31、如图5所示，在第一衬底层12上低温制造有源区15；
S32、如图6所示，在有源区15上低温制造牺牲栅16；并在牺牲栅16两侧的有源区15内形成源漏延伸区17，以及在牺牲栅16的侧壁上形成侧墙5；
本步骤中，在有源区15上沉积牺牲栅16的栅极材料，并刻蚀栅极材料形成牺牲栅16，待牺牲栅16形成后，在牺牲栅16两侧的有源区15内通过掺杂形成源漏延伸区17；并且，在牺牲栅16的侧壁上沉积侧墙材料，刻蚀侧墙材料形成侧墙5；其中，栅极材料可为多晶硅；侧墙材料可为SiO2或SiN。
S33、在牺牲栅16两侧的有源区15内进行源漏掺杂，形成源/漏区6；具体地，可以采用杂质重掺杂或全硅化金属对牺牲栅16两侧的有源区15进行源漏掺杂。
S34、在已形成的结构上沉积氧化介质层8，并对氧化介质层8进行第二平坦化处理，直至露出牺牲栅16的顶部；本步骤中，在已形成的结构上沉积氧化介质层8；其中，氧化介质层8的高度应足以埋入突出的牺牲栅16；并采用CMP等工艺对其进行第二平坦化处理，露出牺牲栅16的顶部，便于后期进行替代栅。
S35、进行替代栅处理，形成若干第一低温MOS晶体管14的金属接触9。
本步骤中，去除栅极区域内的牺牲栅16，并如图7所示，依次在栅极区域内形成栅极介质层18和存储栅极19；待存储栅极19形成后，自氧化介质层8的顶部向下刻蚀孔，并如图8所示，在孔内填充金属，形成金属接触9；其中，孔的位置与源/漏区6相对，填充的金属可为钛、氮化钛、铝、氮化铝中的任意一种，或几种组合的叠层。
需要说明的是，如图9所示，待若干第一低温MOS晶体管14制备完成后，需要在其上形成第二绝缘层20，其中，第二绝缘层20的制备材料和层厚，可以与第一绝缘层10相同，也可以根据具体情况设置。
S4、在第二绝缘层20上制造若干薄膜场效应晶体管22，并在若干薄膜场效应晶体管22上形成第三绝缘层23，形成第三半导体结构21，作为非易失存储层；具体的，薄膜场效应晶体管为异质半导体材料晶体管。步骤S4具体包括如下步骤：
S41、如图10所示，在第二绝缘层20上低温沉积金属栅30；
S42、如图11所示，对金属栅30进行图形化，形成多个金属栅极31；
S43、如图12所示，在第二绝缘层20、多个金属栅极31上依次沉积栅绝缘层32和异质沟道材料层33；
S44、如图13所示，图形化有源区，去除有源区部分以外的栅绝缘层32和异质沟道材料层33；
S45、如图14所示，在有源区进行源漏极金属沉积并图案化，形成源极34和漏极35，以形成薄膜场效应晶体管；
S46、如图15所示，在薄膜场效应晶体管上沉积隔离介质层36；
S47、如图16所示，自隔离介质层36的顶部向下刻蚀孔，在孔内填充金属，形成金属接触；其中，孔的位置与源/漏区相对，填充的金属可为钛、氮化钛、铝、氮化铝中的任意一种，或几种组合的叠层。
需要说明的是，待若干薄膜场效应晶体管制备完成后，需要在其上形成第三绝缘层23，其中，第三绝缘层23的制备材料和层厚，可以与第一绝缘层10相同，也可以根据具体情况设置。
需要说明的是，本发明提供的制备方法，仅采用步骤S2至S4中所述的操作，在第一半导体结构1上依次形成第二半导体结构13(包含第一低温MOS晶体管14)和第三半导体结构21(包含薄膜场效应晶体管22)；可以想到的是，也可以根据实际情况重复上述操作，制备第N半导体结构；其中，N大于等于1。
优选地，低温制造第一低温MOS晶体管14的温度为T；其中，0<T<500℃。
优选地，第二绝缘层20和第三绝缘层23为SiO2、Si3N4或SiN中的任意一种，第二绝缘层20和第三绝缘层23的层厚为300nm至3μm。
S5、如图17所示，在第一绝缘层10、第二半导体结构13和第三半导体结构21中开设通孔，并在通孔内沉积金属，形成互连层24，以将第一半导体结构1、第二半导体结构13和第三半导体结构21互连。
本步骤中，待三层半导体结构依次形成后，需要将这三层半导体结构进行立体互连；具体地，在第一绝缘层10、第二半导体结构13和第三半导体结构21中开设通孔，通孔的位置与各MOS晶体管2或第一低温MOS晶体管、薄膜场效应晶体管的金属接触9的位置相对；通孔形成后，在其内填充金属，以将各层的半导体结构互连；完成三维存算电路结构的制备。
同时，本发明还提供一种三维存算电路结构，如图17所示，包括：
第一半导体结构1，作为逻辑层，第一半导体结构1包括若干MOS晶体管2，以及形成在若干MOS晶体管2上的第一绝缘层10；
第二半导体结构13，作为SRAM层，第二半导体结构13包括若干第一低温MOS晶体管14，以及形成在若干第一低温MOS晶体管14上的第二绝缘层20；
第三半导体结构21，作为非易失存储层，第三半导体结构21包括若干薄膜场效应晶体管22，以及形成在若干薄膜场效应晶体管22上的第三绝缘层23；
互连层24，互连层24竖直位于第一绝缘层10、第二半导体结构13和第三半导体结构21中，以将第一半导体结构1、第二半导体结构13和第三半导体互连。
其中，若干第一低温MOS晶体管14形成在第一绝缘层10上，若干第一低温MOS晶体管14的衬底与远离MOS晶体管2的第一绝缘层10的一侧键合相连；
若干薄膜场效应晶体管22形成在第二绝缘层20上，若干薄膜场效应晶体管22的衬底与远离第一低温MOS晶体管14的第二绝缘层20的一侧键合相连。
本实施例中，在第一半导体结构1中，若干MOS晶体管2对应三维存算电路结构第一层中的逻辑驱动器件；若干第一低温MOS晶体管14对应三维存算电路结构第二层中的SRAM器件；若干薄膜场效应晶体管22对应三维存算电路结构第三层中的非易失存储器件。
采用上述技术方案，通过较为成熟的MOS晶体管2的制备工艺，以及键合工艺，在若干MOS晶体管2上依次键合若干低温MOS晶体管和薄膜场效应晶体管，形成所占面积小，且品质高的三维存算电路结构，降低三维存算电路结构复杂度，以及制备难度。
进一步地，MOS晶体管2为CMOS晶体管；第一低温MOS晶体管14为低温CMOS晶体管。具体的，例如，第一低温MOS晶体管为HKMG型CMOS晶体管，薄膜场效应晶体管为异质半导体材料晶体管。
采用上述技术方案，CMOS晶体管功耗低、抗干扰能力强、易于集成，便于三维存算电路结构的制备；并且，低温CMOS的电路工作速度更高、可靠性更强，低电源电压下工作，其性能与双极逻辑电路相近，且有较高的集成和封装密度，进一步较小三维存算电路结构所占的面积。
进一步地，第一绝缘层10、第二绝缘层20和第三绝缘层23为SiO2、Si3N4或SiN中的任意一种，第一绝缘层10、第二绝缘层20和第三绝缘层23的层厚为300nm至3μm。
综上所述，本发明提供的三维存算电路结构的制备方法，采用常规MOS晶体管2的制备方法，制备若干MOS晶体管2，并在若干MOS晶体管2上形成第一绝缘层10，对应形成第一半导体结构1；并在第一绝缘层10上键合第一材料层11，以将第一绝缘层10和第一材料层11紧密结合起来，之后对第一材料层11进行减薄和表面处理；并在其上低温制备若干第一低温MOS晶体管14，并在若干第一低温MOS晶体管14上形成第二绝缘层20，对应形成第二半导体结构13；在第二绝缘层20上制造若干薄膜场效应晶体管，形成第三半导体结构21，作为非易失存储层；并形成互连层24后，即完成三维存算电路结构的制备。
在本申请的另一些实施例中，除了前面实施例中列举的“逻辑层-SRAM层-非易失存储层”的基本结构之外，可以进一步的在上面实施例基础上向上制造更多的SRAM层和非易失存储层。
基于上述方法，可以制造一种晶体管级混合异质集成的3D存算单元，第一层为体硅CMOS的逻辑层，第二层为键合低温CMOS的SRAM存储层，第三层为异质半导体材料晶体管的非易失存储层。
基于上述方法，可替代的，第三层异质半导体材料晶体管可为控制开关层。
基于上述方法，制造一种晶体管级单片异质混合集成的3D存算单元，不同材料逻辑层与存储层或存储层与存储层之间的垂直互连通道尺寸小于100nm。
基于上述方法，异质半导体沟道材料为可低温沉积的高性能半导体材料，可为金属氧化物半导体(ZnO、SnO等)、离子性氧化物半导体(IGZO、IZO、IO、ITO、IAZO等)，低维半导体材料(石墨烯、MoS2、SeIn、WS2、BP等)。
基于上述方法，可替代的，单晶半导体键合材料可为单晶硅、单晶锗等。
基于上述方法，MOS器件可为CMOS器件。
基于上述方法，每层制造方法可为CMOS制造工艺。
基于上述方法，可替代的，异质半导体材料场效应晶体管可为普通MOS器件、浮栅非易失存储器件、CTM非易失存储器件等。
与现有技术相比，本发明提供的制备方法通过异质半导体材料沉积与场效应晶体管制备，减少单晶半导体的使用次数及工艺成本，提高制造的成品率；异质半导体材料器件与单晶半导体MOS器件混合使用，充分发挥各自的优势：异质半导体材料具有更低成本，可做慢速的非易失存储或简单开关电路；单晶半导体MOS器件具有更高的性能，可做高速的SRAM层。另外，SRAM层与逻辑层形成纳米尺度晶体管级互连通道，互连精度达到100nm以下，内部带宽大于1Tb/mm2以上，大幅突破“存储墙”瓶颈，改进存算效率和性能。
本发明提供的三维存算电路结构同样具有三维存算电路结构所占面积小，且品质高的优点。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种三维存算电路结构的制备方法，其特征在于，包括以下步骤：
制备第一半导体结构，作为逻辑层；其中，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；
在所述第一绝缘层上键合第一材料层；并对所述第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；
在所述第一衬底层上低温制造若干第一低温MOS晶体管，并在若干所述第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为SRAM层；
在所述第二绝缘层上制造若干薄膜场效应晶体管，并在若干所述薄膜场效应晶体管上形成第三绝缘层，形成第三半导体结构，作为非易失存储层；
在所述第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，并在所述通孔内沉积金属，形成互连层，以将所述第一半导体结构、第二半导体结构和第三半导体结构互连。
2.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，所述MOS晶体管为CMOS晶体管；所述第一低温MOS晶体管为HKMG型CMOS晶体管，薄膜场效应晶体管为异质半导体材料晶体管；所述第一材料层为单晶硅片、单晶锗片或SOI衬底中的任意一种。
3.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，在所述第一绝缘层上键合所述第一材料层。
4.根据权利要求3所述的三维存算电路结构的制备方法，其特征在于，采用所述硅硅直接键合工艺，在所述第一绝缘层上键合所述第一材料层的步骤包括：
对所述第一绝缘层的表面依次进行平坦化处理和清洗处理；并在所述第一绝缘层表面保留一层单层水分子；
对所述第一材料层表面进行氧化处理，形成氧化面；
将所述第一材料层通过所述氧化面倒置在保留有所述水分子的第一绝缘层表面上；并将所述氧化面与第一绝缘层表面以面对面的形式，进行低温键合处理；
对已形成的结构进行退火处理，以实现将所述第一材料层与所述第一绝缘层键合互连。
5.根据权利要求4所述的三维存算电路结构的制备方法，其特征在于，在形成所述氧化面后，并在将所述第一材料层倒置在所述第一绝缘层表面前；对所述氧化面和第一绝缘层的表面进行等离子体活化处理。
6.根据权利要求4所述的三维存算电路结构的制备方法，其特征在于，在将所述氧化面与第一绝缘层表面进行低温键合处理中，在所述第一材料层的表面进行机械施压处理。
7.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种，所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
8.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，低温制造所述第一低温MOS晶体管的温度为T；其中，0<T<500℃。
9.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，低温制造所述第一低温MOS晶体管的步骤包括：
在所述第一衬底层上低温制造有源区；
在所述有源区上低温制造牺牲栅；并在所述牺牲栅两侧的有源区内形成源漏延伸区，以及在所述牺牲栅的侧壁上形成侧墙；
在所述牺牲栅两侧的有源区内进行源漏掺杂，形成源/漏区；
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行第二平坦化处理，直至露出所述牺牲栅的顶部；
进行替代栅处理，并形成若干所述第一低温MOS晶体管的金属接触。
10.根据权利要求9所述的三维存算电路结构的制备方法，其特征在于，所述源漏掺杂为杂质重掺杂或全硅化金属。
11.根据权利要求1所述的三维存算电路结构的制备方法，其特征在于，制造所述薄膜场效应晶体管的步骤包括：
在第二绝缘层上低温沉积金属栅；
对金属栅进行图形化，形成多个金属栅极；
在第二绝缘层、多个金属栅极上依次沉积栅绝缘层和异质沟道材料层；
图形化有源区，去除有源区部分以外的栅绝缘层和异质沟道材料层；
在有源区进行源漏极金属沉积并图案化，形成源极和漏极，以形成薄膜场效应晶体管。
12.一种三维存算电路结构，其特征在于，包括：
第一半导体结构，作为逻辑层，所述第一半导体结构包括若干MOS晶体管，以及形成在若干所述MOS晶体管上的第一绝缘层；
第二半导体结构，作为SRAM层，所述第二半导体结构包括若干第一低温MOS晶体管，以及形成在若干所述第一低温MOS晶体管上的第二绝缘层；
第三半导体结构，作为非易失存储层，所述第三半导体结构包括若干薄膜场效应晶体管，以及形成在若干所述薄膜场效应晶体管上的第三绝缘层；
互连层，所述互连层竖直位于所述第一绝缘层、第二半导体结构和第三半导体结构中，以将所述第一半导体结构、第二半导体结构和第三半导体互连；
其中，若干所述第一低温MOS晶体管形成在所述第一绝缘层上，若干所述第一低温MOS晶体管的衬底与远离所述MOS晶体管的第一绝缘层的一侧键合相连；
若干所述薄膜场效应晶体管形成在所述第二绝缘层上，若干所述薄膜场效应晶体管的衬底与远离所述第一低温MOS晶体管的第二绝缘层的一侧键合相连。
13.根据权利要求12所述的三维存算电路结构，其特征在于，所述晶体管为CMOS晶体管；所述第一低温MOS晶体管为HKMG型CMOS晶体管，薄膜场效应晶体管为异质半导体材料晶体管。
14.根据权利要求12所述的三维存算电路结构，其特征在于，所述第一绝缘层、第二绝缘层和第三绝缘层为SiO2、Si3N4或SiN中的任意一种；所述第一绝缘层、第二绝缘层和第三绝缘层的层厚为300nm至3μm。
15.根据权利要求13所述的三维存算电路结构，其特征在于，所述异质半导体沟道材料为为金属氧化物半导体、离子性氧化物半导体、或低维半导体材料。
16.根据权利要求13所述的三维存算电路结构，其特征在于，所述异质半导体材料晶体管为MOS器件、浮栅非易失存储器件、或CTM非易失存储器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112635461A true CN112635461A (zh) | 2021-04-09 |
| CN112635461B CN112635461B (zh) | 2024-04-16 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011422737.4A Active CN112635461B (zh) | 2020-12-08 | 2020-12-08 | 一种三维存算电路结构及其制备方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN112635461B (zh) |
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| CN116598311A (zh) * | 2023-07-18 | 2023-08-15 | 苏州华太电子技术股份有限公司 | 一种三维存算一体化芯片 |
| CN116598312A (zh) * | 2023-07-18 | 2023-08-15 | 苏州华太电子技术股份有限公司 | 一种三维集成电路 |
| CN116598313B (zh) * | 2023-07-18 | 2024-06-18 | 苏州华太电子技术股份有限公司 | 一种三维集成电路 |
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| CN116598312B (zh) * | 2023-07-18 | 2024-06-28 | 苏州华太电子技术股份有限公司 | 一种三维集成电路 |
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