CN116598311A - 一种三维存算一体化芯片 - Google Patents

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Abstract

本申请实施例提供了一种三维存算一体化芯片，包括：下方器件层；形成在下方器件层上方的上方器件层；其中，下方器件层和上方器件层中一个为具有多个分布式排列计算单元的逻辑功能层，另一个为具有多个分布式排列存储单元的存储层。本申请实施例解决了传统的3D封装存算一体化芯片不能适应芯片的发展方向的技术问题。

Description

一种三维存算一体化芯片
技术领域
本申请涉及半导体器件技术领域，具体地，涉及一种三维存算一体化芯片。
背景技术
存算一体技术概念的形成，最早可以追溯到上个世纪70年代。随着近几年云计算和人工智能（AI）应用的发展，面对计算中心的数据洪流，数据搬运慢、搬运能耗大等问题成为了计算的关键瓶颈。在过去二十年，处理器性能以每年大约55%的速度提升，内存性能的提升速度每年只有10%左右。结果长期下来，不均衡的发展速度造成了当前的存储速度严重滞后于处理器的计算速度。在传统计算机的设定里，存储模块是为计算服务的，因此设计上会考虑存储与计算的分离与优先级。但是如今，存储和计算不得不整体考虑，以最佳的配合方式为数据采集、传输和处理服务。这里面，存储与计算的再分配过程就会面临各种问题，而它们主要体现为存储墙、带宽墙和功耗墙问题。
虽然多核（例如CPU）/众核（例如GPU）并行加速技术也能提升算力，但在后摩尔时代，存储带宽制约了计算系统的有效带宽，芯片算力增长步履维艰。从处理单元外的存储器提取数据，搬运时间往往是运算时间的成百上千倍，整个过程的无用能耗大概在60%-90%之间，能效非常低，“存储墙”成为了数据计算应用的一大障碍。特别是，深度学习加速的最大挑战就是数据在计算单元和存储单元之间频繁的移动。
现有的存算一体化芯片是将CPU芯片和DRAM芯片采用3D封装的方式，将DRAM与CPU芯片进行集成。3D封装的存算一体化芯片有一定的技术效果，由于3D封装后互联线增加，集成后CPU芯片与DRAM芯片之前的互联速度将得到极大的提升，并且由于线路的增加，带宽增加。并且由于更短的连线，可以降低传输损耗和传输延迟。但是3D封装的存算一体化芯片仍然具有很多问题。
3D封装工艺步骤为：1.首先在wafer工艺上采用TSV（through silicon via）工艺。2.将芯片正面进行封装。3.然后将芯片背面减薄漏出TSV；4.将漏出的TSV进行处理，然后将DRAM（动态随机存取内存）和逻辑芯片进行金属互联；5.最后合封到一个封装材料内。
3D封装的存算一体化芯片由于采用了TSV工艺和wafer减薄工艺，所以其厚度一般在50um以上，TSV通孔的深度需要在50um以上，这影响了器件的互联速率。此外，由于采用TSV工艺，TSV通孔的宽度较大，这会影响TSV使用的灵活性，相当于降低了芯片间互联的带宽。另外，由于芯片厚度较厚，所以难以实现多层的互联，所以对于现有的技术的提升有限。最后，由于器件采用TSV工艺连接存储芯片，其散热路径不如背面接地的芯片。
3D封装存算一体化芯片，CPU芯片计算单元的计算速度仍然已经远远超过了DRAM芯片存储单元的存储速度，所以数据在计算单元与存储单元之间搬运以及存储单元之间的搬运拖累了整体处理器的性能。
因此，传统的3D封装存算一体化芯片不能适应芯片的发展方向，急需真正的3D存算一体化芯片，是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
本申请实施例提供了一种三维存算一体化芯片，以解决传统的3D封装存算一体化芯片不能适应芯片的发展方向的技术问题。
本申请实施例提供了一种三维存算一体化芯片，包括：
下方器件层；
形成在下方器件层上方的上方器件层；
其中，下方器件层和上方器件层中一个为具有多个分布式排列计算单元的逻辑功能层，另一个为具有多个分布式排列存储单元的存储层。
本申请实施例由于采用以上技术方案，具有以下技术效果：
本申请实施例的三维存算一体化芯片，本质上是一个芯片，在垂向方向自下而上设置下方器件层和上方器件层。其中一个为具有多个分布式排列计算单元的逻辑功能层，另一个为具有多个分布式排列存储单元的存储层。逻辑功能层具有多个分布式排列的计算单元，这样，需要进行的计算量能够被分配到各个计算单元分别进行，使得算力较高。另一方面，存储层具有多个分布式排列的存储单元，使得存储能力较大。现有技术中，逻辑功能是由独立的逻辑芯片完成，存储功能是由独立的存储芯片完成，逻辑芯片和存储芯片通过3D封装工艺封装在一起，逻辑芯片和存储芯片各自都有一个衬底，衬底本身厚度需要较大，使得3D封装的存算一体化芯片的厚度较大。本申请实施例的三维存算一体化芯片，本质上是一个芯片，这样自身厚度需要较大的衬底只需要有一个即可，就使得本申请实施例的三维存算一体化芯片的厚度能够控制的较小，三维存算一体化芯片的厚度带来的优势在于后续的逻辑功能层和存储层之间在垂向的连接能够通过更短的连接实现，逻辑功能层和存储层之间的传输损耗和传输延迟能够较小。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例一的三维存算一体化芯片的示意图；
图2为图1所示三维存算一体化芯片的制备方法的流程图；
图3为图1所示三维存算一体化芯片的制备方法完成步骤S1-2的剖视图；
图4为图1所示三维存算一体化芯片的制备方法完成步骤S1-3的剖视图；
图5为图1所示三维存算一体化芯片的制备方法完成步骤S1-4的剖视图；
图6为图1所示三维存算一体化芯片的制备方法完成步骤S2-1的剖视图；
图7为图1所示三维存算一体化芯片的制备方法完成步骤S2-3的剖视图；
图8为图1所示三维存算一体化芯片的制备方法完成步骤S3-2的剖视图；
图9为图1所示三维存算一体化芯片的制备方法完成步骤S3-6的剖视图；
图10为图1所示三维存算一体化芯片的制备方法完成步骤S3-7的剖视图；
图11为图1所示三维存算一体化芯片的制备方法完成步骤S4的剖视图；
图12为本申请实施例三的三维存算一体化芯片的示意图；
图13和图14为本申请实施例四的三维存算一体化芯片的示意图。
附图标记：
底部衬底外延层1，底部功能器件层的功能器件2，氧化物绝缘层3，钨通孔4，氧化物绝缘层中的金属互连线5，低介电常数绝缘层6，低介电常数绝缘层中的金属互连线7，二氧化硅孤岛隔离层8，第一薄硅层9，器件隔离10，第一功能器件层的功能器件11，第一层间TSV通孔12，铝垫层13，钝化层14，H+离子注入层15，退火阻挡层16；
实施例四中的附图标记：
4-10底部衬底，4-11第一层金属硅化物，4-12第一层源极，4-13第一层漏极，4-14栅极，4-15第一层通孔，4-16金属层，4-17层间通孔，4-20薄硅层，4-22第二层源极，4-23第二层漏极，4-24第二层栅极，4-25第二层通孔，4-26第二层金属硅化物，4-27金属内极板，4-28电容介质，4-29电容外极板，4-30第二层金属。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本申请主要解决处理器存储墙的问题，目前计算单元的计算速度已经远远超过了存储单元的存储速度，所以数据在计算单元与存储单元之间搬运以及存储单元之间的搬运拖累了整体处理器的性能。通过增加存储单元与计算单元之间的通路与减少通路损耗的方式，本发明解决了存储墙的问题。
实施例一
如图1所示，本申请实施例的一种三维存算一体化芯片，包括：
下方器件层；
形成在下方器件层上方的上方器件层；
其中，下方器件层和上方器件层中一个为具有多个分布式排列计算单元的逻辑功能层，另一个为具有多个分布式排列存储单元的存储层。
本申请实施例的三维存算一体化芯片，本质上是一个芯片，在垂向方向自下而上设置下方器件层和上方器件层。其中一个为具有多个分布式排列计算单元的逻辑功能层，另一个为具有多个分布式排列存储单元的存储层。逻辑功能层具有多个分布式排列的计算单元，这样，需要进行的计算量能够被分配到各个计算单元分别进行，使得算力较高。另一方面，存储层具有多个分布式排列的存储单元，使得存储能力较大。现有技术中，逻辑功能是由独立的逻辑芯片完成，存储功能是由独立的存储芯片完成，逻辑芯片和存储芯片通过3D封装封装在一起，逻辑芯片和存储芯片各自都有一个衬底，衬底本身厚度需要较大，使得3D封装的存算一体化芯片的厚度较大。本申请实施例的三维存算一体化芯片，本质上是一个芯片，这样自身厚度需要较大的衬底只需要有一个即可，就使得本申请实施例的三维存算一体化芯片的厚度能够控制的较小，三维存算一体化芯片的厚度带来的优势在于后续的逻辑功能层和存储层之间在垂向的连接能够通过更短的连接实现，逻辑功能层和存储层之间的传输损耗和传输延迟能够较小。
三维存算一体化芯片中器件层的数量可以是多种。
实施中，所述下方器件层为底部器件层，所述上方器件层为上方第一器件层；
所述三维存算一体化芯片还包括：
自上方第一器件层向上依次设置的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50。
三维存算一体化芯片中各个器件层的功能可以有多种分配方式：
作为一种可选的方式，底部器件层、上方第一器件层、上方第二器件层、……、上方第n器件层中至少有一个为逻辑功能层，其他为存储层。即逻辑功能层可以为一个或多个，且逻辑功能层的位置不限定。
作为另一种可选的方式，底部器件层为逻辑功能层，其他均为存储层。将逻辑功能层的位置限制为底部器件层的好处在于，逻辑功能层的发热较多，将其设置在三维存算一体化芯片的底部，与散热通路离的最近，散热更好。
下面以底部器件层为逻辑功能层，其他均为存储层的三维存算一体化芯片进行详细说明。
实施中，所述底部器件层为逻辑功能层，包括自下而上设置的底部衬底、逻辑器件层、底部绝缘层；其中，多个分布式排列的所述计算单元设置在逻辑器件层内，所述底部绝缘层中具有与逻辑器件层的计算单元连接的电连接结构。
实施中，所述上方第h器件层包括自下而上设置的第h半导体层、第h存储电路层、第h绝缘层；其中，多个分布式排列的所述存储单元设置在第h存储电路层内，所述第h绝缘层中具有与第h存储电路层的存储单元连接的电连接结构，h遍取从1到n的值；
其中，本层的绝缘层的电连接结构和上一层的绝缘层的电连接结构的电连接。具体的，所述底部绝缘层的电连接结构和所述第一绝缘层的电连接结构的电连接，所述第一绝缘层的电连接结构和所述第二绝缘层的电连接结构的电连接，……，所述第n绝缘层的电连接结构和所述第n-1绝缘层的电连接结构的电连接。
本申请实施例的三维存算一体化芯片，本质上是一个芯片，只有一个衬底就是底部衬底。第一半导体层厚度不仅是小于所述底部衬底的厚度，而且是远远小于底部衬底的厚度。底部器件层仅仅是一个三维存算一体化芯片中的层结构，上方第一器件层是底部器件层中之上的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成。本层的绝缘层的电连接结构和上一层的绝缘层的电连接结构的电连接，实现了逻辑功能层的计算单元和第一存储电路层的存储单元的连接、各层存储电路层的存储单元的连接。即实现了三维存算一体化芯片在垂向方向的电连接。本申请实施例的三维存算一体化芯片，不是3D封装三维存算一体化芯片，而是一个真正的3D芯片，即三维存算一体化芯片。整个三维存算一体化芯片只有一个底部衬底，使得整个三维存算一体化芯片的垂向高度能够较小，进而整个三维存算一体化芯片的尺寸较小；同时也使得三维存算一体化芯片的衬底成本较低。
实施中，第一存储电路层、第二存储电路层、……、第n存储电路层任一存储电路层的存储单元为SRAM或者DRAM或者部分为SRAM部分为DRAM。
实施中，三维存算一体化芯片还包括：
孤岛隔离层；所述底部器件层、上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间各自具有孤岛隔离层。
孤岛隔离层键合的连接方式，一方面方便的实现了底部器件层和上方第一器件层之间的连接，另一方面，也将底部器件层和上方第一器件层进行了有效的隔离，避免了上方第一器件层向底部器件层的漏电。同理，实现了上方第一器件层和上方第二器件层之间的连接，避免了上方第二器件层向上方第一器件层漏电。因此，孤岛隔离层是实现在垂向方向连接的重要环节。
实施中，三维存算一体化芯片还包括：
第一层间通孔以及填充其内的导电物质，连接所述底部绝缘层的电连接结构和所述第一绝缘层的电连接结构；对应的：
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间通过第二层间通孔及其内的导电物质、……、第n层间通孔及其内的导电物质连接。
第一层间通孔及其内的导电物质实现了下方绝缘层的电连接结构和第一绝缘层的电连接结构的电连接，实现了底部功能器件层的功能器件和第一功能器件层的功能器件的连接。第一层间通孔及其内的导电物质、第二层间通孔及其内的导电物质、……、第n层间通孔及其内的导电物质共同实现了三维存算一体化芯片在垂向方向的电连接。
具体的，所述孤岛隔离层为二氧化硅孤岛隔离层，第一层间通孔以及填充其内的导电物质为第一层间TSV通孔。
第h层间通孔内的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度，h遍取从1到n的值。
本申请采用的底部器件层、二氧化硅孤岛隔离层、上方第一器件层、二氧化硅孤岛隔离层、上方第二器件层、二氧化硅孤岛隔离层、……、上方第n器件层多层循环的结构。与现有技术的3D封装芯片相比，一方面，本申请的三维存算一体化芯片高效地利用了垂向空间，使得制备出的三维存算一体化芯片的集成密度更高；另一方面，本申请的三维存算一体化芯片避开了超薄化减薄工艺，使得三维存算一体化芯片的应力翘曲较小。
下面对底部器件层的结构进行详细说明。
实施中，如图1所示，所述底部器件层还包括：
底部衬底外延层1，形成在底部衬底（图中未示出）之上，且所述逻辑器件层的计算单元（即底部功能器件层的功能器件2）位于所述底部衬底外延层1之上。
实施中，如图1所示，所述底部绝缘层包括自下而上设置的氧化物绝缘层3和低介电常数绝缘层6；
如图1所示，所述底部绝缘层的电连接结构包括：
设置在氧化物绝缘层3内且位于第一功能器件层的功能器件之上的钨通孔4；
设置在氧化硅绝缘层3内连接在所述钨通孔之上的金属互连线5；
设置在低介电常数绝缘层6内的金属互连线7，且低介电常数绝缘层6中的金属互连线7与氧化硅绝缘层3中的金属互连线5连接；
其中，所述底部绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述底部绝缘层的氧化硅绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹。
具体的，通过控制三维存算一体化芯片的曝光区域位于三维存算一体化芯片的侧面边缘之内，实现靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹，所述底部绝缘层的氧化硅绝缘层内金属互连线5在横向方向完全被氧化硅绝缘层3包裹。
靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维存算一体化芯片侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维存算一体化芯片侧面边缘露出，在形成底部功能器件层之上的结构时造成污染。具体的说，当三维存算一体化芯片为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维存算一体化芯片的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现底部器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。同理，实现底部器件层的氧化硅绝缘层内金属互连线5在横向方向完全被氧化硅绝缘层3包裹。
需要说明的是在底部功能器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如底部功能器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
下面对上方第一器件层的结构以及进行详细说明。
实施中，如图1所示，所述第一半导体层具有贯穿所述第一半导体层的器件隔离10，器件隔离10包围在第一功能器件层的功能器件11的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
浅沟槽隔离（STI）形成的步骤如下：
自第一半导体层的上表面向下贯穿所述第一半导体层形成浅沟槽，在浅沟槽内填充淀积氧化物形成浅沟槽隔离（STI）。即所述浅沟槽隔离向下直至二氧化硅孤岛隔离层8的上表面；形成浅沟槽隔离的工艺本身不需要高温退火，浅沟槽隔离的工艺之后也不需要高温退火。
具体的，浅沟槽隔离，即 shallow trench isolation，简称STI。通常用于0.25um以下工艺，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于与硅隔离。
在不设置二氧化硅孤岛隔离层8的情况下，在形成浅沟槽隔离的过程中的刻蚀，会对第一半导体层的晶格造成离子损伤，进而最终形成的集成电路的第一功能器件层的功能器件11的源极和漏极具有离子损伤，导致上方第一器件层的源极和漏极通过硅层向底部器件层漏电。为了解决漏电的问题，一般的解决思路是在形成浅沟槽隔离之后进行高温退火对离子损伤进行修复。本申请没有采用这种解决思路。
通过氧注入将硅晶格破坏，无法修复，因此氧原子无法提供载流子，不能导电，从而形成器件之间的隔离效果。
同理，通过氧注入的方式形成的器件隔离，在不设置二氧化硅孤岛隔离层8的情况下，在形成器件隔离的过程中的刻蚀，会对第一半导体层的晶格造成离子损伤，进而最终形成的集成电路的第一功能器件层的功能器件11的源极和漏极具有离子损伤，导致上方第一器件层的源极和漏极通过硅层向底部器件层漏电。为了解决漏电的问题，一般的解决思路是在形成器件隔离之后进行高温退火对离子损伤进行修复。本申请没有采用这种解决思路。
本申请设置了二氧化硅孤岛隔离层8，由于二氧化硅孤岛隔离层8设置在第一薄硅层9和底部器件层之间，最终形成的集成电路的第一功能器件层的功能器件11的源极和漏极形成在第一薄硅层9中，第一功能器件层的功能器件11的源极和漏极与底部器件层之间的二氧化硅孤岛隔离层8切断了漏电的路径，不会产生漏电。这样，实现了在形成浅沟槽隔离之后，不再需要进行高温退火。而且采用高温退火会损坏底部功能器件层的功能器件。此处不再需要高温退火，避免了制备上方第一器件层时对底部功能器件层的功能器件的损坏，是三维存算一体化芯片的制备方法中非常重要的一个环节。
本申请采用晶圆键合的方式，形成二氧化硅孤岛隔离层8，避免了三维存算一体化芯片的上方第一器件层和底部器件层之间的漏电，并实现底部器件层和上方第一器件层的垂向设置，使得底部器件层和上方第一器件层之间的金属互连路径较短，对应的信号传输路径较短，使得金属互连延迟和功耗能够更好的管理和控制，有助于提高三维存算一体化芯片的整体性能和速度。
实施中，第一功能器件层的功能器件在形成第一存储电路层的存储单元11（即第一功能器件层的功能器件11）的过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750°C小于等于1200°C。
底部器件层和上方第一器件层之间有二氧化硅孤岛隔离层8进行隔离，低热预算闪光毫秒退火的热量无法传递到底部器件层的低介电常数绝缘层内的金属互连线7中，解决了上方第一器件层制作过程中的热量影响底部器件层的低介电常数绝缘层内的金属互连线7问题，是三维存算一体化芯片的制备方法中非常重要的一个环节。
实施中，如图1所示，形成在第一存储电路层的存储单元11（对应第一功能器件层的功能器件）的源极和漏极（即掺杂区）中需要设置竖向钨通孔4的位置的欧姆接触。
欧姆接触形成的步骤如下：
在第一存储电路层的存储单元11（对应第一功能器件层的功能器件）的源极和漏极（即掺杂区）中需要设置竖向钨通孔4的位置的K纳米表层进行Ge离子注入，实现非晶化以形成非晶化区域；其中，K的取值范围为大于等于3小于等于20；
在非晶化区域采用ALD技术自下而上依次淀积钛（Ti）薄膜和氮化钛（TiN）薄膜；
对氮化钛（TiN）薄膜处在退火温度为大于等于500°C 小于等于580°C的范围进行低温快速退火形成超低接触电阻率的欧姆接触。
即形成欧姆接触的制备工艺是掺杂非晶化低温低阻接触的方法。
实施中，如图1所示，所述第一绝缘层包括自下而上设置的氧化硅绝缘层3和低介电常数绝缘层6；
所述第一绝缘层的电连接结构包括：
设置在氧化硅绝缘层的欧姆接触位置之上的钨通孔；
设置在氧化硅绝缘层内且位于所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化硅绝缘层中的金属互连线连接；
其中，所述第一绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述第一绝缘层的氧化硅绝缘层内的金属互连线在横向方向完全被氧化硅绝缘层包裹；
其中，所述第一层间通孔连接所述底部器件层中低介电常数绝缘层的金属互连线和所述上方第一器件层中氧化硅绝缘层中的金属互连线。
具体的，通过控制三维存算一体化芯片的曝光区域位于三维存算一体化芯片的侧面边缘之内，实现靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7在横向方向完全被低介电常数绝缘层6包裹。
靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维存算一体化芯片侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维存算一体化芯片侧面边缘露出，在形成第一功能器件层之上的结构时造成污染。具体的说，当三维存算一体化芯片为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维存算一体化芯片的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现上方第一器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。同理，上方第一器件层的氧化硅绝缘层中的金属互连线7都被氧化硅绝缘层包裹。
需要说明的是在上方第一器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如上方第一器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
本申请的三维存算一体化芯片的集成密度更高，带来的问题是功耗密度和热密度较高。本申请的三维存算一体化芯片的制备方法制备出的三维存算一体化芯片的垂向连接垂向散热通道（由钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间通孔12组成）采用耐高温的材料，以提高三维存算一体化芯片的稳定性。钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间通孔12的集成密度较高，因此底部衬底、第一薄硅层、第二薄硅层、……、第n薄硅层的面积较小，降低了三维存算一体化芯片的成本，同时，也减小了寄生电容。
另外，本申请的三维存算一体化芯片的制备方法中完全不涉及用于处理背面再分布层和微凸起的封装工厂。因此可以在三三维存算一体化芯片生产厂商处直接实现多层制造，可以实现更严格的过程控制，一旦技术成熟，可以实现高密度互连，极大提升三维存算一体化芯片算力，实现高速存算一体化。
另外，本申请的三维存算一体化芯片的制备方法中完全不涉及用于处理背面再分布层和微凸起的封装工厂。因此可以在三维存算一体化芯片生产厂商处直接实现多层制造，可以实现更严格的过程控制，一旦技术成熟，可以实现高密度互连，极大提升三维存算一体化芯片算力，实现高速存算一体化。
关于第一半导体层，具有如下特点：
在半导体技术领域，硅被认为是黑色或灰黑色。本申请的发明人在技术研发的过程中，通过实际将硅形成薄硅层的过程中发现，在薄硅层的厚度小于等于1微米（1 微米=1000 纳米）时，薄硅层为透明的薄硅层。
作为一种可选的方式，所述第一半导体层为第一薄硅层；
所述第一薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米。
作为另一种可选的方式，所述第一半导体层包括自下而上设置的第一薄硅层和第一薄硅外延层；
所述第一薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米；
所述第一薄硅外延层厚度的取值范围为大于等于40纳米小于等于70纳米。
第一薄硅层的厚度远小于衬底的厚度，但是第一薄硅层又需要在上方第一器件层中起到类似于衬底的作用，这样就使得第一薄硅层的厚底不能过于薄。在实际制造工艺中，厚度越小的第一薄硅层的制备难度越高。因此，第一薄硅层厚度的取值范围不是简单的随意找到的范围，而是发明人对各方面因素进行考虑，并付出大量的创造性劳动且在进行大量的仿真实验以及产品测试后，才能够确定的。
具体的，低介电常数绝缘层6厚度的取值范围为大于等于100纳米小于等于200纳米。
上方第二器件层、……、上方第n器件层的结构与上方第一器件层的结构对应。
实施例二
本申请实施例的一种三维存算一体化芯片的制备方法，用于制造实施例一的三维存算一体化芯片，如图1和图2所示，包括如下步骤：
步骤S1：形成底部器件层，所述底部器件层包括自下而上设置的底部衬底、底部功能器件层、底部绝缘层；其中，所述底部绝缘层中具有与底部功能器件层的功能器件连接的电连接结构；
步骤S2 ：采用晶体键合方法形成二氧化硅孤岛隔离层8和上方第一器件层的第一半导体层，所述二氧化硅孤岛隔离层8位于所述底部绝缘层之上，所述第一半导体层位于所述二氧化硅孤岛隔离层8之上；
步骤S3 ：采用低热预算制造工艺制备上方第一器件层除第一半导体层以外的结构、以及形成第一层间TSV通孔12；其中，所述上方第一器件层包括自下而上设置的所述第一半导体层、第一功能器件层、第一绝缘层；所述第一绝缘层中具有与第一功能器件层的功能器件连接的电连接结构，所述第一层间TSV通孔12连接所述底部绝缘层的电连接结构和所述第一绝缘层的电连接结构。
本申请实施例的三维存算一体化芯片的制备方法，本质上制备一个真正的3D芯片，只有一个衬底就是底部衬底。第一半导体层厚度不仅是小于所述底部衬底的厚度，而且是远远小于底部衬底的厚度。底部器件层仅仅是一个三维存算一体化芯片中的层结构，上方第一器件层是底部器件层上方的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成，两者通过二氧化硅孤岛隔离层键合。二氧化硅孤岛隔离层键合的连接方式，一方面方便的实现了底部器件层和上方第一器件层之间的连接，另一方面，也将底部器件层和上方第一器件层进行了有效的隔离，避免了上方第一器件层向底部器件层的漏电。因此，二氧化硅孤岛隔离层是实现在垂向方向集成底部器件层和上方第一器件层的重要环节。第一层间TSV通孔电连接下方绝缘层的电连接结构和第一绝缘层的电连接结构，实现了底部功能器件层的功能器件和第一功能器件层的功能器件的连接。即实现了实现了三维存算一体化芯片在垂向方向的电连接。本申请实施例的三维存算一体化芯片的制备方法，不是为了形成3D封装芯片，而是制备一个真正的3D芯片，即三维存算一体化芯片。整个三维存算一体化芯片只有一个底部衬底，使得整个三维存算一体化芯片的垂向高度能够较小，进而整个三维存算一体化芯片的尺寸较小；同时也使得三维存算一体化芯片的衬底成本较低。
下面对形成底部器件层的步骤S1进行详细说明。
步骤S1具体包括如下步骤：
如图3所示，步骤S1-1：在底部衬底（图中未示出）之上形成底部衬底外延层1；
步骤S1-2：在衬底外延层1之上形成底部功能器件层的功能器件2；
如图4所示，步骤S1-3：在底部功能器件层的功能器件2之上形成氧化物绝缘层3和氧化物绝缘层中的电连接结构（即氧化物绝缘层中的钨通孔4和氧化物绝缘层中的金属互连线5）；
如图5所示，步骤S1-4：在氧化物绝缘层3之上形成低介电常数绝缘层6和低介电常数绝缘层中的电连接结构（即低介电常数绝缘层中的金属互连线7）；其中，所述低介电常数绝缘层中的电连接结构完全被低介电常数绝缘层6包裹，所述底部绝缘层包括氧化物绝缘层3和低介电常数绝缘层6。
实施中，在步骤S1-4中，通过控制三维存算一体化芯片的曝光区域位于三维存算一体化芯片的侧面边缘之内，实现靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹。
靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维存算一体化芯片侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维存算一体化芯片侧面边缘露出，在形成底部功能器件层之上的结构时造成污染。具体的说，当三维存算一体化芯片为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维存算一体化芯片的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现底部器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。
需要说明的是在底部功能器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如底部功能器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
下面对形成二氧化硅孤岛隔离层8和上方第一器件层的第一半导体层的步骤S2进行详细说明。
步骤S2具体包括如下步骤：
如图6所示，步骤S2-1：施主硅片（donor wafer）经氧化生成二氧化硅孤岛隔离层8，在施主硅片中进行高剂量H+离子注入，形成H+离子注入层15；
步骤S2-2：将施主硅片倒置，二氧化硅孤岛隔离层8与底部器件层的低介电常数绝缘层6进行键合，通过大于等于400°C 小于等于600°C的热处理，使得键合的施主硅片在H+离子注入射程附近分离；
如图7所示，步骤S2-3：对二氧化硅孤岛隔离层8之上的硅层进行平坦化（CMP）工艺，形成上表面较为平整的第一薄硅层9，第一薄硅层9作为第一半导体层；
步骤S2-3还可以是：对二氧化硅孤岛隔离层8之上的硅层进行平坦化（CMP）工艺，形成上表面较为平整的第一薄硅层9，在第一薄硅层9之上采用低温外延方法的形成第一薄硅外延层（图中未示出），在这种情况下第一半导体层包括第一薄硅层和第一薄硅外延层。
具体的，低温外延方法的外延工艺温度在1000℃以下的外延。
需要说明的是二氧化硅孤岛隔离层8不是上方第一器件层的一部分，而是底部器件层和上方第一器件层之间的结构。至此，形成了二氧化硅孤岛隔离层8和上方第一器件层的第一薄硅层9，已经开始了上方第一器件层的制备。
作为另一种可选的方式，形成孤岛隔离层的步骤，具体包括：
在施主硅片（donor wafer）上做硅锗（Si-Ge）剥离层，在硅锗剥离层之上外延出薄硅层，在薄硅层之上做二氧化硅孤岛隔离层；
将施主硅片倒置与器件层即操作硅片（handle wafer）键合在一起，形成绝缘硅片（SO Iwafer），再通过高压氮气在硅锗剥离层处剥离，在器件层之上形成二氧化硅孤岛隔离层和薄硅层。
可以在常温进行，薄硅层表面可以很薄（薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米），二氧化硅孤岛隔离层的一致性（uniformity）也比较好，可以提高薄硅层的质量，并且可以降低制造成本。
作为再一种可选的方式，形成孤岛隔离层的步骤，具体包括：
在施主硅片（donor wafer）上做多孔硅（porous si）层，在多孔硅层之上外延出高质量的薄硅层，在薄硅层之上形成二氧化硅孤岛隔离层；
将施主硅片倒置与器件层即操作硅片（handle wafer）键合在一起，再用高压水流剥离施主硅片（donor wafer），再用氟化氢（HF）和过氧化氢（H2O2）刻蚀掉多孔硅层，再通过高温1150°C的氢气退火使其表面平整，在器件层之上形成二氧化硅孤岛隔离层和薄硅层。可以提高薄硅层的质量，并且可以降低制造成本。
下面对采用低热预算制造工艺制备上方第一器件层除第一半导体层以外的结构、以及形成第一层间TSV通孔的步骤S3进行详细说明。
步骤S3具体包括如下步骤：
步骤S3-1：形成器件隔离10，所述器件隔离10贯穿所述第一半导体层，器件隔离10包围在第一功能器件层的功能器件11预设位置的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
形成浅沟槽隔离（STI）步骤S3-1的具体步骤以及技术效果在实施例一中已经记载，此处不再展开描述。
步骤S3具体还包括如下步骤：
如图8所示，步骤S3-2：在第一半导体层之上形成第一功能器件层的功能器件11，在形成第一功能器件层的功能器件11的过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750°C小于等于1200°C。
底部器件层和上方第一器件层之间有二氧化硅孤岛隔离层8进行隔离，低热预算闪光毫秒退火的热量无法传递到底部器件层的低介电常数绝缘层内的金属互连线7中，解决了上方第一器件层制作过程中的热量影响底部器件层的低介电常数绝缘层内的金属互连线7问题，是三维存算一体化芯片的制备方法中非常重要的一个环节。
步骤S3具体还包括如下步骤：
步骤S3-3：欧姆接触形成的具体步骤。在实施例一中已经记载，此处不再展开描述。
步骤S3具体还包括如下步骤：
步骤S3-4：在器件隔离10、第一功能器件层的功能器件11、第一半导体层之上形成氧化硅绝缘层3；
步骤S3-5：在氧化硅绝缘层3的欧姆接触位置之上形成钨通孔4，在所述底部器件层中的低介电常数绝缘层6内的金属互连线7之上形成向上贯穿的第一层间TSV通孔12；
如图9所示，步骤S3-6：在氧化硅绝缘层3内形成金属互连线5，所述第一层间TSV通孔12至少与底部器件层中氧化硅绝缘层3的一个所述金属互连线5连接；
如图10所示，步骤S3-7：在所述氧化硅绝缘层3之上形成低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7，所述低介电常数绝缘层内的金属互连线7被介电常数边缘层包裹，使得低介电常数绝缘层内的金属互连线7不会从三维存算一体化芯片的边缘露出；其中，第一绝缘层包括氧化硅绝缘层3和低介电常数绝缘层6，所述第一绝缘层的电连接结构包括氧化硅绝缘层3内的钨通孔4和金属互连线5、低介电常数绝缘层6内的金属互连线5。
靠近三维存算一体化芯片侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维存算一体化芯片侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维存算一体化芯片侧面边缘露出，在形成底部功能器件层之上的结构时造成污染。具体的说，当三维存算一体化芯片为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维存算一体化芯片的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现底部器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。
需要说明的是在上方第一器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如上方第一器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
步骤S3-5中形成第一层间TSV通孔12的步骤，具体包括：
步骤S3-5-1：在所述低介电常数绝缘层内的金属互连线7之上形成向上贯穿的第一层间通孔；
步骤S3-5-2：在第一层间通孔的底部淀积钛（Ti）薄膜或氮化钛（TiN）薄膜；
步骤S3-5-3：在钛（Ti）薄膜或氮化钛（TiN）薄膜之上进行钨金属填充，形成第一层间TSV通孔12。
三维存算一体化芯片还包括自上方第一器件层的上方依次排列的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；对应的：
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间各自具有二氧化硅孤岛隔离层；
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间通过第二层间TSV通孔、……、第n层间TSV通孔连接。
上方第二器件层、……、上方第n器件层的制备与上方第一器件层对应，第二层间TSV通孔、……、第n层间TSV通孔的制备与第一层间TSV通孔的制备对应，二氧化硅孤岛隔离层的制备相同。
本申请实施例的三维存算一体化芯片的制备方法，还包括如下步骤：
如图11所示，步骤S4：制备顶层的铝垫层13和钝化层14。
本申请采用的底部器件层、二氧化硅孤岛隔离层、上方第一器件层、二氧化硅孤岛隔离层、上方第二器件层、二氧化硅孤岛隔离层、……、上方第n器件层多层循环的制备方法。与现有技术的3D封装芯片的制备方法相比，一方面，本申请的三维存算一体化芯片的制备方法高效地利用了垂向空间，使得制备出的三维存算一体化芯片的集成密度更高；另一方面，本申请的三维存算一体化芯片的制备方法避开了超薄化减薄工艺，使得三维存算一体化芯片的应力翘曲较小。
本申请的三维存算一体化芯片的制备方法制备出的三维存算一体化芯片的集成密度更高，带来的问题是功耗密度和热密度较高。本申请的三维存算一体化芯片的制备方法制备出的三维存算一体化芯片的垂向连接垂向散热通道（由钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间TSV通孔12组成）采用耐高温的材料，以提高三维存算一体化芯片的稳定性。钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间TSV通孔12的集成密度较高，因此底部衬底、第一薄硅层、第二薄硅层、……、第n薄硅层的面积较小，降低了三维存算一体化芯片的成本，同时，也减小了寄生电容。
另外，本申请的三维存算一体化芯片的制备方法中完全不涉及用于处理背面再分布层和微凸起的封装工厂。因此可以在三维存算一体化芯片生产厂商处直接实现多层制造，可以实现更严格的过程控制，一旦技术成熟，可以实现高密度互连，极大提升三维存算一体化芯片算力，实现高速存算一体化。
作为一种可选的方式，底部功能器件层的功能器件、第一功能器件层、第二功能器件层、……、第n功能器件层的功能器件可以各自实现同样的功能。即三维存算一体化芯片为同构集成。
作为另一种可选的方式，底部功能器件层的功能器件、第一功能器件层、第二功能器件层、……、第n功能器件层的功能器件还可以各自实现不同的功能，形成一个功能多样化的三维存算一体化芯片。即三维存算一体化芯片为异构集成。如能多样化的三维存算一体化芯片的多个的处理单元，存储单元，传感器和其他功能组件多层设置，使得三维存算一体化芯片的功能更加多样化和灵活。
具体的，底部衬底为P型硅衬底。
具体的，底部功能器件层的功能器件、第一功能器件层、第二功能器件层、……、第n功能器件层的功能器件包括但不限于平面结构的CMOS晶体管、全环栅(GAA)纳米片场效应晶体管、鳍式场效应（FinFET）晶体管。GAAFET全称Gate-All-Around Effect Transistor，中文名为全环栅极场效应晶体管。FinFET全称Fin Field-Effect Transistor，中文名叫鳍式场效应晶体管，是一种互补式金氧半导体晶体管。FinFET命名根据晶体管的形状与鱼鳍的相似性。
单原子层沉积（atomic layer deposition，ALD），又称原子层沉积或原子层外延（atomic layer epitaxy） ，是一种基于有序、表面自饱和反应的化学气相薄膜沉积技术；
退火工艺是与其他工艺（如离子注入、薄膜沉积、金属硅化物的形成等）结合在一起的，最常见的就是离子注入后的热退火。
实施例三
本申请实施例的三维存算一体化芯片，在实施例一的基础之上，还具有如下特点。
如图12所示，本申请实施例的三维存算一体化芯片，还包括退火阻挡层16，退火阻挡层16用于遮盖本层的器件层的结构，且所述退火阻挡层避开竖向通孔以不与竖向通孔连接，用于阻挡上方的器件层制备过程中退火工艺的退火光对本层的器件层退火阻挡层之下的结构进行加热；
其中，所述竖向通孔包括层间通孔、钨通孔。
作为一种可选的方式是既设置孤岛隔离层也设置退火阻挡层。这样，先制备下方的器件层，再制备孤岛隔离层，之后再制备上方的器件层。由于孤岛隔离层的存在，在上方的器件层制备过程中退火工艺的光产生的大量热量，会被孤岛隔离层阻挡，将一部分热量限制在孤岛隔离层的位置，使得能够进入下方的器件层的热量大大减少。进入下方的器件层的热量又被下方的器件层退火阻挡层进行一次阻挡，使得热量不会对已经制备好的下方的器件层退火阻挡层之下的结构进行加热，避免了下方的器件层烧毁。
作为另一种可选的方式，可以仅设置退火阻挡层。退火阻挡层位于下方的器件层内。在制备三维存算一体化芯片时，先制备下方的器件层，再制备上方的器件层。由于下方的器件层本体中退火阻挡层存在，在上方的器件层制备过程中退火工艺的光产生的大量热量，会被下方的器件层的退火阻挡层阻挡，将热量限制在下方的器件层的退火阻挡层位置，使得热量不会对已经制备好的下方的器件层退火阻挡层之下的结构进行加热，避免了下方的器件层烧毁。
本层的器件层的退火阻挡层能够实现对本层的器件层中可能需要遮盖的结构都进行遮盖。
作为一种可选的方式，本层的器件层的退火阻挡层遮盖本层的功能器件层的功能器件的金属硅化物区域、低熔点金属区域；其中，所述低熔点金属区域熔点低于上方的器件层制备过程中退火工艺的退火温度；
所述金属硅化物区域包括但不限于源区、漏区、栅极金属硅化物，所述低熔点金属区域包括金属通孔、金属层、金属栅极区域、金属互连线；其中，所述下方绝缘层的电连接结构包括金属通孔和金属互连线。
本层的功能器件层的功能器件的金属硅化物区域、低熔点金属区域是下方功能器件层的功能器件中需要重点阻挡热量的区域，因此本层的器件层的退火阻挡层需要遮盖本层的功能器件层的功能器件的金属硅化物区域、低熔点金属区域。
对于本层的功能器件层的功能器件中的高熔点金属区域，可以不进行遮盖，也可以选择不遮盖。考虑到高熔点金属区域可能与金属硅化物区域、低熔点金属区域交错设置，单独避开高熔点金属区域可能使得退火阻挡层的形状过于复杂，可以考虑将本层的功能器件层的功能器件整体进行遮盖。因此，产生另一种可选的方式，本层的器件层的退火阻挡层遮盖本层的功能器件层的功能器件。
退火阻挡层对本层的功能器件层的功能器件整体进行了保护，退火阻挡层形状较为简单，便于加工制造。
关于退火阻挡层设置的区域，如下：
所述退火阻挡层遮盖本层的器件层的功能器件的金属硅化物区域、低熔点金属区域；其中，所述低熔点金属区域熔点低于上一层的器件层制备过程中退火工艺的退火温度；所述金属硅化物区域包括但不限于源区、漏区、栅极金属硅化物，所述低熔点金属区域包括金属通孔、金属层、金属栅极区域、金属互连线。
或者本层的器件层的退火阻挡层遮盖本层的功能器件层的功能器件。
关于退火阻挡层的具体位置，如下：
如图12所示，所述底部器件层的退火阻挡层16位于所述底部绝缘层的低介电常数绝缘层内，且位于所述底部绝缘层中低介电常数绝缘层的金属互连线的高度之上。
所述上方第一器件层的退火阻挡层位于所述第一绝缘层的低介电常数绝缘层6内，且位于所述第一绝缘层中低介电常数绝缘层的金属互连线的高度之上；
所述上方第二器件层的退火阻挡层位于所述第二绝缘层的低介电常数绝缘层6内，且位于所述第二绝缘层中低介电常数绝缘层的金属互连线的高度之上；
……；
所述上方第n器件层的退火阻挡层位于所述第n绝缘层的低介电常数绝缘层6内，且位于所述第n绝缘层中低介电常数绝缘层的金属互连线的高度之上。
这样，每一器件层在本层绝缘层的低介电常数绝缘层内都设置有退火阻挡层，且位置都本层器件层的低介电常数绝缘层的金属互连线的高度之上，能够在上一器件层制备过程中对本层器件层进行有效的保护。
关于退火阻挡层的材料。
实施中，所述退火阻挡层为高比热容材料的退火阻挡层；所述退火阻挡层比热容的取值范围为大于等于0.1KJ/Kg.摄氏度小于等于3.5KJ/Kg.摄氏度；
或者所述退火阻挡层为不透光的金属材料的退火阻挡层；
或者所述退火阻挡层为不透光的窄禁带阻挡层。
上述材料的退火阻挡层，能够吸收热量的能力较强，能够更好的起到阻挡热量的作用。
实施例四
本申请实施例提供了一种三维存算一体化芯片，共有两层器件层，底部器件层为逻辑功能层，上方器件层为存储层。逻辑功能层和存储层通过wafer bonding（晶圆键合）技术，将逻辑功能层和存储层在同一晶圆上实现，即三维存算一体化芯片只需要一个衬底，就是底部衬底。
如图13所示，一种可选的方式，其中4-10至4-16部分构成了底部器件层（即逻辑功能层）的逻辑器件，4-20至4-30构成了上方器件层（即存储层）的DRAM器件，4-17为层间通孔。其中4-27至4-29构成了DRAM器件的电容。具体的，4-10底部衬底，4-11第一层金属硅化物，4-12第一层源极，4-13第一层漏极，4-14栅极，4-15第一层通孔，4-16金属层，4-17层间通孔，4-20薄硅层，4-22第二层源极，4-23第二层漏极，4-24第二层栅极，4-25第二层通孔，4-26第二层金属硅化物，4-27金属内极板，4-28电容介质，4-29电容外极板，4-30第二层金属。
如图14所示，为另一种可选的实现方式。其主要区别为DRAM电容的实现方案，图13中采用了堆叠电容，而图14采用了深槽电容，还有其他电容实现方式不一一列举。
图13更为具有优势，由于图13不需要采用硅衬底作为电容，所以其硅衬底可以降低到100nm。而图14受到电容沟槽深度的影响。由于本申请采用的技术，其中层间通孔深度的深度可以小于等于1um，极大的减少了层间通孔互连的损耗和时延。而层间通孔的数量可以大大增加，理论上可以增加至接近晶体管的数量，大大的增加了带宽。而逻辑功能层由于在底层，散热通路良好，可以获得更好的性能。
本申请实施例的创新点在于通过wafer bonding（晶圆键合）技术，将逻辑功能层和存储层在同一晶圆上进行实现，通过层间通孔互连进行连接。由于降低了逻辑功能层、存储层、以及层间厚度，通过本申请实施例可以解决存储墙对于三维存算一体化芯片速度的降低。需要说明的是，以上图示只是一种简单的连接方案，其他连接方案不一一说明。
在本申请及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (18)

1.一种三维存算一体化芯片，其特征在于，包括：
下方器件层；
形成在下方器件层上方的上方器件层；
其中，下方器件层和上方器件层中一个为具有多个分布式排列计算单元的逻辑功能层，另一个为具有多个分布式排列存储单元的存储层。
2.根据权利要求1所述的三维存算一体化芯片，其特征在于，所述下方器件层为底部器件层，所述上方器件层为上方第一器件层；
所述三维存算一体化芯片还包括：
自上方第一器件层向上依次设置的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；
底部器件层、上方第一器件层、上方第二器件层、……、上方第n器件层中至少有一个为逻辑功能层，其他为存储层。
3.根据权利要求1所述的三维存算一体化芯片，其特征在于，所述下方器件层为底部器件层，所述底部器件层为逻辑功能层；
所述上方器件层为上方第一器件层；所述三维存算一体化芯片还包括：
自上方第一器件层向上依次设置的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；
上方第一器件层、上方第二器件层、……、上方第n器件层均为存储层。
4.根据权利要求3所述的三维存算一体化芯片，其特征在于，所述底部器件层包括自下而上设置的底部衬底、逻辑器件层、底部绝缘层；其中，多个分布式排列的所述计算单元设置在逻辑器件层内，所述底部绝缘层中具有与逻辑器件层的计算单元连接的电连接结构。
5.根据权利要求4所述的三维存算一体化芯片，其特征在于，上方第h器件层包括自下而上设置的第h半导体层、第h存储电路层、第h绝缘层；其中，多个分布式排列的所述存储单元设置在第h存储电路层内，所述第h绝缘层中具有与第h存储电路层的存储单元连接的电连接结构，h遍取从1到n的值；其中，本层的绝缘层的电连接结构和上一层的绝缘层的电连接结构的电连接；
第一存储电路层、第二存储电路层、……、第n存储电路层任一存储电路层的存储单元为SRAM或者DRAM或者部分为SRAM部分为DRAM。
6.根据权利要求5所述的三维存算一体化芯片，其特征在于，还包括：
孤岛隔离层；所述底部器件层、上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间各自具有孤岛隔离层。
7.根据权利要求6所述的三维存算一体化芯片，其特征在于，还包括：
第一层间通孔以及填充其内的导电物质，连接所述底部绝缘层的电连接结构和第一绝缘层的电连接结构；对应的：
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间通过第二层间通孔及其内的导电物质、……、第n层间通孔及其内的导电物质连接。
8.根据权利要求7所述的三维存算一体化芯片，其特征在于，所述第h半导体层具有贯穿第h半导体层的器件隔离，器件隔离包围在存储电路层的存储单元的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
9.根据权利要求8所述的三维存算一体化芯片，其特征在于，所述第h半导体层为第h薄硅层；所述第h薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米；
或者，所述第h半导体层包括自下而上设置的第h薄硅层和第h薄硅外延层；所述第h薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米；所述第h薄硅外延层厚度的取值范围为大于等于40纳米小于等于70纳米。
10.根据权利要求9所述的三维存算一体化芯片，其特征在于，在形成第h存储电路层的存储单元过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750°C小于等于1200°C；
第h层间通孔内的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度，h遍取从1到n的值；
所述第h层间通孔为TSV钨通孔或者TSV铜通孔。
11.根据权利要求8所述的三维存算一体化芯片，其特征在于，所述底部器件层还包括：
底部衬底外延层，形成在底部衬底之上，且所述逻辑器件层的计算单元位于所述底部衬底外延层之上。
12.根据权利要求10所述的三维存算一体化芯片，其特征在于，所述底部绝缘层包括自下而上设置的氧化物绝缘层和低介电常数绝缘层；
所述底部绝缘层的电连接结构包括：
设置在氧化物绝缘层内且位于第一逻辑器件层的计算单元之上的钨通孔；
设置在氧化硅绝缘层内连接在所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化硅绝缘层中的金属互连线连接；
其中，所述底部绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述底部绝缘层的氧化硅绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹。
13.根据权利要求12所述的三维存算一体化芯片，其特征在于，形成在第h存储电路层的存储单元的源极和漏极中需要设置竖向钨通孔的位置的欧姆接触。
14.根据权利要求13所述的三维存算一体化芯片，其特征在于，所述第h绝缘层包括自下而上设置的氧化硅绝缘层和低介电常数绝缘层；
所述第h绝缘层的电连接结构包括：
设置在氧化硅绝缘层的欧姆接触位置之上的钨通孔；
设置在氧化硅绝缘层内且位于所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化硅绝缘层中的金属互连线连接；
其中，所述第h绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述第h绝缘层的氧化硅绝缘层内金属互连线在横向方向完全被氧化硅绝缘层包裹；
其中，所述第h层间通孔连接所述上方第h器件层中氧化硅绝缘层中的金属互连线和下一器件层中低介电常数绝缘层的金属互连线。
15.根据权利要求14所述的三维存算一体化芯片，其特征在于，还包括退火阻挡层，退火阻挡层用于遮盖本层的器件层的结构，且所述退火阻挡层避开竖向通孔以不与竖向通孔连接，以阻挡位于上方的器件层制备过程中退火工艺的退火光对本层的器件层退火阻挡层之下的结构进行加热；
其中，所述竖向通孔包括层间通孔、钨通孔。
16.根据权利要求15所述的三维存算一体化芯片，其特征在于，本层的器件层的退火阻挡层遮盖本层的器件层的功能器件；
或者，本层的器件层的退火阻挡层遮盖本层的器件层的功能器件的金属硅化物区域、低熔点金属区域；其中，所述低熔点金属区域熔点低于位于上方的器件层制备过程中退火工艺的退火温度；所述金属硅化物区域包括但不限于源区、漏区、栅极金属硅化物，所述低熔点金属区域包括金属通孔、金属层、金属栅极区域、金属互连线。
17.根据权利要求16所述的三维存算一体化芯片，其特征在于，所述底部器件层的退火阻挡层位于所述底部绝缘层的低介电常数绝缘层内，且位于所述底部绝缘层中低介电常数绝缘层的金属互连线的高度之上。
18.根据权利要求17所述的三维存算一体化芯片，其特征在于，所述上方第一存储层的退火阻挡层位于第一绝缘层的低介电常数绝缘层内，且位于所述第一绝缘层中低介电常数绝缘层的金属互连线的高度之上；
所述上方第二存储层的退火阻挡层位于第二绝缘层的低介电常数绝缘层内，且位于所述第二绝缘层中低介电常数绝缘层的金属互连线的高度之上；
……；
所述上方第n存储层的退火阻挡层位于第n绝缘层的低介电常数绝缘层内，且位于所述第n绝缘层中低介电常数绝缘层的金属互连线的高度之上。
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