CN111354717A - 包括热屏蔽堆叠体的单片三维集成电路及其制造方法 - Google Patents

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Abstract

提供一种单片三维集成电路及其制造方法。单片三维集成电路包括：第一器件；第二器件，位于第一器件上；以及热屏蔽堆叠体，位于第一器件与第二器件之间。热屏蔽堆叠体包括在竖直方向上具有低的热导率的热阻滞部分和在水平方向上具有高的热导率的热扩散部分。单片三维集成电路的热屏蔽堆叠体仅包括介电材料。

Description

包括热屏蔽堆叠体的单片三维集成电路及其制造方法
本申请要求于2018年12月21日提交的第62/784,317号美国临时申请和于2019年4月3日提交的第16/374,524号美国非临时申请的优先权和权益，所述申请的全部内容通过引用包含于此。
技术领域
本公开总体上涉及用于单片三维集成电路的热屏蔽堆叠体，以及制造该热屏蔽堆叠体的方法。
背景技术
为了保持半导体产业的摩尔定律式增长，已经提出了将裸片(例如，第一层裸片和第二层裸片)堆叠到2.5D封装或3D封装中。在2.5D封装中，预先制造的裸片放置在硅中介层上并与各种厚铜重布线层(RDL)连接。诸如嵌入式多裸片互连桥接(EMIB)的其它2.5D封装包括仅嵌在两个互连的裸片的边缘下面的一小片硅，这使大多数尺寸的裸片在不利用硅中介层的情况下在多个方向上贴装。
现有技术3D封装包括TSV-3D、3D晶圆级芯片规模封装(WLCSP)和单片3D(M3D)。例如，在现有技术TSV-3D中，每层是单独制造的成品裸片，用前凸块/垫(pad，或称为“焊盘”或“焊垫”)、后凸块/垫和填充有铜金属的TSV(钻孔)来实现相应的3D连接。在现有技术无TSV的M3D器件中，包括互连层和包含半导体器件的半成品晶圆的第一层通过作为互连件的过孔在第一层的顶部上结合到第二层，并且在第二层之下存在第一层的情况下，执行用于第二层的逐层制造。
通常，由于(在相同的过孔密度或TSV密度下)M3D器件在面积开销上减少了近3-4个数量级，所以M3D器件表现出优于2.5D器件的性能。然而，与2.5D器件的制造工艺要求(包括热管理和铜污染问题)相比，用于M3D器件的制造工艺要求更具挑战性。例如，可以在M3D器件的制造期间执行高温退火(例如，在高于1000℃的温度下)，以提高第二层器件的半导体器件的掺杂剂活化效率和可靠性。然而，诸如因在第一层器件的半导体器件中导致过度的掺杂剂扩散(例如，如果温度超过约700℃)，并且/或者因损坏或另外负面地影响铜金属互连线(例如，如果温度超过约400℃)，该高温退火会不利地影响前面制造的第一层器件的半导体器件。
一些现有技术M3D器件包括位于第一层器件与第二层器件之间的热屏蔽堆叠体，以保护第一层器件在第二层器件的高温退火期间不受过量的热的影响。例如，一些现有技术热屏蔽堆叠体包括：第一中间屏蔽层；底屏蔽层，由铜形成在第一中间屏蔽层上；第二中间屏蔽层，位于底屏蔽层上；以及顶屏蔽层，由铜形成在第二中间屏蔽层上。铜屏蔽层被构造为反射并吸收光，并且表现出高的热导率，以快速并有效地使由吸收的光所产生的热量扩散，而中间屏蔽层表现出低的热导率，并且因此被构造为阻滞高温退火工艺期间产生的热量朝向第一层器件向下消散。然而，热屏蔽堆叠体必须在随后的工艺中被蚀刻以形成使第一层器件互连到第二层器件的过孔，由于铜缺少天然挥发性化合物，所以该现有技术热屏蔽堆叠体中的铜屏蔽层极难蚀刻。此外，由于铜屏蔽层，所以该现有技术热屏蔽堆叠体不是电绝缘的。
其它现有技术热屏蔽堆叠体可以包括电绝缘并表现出良好热导率的材料，诸如金刚石(其具有大于2000W/m·K的热导率k值)或六方氮化硼(hBN)。然而，没有可制造的原子层沉积(ALD)或化学气相沉积(CVD)工艺可用于形成如热屏蔽堆叠体所要求的足够薄(例如，20nm或更小)且均匀的金刚石层。
外延生长的hBN具有六方晶格结构，其表现出各向异性的热导率(包括极高的面内热导率(例如，约400W/m·K的k值)和低的面外热导率(例如，约5W/m·K的k值))。高的面内热导率被构造为辅助热量侧向消散到M3D器件外，而低的面外热导率被构造为阻滞热朝向第一层器件向下扩散。然而，以外延的方式形成hBN层以产生期望的六方晶格结构和由此产生的各向异性的热导率特性是有挑战性的。目前最先进的方法利用先进的电子增强原子层沉积(EE-ALD)工艺，但是EE-ALD工艺要求将在其上外延生长hBN层的原始的洁净的硅表面。然而，在传统的M3D制造工艺中，第一层器件的硅晶圆的表面被诸如SiO2、Si3N4或SiCN的经过设计的介电层覆盖以保护半导体器件，这阻止了hBN层以外延的方式生长。因此，以这种方式生长的hBN层的晶体结构可能是随机的，因此hBN层的热导率将是各向同性的。因此，在这些现有技术热屏蔽堆叠体中，失去了hBN的优点。
发明内容
本公开涉及单片三维集成电路的多个实施例。在一个实施例中，单片三维集成电路包括：第一器件；第二器件，位于第一器件上；以及热屏蔽堆叠体，位于第一器件与第二器件之间。热屏蔽堆叠体包括在竖直方向上具有低的热导率的热阻滞部分及在水平方向上具有高的热导率的热扩散部分。单片三维集成电路的热屏蔽堆叠体仅包括介电材料。
热扩散部分可以包括BeO、SiC、SiCO、AlN、面内hBN、α-Si3N4、β-Si3N4或者它们的组合。
热阻滞部分可以包括CDO、面外hBN、气凝胶、LKD-5109、
Figure BDA0002323727030000031
2.3、Philk、多孔SILK、CF聚合物、多孔SiCO或它们的组合。
热阻滞部分和热扩散部分可以包括包含BeO/CDO、AlN/气凝胶、SiC/CDO、AlN/CDO、BeO/气凝胶、SiC/气凝胶或AlN/气凝胶的双层堆叠体。
热屏蔽堆叠体可以包括：掺碳氧化物层；以及氧化铍层，位于掺碳氧化物层的第一侧上。氧化铍层位于掺碳氧化物层与第二器件之间。
氧化铍层可以具有在约5nm至约30nm的范围内的厚度。
掺碳氧化物层可以具有在约30nm至约50nm的范围内的厚度。
热屏蔽堆叠体还可以包括位于掺碳氧化物层的与所述第一侧背对的第二侧上的介电层。
介电层可以包括二氧化硅(SiO2)、氮碳化硅(SiCN)或氮化硅(Si3N4)。
单片三维集成电路还可以包括位于氧化铍层上的第二介电层。
第二介电层可以包括二氧化硅(SiO2)、氮碳化硅(SiCN)或氮化硅(Si3N4)。
热屏蔽堆叠体可以包括：介电层；以及六方氮化硼层，位于介电层上。六方氮化硼层位于介电层与第二器件之间，六方氮化硼层包括被构造为表现出各向异性的热导率的六方晶格结构。
六方氮化硼层可以具有在约5nm至约100nm的范围内的厚度。
六方氮化硼层可以具有在约5nm至约30nm的范围内的厚度。
本公开还涉及制造单片三维集成电路的多种方法，所述单片三维集成电路包括第一器件、位于第一器件上的第二器件以及位于第一器件与第二器件之间的热屏蔽堆叠体。在一个实施例中，所述方法包括：清洗裸硅晶圆的表面以去除原生氧化物；在裸硅晶圆的表面上外延生长六方氮化硼层；在六方氮化硼层上形成第一介电层，其中，第一介电层和六方氮化硼层限定热屏蔽堆叠体；在第一器件上形成第二介电层；将第一介电层结合到第二介电层；在裸硅晶圆上形成半导体器件、过孔和金属互连件，以形成第二器件；以及在热屏蔽堆叠体中形成将第一器件连接到第二器件的过孔。
外延生长六方氮化硼层的步骤可以包括电子增强原子层沉积工艺。
在本公开的另一实施例中，所述方法包括：形成氧化铍层；形成掺碳氧化物层，其中，氧化铍层和掺碳氧化物层限定热屏蔽堆叠体；在裸硅晶圆上形成半导体器件、过孔和金属互连件，以形成第二器件；以及在热屏蔽堆叠体中形成将第一器件连接到第二器件的过孔。
形成氧化铍层的步骤可以包括在裸硅晶圆上沉积氧化铍层，并且形成掺碳氧化物层的步骤可以包括在氧化铍层上沉积掺碳氧化物层。
形成掺碳氧化物层的步骤可以包括在第一器件上沉积掺碳氧化物层，形成氧化铍层的步骤可以包括在掺碳氧化物层上沉积氧化铍层。
提供本发明内容以介绍构思的选择，构思在下面在具体实施方式中被进一步描述。本发明内容不意图确定要求保护的主题的关键特征或必要特征，也不意图用于限制要求保护的主题的范围。描述的特征中的一个或更多个可以与一个或更多个其它描述的特征结合，以提供可行的器件。
附图说明
当结合附图考虑时，通过参照下面的详细描述，将更好地理解本公开的实施例的特征和优点。在附图中，同样的附图标记在整个附图中用来表示同样的特征和组件。附图不一定按比例绘制。
图1是根据本公开的一个实施例的包括位于第一层器件与第二层器件之间的热屏蔽堆叠体的单片三维集成电路的示意图；
图2是示出根据本公开的一个实施例的制造用于单片三维集成电路的热屏蔽堆叠体的方法的任务的流程图；
图3A至图3G是示出根据图2中的方法执行的任务的示意图；
图4是示出根据本公开的另一实施例的制造用于单片三维集成电路的热屏蔽堆叠体的方法的任务的流程图；
图5A至图5F是示出根据图4中的方法执行的任务的示意图；
图6是示出根据本公开的另一实施例的制造用于单片三维集成电路的热屏蔽堆叠体的方法的任务的流程图；并且
图7A至图7F是示出根据图6中的方法执行的任务的示意图。
具体实施方式
本公开涉及制造用于单片三维集成电路的热屏蔽堆叠体的多种方法以及包括热屏蔽堆叠体的单片三维集成电路的多个实施例。单片三维集成电路包括：第一层器件；第二层器件，堆叠在第一层器件上；以及热屏蔽堆叠体，位于第一层器件与第二层器件之间。根据本公开的多个实施例的热屏蔽堆叠体表现出高的横向热导率和低的面外热导率，使得热屏蔽堆叠体被构造为既使热量远离第一层器件横向消散，又阻滞热量朝向第一层器件向下消散(例如，根据本公开的多个实施例的热屏蔽堆叠体表现出各向异性的导热特性)。以这种方式，本公开的热屏蔽堆叠体被构造为在第一层器件上的第二层器件的制造工艺期间执行的高温退火工艺期间保护第一层器件不受过量的热量(例如，超过400℃的温度)的影响，否则该热量会在第一层器件的半导体器件中导致过度的掺杂剂扩散，并且/或者会损坏第一层器件的铜金属互连线。根据本公开的多个实施例的热屏蔽堆叠体仅包括介电材料(即，热屏蔽堆叠体是电绝缘的)，使得能够随后在热屏蔽堆叠体中形成过孔以将第一层器件的半导体器件互连到第二层器件的半导体器件。此外，根据本公开的多个实施例的热屏蔽堆叠体可以是薄的，以能够制造具有高密度和低深宽比的过孔。
在下文中，将参照附图更详细地描述示例实施例，在附图中，同样的附图标记始终表示同样的元件。然而，本发明可以以各种不同的形式实施，并且不应当被解释为仅限于这里示出的实施例。相反，提供这些实施例作为示例使得本公开将是彻底的和完整的，并且这些实施例将向本领域技术人员充分传达本发明的方面和特征。因此，可以不描述对本领域普通技术人员而言用于完整理解本发明的方面和特征所不必要的工艺、元件和技术。除非另外指出，否则在整个附图和文字描述中，同样的附图标记表示同样的元件，因此可以不重复它们的描述。
在附图中，为了清楚，可以夸大并/或简化元件、层和区域的相对尺寸。为了容易解释，这里可以使用诸如“在……之下”、“在……下方”、“下”、“在……下面”、“在……上方”、“上”等的空间相对术语，以描述如附图中示出的一个元件或特征与另一(另一些)元件或特征的关系。将理解的是，空间相对术语除了包括附图中描绘的方位之外还意图包括器件在使用或操作中的不同方位。例如，如果附图中的器件被翻转，则被描述为“在”其它元件或特征“下方”、“之下”或者“下面”的元件随后将被定位为“在”所述其它元件或特征“上方”。因此，示例术语“在……下方”和“在……下面”可以包括上方和下方两种方位。器件可以被另外定位(例如，旋转90度或者在其它方位处)，并且应当相应地解释这里使用的空间相对描述语。
将理解的是，尽管这里可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语限制。这些术语用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区分开。因此，下面描述的第一元件、第一组件、第一区域、第一层或第一部分可以被命名为第二元件元件、第二组件、第二区域、第二层或第二部分而不脱离本发明的精神和范围。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或者“结合到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或者直接结合到所述另一元件或层，或者可以存在一个或更多个中间元件或中间层。此外，还将理解的是，当元件或层被称为“在”两个元件或两个层“之间”时，该元件或层可以是所述两个元件或两个层之间的唯一元件或唯一层，或者还可以存在一个或更多个中间元件或中间层。
这里使用的术语是出于描述特定实施例的目的，而不意图限制本发明。除非上下文另外明确地指出，否则如这里使用的单数形式“一个(者/种)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”及其变型和“包括”及其变型时，这些术语说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。当诸如“……中的至少一个(者/种)”的表述位于一列元件(元素)之后时，这样的表述修饰整列元件(元素)，而不是修饰该列中的个别元件(元素)。
如这里使用的，术语“基本上”、“约”和类似术语用作近似术语，而不用作程度术语，并且意图解释本领域普通技术人员将认识到的测量值或计算值中的固有偏差。此外，当描述本发明的实施例时，“可以(可)”的使用表示“本发明的一个或更多个实施例”。如这里使用的，术语“使用”及其变型可以被认为分别与术语“利用”及其变型同义。另外，术语“示例性”意图表示示例或图示。
除非另外定义，否则这里使用的全部术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在通用词典中定义的术语)应当被解释为具有与其在相关领域的背景下和/或本说明书的上下文中的含义一致的含义，并且术语不应当以理想化或过于形式化的含义来解释，除非这里如此明确地定义。
现在参照图1，根据本公开的一个实施例的单片三维集成电路100包括：第一层器件101(例如，第一层晶圆或第一层裸片)；第二层器件102(例如，第二层晶圆或第二层裸片)，堆叠在第一层器件101上；以及热屏蔽堆叠体103，位于第一层器件101与第二层器件102之间。在示出的实施例中，第一层器件101和第二层器件102分别包括：基底104和基底105；一系列半导体器件106和一系列半导体器件107(例如，p型场效应晶体管(pFET)、n型FET(nFET)、逆变器、NAND门、NOR门、触发器或其它逻辑电路)，分别位于各自的基底104和基底105上；以及一系列过孔108和金属互连件110及一系列过孔109和金属互连件111，分别位于各自的半导体器件106和半导体器件107上。此外，在示出的实施例中，单片三维集成电路100包括位于热屏蔽堆叠体103中的一系列过孔112，该一系列过孔112将第一层器件101中的半导体器件106连接到第二层器件102中的半导体器件107。在一个或更多个实施例中，过孔112可以具有约100nm的节距。
在一个或更多个实施例中，热屏蔽堆叠体103的总厚度可以在约30nm至约500nm的范围内(例如，热屏蔽堆叠体103的总厚度可以在约50nm至约300nm的范围内)。在一个或更多个实施例中，可以根据将第一层器件101与第二层器件102电互连的过孔112的期望的节距来选择热屏蔽堆叠体103的总厚度(例如，热屏蔽堆叠体103的总厚度可以选择为能够形成高密度过孔(诸如具有约100nm节距的过孔))。
热屏蔽堆叠体103被构造为保护第一层器件101不受第二层器件102的制造期间产生的热的影响，否则该热会损坏第一层器件101的金属互连件110和/或半导体器件106。例如，制造第二层器件102的步骤可以包括执行半导体器件107的高温退火以提高掺杂剂活化效率和可靠性。在其中在约1000℃或更高的温度下执行第二层器件102的半导体器件107的热退火的一个或更多个实施例中，热屏蔽堆叠体103被构造为防止第一层器件101被暴露于超过约400℃的温度(例如，热屏蔽堆叠体103被构造为在第二层器件102的半导体器件107的热退火的任务期间使第一层器件101保持在约400℃或更低的温度下)。
在一个或更多个实施例中，热屏蔽堆叠体103表现出各向异性的热导率特性(包括高的横向热导率和低的面外热导率)，使得热屏蔽堆叠体103被构造为既使热量横向(即，向侧面)消散，又减缓了(即，阻滞了)热量朝向第一层器件101向下消散(例如，热屏蔽堆叠体103包括：热扩散部分，被构造为使热量横向消散；以及热阻滞部分，被构造为减缓热量朝向第一层器件101的向下消散)。热扩散部分和热阻滞部分共同被构造为保护第一层器件101(诸如在第二层器件102的制造期间)不受过量的热量的影响，否则该热量会损坏第一层器件101的金属互连件110和/或半导体器件106。在一个或更多个实施例中，热扩散材料和热阻滞材料可以设置在分开的层中(例如，热屏蔽堆叠体103可以包括：第一层，包括热阻滞材料且位于第一层器件101上；以及第二层，包括热扩散材料且位于第一层上)。在一个或更多个实施例中，热扩散材料和热阻滞材料可以设置在同一层中。在一个或更多个实施例中，热扩散材料和热阻滞材料可以是相同的材料或不同的材料(例如，热屏蔽堆叠体103可以包括既用作热扩散又用作热阻滞的一种或更多种材料)。
在一个或更多个实施例中，热屏蔽堆叠体103还可以被构造为使热量朝向第二层器件102向上消散。在使第二层器件102高温退火的任务期间，热量朝向第二层器件102的向上消散被构造为通过提高第二层器件102的半导体器件107中的掺杂剂活化效率和可靠性来提高第二层器件102的器件性能。
在一个或更多个实施例中，热屏蔽堆叠体103可以仅包括介电材料(即，热屏蔽堆叠体103可以是电绝缘的)。与包括导电材料(诸如铜屏蔽层，由于铜缺少天然挥发性化合物，所以铜屏蔽层极难蚀刻)的现有技术热屏蔽体相比，仅由介电材料形成热屏蔽堆叠体103改善了过孔112的可制造性。
在一个或更多个实施例中，热扩散材料可以是氧化铍(BeO)、SiC、SiCO、AlN、面内hBN、α-Si3N4、β-Si3N4或者它们的组合。在一个或更多个实施例中，热阻滞材料可以是掺碳氧化物(CDO)、面外hBN、气凝胶、LKD-5109、
Figure BDA0002323727030000081
2.3、Philk、多孔SILK、CF聚合物、多孔SiCO或它们的组合(其中，
Figure BDA0002323727030000091
2.3和Philk是半导体领域中使用的介电材料，参见美国专利申请US20060175596A1和US20060175599A1)。在一个或更多个实施例中，热阻滞部分和热扩散部分可以是诸如以BeO/CDO、AlN/气凝胶、SiC/CDO、AlN/CDO、BeO/气凝胶、SiC/气凝胶或AlN/气凝胶为例的材料的双层堆叠体。在一个或更多个实施例中，热屏蔽堆叠体103可以包括交替的热扩散层和热阻滞层的堆叠体。例如，在一个或更多个实施例中，热屏蔽堆叠体103可以是BeO/CDO/BeO/CDO、AlN/气凝胶/AlN/气凝胶、SiC/CDO/SiC/CDO、BeO/CDO/SiC/CDO、AlN/气凝胶/BeO/CDO、BeO/气凝胶/SiC/CDO或交替的热扩散材料和热阻滞材料的任何其它组合。
在一个实施例中，热屏蔽堆叠体103可以包括：高孔隙率掺碳氧化物(CDO)层；以及氧化铍(BeO)层，位于高孔隙率CDO层上(例如，直接位于高孔隙率CDO层上)。在一个或更多个实施例中，高孔隙率CDO层可以具有在约30nm至约50nm的范围内的厚度。在一个或更多个实施例中，BeO层可以具有在约5nm至约30nm的范围内的厚度。此外，在一个或更多个实施例中，热屏蔽堆叠体103可以包括位于第一层器件上(例如，位于第一层器件101的最上面的金属互连件110上)且位于CDO层下方的诸如以SiO2层、氮碳化硅(SiCN)层和/或氮化硅(Si3N4)层为例的第一介电层。在一个或更多个实施例中，第一介电层可以具有在约2nm至约40nm的范围内的厚度。
在一个或更多个实施例中，热屏蔽堆叠体103可以包括位于BeO层上(例如，直接位于BeO层上)的第二介电层。在一个实施例中，第二介电层位于BeO层与第二层器件102的基底105之间。第二介电层可以包括任何适当的介电材料，诸如以SiO2、SiCN和/或Si3N4为例。在一个或更多个实施例中，第二介电层可以具有在约2nm至约40nm的范围内的厚度。在一个或更多个实施例中，第二介电层可以具有与第一介电层相同的厚度或基本上相同的厚度。此外，在一个或更多个实施例中，第二介电层的材料组分可以与第一介电层相同。
在一个或更多个实施例中，热屏蔽堆叠体103可以包括六方氮化硼(hBN)层。在一个或更多个实施例中，hBN层可以具有在约5nm至约100nm的范围内的厚度(例如，hBN层可以具有在约5nm至约30nm的范围内的厚度)。在一个或更多个实施例中，hBN层具有六方晶格结构，这使hBN层表现出各向异性的热导率特性。因此，hBN层被构造为使例如在执行第二层器件102的半导体器件107的高温退火的任务期间产生的热量各向异性地消散。在一个或更多个实施例中，hBN层表现出极高的面内热导率(例如，约400W/m·K的k值)和极低的面外热导率(例如，约5W/m·K的k值)。hBN层的极高的面内热导率被构造为使热量远离第一层器件101向侧面(即，横向)扩散，而hBN层的极低的面外热导率被构造为防止或者至少减缓(即，阻滞)热量朝向第一层器件101向下消散。因此，hBN层的各向异性的热导率被构造为保护第一层器件101不受在使第二层器件102的半导体器件107高温退火的任务期间产生的热量的影响，否则该热会损坏第一层器件101的金属互连件110和/或半导体器件106。在其中在约1000℃或更高的温度下执行第二层器件102的半导体器件107的热退火的一个或更多个实施例中，热屏蔽堆叠体103的hBN层被构造为防止第一层器件101被暴露于超过约400℃的温度(例如，热屏蔽堆叠体103的hBN层被构造为在第二层器件102的半导体器件107的热退火的任务期间使第一层器件101保持在约400℃或更低的温度下)。在一个或更多个实施例中，热屏蔽堆叠体103还可以包括位于第一层器件上(例如，位于第一层器件101的最上面的金属互连件110上)并且位于hBN层下方的介电层(诸如以SiO2层、氮碳化硅(SiCN)层和/或氮化硅(Si3N4)层为例)。在一个或更多个实施例中，介电层可以具有在约2nm至约40nm的范围内的厚度。
图2是示出制造单片三维集成电路300的方法200的任务的流程图，所述单片三维集成电路300包括：第一层器件301；第二层器件302，堆叠在第一层器件301上；以及热屏蔽堆叠体303，位于第一层器件301与第二层器件302之间。图3A至图3G是根据图2中示出的任务形成的单片三维集成电路300的层的示意图。
现在参照图2和图3A中示出的实施例，方法200包括形成或获得用于第二层器件302的裸硅晶圆(或基底)304的任务205。在示出的实施例中，用智能剥离(smart-cut)305预处理裸硅晶圆304，智能剥离305被构造为使裸硅晶圆304能够剥离或分开。可以通过目前本领域已知的或在下文中阐述的任何适当的制造技术或工艺来形成智能剥离305。智能剥离描述在M.Bruel et al.,“’Smart cut’:a promising new SOI material technology,”1995IEEE International SOI Conference Proceedings,Tucson,Arizona,USA,1995,pp.178-179(M.Bruel等.智能剥离：有前景的新SOI材料技术.1995IEEE国际SOI会议记录,美国亚利桑那州图森,1995,178-179.)中，该文献的全部内容通过引用包含于此。
在一个或更多个实施例中，方法200还包括清洗裸硅晶圆304的上表面306的任务210以去除任何污染物和原生氧化物。在一个或更多个实施例中，可以通过执行标准清洗1(SC1)(例如，用去离子水、氨(NH3)水和过氧化氢(H2O2)的溶液来清洗)和标准清洗2(SC2)(例如，用去离子水、盐酸(HCl)和过氧化氢(H2O2)的溶液来清洗)来清洗裸硅晶圆304。在一个或更多个实施例中，清洗裸硅晶圆304的任务210还可以包括在执行SC2之前将裸硅晶圆304浸渍在氢氟酸(HF)的溶液中。
现在参照图2和图3B中示出的实施例，方法200还包括在裸硅晶圆304的上表面306上沉积氧化铍(BeO)层307的任务215。在一个或更多个实施例中，可以通过原子层沉积(ALD)来执行沉积BeO层307的任务215。在一个或更多个实施例中，沉积在裸硅晶圆304的上表面306上的BeO层307可以具有在约5nm至约30nm的范围内的厚度。在一个或更多个实施例中，在裸硅晶圆304上沉积BeO层307的任务215可以通过D.Kohet al.,“Investigation ofatomic layer deposited berylliumoxide materialproperties for high-kdielectricapplications,”J.Va.Sci.Technol.B Nanotechnol.Microelectron.Mater.Process.Meas.Phenom.,vol.32,no.3,p.03D117,May 2014(D.Koh等.用于高k介电应用的原子层沉积的氧化铍材料性质的研究[J].真空科学与技术学报B：纳米技术、微电子、材料、工艺、测量、现象,32(3):03D117,2014-5.)中公开的工艺和/或S.Min Lee et al,“Advanced Silicon-on-Insulator:Crystalline Silicon on Atomic Layer Deposited Beryllium Oxide,”Sci.Rep.,vol.7,no.1,Dec.2017(S.Min Lee等.先进的绝缘体上硅：原子层沉积的氧化铍上的晶体硅.科学通报,7(1),2017-12.)中公开的工艺来执行，这些文献中的每个的全部内容通过引用包含于此。
现在参照图2和图3C中示出的实施例，方法200还包括在任务215(如图3B中所示)中形成的BeO层307上沉积高孔隙率掺碳氧化物(CDO)层308的任务220。在一个或更多个实施例中，沉积在BeO层307的顶部上的CDO层308可以具有在约30nm至约50nm的范围内的厚度。BeO层307和CDO层308共同形成热屏蔽堆叠体303。在一个或更多个实施例中，可以重复沉积BeO层307的任务215和沉积CDO层308的任务220，以形成BeO层307与CDO层308交替的多层堆叠体(例如，可以重复沉积BeO层307的任务215和沉积CDO层308的任务220，以在裸硅晶圆304上形成第一BeO层，在第一BeO层上形成第一CDO层，在第一CDO层上形成第二BeO层，以及在第二BeO层上形成第二CDO层)。
现在参照图2和图3D中示出的实施例，方法200还包括在任务220(如图3C中所示)中形成的CDO层308的上表面310上沉积介电层309的任务225。在一个或更多个实施例中，介电层309可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在其中重复沉积BeO层307的任务215和沉积CDO层308的任务220以形成BeO层307与CDO层308交替的多层堆叠体的一个或更多个实施例中，沉积介电层309的任务225包括在最上面的CDO层308(例如，在任务220中最后沉积的CDO层308)上沉积介电层309。在一个或更多个实施例中，介电层309具有在约2nm至约20nm的范围内的厚度。介电层309被构造为完全覆盖CDO层308的上表面310，以覆盖在沉积CDO层308的任务220期间形成的CDO层308中的任何针孔。在CDO层308上沉积介电层309的任务225之后，介电层309和BeO层307位于CDO层308的相对侧上(例如，介电层309位于CDO层308的上表面310上，BeO层307位于CDO层308的与上表面310背对的下表面311上)。
现在参照图2和图3E中示出的实施例，方法200还包括获得或制造第一层器件301的任务230。在示出的实施例中，第一层器件301包括：基底312；一系列半导体器件313(例如，p型场效应晶体管(pFET)、n型FET(nFET)、逆变器、NAND门、NOR门、触发器或其它逻辑电路)，位于基底312上；以及一系列过孔314和金属互连件315，位于半导体器件313上。
继续参照图2和图3E中示出的实施例，方法200还包括用介电层316覆盖第一层器件301(例如，在第一层器件301的诸如最上面的金属互连件315的最上面的层上沉积介电层316)的任务235。在一个或更多个实施例中，介电层316可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在一个或更多个实施例中，用介电层316覆盖第一层器件301的任务235可以包括通过诸如以ALD或低温化学气相沉积(LT-CVD)为例的任何适当的一种工艺或多种工艺来沉积介电层316。在一个或更多个实施例中，第一层器件301上的介电层316可以具有在约2nm至约20nm的范围内的厚度。在一个或更多个实施例中，形成在第一层器件301上的介电层316的厚度与在任务225中形成并在图3D中示出的介电层309的厚度相同或基本上相同，尽管在一个或更多个实施例中形成在第一层器件301上的介电层316的厚度与在任务225中形成并在图3D中示出的介电层309的厚度可以不同。因此，在用介电层316覆盖第一层器件301的任务235之后，第一层器件301和用于第二层器件302的硅晶圆304两者都被介电层覆盖，这使第二层器件302的硅晶圆304与第一层器件301之间的结合能够实现。
现在参照图2和图3F中示出的实施例，方法200还包括通过将用于第一层器件301的介电层316结合到用于第二层器件302的介电层309来将第二层器件302的硅晶圆304结合到第一层器件301的任务240。在一个或更多个实施例中，将介电层309和介电层316结合在一起的任务240包括执行低温退火。在一个或更多个实施例中，用来将介电层309和介电层316结合在一起的退火工艺的温度足够高以实现介电层309与介电层316之间的结合，但是该温度低于由于硅晶圆304中的智能剥离305的激活而将导致硅晶圆304过早剥离的上温度阈值。
现在参照图2和图3G中示出的实施例，方法200还包括通过激活硅晶圆304中的智能剥离305来剥离硅晶圆304的任务245，以获得硅晶圆304的期望的厚度。
在示出的实施例中，方法200还包括在裸硅晶圆304上形成半导体器件317、过孔318以及将半导体器件317互连的金属互连件319的任务250，以完成第二层器件302的形成。此外，在一个或更多个实施例中，形成第二层器件302的半导体器件317的任务250包括执行高温退火，以提高第二层器件302的半导体器件317中的掺杂剂活化效率和可靠性。在一个或更多个实施例中，高温退火可以包括脉冲加热工艺、快速热退火工艺(RTP)、闪光退火工艺或激光退火工艺。在一个或更多个实施例中，高温退火可以将第二层器件302或其至少一部分加热到在约800℃至约1250℃的范围内的温度。在一个或更多个实施例中，高温退火可以将第二层器件302或其至少一部分加热到约700℃或者加热到约1000℃或更高的温度。在一个或更多个实施例中，高温退火可以将第二层器件302或其至少一部分在约一纳秒至约一秒的范围内持续加热。
此外，在示出的实施例中，方法200还包括在热屏蔽堆叠体303中形成将第二层器件302中的半导体器件317连接到第一层器件301中的半导体器件313的过孔320的任务255。在一个或更多个实施例中，在热屏蔽堆叠体303中形成过孔320的任务255包括蚀刻BeO层307和CDO层308。用于蚀刻BeO层307的适当的工艺描述在K.S.Min et al.,“Atomic layeretching of BeO using BCl3/Ar for the interface passivation layer of III-V MOSdevices,”Microelectron.Eng.,vol.114,pp.121-125,Feb.2014(K.S.Min等,用于III-VMOS器件的界面钝化层的利用BCl3/Ar的BeO的原子层蚀刻.微电子工程,114:121-125,2014-2)中，所述文献的全部内容通过引用包含于此。可以利用标准线路后端(back-end-of-line，BEOL)工艺来执行蚀刻CDO层308的任务。在一个或更多个实施例中，可以根据过孔320的期望的构造来选择热屏蔽堆叠体303的厚度(例如，BeO层307和CDO层308的厚度)。此外，与包括难以蚀刻以形成过孔的铜(Cu)层的现有技术热屏蔽堆叠体不同，根据图3G中示出的实施例的热屏蔽堆叠体303不包括铜层，这与现有技术热屏蔽堆叠体相比改善了过孔320的可制造性。
在一个或更多个实施例中，在形成第二层器件302的半导体器件317、过孔318和金属互连件319的任务250及在热屏蔽堆叠体303中形成过孔320的任务255之后，完成了包括第一层器件301、堆叠在第一层器件301上的第二层器件302以及位于第一层器件301与第二层器件302之间的热屏蔽堆叠体303的单片三维集成电路300。
热屏蔽堆叠体303被构造为在执行为了提高第二层器件302的半导体器件317中的掺杂剂活化效率和可靠性的高温退火(例如，在约1000℃或更高的温度下诸如通过脉冲加热的退火)的任务期间保护第一层器件301的半导体器件313和金属互连件315。在示出的实施例中，BeO层307被构造为使在执行第二层器件302的半导体器件317的高温退火的任务期间产生的热量以各向同性的方式消散(例如，BeO层307被构造为使热量沿包括向上、向下和向侧面的全部方向消散)。BeO层307表现出极高的热导率(例如，约370W/m·K的k值)。热量通过BeO层307及BeO层307上的也高度导热的裸硅晶圆304朝向第二层器件302的向上传递通过提高第二层器件302的半导体器件317中的掺杂剂活化效率和可靠性来提高第二层器件302的性能。热量通过BeO层307向侧面的(即，横向的)扩散被构造为减小向下朝向第一层器件301传递的热能的量，否则该热能会损坏第一层器件301的半导体器件313和/或金属互连件315。相反，CDO层308表现出极低的热导率(例如，在约0.3W/m·K至约1.4W/m·K的范围内的k值)。因此，具有低的热导率的CDO层308被构造为阻挡或者至少减少热能(即，热量)向下消散到第一层器件301中。也就是说，(各向同性地(包括横向地)传导热的)BeO层307和(具有低的热导率的)CDO层308共同被构造为保护第一层器件301不受在第二层器件302的半导体器件317的高温退火的任务期间产生的热量的影响。在其中在约1000℃或更高的温度下执行第二层器件302的半导体器件317的热退火的一个或更多个实施例中，热屏蔽堆叠体303被构造为防止第一层器件301暴露于超过约400℃的温度(例如，热屏蔽堆叠体303被构造为使第一层器件301在第二层器件302的半导体器件317的热退火的任务期间保持在约400℃或更低的温度下)。此外，与热屏蔽堆叠体包括与热屏蔽堆叠体上方的半导体器件接触以阻止热量向上传递的低热导率SiO2层的现有技术器件不同，根据图3G中示出的实施例的热屏蔽堆叠体303不包括位于热屏蔽堆叠体303的BeO层307与硅晶圆304之间的SiO2层，这允许在高温退火的任务期间热量朝向第二层器件302的半导体器件317向上传递，从而提高了第二层器件302的半导体器件317中的掺杂剂活化效率和可靠性。因此，根据图3G中示出的实施例的热屏蔽堆叠体303被构造为既增强了在对第二层器件302中的半导体器件317进行退火的任务期间热量朝向第二层器件302的向上传递(这通过提高掺杂剂活化效率和可靠性来提高半导体器件317的性能)，同时也减缓了会损坏第一层器件301的金属互连件315和/或半导体器件313的热量的向下消散。
图4是示出根据本公开的另一实施例的制造单片三维集成电路500的方法400的任务的流程图，单片三维集成电路500包括：第一层器件501；第二层器件502，堆叠在第一层器件501上；以及热屏蔽堆叠体503，位于第一层器件501与第二层器件502之间。图5A至图5F是根据图4中示出的任务形成的单片三维集成电路500的层的示意图。
现在参照图4和图5A中示出的实施例，方法400包括获得或制造第一层器件501的任务405。在示出的实施例中，第一层器件501包括：基底504；一系列半导体器件505(例如，p型场效应晶体管(pFET)、n型FET(nFET)、逆变器、NAND门、NOR门、触发器或其它逻辑电路)，位于基底504上；以及一系列过孔506和金属互连件507，位于半导体器件505上。
继续参照图4和图5A中示出的实施例，方法400还包括用介电层508覆盖第一层器件501(例如，在第一层器件501的诸如最上面的金属互连件507的最上面的层上沉积介电层508)的任务410。在一个或更多个实施例中，介电层508可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在一个或更多个实施例中，用介电层508覆盖第一层器件501的任务410可以包括通过诸如以ALD或低温化学气相沉积(LT-CVD)为例的任何适当的一种工艺或多种工艺来沉积介电层508。在一个或更多个实施例中，第一层器件501上的介电层508可以具有在约2nm至约20nm的范围内的厚度。
现在参照图4和图5B中示出的实施例，方法400还包括在任务410中形成并在图5A中示出的介电层508上沉积高孔隙率掺碳氧化物(CDO)层509的任务415。在一个或更多个实施例中，沉积在介电层508的顶部上的CDO层509可以具有在约10nm至约100nm的范围内的厚度(例如，CDO层509可以具有在约30nm至约50nm的范围内的厚度)。
现在参照图4和图5C中示出的实施例，方法400还包括在任务415中形成并在图5B中示出的CDO层509的上表面511上沉积氧化铍(BeO)层510的任务420。在一个或更多个实施例中，可以通过原子层沉积(ALD)来执行沉积BeO层510的任务420。在一个或更多个实施例中，沉积在CDO层509的上表面511上的BeO层510可以具有在约5nm至约100nm的范围内的厚度(例如，BeO层510可以具有在约5nm至约30nm的范围内的厚度)。在一个或更多个实施例中，在CDO层509上沉积BeO层510的任务420可以通过D.Koh et al.,“Investigation ofatomic layer deposited beryllium oxide material properties for high-kdielectric applications,”J.Va.Sci.Technol.B Nanotechnol.Microelectron.Mater.Process.Meas.Phenom.,vol.32,no.3,p.03D117,May 2014(D.Koh等.用于高k值介电应用的原子层沉积氧化铍材料的性质的研究.真空科学与技术学报B：纳米技术、微电子、材料、工艺、测量与现象,32(3):03D117,2014-5)中公开的工艺和/或S.Min Lee et al,“Advanced Silicon-on-Insulator:Crystalline Silicon on Atomic Layer DepositedBeryllium Oxide,”Sci.Rep.,vol.7,no.1,Dec.2017(S.Min Lee等.先进的绝缘体上硅：原子层沉积氧化铍上的晶体硅.科学通报,7(1),2017-12.)中公开的工艺来执行，这些文献中的每个的全部内容通过引用包含于此。BeO层510被构造为完全覆盖CDO层509的上表面511，以覆盖在沉积CDO层509的任务415期间形成的CDO层509中的任何针孔。
CDO层509和BeO层510共同形成热屏蔽堆叠体503。在一个或更多个实施例中，可以重复沉积CDO层509的任务415和沉积BeO层510的任务420，以形成CDO层509与BeO层510交替的多层堆叠体(例如，可以重复沉积CDO层509的任务415和沉积BeO层510的任务420，以在介电层508上形成第一CDO层，在第一CDO层上形成第一BeO层，在第一BeO层上形成第二CDO层以及在第二CDO层上形成第二BeO层)。在一个或更多个实施例中，多层堆叠体可以包括任何其它适当数量的CDO层509和BeO层510，诸如以三个或更多个CDO层509和三个或更多个BeO层510为例。
继续参照图4和图5C中示出的实施例，方法400还包括在任务420中形成的BeO层510的上表面513上沉积介电层512的任务425。在一个或更多个实施例中，介电层512可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在其中重复沉积CDO层509的任务415和沉积BeO层510的任务420以形成CDO层509与BeO层510交替的多层堆叠体的一个或更多个实施例中，沉积介电层512的任务425包括在最上面的BeO层510(例如，任务420中最后沉积的BeO层)上沉积介电层512。在一个或更多个实施例中，介电层512具有在约2nm至约20nm的范围内的厚度。
现在参照图4和图5D中示出的实施例，方法400包括形成或获得用于第二层器件502的裸硅晶圆(或基底)514的任务430。在示出的实施例中，用智能剥离515对裸硅晶圆514进行预处理，智能剥离515被构造为使裸硅晶圆514能够沿智能剥离515剥离或分离。可以通过目前本领域已知的或在下文中阐述的任何适当的制造技术或工艺来形成智能剥离515。智能剥离描述在M.Bruel et al.,“’Smart cut’:a promising new SOI materialtechnology,”1995IEEE International SOI Conference Proceedings,Tucson,Arizona,USA,1995,pp.178-179(M.Bruel等.智能剥离：有前景的新SOI材料技术.1995IEEE国际SOI会议记录,美国亚利桑那州图森,1995:178-179.)中，该文献的全部内容通过引用包含于此。
在一个或更多个实施例中，方法400还包括清洗裸硅晶圆514的下表面516的任务435，以去除任何污染物和原生氧化物。在一个或更多个实施例中，可以通过执行标准清洗步骤1(SC1)(例如，用去离子水、氨(NH3)水和过氧化氢(H2O2)的溶液清洗)和标准清洗步骤2(SC2)(例如，用去离子水、盐酸(HCl)和过氧化氢(H2O2)的溶液清洗)来清洗裸硅晶圆514。在一个或更多个实施例中，清洗裸露的硅晶圆514的任务435还可以包括在执行SC2之前将裸硅晶圆514浸渍在氢氟酸(HF)的溶液中。
继续参照图4和图5D中示出的实施例，方法400还包括在裸硅晶圆514的下表面516上形成介电层517的任务440。在一个或更多个实施例中，介电层517可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在一个或更多个实施例中，可以通过诸如以ALD或低温化学气相沉积(LT-CVD)为例的任何适当的一种工艺或多种工艺来执行沉积介电层517的任务440。在一个或更多个实施例中，裸硅晶圆514上的介电层517可以具有在约2nm至约20nm的范围内的厚度。在一个或更多个实施例中，形成在裸硅晶圆514上的介电层517的厚度与形成在任务425中的BeO层510上并在图5C中示出的介电层512的厚度相同或基本上相同，尽管在一个或更多个实施例中形成在裸硅晶圆514上的介电层517的厚度与在任务425中形成并在图5C中示出的介电层512的厚度可以不同。因此，在裸硅晶圆514上形成介电层517的任务440之后，第一层器件501和用于第二层器件502的硅晶圆514都被介电层覆盖，这使第二层器件502的硅晶圆514与第一层器件501之间的结合能够实现。
现在参照图4和图5E中示出的实施例，方法400还包括通过将用于第一层器件501的介电层512结合到用于第二层器件502的介电层517来将第二层器件502的硅晶圆514结合到第一层器件501的任务445。在一个或更多个实施例中，将介电层512和介电层517结合在一起的任务445包括执行低温退火。在一个或更多个实施例中，用来将介电层512和介电层517结合在一起的退火工艺的温度足够高以实现介电层512与介电层517之间的结合，但是该温度低于由于硅晶圆514中的智能剥离515的激活而将导致硅晶圆514过早剥离的上温度阈值。
现在参照图4和图5F中示出的实施例，方法400还包括通过激活硅晶圆514中的智能剥离515来剥离硅晶圆514的任务450，以实现硅晶圆514的期望的厚度。
在示出的实施例中，方法400还包括在裸硅晶圆514上形成半导体器件518、过孔519和将半导体器件518互连的金属互连件520的任务455，以完成第二层器件502的形成。此外，在一个或更多个实施例中，形成第二层器件502的半导体器件518的任务455包括执行高温退火以提高第二层器件502的半导体器件518中的掺杂剂活化效率和可靠性。在一个或更多个实施例中，高温退火可以包括脉冲加热工艺、快速热退火工艺(RTP)、闪光退火工艺或激光退火工艺。在一个或更多个实施例中，高温退火可以将第二层器件502或其至少一部分加热到在约800℃至约1250℃的范围内的温度。在一个或更多个实施例中，高温退火可以将第二层器件502或其至少一部分加热到约700℃的温度或者加热到约1000℃或更高的温度。在一个或更多个实施例中，高温退火可以将第二层器件502或其至少一部分在约一纳秒至约一秒的范围内持续加热。
此外，在示出的实施例中，方法400还包括在热屏蔽堆叠体503中形成将第二层器件502中的半导体器件518连接到第一层器件501中的半导体器件505的过孔521的任务460。在一个或更多个实施例中，在热屏蔽堆叠体503中形成过孔521的任务460包括蚀刻BeO层510和CDO层509。用于蚀刻BeO层510的适当的工艺描述在K.S.Min et al.,“Atomic layeretching of BeO using BCl3/Ar for the interface passivation layer of III-V MOSdevices,”Microelectron.Eng.,vol.114,pp.121-125,Feb.2014(K.S.Min等.用于III-VMOS器件的界面钝化层的利用BCl3/Ar的BeO的原子层蚀刻.微电子工程,114:121-125,2014-2.)中，该文献的全部内容通过引用包含于此。可以利用标准线路后端(BEOL)工艺来执行蚀刻CDO层509的任务。在一个或更多个实施例中，可以根据过孔521的期望的构造来选择热屏蔽堆叠体503的厚度(例如，BeO层510和CDO层509的厚度)。此外，与包括难以蚀刻以形成过孔的铜(Cu)层的现有技术热屏蔽堆叠体不同，根据图5F中示出的实施例的热屏蔽堆叠体503不包括铜层，这与现有技术热屏蔽堆叠体相比改善了过孔521的可制造性。
在一个或更多个实施例中，在形成第二层器件502的半导体器件518、过孔519和金属互连件520的任务455及在热屏蔽堆叠体503中形成过孔521的任务460之后，完成了包括第一层器件501、堆叠在第一层器件501上的第二层器件502以及位于第一层器件501与第二层器件502之间的热屏蔽堆叠体503的单片三维集成电路500。
热屏蔽堆叠体503被构造为在执行为了提高第二层器件502的半导体器件518中的掺杂剂活化效率和可靠性的高温退火(例如，在约1000℃或更高的温度下诸如通过脉冲加热的退火)的任务期间保护第一层器件501的半导体器件505和金属互连件507。在示出的实施例中，BeO层510被构造为使在执行第二层器件502的半导体器件518的高温退火的任务期间产生的热量以各向同性的方式消散(例如，BeO层510被构造为使热量沿包括向上、向下和向侧面的全部方向消散)。BeO层510表现出极高的热导率(例如，约370W/m·K的k值)。热量通过BeO层510及BeO层510上的也高度导热的裸硅晶圆514朝向第二层器件502的向上传递通过提高第二层器件502的半导体器件518中的掺杂剂活化效率和可靠性来提高第二层器件502的性能。热量通过BeO层510向侧面的(即，横向的)扩散被构造为减小向下朝向第一层器件501传递的热能的量，否则该热能会损坏第一层器件501的半导体器件505和/或金属互连件507。相反，CDO层509表现出极低的热导率(例如，在约0.3W/m·K至约1.4W/m·K的范围内的k值)。因此，具有低的热导率的CDO层509被构造为阻挡或者至少减少热能(即，热)向下消散到第一层器件501中。也就是说，(各向同性地(包括横向地)传导热的)BeO层510和(具有低的热导率的)CDO层509共同被构造为保护第一层器件501不受在第二层器件502的半导体器件518的高温退火的任务期间产生的热的影响。在其中在约1000℃或更高的温度下执行第二层器件502的半导体器件518的热退火的一个或更多个实施例中，热屏蔽堆叠体503被构造为防止第一层器件501暴露于超过约400℃的温度(例如，热屏蔽堆叠体503被构造为使第一层器件501在第二层器件502的半导体器件518的热退火的任务期间保持在约400℃或更低的温度下)。因此，根据图5F中示出的实施例的热屏蔽堆叠体503被构造为既增强了在对第二层器件502中的半导体器件518进行退火的任务期间热量朝向第二层器件502的向上传递(这通过提高掺杂剂活化效率和可靠性来提高半导体器件518的性能)，同时也减缓了会损坏第一层器件501的金属互连件507和/或半导体器件505的热量的向下消散。
图6是示出根据本公开的另一实施例的制造单片三维集成电路700的方法600的任务的流程图，单片三维集成电路700包括：第一层器件701；第二层器件702，堆叠在第一层器件701上；以及热屏蔽堆叠体703，位于第一层器件701与第二层器件702之间。图7A至图7F是根据图6中示出的任务形成的单片三维集成电路700的层的示意图。
现在参照图6和图7A中示出的实施例，方法600包括形成或获得用于第二层器件702的裸硅晶圆(或基底)704的任务605。在示出的实施例中，用智能剥离705对裸露的硅晶圆704进行预处理，智能剥离705被构造为使裸硅晶圆704能够沿智能剥离705剥离或分离。可以通过目前本领域已知的或在下文中阐述的任何适当的制造技术或工艺来形成智能剥离705。智能剥离描述在M.Bruel et al.,“’Smart cut’:a promising new SOI materialtechnology,”1995IEEE International SOI Conference Proceedings,Tucson,Arizona,USA,1995,pp.178-179(M.Bruel等.智能剥离：有前景的新SOI材料技术.1995IEEE国际SOI会议记录,美国亚利桑那州图森,1995:178-179.)中，该文献的全部内容通过引用包含于此。
在一个或更多个实施例中，方法600还包括清洗裸硅晶圆704的上表面706的任务610，以去除任何污染物和原生氧化物。在一个或更多个实施例中，可以利用诸如以SiCoNi或氢氟酸(HF)蒸气为例的原位低温原生氧化物去除工艺来清洗裸硅晶圆704。用于从裸硅晶圆704去除原生氧化物的适当的SiCoNi工艺描述在R.Yang,N.Su,P.Bonfanti,J.Nie,J.Ning,and T.T.Li,“Advanced in situ pre-Ni silicide(SiCoNi)cleaning at 65nmto resolve defects in NiSix modules,”J.Vac.Sci.Technol.BMicroelectron.Nanometer Struct.,vol.28,no.1,p.56,2010(R.Yang,N.Su,P.Bonfanti,J.Nie,J.Ning,T.T.Li.先进的65nm下原位预镍硅化物(SiCoNi)清洗以解决NiSix模块中的缺陷[J].真空科学与技术学报B：微电子与纳米结构,28(1):56,2010.)中，该文献的全部内容通过引用包含于此。低温氧化物去除任务被构造为避免过早地激活裸硅晶圆704中的智能剥离705，否则智能剥离705的激活会随高温退火任务而发生。
现在参照图6和图7B中示出的实施例，方法600还包括在裸硅晶圆704的上表面706上形成六方氮化硼(hBN)层707的任务615。在一个或更多个实施例中，可以利用电子增强原子层沉积(EE-ALD)方法来在裸硅晶圆704的上表面706上外延生长hBN层707。在一个或更多个实施例中，沉积在裸硅晶圆704的上表面706上的hBN层707可以具有在约5nm至约100nm的范围内的厚度(例如，hBN层707可以具有在约5nm至约30nm的范围内的厚度)。在一个或更多个实施例中，可以通过在J.K.Sprenger,H.Sun,A.S.Cavanagh,A.Roshko,P.T.Blanchard,and S.M.George,“Electron-Enhanced Atomic Layer Deposition of Boron NitrideThin Films at Room Temperature and100℃,”J.Phys.Chem.C,vol.122,no.17,pp.9455-9464,May 2018(J.K.Sprenger,H.Sun,A.S.Cavanagh,A.Roshko,P.T.Blanchard,S.M.George.室温和100℃下氮化硼薄膜的电子增强原子层沉积[J].物理化学学报C,122(17):9455-9464,2018-5)中公开的工艺来执行在裸硅晶圆704上沉积hBN层707的任务615，所述文献的全部内容通过引用包含于此。如上面的任务610中描述的，清洗裸硅晶圆704的上表面706能够在硅晶圆704上外延生长hBN层707。此外，以外延的方式形成hBN层707使hBN层707具有六方晶格结构，进而使hBN层707表现出各向异性的热导率特性，下面描述其重要性。
现在参照图6和图7C中示出的实施例，方法600还包括在任务615中形成的hBN层707的上表面709上沉积介电层708的任务620。在一个或更多个实施例中，介电层708可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在一个或更多个实施例中，介电层708具有在约2nm至约20nm的范围内的厚度。hBN层707与hBN层707上的介电层708共同限定热屏蔽堆叠体703。
现在参照图6和图7D中示出的实施例，方法600还包括获得或制造第一层器件701的任务625。在示出的实施例中，第一层器件701包括：基底710；一系列半导体器件711(例如，p型场效应晶体管(pFET)、n型FET(nFET)、逆变器、NAND门、NOR门、触发器或其它逻辑电路)，位于基底710上；以及一系列过孔712和金属互连件713，位于半导体器件711上。
继续参照图6和图7D中示出的实施例，方法600还包括用介电层714覆盖第一层器件701(例如，在第一层器件701的诸如最上面的金属互连件713的最上面的层上沉积介电层714)的任务630。在一个或更多个实施例中，介电层714可以包括任何适当的介电材料，诸如以SiO2、氮碳化硅(SiCN)和/或氮化硅(Si3N4)为例。在一个或更多个实施例中，用介电层714覆盖第一层器件701的任务630可以包括通过诸如以ALD或低温化学气相沉积(LT-CVD)为例的任何适当的一种工艺或多种工艺来沉积介电层714。在一个或更多个实施例中，第一层器件701上的介电层714可以具有在约2nm至约20nm的范围内的厚度。在一个或更多个实施例中，形成在第一层器件701上的介电层714的厚度与在任务620中形成并在图7C中示出的介电层708的厚度相同或基本上相同，尽管在一个或更多个实施例中形成在第一层器件701上的介电层714的厚度与在任务620中形成并在图7C中示出的介电层708的厚度可以不同。因此，用介电层714覆盖第一层器件701的任务630之后，第一层器件701和用于第二层器件702的硅晶圆704分别被介电层714和介电层708覆盖，这使第二层器件702的硅晶圆704与第一层器件701之间的结合能够实现。
现在参照图6和图7E中示出的实施例，方法600还包括通过将用于第一层器件701的介电层714结合到用于第二层器件702的介电层708来将第二层器件702的硅晶圆704结合到第一层器件701的任务635。在一个或更多个实施例中，将介电层714和介电层708结合在一起的任务635包括执行低温退火。在一个或更多个实施例中，用来将介电层714和介电层708结合在一起的退火工艺的温度足够高以实现介电层714与介电层708之间的结合，但是该温度低于由于硅晶圆704中的智能剥离705的激活而将导致硅晶圆704过早剥离的上温度阈值。
现在参照图6和图7F中示出的实施例，方法600还包括通过激活硅晶圆704中的智能剥离705来剥离硅晶圆704的任务640，以实现硅晶圆704的期望的厚度。
在示出的实施例中，方法600还包括在裸硅晶圆704上形成半导体器件715、过孔716和将半导体器件715互连的金属互连件717的任务645，以完成第二层器件702的形成。此外，在一个或更多个实施例中，形成第二层器件702的半导体器件715的任务645包括执行高温退火以提高第二层器件702的半导体器件715中的掺杂剂活化效率和可靠性。在一个或更多个实施例中，高温退火可以包括脉冲加热工艺、快速热退火工艺(RTP)、闪光退火工艺或激光退火工艺。在一个或更多个实施例中，高温退火可以将第二层器件702或其至少一部分加热到在约800℃至约1250℃的范围内的温度。在一个或更多个实施例中，高温退火可以将第二层器件702或其至少一部分加热到约700℃的温度或者加热到约1000℃或更高的温度。在一个或更多个实施例中，高温退火可以将第二层器件702或其至少一部分在约一纳秒至约一秒的范围内持续加热。
此外，在示出的实施例中，方法600还包括在热屏蔽堆叠体703中形成将第二层器件702中的半导体器件715连接到第一层器件701中的半导体器件711的过孔718的任务650。在一个或更多个实施例中，在热屏蔽堆叠体703中形成过孔718的任务650包括蚀刻hBN层707。在一个或更多个实施例中，可以根据过孔718的期望的构造来选择热屏蔽堆叠体703的厚度(例如，hBN层707以及介电层708和介电层714的厚度)。此外，与包括难以蚀刻以形成过孔718的铜(Cu)层的现有技术热屏蔽堆叠体不同，根据图7F中示出的实施例的热屏蔽堆叠体703不包括铜层，这与现有技术热屏蔽堆叠体相比改善了过孔718的可制造性。
在一个或更多个实施例中，在形成第二层器件702的半导体器件715、过孔716和金属互连件717的任务645以及在热屏蔽堆叠体703中形成过孔718的任务650之后，完成了包括第一层器件701、堆叠在第一层器件701上的第二层器件702以及位于第一层器件701与第二层器件702之间的热屏蔽堆叠体703的单片三维集成电路700。
热屏蔽堆叠体703被构造为在执行为了提高第二层器件702的半导体器件715中的掺杂剂活化效率和可靠性的高温退火(例如，在约1000℃或更高的温度下诸如通过脉冲加热的退火)的任务期间保护第一层器件701的半导体器件711和金属互连件713。hBN层707被构造为使在执行第二层器件702的半导体器件715的高温退火的任务期间产生的热量各向异性地消散(例如，hBN层707表现出各向异性的热导率)。在一个或更多个实施例中，hBN层707表现出极高的面内热导率(例如，约400W/m·K的k值)和极低的面外热导率(例如，约5W/m·K的k值)。hBN层707的极高的面内热导率被构造为使热量远离第一层器件701向侧面(即，横向)扩散，而hBN层707的极低的面外热导率被构造为防止或者至少减缓热量向下朝向第一层器件701的消散。因此，各向异性的热导率的hBN层707被构造为保护第一层器件701不受在对第二层器件702的半导体器件715进行高温退火的任务期间产生的热量的影响，否则该热会损坏第一层器件701的金属互连件713和/或半导体器件711。在其中在约1000℃或更高的温度下执行第二层器件702的半导体器件715的热退火的一个或更多个实施例中，热屏蔽堆叠体703的hBN层707被构造为防止第一层器件701被暴露于超过约400℃的温度(例如，热屏蔽堆叠体703的hBN层707被构造为使第一层器件701在第二层器件702的半导体器件715的热退火的任务期间保持在约400℃或更低的温度下)。

Claims (19)

1.一种单片三维集成电路，所述单片三维集成电路包括：
第一器件；
第二器件，位于第一器件上；以及
热屏蔽堆叠体，位于第一器件与第二器件之间，热屏蔽堆叠体包括在竖直方向上具有第一热导率的热阻滞部分和在水平方向上具有第二热导率的热扩散部分，第一热导率低于第二热导率，
其中，热屏蔽堆叠体仅包括介电材料。
2.根据权利要求1所述的单片三维集成电路，其中，热扩散部分包括从包含BeO、SiC、SiCO、AlN、面内hBN、α-Si3N4和β-Si3N4以及它们的组合的组中选择的材料。
3.根据权利要求1所述的单片三维集成电路，其中，热阻滞部分包括从包含掺碳氧化物、面外hBN、气凝胶、LKD-5109、
Figure FDA0002323727020000011
2.3、Philk、多孔SILK、CF聚合物、多孔SiCO和它们的组合的组中选择的材料。
4.根据权利要求1所述的单片三维集成电路，其中，热阻滞部分和热扩散部分包括从包含BeO/掺碳氧化物、AlN/气凝胶、SiC/掺碳氧化物、AlN/掺碳氧化物、BeO/气凝胶、SiC/气凝胶和AlN/气凝胶的组中选择的材料的组合的双层堆叠体。
5.根据权利要求1所述的单片三维集成电路，其中，热屏蔽堆叠体包括：
掺碳氧化物层；以及
氧化铍层，位于掺碳氧化物层的第一侧上，其中，氧化铍层位于掺碳氧化物层与第二器件之间。
6.根据权利要求5所述的单片三维集成电路，其中，氧化铍层具有在5nm至30nm的范围内的厚度。
7.根据权利要求6所述的单片三维集成电路，其中，掺碳氧化物层具有在30nm至50nm的范围内的厚度。
8.根据权利要求5所述的单片三维集成电路，其中，热屏蔽堆叠体还包括位于掺碳氧化物层的与所述第一侧背对的第二侧上的介电层。
9.根据权利要求8所述的单片三维集成电路，其中，介电层包括从包含二氧化硅、氮碳化硅和氮化硅的组中选择的介电材料。
10.根据权利要求8所述的单片三维集成电路，所述单片三维集成电路还包括第二介电层，所述第二介电层位于氧化铍层上。
11.根据权利要求10所述的单片三维集成电路，其中，第二介电层包括从包含二氧化硅、氮碳化硅和氮化硅的组中选择的介电材料。
12.根据权利要求1所述的单片三维集成电路，其中，热屏蔽堆叠体包括：
介电层；以及
六方氮化硼层，位于介电层上，
其中，六方氮化硼层位于介电层与第二器件之间，并且
其中，六方氮化硼层包括被构造为表现出各向异性的热导率的六方晶格结构。
13.根据权利要求12所述的单片三维集成电路，其中，六方氮化硼层具有在5nm至100nm的范围内的厚度。
14.根据权利要求13所述的单片三维集成电路，其中，六方氮化硼层具有在5nm至30nm的范围内的厚度。
15.一种制造单片三维集成电路的方法，所述单片三维集成电路包括第一器件、位于第一器件上的第二器件以及位于第一器件与第二器件之间的热屏蔽堆叠体，所述方法包括以下步骤：
清洗裸硅晶圆的表面以去除原生氧化物；
在裸硅晶圆的所述表面上外延生长六方氮化硼层；
在六方氮化硼层上形成第一介电层，第一介电层和六方氮化硼层限定热屏蔽堆叠体；
在第一器件上形成第二介电层；
将第一介电层结合到第二介电层；
在裸硅晶圆上形成半导体器件、过孔和金属互连件，以形成第二器件；以及
在热屏蔽堆叠体中形成将第一器件连接到第二器件的过孔。
16.根据权利要求15所述的方法，其中，外延生长六方氮化硼层的步骤包括电子增强原子层沉积工艺。
17.一种制造单片三维集成电路的方法，所述单片三维集成电路包括第一器件、位于第一器件上的第二器件以及位于第一器件与第二器件之间的热屏蔽堆叠体，所述方法包括以下步骤：
形成氧化铍层；
形成掺碳氧化物层，氧化铍层和掺碳氧化物层限定热屏蔽堆叠体；
在裸硅晶圆上形成半导体器件、过孔和金属互连件，以形成第二器件；以及
在热屏蔽堆叠体中形成将第一器件连接到第二器件的过孔。
18.根据权利要求17所述的方法，其中，形成氧化铍层的步骤包括在裸硅晶圆上沉积氧化铍层，并且
形成掺碳氧化物层的步骤包括在氧化铍层上沉积掺碳氧化物层。
19.根据权利要求17所述的方法，其中，形成掺碳氧化物层的步骤包括在第一器件上沉积掺碳氧化物层，并且
形成氧化铍层的步骤包括在掺碳氧化物层上沉积氧化铍层。
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