CN118116973A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体器件，包括器件层，所述器件层包括第一晶体管；在所述器件层的前侧上的第一互连结构；以及在器件层的背侧上的第二互连结构。第二互连结构包括电源导轨。该器件还包括接合到第一互连结构的载体衬底和接触载体衬底的第一散热层。本申请的实施例还提供了一种制造半导体器件的方法。

Description

半导体器件及其制造方法

技术领域

本申请的实施例涉及半导体器件及其制造方法。

背景技术

半导体器件用于各种电子应用，例如个人计算机、手机、数码相机和其他电子设备。半导体器件通常是通过在半导体衬底上依次沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻技术对各种材料层进行图案化以在其上形成电路部件和元件来制造的。

半导体行业通过不断减小最小部件尺寸来继续提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的元件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应该解决的附加问题。

发明内容

根据本申请的实施例的一个方面，提供了一种半导体器件，包括：器件层，包括第一晶体管；第一互连结构，位于器件层的前侧上；和第二互连结构，位于器件层的背侧上，第二互连结构包括电源轨；载体衬底，接合到第一互连结构；以及第一散热层，接触载体衬底。

根据本申请的实施例的另一个方面，提供了一种半导体器件，包括：第一晶体管结构和第二晶体管结构，位于器件层中；前侧互连结构，位于器件层的前侧上，第一晶体管结构通过前侧互连结构电耦合到第二晶体管结构；背侧互连结构，位于器件层的背侧上，背侧互连结构包括电源线；载体衬底，接合到前侧互连结构；以及

散热层，与载体衬底的侧表面物理接触。

根据本申请的实施例的又一个方面，提供了一种制造半导体器件的方法，包括：在半导体衬底上形成器件层，器件层包括晶体管；在器件层上方形成前侧互连结构；将载体衬底接合到前侧互连结构；将散热层直接沉积在载体衬底的侧表面上；去除半导体衬底；以及在器件层的背侧上方形成背侧互连结构。其中，形成前侧互连结构包括：在晶体管的背侧上方形成第一介电层；形成穿过第一介电层并电耦合到晶体管的源极/漏极区的背侧通孔；在背侧通孔和第一介电层上方形成第二介电层；和在第二介电层中形成第一导线，第一导线电耦合到背侧通孔，第一导线进一步为电源线或电接地线。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)的三维视图示例。

图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图12E、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图27C、图28A、图28B、图28C、图29A、图29B、图29C、图30A、图30B和图30C是根据一些实施例的集成电路管芯制造中的中间阶段的截面图。

图31A、图31B和图31C示出了根据一些实施例的集成电路管芯的截面图。

图32A、图32B和图32C示出了根据一些实施例的集成电路管芯的截面图。

图33A、图33B和图33C示出了根据一些实施例的集成电路管芯的截面图。

图34、图35、图36A、图36B、图36C、图37A、图37B和图37C是根据一些实施例的集成电路管芯制造中的中间阶段的截面图。

图38A、图38B和图38C示出了根据一些实施例的集成电路管芯的截面图。

图39A、图39B和图39C示出了根据一些实施例的集成电路管芯的截面图。

图40A、图40B和图40C示出了根据一些实施例的集成电路管芯的截面图。

图41示出了根据一些实施例的器件封装件的截面图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

各种实施例在具有前侧和背侧互连结构的集成电路管芯上提供散热。背侧互连结构可以包括为电源线和电接地线(称为背侧电源线、背侧电源轨或超级电源轨)布线的导线，以增加器件密度。支撑衬底可以附接到前侧互连结构，并且一个或多个散热层可以形成在支撑衬底上。散热层可以由高导热材料(具有大于10瓦特/米开尔文(W/m·K)的导热率，也称为高kappa(导热率)材料或高k材料)制成，诸如合适的氮化物(例如，AlN、BN等)、合适的金属氧化物(例如，Y₂O₂、Y₃Al₅O₁₂(钇铝石榴石，YAG)、Al₂O₂、BeO等)、合适的碳化物(例如，SiC、石墨烯、类金刚石碳(DLC)、金刚石等)、其组合等。在一些具体实施例中，高kappa材料是DLC，并且管芯的结点与环境热阻(θ_JA)可以提高高达1.33℃/W。因此，各种实施例可以通过嵌入高kappa材料来改进具有背侧电源结构的集成电路管芯的散热方案，从而提高芯片性能和可靠性。

本文所讨论的一些实施例是在包括纳米FET的管芯的上下文中描述的。然而，各种实施例可以应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)的管芯，来替代纳米FET或与纳米FET组合。

图1以三维视图示出了纳米FET(例如，纳米线FET、纳米片FET等)的示例。纳米FET包括在衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55充当纳米FET的沟道区。纳米结构55可以包括p型纳米结构、n型纳米结构或其组合。浅沟槽隔离(STI)区68设置在相邻的鳍66之间，鳍66可以在相邻的STI区68之上方并从相邻的STI区68之间突出。尽管STI区68被描述/示出为与衬底50分离，但如本文所用，术语“衬底”可指单独的半导体衬底或半导体衬底和STI区的组合。此外，尽管鳍66的底部被示出为与衬底50是单一的、连续的材料，但是鳍66的底部和/或衬底50可以包括单一材料或多种材料。在本文中，鳍66是指在相邻STI区68之间延伸的部分。

栅极介电层100在鳍66的顶表面上方并且沿着纳米结构55的顶表面、侧壁和底表面。栅电极102位于栅极介电层100上方。外延源极/漏极区92设置在栅极介电层100和栅电极102的相对侧上的鳍66上。

图1进一步示出了后续使用的参考截面。截面A-A’沿着栅电极102的纵轴并且在例如垂直于纳米FET的外延源极/漏极区92之间的电流流动方向的方向上。截面B-B’平行于截面A-A’，并延伸穿过多个纳米FET的外延源极/漏极区92。截面C-C’垂直于截面A-A’，并且平行于纳米FET的鳍66的纵轴，并且在例如纳米FET的外延源极/漏极区92之间的电流流动的方向上。为了清楚起见，随后的附图参考了这些参考截面。

本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下讨论的。在其它实施例中，可以使用先栅极工艺。此外，一些实施例设想了在平面器件中使用的方面，例如平面FET或在鳍式场效应晶体管(FinFET)中。

图2至图29C是根据一些实施例的包括纳米FET的半导体管芯制造中的中间阶段的截面图。图2-图5、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图36A、图37A、图38A、图39A和图40A显示了图1中所示的参考截面A-A’。图6B、图7B、图8B、图9B、图10B、图11B、图12B、图12D、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、图32B、图33B、图36B、图37B、图38B、图39B和图40B显示了图1中所示的参考截面B-B’。图7C、图8C、图9C、图10C、图11C、图11D、图12C、图12E、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图36C、图37C、图38C、图39C和图40C显示了图1中所示的参考截面C-C’。

在图2中，提供了衬底50。衬底50可以是半导体衬底，诸如块体半导体、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未被掺杂。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋入氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或砷化镓磷化镓铟；或其组合。

衬底50具有n型区50N和p型区50P。n型区50N可以用于形成n型器件，诸如NMOS晶体管(例如n型纳米FET)，并且p型区50P可以用于形成p型器件，诸如PMOS晶体管(例如p型纳米FET)。n型区50N可以与p型区50P物理分离(诸如分隔线20所示)，并且任何数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)可以设置在n型区50和p型区50之间。尽管示出了一个n型区50N和一个p型区50P，但是可以提供任意数量的n型区50和p型区50。

此外，在图2中，多层堆叠件64形成在衬底50上。多层堆叠件64包括第一半导体层51A-51C(统称为第一半导体层51)和第二半导体层53A-53C(统称第二半导体层53)的交替层。为了说明的目的并且如下面更详细地讨论的，第一半导体层51将被去除并且第二半导体层53将被图案化，以在n型区50N和p型区50P中形成纳米FET的沟道区。然而，在一些实施例中，在n型区50N中第一半导体层51可以被去除且第二半导体层53可以被图案化，以形成纳米FET的沟道区，并且在p型区50P中第二半导体层53可以被去除且第一半导体层51可以被图案化，以形成纳米FET的沟道区。在一些实施例中，在n型区50N中第二半导体层53可以被去除且第一半导体层51可以被图案化，以形成纳米FET的沟道区，并且在p型区50P中第一半导体层51可以被去除且第二半导体层53可以被图案化，以形成纳米FET的沟道区。在一些实施例中，第二半导体层53可以被去除且第一半导体层51可以被图案化，以在n型区50N和p型区50P中形成纳米FET的沟道区。

为了说明的目的，多层堆叠件64被示为包括第一半导体层51和第二半导体层53中的每个的三层。在一些实施例中，多层堆叠件64可以包括任意数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠件64的每个层。在各种实施例中，第一半导体层51可以由第一半导体材料(诸如硅锗等)形成，并且第二半导体层53可以由不同于第一半导体材料的第二半导体材料(诸如硅、碳掺杂硅等)形成。

第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许第二半导体层53被图案化以形成纳米FET的沟道区。类似地，在其中第二半导体层53被去除并且第一半导体层51被图案化以形成沟道区的实施例中，第二半导体材料的第二半导体层53可以被去除而不显著地去除第一半导体材料的第一半导体层51，从而允许第一半导体层51被图案化以形成纳米FET的沟道区。

现在参考图3，根据一些实施例，在衬底50中形成鳍66，在多层堆叠件64中形成纳米结构55。在一些实施例中，可以通过在多层堆叠件64和衬底50中蚀刻沟槽，分别在多层堆叠件64中和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠件64来形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-52C(统称为第一纳米结构52)，并从第二半导体层53限定第二纳米结构54A-54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以统称为纳米结构55。

鳍66和纳米结构55可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍66和纳米结构55。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单一直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上形成牺牲层，并使用光刻工艺来图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍66。

为了便于说明，图3将n型区50N和p型区50P中的鳍66示出为具有基本相等的宽度。在一些实施例中，n型区50N中的鳍66的宽度可以大于或小于p型区50P中的鳍66。此外，尽管鳍66和纳米结构55中的每个被示出为始终具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，使得鳍66和/或纳米结构55中的每个的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且在形状上是梯形的。

在图4中，浅沟槽隔离(STI)区68邻近鳍66形成。STI区68可以通过在衬底50、鳍66和纳米结构55上以及相邻鳍66之间沉积绝缘材料来形成。绝缘材料可以是诸如氧化硅、氮化物等或其组合的氧化物，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以进行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构55。尽管绝缘材料被示为单层，但是一些实施例可以使用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，例如上面讨论的填充材料。

然后将去除工艺应用于绝缘材料，以去除纳米结构55上方过量的绝缘材料。在一些实施例中，可以使用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺暴露纳米结构55，使得纳米结构55的顶表面和绝缘材料的顶表面在平坦化工艺完成后是水平的。

然后将绝缘材料凹陷以形成STI区68。绝缘材料是凹陷的，使得n型区50N和p型区50P中的鳍66的上部从相邻的STI区68之间突出。此外，STI区68的顶表面可以具有所示的平坦表面、凸面、凹面(例如凹陷)或其组合。STI区68的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。STI区68可以使用可接受的蚀刻工艺凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的物质)。例如，可以使用例如使用稀氢氟酸(dHF)的氧化物去除。

以上关于图2至图4所述的工艺仅是如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面上形成介电层，并且可以蚀刻穿过介电层的沟槽以暴露下面的衬底50。外延结构可以在沟槽中外延生长，并且介电层可以凹陷，使得外延结构从介电层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延结构外延生长的一些实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免先前和/或随后的注入，尽管原位掺杂和注入掺杂可以一起使用。

此外，第一半导体层51(以及由此产生的第一纳米结构52)和第二半导体层53(以及由此产生的第二纳米结构54)在本文中被示出和讨论为在p型区50P和n型区50N中包括相同的材料，仅用于说明目的。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或者在p型区50P和n型区50N中以不同的顺序形成。

此外，在图4中，可以在鳍66、纳米结构55和/或STI区68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未单独示出)来实现n型区50N和p型区50P的不同注入步骤。例如，可以在n型区50N和p型区50P中的鳍66和STI区68上方形成光刻胶。光刻胶被图案化以暴露p型区50P。光刻胶可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术图案化。一旦光刻胶被图案化，在p型区50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入到n型区50N中。n型杂质可以是注入到区域中的磷、砷、锑等，其浓度在约10¹³原子/cm³至约10¹⁴原子/cm³的范围内。在注入之后，例如通过可接受的灰化工艺去除光刻胶。

在注入p型区50P之后或之前，在p型区50和n型区50N中的鳍66、纳米结构55和STI区68上方形成光刻胶或其他掩模(未单独示出)。光刻胶被图案化以暴露n型区50N。光刻胶可以通过使用旋涂技术形成，并且可以使用可接受的光刻技术图案化。一旦光刻胶被图案化，就可以在n型区50N中执行p型杂质注入，并且光刻胶可以充当掩模以基本上防止p型杂质注入p型区50P中。p型杂质可以是注入到区域中的硼、氟化硼、铟等，其浓度在约10¹³原子/cm³至约10¹⁴原子/cm³的范围内。在注入之后，可以去除光刻胶，例如通过可接受的灰化工艺。

在n型区50N和p型区50P的注入之后，可以进行退火以修复注入损伤并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以一起使用。

在图5中，在鳍66和/或纳米结构55上形成伪介电层70。伪介电层70可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层70上方形成伪栅极层72，并且在伪栅极层72上方形成掩模层74。伪栅极层72可以沉积在伪介电层70上方，然后例如通过CMP进行平坦化。掩模层74可以沉积在伪栅极层72上方。伪栅极层72可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术来沉积。伪栅极层72可以由其他材料制成，这些材料相对于隔离区域的蚀刻具有高蚀刻选择性。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨过n型区50N和p型区50P形成单个伪栅极层72和单个掩模层74。应注意的是，所示的伪介电层70仅覆盖鳍66和纳米结构55，仅用于说明目的。在一些实施例中，可以沉积伪介电层70，使得伪介电层70覆盖STI区68，使得伪介电层70在伪栅极层72和STI区68之间延伸。

图6A至图18C示出了制造实施例纳米FET器件的各种附加步骤。图6A至图18C示出了n型区50N或p型区50P中的部件。在图6A至图6C中，可以使用可接受的光刻和蚀刻技术对掩模层74(见图5)进行图案化，以形成掩模78。掩模78的图案然后可以被转移到伪栅极层72和伪介电层70，以分别形成伪栅极76和伪栅极电介质71。伪栅极76覆盖鳍66的对应沟道区。掩模78的图案可以用于将每个伪栅极76与相邻的伪栅极76物理分离。伪栅极76还可以具有基本上垂直于各个鳍66的长度方向的长度方向。

在图7A至图7C中，在图6A至图6C所示的结构上方形成第一间隔件层80和第二间隔件层82。第一间隔件层80和第二间隔件层82随后将被图案化以充当用于形成自对准源极/漏极区的间隔件层。在图7A至图7C中，第一间隔件层80形成在STI区68的顶表面上；鳍66、纳米结构55和掩模78的顶表面和侧壁；以及伪栅极76和伪栅极电介质71的侧壁上。第二间隔件层82沉积在第一间隔件层80上方。第一间隔件层80可以使用诸如热氧化的技术或通过CVD、ALD等沉积的技术由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等沉积。

在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂源极/漏极(LDD)区(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面图4中讨论的注入，可以在n型区50N上方形成掩模(例如光刻胶)，同时暴露p型区50P，并且可以将适当类型(例如p型)的杂质注入p型区50P中暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在暴露n型区50N的同时在p型区50P上方形成掩模(例如光刻胶)，并且可以将适当类型(例如，n型)的杂质注入到n型区50中暴露的鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以为先前讨论的任意p型杂质。轻掺杂源极/漏极区可以具有在从约1×10¹⁵原子/cm³到约1×10¹⁹原子/cm³的范围内的杂质浓度。退火可用于修复注入物损伤并激活注入的杂质。

在图8A至图8C中，蚀刻第一间隔件层80和第二间隔件层82以形成第一间隔件层81和第二间隔隔层83。如将在下面更详细地讨论的，第一间隔件81和第二间隔件82用于自对准随后形成的源极/漏极区，以及在随后的工艺期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(例如，干蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得当图案化第二间隔件层82时第一间隔件层80可以用作蚀刻停止层，并且使得当图案化第一间隔件层80时第二间隔件层82可以用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，第二间间隔件层82的剩余部分形成第二间隔件83，如图8B所示。此后，第二间隔件83用作掩模，同时蚀刻第一间隔件层80的暴露部分，从而形成第一间隔件81，如图8B和图8C所示。

如图8B所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8C所示，在一些实施例中，可以从与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上去除第二间隔件层82，并且第一间隔件81设置在掩模78、伪栅极76和伪栅极电介质71的侧壁上。在其他实施例中，第二间隔件层82的一部分可以保留在与掩模78、伪栅极76和伪栅极电介质71相邻的第一间隔件层80上。

应注意的是，上述公开一般描述了形成间隔件和LDD区的工艺。可以使用其他工艺和顺序。例如，可以使用更少的或附加的间隔件，可以使用不同顺序的步骤(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，可以形成和去除附加的间隔件，和/或其他类似的步骤。此外，可以使用不同的结构和步骤来形成n型和p型器件。

在图9A至图9C中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹陷86和第二凹陷87。随后在第一凹陷86中形成外延源极/漏极区，并且随后在第二凹陷87中形成第一外延材料(例如，牺牲材料)和外延源极区。第一凹陷86和第二凹陷87可以延伸穿过第一纳米结构52和第二纳米结构54，并进入衬底50中。如图9B所示，STI区58的顶表面可以与第一凹陷86的底表面齐平。在各种实施例中，可以蚀刻鳍66，使得第一凹陷86的底表面设置在STI区68等的顶表面下方。第二凹陷87的底表面可以设置在第一凹陷86的底表面和STI区68的顶表面之下。第一凹陷86和第二凹陷87可以通过使用各向异性蚀刻工艺(例如RIE、NBE等)蚀刻鳍66、纳米结构55和衬底50来形成。在用于形成第一凹陷86和第二凹陷87的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩盖鳍66、纳米结构55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每层。在第一凹陷86和第二凹陷87达到期望深度之后，可以使用定时蚀刻工艺来停止蚀刻。可以通过与用于蚀刻第一凹陷86的工艺相同的工艺以及在第一凹陷86被蚀刻之前或之后的附加蚀刻工艺来蚀刻第二凹陷87。在一些实施例中，对应于第一凹陷86的区域可以被掩模，同时执行用于第二凹陷87的附加蚀刻工艺。

在图10A至图10C中，蚀刻由第一凹陷86和第二凹陷87暴露的第一半导体材料(例如，第一纳米结构52)形成的多层堆叠件64的层的侧壁部分，以形成侧壁凹陷88。尽管在图10C中，与侧壁凹陷88相邻的第一纳米结构52的侧壁被示为直的，但侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺(例如湿蚀刻等)来蚀刻侧壁。在第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用具有四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等的干蚀刻工艺来蚀刻第一纳米结构52的侧壁。

在图11A至图11D中，第一内部间隔件90形成在侧壁凹陷88中。第一内部间隔件90可以通过在图10A至图10C所示的结构上沉积内部间隔件层(未单独示出)来形成。第一内部间隔件90用作随后形成的源极/漏极区与栅极结构之间的隔离部件。如将在下面更详细地讨论的，源极/漏极区和外延材料将形成在第一凹陷86和第二凹陷87中，而第一纳米结构52将被相应的栅极结构代替。

内部间隔件层可以通过共形沉积工艺沉积，诸如CVD、ALD等。内部间隔件层可以包括诸如氮化硅或氮氧化硅的材料，尽管可以使用任何合适的材料，诸如k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件层90。尽管第一内部间隔件90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超出第二纳米结构54的侧壁或者从第二纳米结构54的侧壁凹陷。

此外，尽管第一内部间隔件90的外侧壁在图11C中显示为直的，但第一内部间隔件90的外侧壁可以是凹的或凸的。例如，图11D示出了一个实施例，其中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第二纳米结构54的侧壁凹陷。内部间隔件层可以通过各向异性蚀刻工艺(诸如RIE、NBE等)进行蚀刻。第一内部间隔件90可用于防止后续蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对后续形成的源极/漏极区(例如下文关于图12A至图12E所讨论的外延源极/漏极区92)的损坏。

在图12A至图12E中，第一外延材料91形成在第二凹陷87中，外延源极/漏极区92形成在第一凹陷86和第二凹陷87中。在一些实施例中，第一外延材料91可以是牺牲材料，其随后被去除以形成背侧通孔(例如背侧通孔130，下面关于图26A至图26C讨论)。如图12B至图12E所示，第一外延材料91的顶表面可以与第一凹陷86的底表面齐平。然而，在一些实施例中，第一外延材料91的顶表面可以设置在第一凹陷86的底表面上方或下方。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺在第二凹陷87中外延生长第一外延材料91。第一外延材料91可以包括任何可接受的材料，诸如硅锗等。第一外延材料91可以由对外延源极/漏极区92、衬底50和介电层(例如STI区68和第二介电层125，下面参照图24A至图24C讨论)的材料具有高蚀刻选择性的材料形成。这样，可以去除第一外延材料91并用背侧通孔代替，而不显著去除外延源极/漏极区92和介电层。在第一外延材料91和外延源极/漏极区92各自包括硅锗的实施例中，第一外延材料91的锗百分比可以不同于外延源极/漏极区的锗百分比，从而可以实现蚀刻选择性。例如，在生长第一外延材料91的同时，通过掩蔽第二凹陷87，可以在第一凹陷86中选择性地生长第一外延材料91。

然后在第一凹陷86中以及在第二凹陷87中的第一外延材料91上方形成外延源极/漏极区92。在一些实施例中，外延源极/漏极区92可以在第二纳米结构54上施加应力，从而提高性能。如图12C所示，外延源极/漏极区92形成在第一凹陷86和第二凹陷87中，使得每个伪栅极76设置在相应相邻对的外延源极/漏极区92之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区92与伪栅极76分离，并且第一内部间隔件90用于将外延源极/漏极区92与纳米结构55分离适当的横向距离，使得外延源极/漏极区92不会与随后形成的纳米FET的栅极短路。

可以通过掩蔽p型区50P(例如PMOS区域)来形成n型区50N(例如NMOS区域)中的外延源极/漏极区92。然后，在n型区50N中的第一凹陷86和第二凹陷87中外延生长外延源极/漏极区92。外延源极/漏极区92可以包括适用于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区92可以包括对第二纳米结构54施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅等。外延源极/漏极区92可以具有从纳米结构55的相应上表面凸起的表面，并且可以具有小平面。

p型区50P(例如PMOS区域)中的外延源极/漏极区92可以通过掩蔽n型区50N(例如NMOS区域)来形成。然后，在p型区50P中的第一凹陷86和第二凹陷87中外延生长外延源极/漏极区92。外延源极/漏极区92可以包括适用于p型纳米FET的任何可接受的材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区92可以包括对第一纳米结构施加压缩应变的材料，诸如硅锗、硼掺杂硅锗、锗、锗锡等。外延源极/漏极区92还可以具有从多层堆叠件64的相应表面凸起的表面，并且可以具有小平面。

外延源极/漏极区92、第一纳米结构52、第二纳米结构54和/或衬底50可以注入掺杂剂以形成源极/源极区，类似于先前讨论的形成轻掺杂源极/漏极区的工艺，然后进行退火。源极/漏极区可以具有介于约1×10¹⁹原子/cm³和约1×10²¹原子/cm³之间的杂质浓度。用于源极/漏极区的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区92可以在生长期间被原位掺杂。

作为用于在n型区50N和p型区50P中形成外延源极/漏极区92的外延工艺的结果，外延源极和漏极区92的上表面具有横向向外扩展超出纳米结构55的侧壁的小平面。在一些实施例中，这些小平面导致同一纳米FET的相邻外延源极/漏极区92合并，如图12B所示。在其他实施例中，如图12D所示，在外延工艺完成后，相邻的外延源极/漏极区92保持分离。在图12B和图12D所示的实施例中，第一间隔件81可以形成到STI区68的顶表面，从而阻挡外延生长。在一些其它实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，进一步阻挡外延生长。在一些其它实施例中，可以调整用于形成第一间隔件81的间隔件蚀刻来去除间隔件材料，以允许外延生长区域延伸到STI区58的表面。

外延源极/漏极区92可以包括一个或多个半导体材料层。例如，外延源极/漏极区92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层都可以用于外延源极/漏极区92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每个可以由不同的半导体材料形成，并且可以被掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A的掺杂剂浓度可以小于第二半导体材料层92B，并且大于第三半导体材料层92C。在外延源极/漏极区92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上方沉积第三半导体材料层92C。

图12E示出了一个实施例，其中第一纳米结构52的侧壁是凹的，第一内部间隔件90的外侧壁是凹的，并且第一内部间隔件90从第二纳米结构54的侧壁凹陷。如图12E所示，外延源极/漏极区92可以形成为与第一内部间隔件90接触，并且可以延伸经出第二纳米结构54的侧壁。

在图13A至图13C中，在图12A至图12C所示的结构上方沉积第一层间电介质(ILD)96。第一ILD 96可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)或FCVD。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃、未掺杂硅酸盐玻璃等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96与外延源极/漏极区92、掩模78和第一间隔件81之间。CESL 94可以包括介电材料(诸如氮化硅、氧化硅、氮氧化硅等)，且具有与上覆的第一ILD 96的材料不同的蚀刻速率。

在图14A至图14C中，可以执行平坦化工艺，诸如CMP，以使第一ILD 96的顶表面与伪栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除伪栅极76上的掩模78以及第一间隔件81的沿着掩模78的侧壁的部分。在平坦化工艺之后，伪栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内是齐平的。因此，伪栅极76的顶表面通过第一ILD 96暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺将第一ILD 96的顶表面与掩模78的顶表面和第一间隔件81的顶表面齐平。

在图15A至图15C中，在一个或多个蚀刻步骤中去除伪栅极76和掩模78(如果存在)，从而形成第三凹陷98。在第三凹陷98中的伪栅极电介质71的部分也被去除。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极76和伪栅极电介质71。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该干蚀刻工艺以比第一ILD 96或第一间隔件81更快的速率选择性地蚀刻伪栅极76。第三凹陷98中的每个暴露和/或覆盖纳米结构55的部分，纳米结构55在随后完成的纳米FET中充当沟道区。纳米结构55的用作沟道区的部分设置在相邻的外延源极/漏极区92的对之间。在去除工艺期间，当蚀刻伪栅极76时，伪栅极电介质71可以用作蚀刻停止层。然后，可以在去除伪栅极76之后去除伪栅极电介质71。

在图16A至图16C中，去除第一纳米结构52，以延伸第三凹陷98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行各向同性蚀刻工艺(例如湿蚀刻等)来去除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区58保持相对未被蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH₄OH)等来去除第一纳米结构。

在图17A至图17C中，形成栅极介电层100和栅电极102用于替换栅极。栅极介电层100共形地沉积在第三凹陷98中。栅极介电层100可以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和底表面上。栅极介电层100也可以沉积在第一ILD 96、CESL 94、第一间隔件81和STI区68的顶表面上以及第一间隔件82和第一内部间隔件90的侧壁上。

根据一些实施例，栅极介电层100包括一个或多个介电层，诸如氧化物、金属氧化物等或其组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和在氧化硅层上的金属氧化物层。在一些实施例中，栅极介电层100包括高k介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的介电常数(k)值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极介电层100的结构在n型区50N和p型区50P中可以相同或不同。栅极介电层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。

栅电极102分别沉积在栅极介电层100上，并填充第三凹陷98的剩余部分。栅电极102可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，尽管图17A和图17C中示出了单层栅电极102，但栅电极102可以包括任何数量的衬垫层、任何数量的功函数调谐层和填充材料。构成栅电极102的层的任何组合可以沉积在相邻的第二纳米结构54之间以及第二纳米结构54A和衬底50之间的n型区50N中，并且可以沉积在第一纳米结构52中的相邻的第一纳米结构之间的p型区50P中。

在n型区50N和p型区50P中的栅极介电层100的形成可以同时发生，使得每个区域中的栅极介电层100由相同的材料形成，并且栅电极102的形成可以同时发生，使得各个区域中的栅电极102由相同的材料形成。在一些实施例中，每个区域中的栅极介电层100可以通过不同的工艺形成，使得栅极介电层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中栅电极102可以通过不同工艺形成，使得栅电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。

在填充第三凹陷98之后，可以执行平坦化工艺，诸如CMP，以去除栅极介电层100和栅电极102的材料的过量部分，这些过量部分在第一ILD 96的顶表面上。栅电极102和栅极介电层100的材料的剩余部分因此形成所得纳米FET的替代栅极结构。栅电极102和栅极介电层100可以统称为“栅极结构”。

在图18A至图18C中，栅极结构(包括栅极介电层100和相应的上覆栅电极102)是凹陷的，因此凹陷形成在栅极结构正上方和第一间隔件81的相对部分之间。将包括一层或多层介电材料(例如氮化硅、氮氧化硅等)的栅极掩模104填充在凹陷中，随后进行平坦化工艺以去除在第一ILD 96上方延伸的介电材料的过量部分。随后形成的栅极接触件(如下文关于图20A至图20C讨论的栅极接触件114)穿透栅极掩模104，以接触凹陷栅电极102的顶表面。

如图18A至图18C所示，第二ILD 106沉积在第一ILD 96和栅极掩模104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD、PECVD等的任何合适的方法来沉积。

在图19A至图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104，以形成暴露外延源极/漏极区92和/或栅极结构的表面的第四凹陷108。第四凹陷108可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺的蚀刻来形成。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD 106和第一ILD 96蚀刻第四凹陷108；可以使用第二蚀刻工艺穿过栅极掩模104进行蚀刻；然后可以使用第三蚀刻工艺穿过CESL 94进行蚀刻。掩模(例如光刻胶)可以在第二ILD 106上形成并被图案化，以从第一蚀刻工艺和第二蚀刻工艺掩模第二ILD106的部分。在一些实施例中，蚀刻工艺可以过蚀刻，因此，第四凹陷108延伸到外延源极/漏极区92和/或栅极结构中，并且第四凹陷的底部可以与衬底50齐平(例如，在相同的水平上，或者与衬底50具有相同的距离)，或者低于(例如更靠近衬底50)外延源极/漏极区92和/或栅极结构。尽管图19C将第四凹陷108示出为在相同的截面中暴露外延源极/漏极区92和栅极结构，但在各种实施例中，外延源极/漏极区92与栅极结构可以在不同的截面中暴露，从而降低了随后形成的接触短路的风险。

在形成第四凹陷108之后，在外延源极/漏极区92上方形成第一硅化物区110。在一些实施例中，通过首先在外延源极/漏极区92的暴露部分上方沉积能够与下面的外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗)反应的金属(未单独示出)(例如镍、钴、钛、钽、铂、钨、其他贵金属、其它难熔金属、稀土金属或其合金)以形成硅化物或锗化物区，然后执行热退火工艺以形成第一硅化物区110。沉积金属的未反应部分然后例如通过蚀刻工艺被去除。尽管第一硅化物区110被称为硅化物区，但是第一硅化物区110也可以是锗化物区，或者锗化硅区(例如，包括硅化物和锗化物的区域)。

在图20A至图20C中，源极/漏极接触件112和栅极接触件114(也称为接触插塞)形成在第四凹陷108中。源极/漏极接触件112和栅极接触件114可以各自包括一个或多个层，诸如阻挡层、扩散层和填充材料。例如，在一些实施例中，源极/漏极接触件112和栅极接触件114各自包括阻挡层和导电材料，并且各自电耦合到下面的导电部件(例如，栅电极102和/或第一硅化物区110)。栅极接触件114电耦合到栅电极102，并且源极/漏极接触件112电耦合到第一硅化物区110。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺，诸如CMP，以从第二ILD 106的表面去除过量的材料。外延源极/漏极区92、第二纳米结构54(例如沟道区)和栅极结构(包括栅极介电层100和栅电极102)可以统称为晶体管结构109。晶体管结构109可以与在其前侧上方形成的第一互连结构(诸如前侧互连结构120，下面关于图21A至图21C讨论)以及在背侧上方形成的第二互连结构(诸如背侧互连结构136，下面关于附图27A至图28C讨论)共同设置在器件层中。尽管器件层被描述为具有纳米FET，但是其他实施例可以包括具有不同类型的晶体管(例如，平面FET、finFET、薄膜晶体管(TFT)等)的器件层。

尽管图20A至图20C示出了延伸到每个外延源极/漏极区92的源极/漏极接触件112，但源极/源极接触件112可以从外延源极/漏极区92中的一些外延源极/漏极区中省略。例如，如下面更详细地解释的，导电部件(例如，背侧通孔或电源轨)可以随后通过外延源极/漏极区92中的一个或多个的背侧附接。对于这些特定的外延源极/漏极区92，源极/漏极接触件112可以省略，或者可以是没有电连接到任何上覆导线(例如第一导电部件122，下面参照图21A至图21C讨论)的伪接触件。

图21A至图28C示出了在晶体管结构109上形成前侧互连结构和背侧互连结构的中间步骤。前侧互连结构和背侧互连结构中的每个可以包括导电部件，导电部件电连接到形成在衬底50上的纳米FET以提供功能电路。图21A至图28C中描述的工艺步骤可以应用于n型区50N和p型区50P。如上所述，背侧导电部件(例如，背侧通孔或电源轨)可以连接到外延源极/漏极区92中的一个或多个。这样，源极/漏极接触件112可以选择性地从这些外延源极/漏极区92中省略。

在图21A至图21C中，前侧互连结构120形成在第二ILD 106上。前侧互连结构120可以被称为前侧互连结构，因为它形成在晶体管结构109的前侧(例如，其上形成有源器件的晶体管结构109的一侧)。

前侧互连结构120可以包括形成在一个或多个堆叠的第一介电层124中的一层或多层第一导电部件122。每个堆叠的第一介电层124可以包括介电材料，诸如低k介电材料、超低k(ELK)介电材料等。第一介电层124可以使用适当的工艺沉积，诸如CVD、ALD、PVD、PECVD等。

第一导电部件122可以包括导线和互连导线层的导电通孔。导电通孔可以延伸穿过第一介电层124中的相应介电层，以提供导线层之间的垂直连接。第一导电部件122可以通过任何可接受的工艺形成，诸如镶嵌工艺、双镶嵌工艺等。

在一些实施例中，可以使用镶嵌工艺来形成第一导电部件122，其中利用光刻和蚀刻技术的组合来图案化相应的第一介电层124，以形成与第一导电部件122的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，然后可以用导电材料填充沟槽。用于阻挡层的合适的材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛及其组合等，并且用于导电材料的合适材料包括铜、银、金、钨、铝及其组合等。在一个实施例中，第一导电部件122可以通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成。化学机械平坦化(CMP)工艺等可用于从相应的第一介电层124的表面去除过量的导电材料，并平坦化第一介电体层124和第一导电部件122的表面以用于后续处理。

图21A至图21C示出了前侧互连结构120中的五层第一导电部件122和第一介电层124。然而，应当理解的是，前侧互连结构120可以包括设置在任何数量的第一介电层124中的任意数量的第一导电部件122。前侧互连结构120可以电连接到栅极接触件114和源极/漏极接触件112以形成功能电路。在一些实施例中，由前侧互连结构120形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。在一些实施例中，前侧互连结构120具有在0.1μm至5μm范围内的累积厚度T1。

如图21A至图21C所示，第一接合层152A可以沉积在前侧互连结构120上。第一接合层152A可以通过任何合适的工艺沉积，诸如PVD、CVD、ALD等，并且第一接合层152A可以促进后续工艺中载体衬底的接合(见图22A至图22C)。第一接合层152A可以包括适合于随后的介电对介电接合工艺的绝缘材料。用于第一接合层152A的示例材料包括氧化硅(例如，SiO₂)、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅等。在一些实施例中，第一接合层152A的厚度T2可以在10nm至3000nm的范围内。

在图22A至图22C中，载体衬底150通过第一接合层152A和第二接合层152B接合到前侧互连结构120的顶表面。在接合之后，第一接合层152A和第二接合层152B可以统称为接合层152。应当理解，接合层152可以包括第一接合层152A和第二接合层152B相遇的内部界面。

载体衬底150可以是玻璃载体衬底、陶瓷载体衬底、晶圆(例如，硅晶圆)等。载体衬底150可以在随后的处理步骤期间以及在完成的器件中提供结构支撑。在一些实施例中，载体衬底的厚度T3在700μm至850μm的范围内。第二接合层152B可以通过任何合适的工艺沉积在载体衬底150上，例如PVD、CVD、ALD等。第二接合层152B可以包括适合于介电对介电接合工艺的绝缘材料。用于第二接合层152B的示例材料包括氧化硅(例如，SiO₂)、氮化硅、氮氧化硅、碳氮化硅、碳氮氧化硅等。在一些实施例中，第二接合层152B的厚度T4可以在10nm至3000nm的范围内。第二接合层152B可以具有与第一接合层152A相同或不同的厚度。

在载体衬底150上沉积第二接合层152B之后，可以使用合适的技术，例如介电对介电接合等，将载体衬底150接合到前侧互连结构120。介电对介电接合工艺可以包括对第一接合层152A和第二接合层152B中的一个或多个施加表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可以还包括清洁工艺(例如，用去离子水冲洗等)，该清洁工艺可以应用于一个或多个接合层152。然后将载体衬底150与前侧互连结构120对准，并且将两者压靠在一起以启动载体衬底150与前侧互连结构的预接合。预接合可以在室温下(例如，在约21℃和约25℃之间)进行。在预接合之后，可以通过例如将前侧互连结构120和载体衬底150加热到150℃至500℃的温度来应用退火工艺。退火工艺驱动触发第一接合层152A和第二接合层152B之间共价键的形成。在其它实施例中可以使用其它接合工艺，诸如环境接合、真空接合等。

此外，在图22A至图22C中，在载体衬底150接合到前侧互连结构120之后，可以翻转器件，使得晶体管结构109的背侧朝上。晶体管结构109的背侧可以指与晶体管结构109的形成有源器件的前侧相对的一侧。

在图23A至图23C中，可以对衬底50的背侧应用减薄工艺。减薄工艺可以包括平坦化工艺(例如，机械研磨、CMP等)、回蚀刻工艺、其组合等。减薄工艺可以暴露与前侧互连结构120相对的第一外延材料91的表面。此外，在减薄工艺之后，衬底50的一部分可以保留在栅极结构(例如，栅电极102和栅极介电层100)和纳米结构55上方。如图23A至图23C所示，衬底50、第一外延材料91、STI区68和鳍66的背侧表面可以在减薄工艺之后彼此齐平。

在图24A至图24C中，去除鳍66和衬底50的剩余部分，并用第二介电层125代替。鳍66和衬底50可以使用合适的蚀刻工艺来蚀刻，例如各向同性蚀刻工艺(例如，湿蚀刻工艺)、各向异性蚀刻工艺(如，干蚀刻工艺)等。蚀刻工艺可以是对鳍66和衬底50的材料具有选择性的(例如，以比STI区68、栅极介电层100、外延源极/漏极区92和第一外延材料91的材料更快的速率来蚀刻鳍66和衬底50的材料)。在蚀刻鳍66和衬底50之后，STI区68、栅极介电层100、外延源极/漏极区92和第一外延材料91的表面可以被暴露。

然后将第二介电层125沉积在晶体管结构109的背侧上通过去除鳍66和衬底50形成的凹槽中。第二介电层125可以沉积在STI区68、栅极介电层100和外延源极/漏极区92上方。第二介电层125可以物理接触STI区68、栅极介电层100、外延源极/漏极区92和第一外延材料91的表面。第二介电层125可以基本上类似于上文关于图18A至图18C所描述的第二ILD106。例如，第二介电层125可以由与第二ILD 106相同的材料并使用相同的工艺形成。如图24A至图24C所示，可以使用CMP工艺等去除第二介电层125的材料，使得第二介电层125的顶表面与STI区68和第一外延材料91的顶表面齐平。

在图25A至图25C中，去除第一外延材料91以形成第五凹陷128，并且在第五凹陷128中形成第二硅化物区129。第一外延材料91可以通过合适的蚀刻工艺去除，该蚀刻工艺可以是各向同性蚀刻工艺，诸如湿蚀刻工艺。蚀刻工艺可以对第一外延材料91的材料具有高蚀刻选择性。这样，可以在不显著去除第二介电层125、STI区68或外延源极/漏极区92的材料的情况下去除第一外延材料91。在第一外延材料91和外延源极/漏极区92中的每个都包括硅锗的实施例中，可以改变和选择第一外延材料92和外延源极/漏极区92的每个中的锗浓度以实现这种蚀刻选择性。第五凹陷128可以暴露STI区68的侧壁、外延源极/漏极区92的背侧表面以及第二介电层125的侧壁。

然后可以在外延源极/漏极区92的背侧上的第五凹陷128中形成第二硅化物区129。第二硅化物区129可以类似于上文关于图19A至图19C所描述的第一硅化物区110。例如，第二硅化物区129可以由与第一硅化物区110相同的材料并使用相同的工艺形成。

在图26A至图26C中，背侧通孔130形成在第五凹陷128中。背侧通孔130可以延伸穿过第二介电层125和STI区68，并且可以通过第二硅化物区129电耦合到外延源极/漏极区92。背侧通孔130可以类似于上面关于图20A至图20C描述的源极/漏极接触件112。例如，背侧通孔130可以由与源极/漏极接触件112相同的材料并且使用相同的工艺形成。

在图27A至图27C中，导线134和第三介电层132形成在第二介电层125、STI区68和背侧通孔130上方。第三介电层132可以类似于第二介电层125。例如，第三介电层132可以由与第二介电层125相同的材料并使用相同的工艺形成。

导线134形成在第三介电层132中。形成导线134可以包括例如使用光刻和蚀刻工艺的组合来图案化第三介电层132中的凹陷。第三介电层132中的凹陷的图案可以对应于导线134的图案。然后通过在凹陷中沉积导电材料来形成导线134。在一些实施例中，导线134包括金属层，该金属层可以是单层或包括由不同材料形成的多个子层的复合层。在一些实施例中，导线134包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹陷之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层/粘合层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。导线134可以使用诸如CVD、ALD、PVD、电镀等形成。导线134通过背侧通孔130和第二硅化物区129物理耦合和电耦合到外延源极/漏极区92。可以执行平坦化工艺(例如，CMP、研磨、回蚀等)以去除形成在第三介电层132上方的导线134的过量部分。

在一些实施例中，导线134是电源轨，其是将外延源极/漏极区92电连接到参考电压、电源电压等的导线。通过将电源轨放置在所得半导体管芯的背侧上而不是半导体管芯的前侧上，可以实现优点。例如，可以增加纳米FET的栅极密度和/或前侧互连结构120的互连密度。此外，半导体管芯的背侧可以容纳更宽的电源轨，从而减小电阻并提高向纳米FET的电源传输的效率。例如，导线134的宽度可以是前侧互连结构120的第一层级导线(例如，第一导电部件122)的宽度的至少两倍。

在图28A至图28C中，背侧互连结构136的剩余部分形成在介电层132和导线134上方。背侧互连结构136可以被称为背侧互连结构，因为它形成在其中布置有晶体管结构109的器件层的背侧上(例如，晶体管结构的与栅电极102相对的一侧)。背侧互连结构136可以包括第二介电层125、第三介电层132、背侧通孔130和导线134。

背侧互连结构136的其余部分可以包括材料，并使用与前侧互连结构120相同或类似的工艺形成(见图21A至图21C)。具体地，背侧互连结构136可以包括形成在第四介电层138中的第二导电部件140的堆叠层。第二导电部件140可以包括布线(例如，用于连接到和来自随后形成的接触焊盘和外部连接器的布线)。第二导电部件140可以进一步被图案化以包括一个或多个嵌入式无源器件，诸如电阻器、电容器、电感器等。嵌入式无源器件可以与导线134(例如，电源轨)集成，以在纳米FET的背侧提供电路(例如，电源电路)。第四介电层138可以使用与第一介电层124类似的工艺并由类似的材料形成，并且第二导电部件140可以使用与第一导电部件122类似的工艺并由类似的材料形成。在一些实施例中，背侧互连结构136的总厚度T5在0.1μm至5μm的范围内。

在图28A至图28C中，钝化层144、UBM(凸块下金属)146和外部连接器148形成在背侧互连结构136上。钝化层144可以包括诸如PBO、聚酰亚胺、BCB等的聚合物。或者，钝化层144可以包括无机介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层144可以通过例如CVD、PVD、ALD等沉积。

UBM 146通过钝化层144形成到背侧互连结构136中的导线140，并且外部连接器148形成在UBM 146上。UBM 146可以包括通过电镀工艺等形成的一层或多层铜、镍、金等。外部连接器148(例如，焊球)形成在UBM 146上。外部连接器148的形成可以包括将焊球放置在UBM 146的暴露部分上并且回流焊球。在一些实施例中，外部连接器148的形成包括执行电镀步骤以在最顶部的导线140C上形成焊料区域，然后回流焊料区域。UBM 146和外部连接器148可以用于提供到其他电气部件的输入/输出连接，诸如其他器件管芯、重分布结构、印刷电路板(PCB)、主板等。UBM 146和外部连接器148也可以被称为背侧输入/输出焊盘，其可以向上述纳米FET提供信号、电源电压和/或接地连接。

在图29A至图29C中，器件的取向被翻转，使得载体衬底布置在前侧互连结构120、晶体管结构109的器件层和背侧互连结构136上方。随后，可以对载体衬底150应用减薄工艺(例如，CMP、机械研磨、回蚀刻、其组合等)，使得载体衬底150的总厚度从厚度T3(见图22A至图22C)减小到厚度T6。在一些实施例中，载体衬底150的厚度T6可以在100μm至300μm的范围内。

在图30A至图30C中，散热层154沉积在载体衬底150的与前侧互连结构120、晶体管结构109的器件层和背侧互连结构136相对的侧表面上。在载体衬底150附接至前侧互连结构120之后在载体衬底150上沉积散热层154可具有益处，例如不需要在接合之前在载体衬底150上执行单独的平坦化工艺。因此，可以降低制造成本。

散热层154由热导率大于10W/m·K的高kappa材料制成。已经观察到，当散热层154具有在上述范围内的热导率时，在完成的集成电路管芯中的散热得到充分改善。例如，散热层154可以由合适的氮化物(例如，AlN、BN等)、合适的金属氧化物(例如，Y₂O₂、YAG、Al₂O₃、BeO等)、碳化物(例如，SiC、石墨烯、DLC、金刚石等)、其组合等制成。在一些具体实施例中，高kappa材料是DLC，并且集成电路管芯的结点与环境热阻(θ_JA)可以改善高达1.33℃/W。在一些实施例中，散热层154具有在10W/m·K至1500W/m·K的范围内的热导率以实现上述益处，例如在50W/m·K至1500W/m·K、100W/m·K至1500W/m·K、300W/m·K至1500W/m·K、700W/m·K至1500W/m·K、1000W/m·K至1500W/m·K的范围内，等等。散热层154可以具有晶体(例如，单晶或多晶硅)结构或非晶结构。在散热层154具有晶体结构的实施例中，其晶格可以是六方晶系、四方晶系、正交晶系、单斜晶系、三斜晶系及其组合等。

散热层154可以通过任何合适的工艺沉积，例如PVD、等离子体增强ALD(PEALD)、热ALD、微波CVD(MWCVD)、等离子体增强CVD(PECVD)、混合物理-化学气相沉积(HPCVD)等。在一些实施例中，用于沉积散热层154的工艺温度可以在100℃至1400℃的范围内。在特定实施例中，散热层154是通过MWCVD在100℃至1000℃范围内的温度下沉积的DLC层。在其他实施例中，例如图30A至图30C，在散热层154沉积在晶体管的器件层上的情况下，沉积工艺的处理温度可以小于500℃，例如在100℃到500℃的范围内，以避免对下面的晶体管结构109的损坏。散热层154可以沉积为具有在1μm至10μm范围内或在2μm至10μm范围内的厚度T7。已经观察到，1μm至2μm可能是散热层154的最小厚度，这是由于高kappa材料具有足够的散热性能的晶粒尺寸。进一步观察到，当散热层154的厚度T7大于10μm时，制造成本可能高得令人无法接受。

随后，可以沿着划线施加单体化工艺，以将晶圆的各个集成电路管芯200彼此分离。以这种方式，可以制造具有前侧互连结构120、包括晶体管结构109的器件层、背侧互连结构136和散热层154的集成电路管芯。散热层154和前侧互连结构120可以设置在载体衬底150的相对侧上。散热层154由高kappa材料制成，以降低集成电路管芯200中的热阻。已经观察到，增加散热层154的厚度和/或热导率导致集成电路管芯200中的热阻减小。例如，当散热层154由DLC制成(例如，通过时域热反射率(TDTR)测量，具有约570W/m·K的平面内热导率(kappa))并且具有约10μm的厚度时，集成电路管芯200的θ_JA可以减小约0.31℃/W至1.22℃/W。

图30A至图30C示出了集成电路管芯200，其中在单体化工艺之前沉积散热层154。在其他实施例中，可以在单体化工艺之后沉积散热层154。例如，在图31A至图31C中在集成电路管芯210被单体化之后，散热层154被施加到集成电路管芯210。集成电路管芯210可以基本上类似于集成电路管芯200，除非另有说明，其中相同的附图标记指示通过相同工艺形成的相同元件。因为散热层154是在单体化之后沉积的，所以它可以形成为完全或部分地覆盖集成电路管芯210的侧壁。结果，可以进一步增强散热。

可选地，如图32A至图32C所示，可以应用减薄工艺来减薄或去除载体衬底150上的散热层154。图32A至图32C示出了集成电路管芯220，其中散热层154是在集成电路管芯220被单体化并执行随后的减薄工艺之后沉积的。集成电路管芯220可以基本上类似于集成电路管芯200，其中相同的附图标记指示通过相同工艺形成的相同元件，除非另有说明。去除部分散热层154的减薄工艺可以是CMP工艺、研磨工艺、回蚀刻工艺、其组合等。在减薄工艺之后，散热层154可以从载体衬底150上去除，但保留在集成电路管芯220的侧壁上。这样，散热层154的剩余部分可以继续在集成电路管芯220中提供增强的散热，但是与集成电路管芯200和210相比，集成电路管芯220的总高度可以减小。

图30A至图30C示出了集成电路管芯200，其中散热层154是完全覆盖载体衬底150的连续层。在其他实施例中，散热层154可以包括物理分离的离散部分。例如，图33A至图33C示出了集成电路管芯230，其中散热层154是具有仅部分覆盖载体衬底150的离散的、物理分离的部分的不连续层。集成电路管芯230可以基本上类似于集成电路管芯200，其中相同的附图标记指示通过相同工艺形成的相同元件，除非另有说明。散热层154的每个离散部分可以对应于集成电路管芯230的热量热点。热量热点可以指集成电路管芯230的由于电路设计而在操作期间产生更高温度的区域。

图30A至图33C示出了在载体衬底150接合到前侧互连结构120之后沉积散热层的实施例。在其他实施例中，散热层可以在接合之前沉积在载体衬底150上。图34至图37C示出了一个实施例，其中散热层158在接合以形成集成电路管芯250之前形成在载体衬底150上。集成电路管芯250可以基本上类似于集成电路管芯200，其中相同的附图标记指示通过相同工艺形成的相同元件，除非另有说明。

首先参考图34，散热层158可以沉积在载体衬底150上。散热层158可以使用如上关于散热层154所述的类似工艺且由类似材料制成。例如，散热层158可以由热导率在10W/m·K至1500W/m·K范围内的高kappa材料制成，以改善在完成的集成电路管芯中的散热。具体地，散热层158由合适的氮化物(例如，AlN、BN等)、合适的金属氧化物(例如，Y₂O₂、YAG、Al₂O₃、BeO等)、碳化物(例如，SiC、石墨烯、DLC、金刚石等)、其组合等制成。散热层158可以通过任何合适的工艺沉积，诸如PVD、PEALD、热ALD、MWCVD、PECVD、HPCVD等。在一些实施例中，用于沉积散热层158的工艺温度可以在100℃至1400℃的范围内。在一个具体实施例中，散热层158是通过MWCVD在100℃至1000℃范围内的温度下沉积的DLC层。因为在该实施例中散热层158没有沉积在任何器件层上，避免了由于沉积温度升高而损坏晶体管的风险。例如，散热层158的沉积温度可以仅受载体衬底150的熔化温度的限制(例如，当载体衬底150是硅衬底时，约1410℃)。结果，可以改善散热层158的工艺窗口和膜质量。

散热层158可以沉积为具有在1μm至10μm范围内或在2μm至10μm范围中的厚度T8。已经观察到，1μm至2μm可能是散热层158的最小厚度，这是由于高kappa材料的晶粒尺寸以具有足够的散热性能。进一步观察到，当散热层158的厚度T8大于10μm时，制造成本可能高得无法接受。

在图35中，接合层152B沉积在散热层158上。接合层152B可以使用与上文关于图22A至图22C所描述的类似工艺且由类似的材料制成。可以沉积接合层152B以提供比散热层158更适合直接接合的材料。在一些实施例中，与散热层158相比，接合层152B可以具有改进的表面粗糙度(例如，更光滑)。例如，当散热层158包括具有约119.9nm的表面粗糙度的DLC(通过原子力显微镜(AFM)测量)时，直接接合到散热层158可能是困难的。通过在散热层158上沉积更光滑的接合层152B，可以提高接合工艺的加工容易性。

随后，在图36A至图36C中，将其上沉积有散热层158的载体衬底150接合到前侧互连结构120。接合工艺可以是关于图22A至图22C描述的介电对介电接合工艺，其将载体衬底150上的接合层152B直接接合到前侧互连结构上的接合层152A。接合层152A和152B可以统称为接合层152。然后，可以执行类似于上文关于图23A至图28C所描述的附加工艺，以在器件层的背侧上形成背侧互连结构136、钝化层144、UBM 146和外部连接器148。

随后，可以对载体衬底150应用减薄工艺(例如，CMP、机械研磨、回蚀刻、其组合等)，使得载体衬底150的总厚度从厚度T3(见图22A至图22C和图34)减小到厚度T6。在一些实施例中，载体衬底150的厚度T6可以在100μm至300μm的范围内。

然后可以沿着划线施加单体化工艺，以将晶圆的各个集成电路管芯240彼此分离。以这种方式，可以制造具有前侧互连结构120、器件层、背侧互连结构136和散热层158的集成电路管芯240。散热层158设置在载体衬底150和前侧互连结构120之间。散热层158由高kappa材料制成，以降低集成电路管芯240中的热阻。已经观察到，增加散热层158的厚度和/或热导率导致集成电路管芯240中的热阻减小。例如，当散热层158由DLC制成(例如，通过TDTR测量，具有约570W/m·K的平面内kappa)并且具有约10μm的厚度时，集成电路管芯240的θ_JA可以减小约0.65℃/W至1.33℃/W。

图34至图37C示出了集成电路管芯240，其中散热层158是完全覆盖载体衬底150的连续层。在其他实施例中，散热层158可以包括物理分离的离散部分。例如，图38A至图38C示出了集成电路管芯250，其中散热层158是具有仅部分覆盖载体衬底150的离散的、物理分离的部分的不连续层。集成电路管芯250可以基本上类似于集成电路管芯240，其中相同的附图标记指示通过相同工艺形成的相同元件，除非另有说明。散热层158的每个离散部分可以对应于集成电路管芯250的热量热点。热量热点可以指集成电路管芯250的由于电路设计而在操作期间产生更高温度的区域。接合层152可以填充散热层158的各个部分之间的间隙。

在一些实施例中，散热层154可以在单体化工艺之后选择性地沉积在载体衬底150上方。例如，在图39A至图39C中散热层158在接合之前沉积在载体衬底150上，散热层154在集成电路管芯260被单体化之后沉积在集成电路管芯260上。集成电路管芯260可以基本上类似于集成电路管芯240，其中相同的附图标记指示通过相同工艺形成的相同元件，除非另有说明。散热层154的材料组成可以与散热层158相同或不同。因为散热层154是在单体化之后沉积的，所以它可以形成为完全或部分地覆盖集成电路管芯260的侧壁。结果，可以进一步增强散热。

此外，如图40A至图40C所示，可以选择性地应用减薄工艺来减薄或去除载体衬底150上的散热层154。图40A至图40C示出了集成电路管芯270，其中散热层158在接合之前沉积在载体衬底150上；在对集成电路管芯270进行单体化之后沉积散热层154；并且在散热层154上执行随后的减薄工艺。集成电路管芯270可以基本上类似于集成电路管芯240，其中相同的附图标记指示通过相同工艺形成的相同元件，除非另有说明。去除部分散热层154的减薄工艺可以是CMP工艺、研磨工艺、回蚀刻工艺、其组合等。在减薄工艺之后，散热层154可以从载体衬底150上方去除，但保留在集成电路管芯220的侧壁上。因此，与散热层158结合的散热层154的剩余部分可以继续在集成电路管芯220中提供增强的散热，但是与集成电路管芯260相比，集成电路管芯220的总高度可以减小(见图39A至图39C)。

集成电路管芯可以进一步结合在具有附加散热特征的半导体封装中。例如图41示出了根据各种实施例的包含集成电路管芯的半导体器件封装件300。半导体器件封装件300中的集成电路管芯可以是上面描述的具有器件层、背侧互连结构、前侧互连结构和一个或多个散热层的集成电路管芯200、210、220、230、240、250、260或270中的任何一个。集成电路管芯可以接合(例如，倒装芯片接合)到布线结构302(例如，封装衬底、重分布结构等)，其包括将信号从集成电路管芯路由到其他器件(例如，无源器件304和/或其他封装组件306)和/或外部连接器308(例如，焊球)的导电布线。集成电路管芯可以封装在模塑化合物310中，并且导电通孔312可以延伸穿过模塑化合物310以将信号从集成电路管芯和布线结构302电路由到其他封装组件306。在一些实施例中，其他封装组件306可以是存储器封装件(例如，DRAM封装件)等，但是其他类型的封装组件也是可能的。其他封装组件306可以通过连接器314(例如，焊料凸块)接合(例如，倒装芯片接合)到导电通孔312。在一些实施例中，底部填充物316可以沉积在另一封装组件306和集成电路管芯之间的连接器314周围。

散热层320可以沉积在半导体器件封装件300的上表面和侧表面上。例如，散热层320可以沉积在另一封装组件306的顶表面上并且沿着另一封装组件306、底部填充物316、模塑化合物310和布线结构302的侧壁沉积。散热层320可以使用如上关于散热层154所描述的类似工艺且由类似材料制成。例如，散热层320可以由热导率在10W/m·K至1500W/m·K范围内的高kappa材料制成，以改善在完成的集成电路管芯中的散热。具体地，散热层158由合适的氮化物(例如，AlN、BN等)、合适的金属氧化物(例如，Y₂O₂、YAG、Al₂O₃、BeO等)、碳化物(例如，SiC、石墨烯、DLC、金刚石等)、其组合等制成。散热层320可以通过任何合适的工艺沉积，例如PVD、PEALD、热ALD、MWCVD、PECVD、HPCVD等。在一些实施例中，用于沉积散热层320的工艺温度可以在100℃至1400℃的范围内。在具体实施例中，散热层154是通过MWCVD在100℃至1000℃范围内的温度下沉积的DLC层，可以进一步改善器件的散热。

各种实施例在具有前侧和背侧互连结构的集成电路管芯上提供散热。支撑衬底可以附接到前侧互连结构，并且一个或多个散热层可以形成在支撑衬底上。散热层可以由高导热性材料制成，例如合适的氮化物(例如，AlN、BN等)、合适的金属氧化物(例如，Y₂O₂、Y₃Al₅O₁₂(YAG)、Al₂O₃、BeO等)、适当的碳化物(例如，SiC、石墨烯、类金刚石碳(DLC)、金刚石等)、其组合等。在一些具体实施例中，高kappa材料是DLC，并且管芯的结点与环境热阻(θ_JA)可以提高高达1.33℃/W。因此，各种实施例可以通过嵌入高kappa材料来改善具有背侧电源结构的集成电路管芯的散热，从而改善芯片性能和可靠性。

在一些实施例中，一种半导体器件包括：器件层，包括第一晶体管；第一互连结构，位于所述器件层的前侧上；和第二互连结构，位于所述器件层的背侧上，所述第二互连结构包括电源轨；载体衬底，接合到所述第一互连结构；以及第一散热层，接触所述载体衬底。在一些实施例中，所述第一散热层的热导率在10W/m·K至1500W/m·K的范围内。在一些实施例中，所述第一散热层包括AlN、BN、Y₂O₂、Y₃Al₅O1₂(YAG)、Al₂O₃、BeO、SiC、石墨烯、类金刚石碳(DLC)或金刚石。在一些实施例中，所述第一散热层设置在所述载体衬底和所述第一互连结构之间。在一些实施例中，该半导体器件还包括在所述载体衬底的与所述第一散热层的相对侧上的第二散热层。在一些实施例中，所述第一散热层设置在所述载体衬底的与所述第一互连结构的相对侧上。在一些实施例中，所述第一散热层设置在所述载体衬底的侧壁上。在一些实施例中，所述第一散热层设置在所述第一互连结构、所述器件层和所述第二互连结构的侧壁上。在一些实施例中，所述第一散热层包括第一部分和第二部分，所述第一散热层的所述第一部分与所述第一散热层的所述第二部分物理分离。

在一些实施例中，一种半导体器件包括：第一晶体管结构和第二晶体管结构，位于器件层中；前侧互连结构，位于所述器件层的前侧上，所述第一晶体管结构通过所述前侧互连结构电耦合到所述第二晶体管结构；背侧互连结构，位于所述器件层的背侧上，所述背侧互连结构包括电源线；载体衬底，接合到所述前侧互连结构；以及散热层，与所述载体衬底的侧表面物理接触。在一些实施例中，所述散热层包括类金刚石碳(DLC)。在一些实施例中，该半导体器件还包括：第一接合层，位于所述载体衬底的与所述散热层相对的表面上；和第二接合层，位于所述前侧互连结构上，其中，所述第一接合层通过介电对介电接合而直接接合到所述第二接合层。在一些实施例中，该半导体器件还包括：第一接合层，位于所述散热层的表面上；和第二接合层，位于所述前侧互连结构上，其中，所述第一接合层通过介电对介电接合而直接接合到所述第二接合层。

在一些实施例中，一种制造半导体器件的方法包括：在半导体衬底上形成器件层，所述器件层包括晶体管；在所述器件层上方形成前侧互连结构；将载体衬底接合到所述前侧互连结构；将散热层直接沉积在所述载体衬底的侧表面上；去除所述半导体衬底；以及在所述器件层的背侧上方形成背侧互连结构。形成所述前侧互连结构包括：在所述晶体管的背侧上方形成第一介电层；形成穿过所述第一介电层并电耦合到所述晶体管的源极/漏极区的背侧通孔；在所述背侧通孔和所述第一介电层上方形成第二介电层；和在所述第二介电层中形成第一导线，所述第一导线电耦合到所述背侧通孔，所述第一导线进一步为电源线或电接地线。在一些实施例中，沉积所述散热层包括：在将所述载体衬底接合到所述前侧互连结构之前，将所述散热层直接沉积在所述载体衬底的所述侧表面上。在一些实施例中，将所述载体衬底接合到所述前侧互连结构包括：在所述前侧互连结构上方沉积第一接合层；在所述散热层上方沉积第二接合层；和通过介电对介电接合将所述第一接合层直接接合到所述第二接合层。在一些实施例中，沉积所述散热层包括：在将所述载体衬底接合到所述前侧互连结构之后，将所述散热层直接沉积在所述载体衬底的所述侧表面上。在一些实施例中，沉积所述散热层包括：在所述载体衬底的侧壁上沉积所述散热层。在一些实施例中，该方法还包括：去除所述载体衬底的所述侧表面上的所述散热层的部分。在一些实施例中，所述散热层包括AlN、BN、Y₂O₂、Y₃Al₅O₁₂(YAG)、Al₂O₃、BeO、SiC、石墨烯、类金刚石碳(DLC)或金刚石。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：

器件层，包括第一晶体管；

第一互连结构，位于所述器件层的前侧上；和

第二互连结构，位于所述器件层的背侧上，所述第二互连结构包括电源轨；

载体衬底，接合到所述第一互连结构；以及

第一散热层，接触所述载体衬底。

2.根据权利要求1所述的半导体器件，其中，所述第一散热层的热导率在10W/m·K至1500W/m·K的范围内。

3.根据权利要求1所述的半导体器件，其中，所述第一散热层包括AlN、BN、Y₂O₂、Y₃Al₅O1₂、Al₂O₃、BeO、SiC、石墨烯、类金刚石碳或金刚石。

4.根据权利要求1所述的半导体器件，其中，所述第一散热层设置在所述载体衬底和所述第一互连结构之间。

5.根据权利要求4所述的半导体器件，还包括在所述载体衬底的与所述第一散热层的相对侧上的第二散热层。

6.一种半导体器件，包括：

第一晶体管结构和第二晶体管结构，位于器件层中；

前侧互连结构，位于所述器件层的前侧上，所述第一晶体管结构通过所述前侧互连结构电耦合到所述第二晶体管结构；

背侧互连结构，位于所述器件层的背侧上，所述背侧互连结构包括电源线；

载体衬底，接合到所述前侧互连结构；以及

散热层，与所述载体衬底的侧表面物理接触。

7.一种制造半导体器件的方法，包括：

在半导体衬底上形成器件层，所述器件层包括晶体管；

在所述器件层上方形成前侧互连结构；

将载体衬底接合到所述前侧互连结构；

将散热层直接沉积在所述载体衬底的侧表面上；

去除所述半导体衬底；以及

在所述器件层的背侧上方形成背侧互连结构，其中，形成所述前侧互连结构包括：

在所述晶体管的背侧上方形成第一介电层；

形成穿过所述第一介电层并电耦合到所述晶体管的源极/漏极区的背侧通孔；

在所述背侧通孔和所述第一介电层上方形成第二介电层；和

在所述第二介电层中形成第一导线，所述第一导线电耦合到所述背侧通孔，所述第一导线进一步为电源线或电接地线。

8.根据权利要求7所述的方法，其中，沉积所述散热层包括：在将所述载体衬底接合到所述前侧互连结构之前，将所述散热层直接沉积在所述载体衬底的所述侧表面上。

9.根据权利要求8所述的方法，其中，将所述载体衬底接合到所述前侧互连结构包括：

在所述前侧互连结构上方沉积第一接合层；

在所述散热层上方沉积第二接合层；和

通过介电对介电接合将所述第一接合层直接接合到所述第二接合层。

10.根据权利要求7所述的方法，其中，沉积所述散热层包括：在将所述载体衬底接合到所述前侧互连结构之后，将所述散热层直接沉积在所述载体衬底的所述侧表面上。