KR102598523B1 - 모노리식 3d 집적 회로에서 열 차폐를 형성하는 방법 - Google Patents

모노리식 3d 집적 회로에서 열 차폐를 형성하는 방법 Download PDF

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Abstract

모노리식 3차원 집적 회로가 제공된다. 상기 모노리식 3차원 집적 회로는 제1 장치, 제1 장치 상에, 제2 장치; 및 제1 장치 및 제2 장치 사이에 배치된 열 차폐 스택을 포함하되, 열 차폐 스택은, 수직방향으로 낮은 열 전도도를 가는 열 지연부, 수평방향으로 높은 열 전도도를 갖는 열 확산부를 포함한다. 상기 열 차폐 스택은 오로지 절연 물질을 포함한다.

Description

모노리식 3D 집적 회로에서 열 차폐를 형성하는 방법 {METHOD OF FORMING A THERMAL SHIELD IN A MONOLITHIC 3-D INTEGRATED CIRCUIT}
본 발명은 모노리식 3차원 집적 회로에 대한 열 차폐 스택 및 상기 열 차폐 스택의 제조 방법에 관한 것이다.
반도체 산업에서 성장과 같은 무어의 법칙을 유지하기 위해, 2.5D 패키지 또는 3D 패키지로 다이(예: 제1 계층 다이 및 제2 계층 다이)를 스택하는 것이 제안되어왔다. 2.5D 패키지에서, 미리 제작된 다이는 실리콘 인터포저에 배치되고, 다양한 두꺼운 구리 재분배 층(RDL)과 연결된다. EMIB(내장형 멀티-다이 인터커넥트 브리지)와 같은 다른 2.5D 패키지는 두 개의 상호 연결 다이의 가장자리 아래에만 내장된 작은 실리콘 조각을 포함되어 있어, 실리콘 인터포서를 활용하지 않고 대부분의 크기의 다이를 여러 방향으로 부착할 수 있다.
관련된 기술에서의 3D 패키지는 TSV-3D(Through Silicon Via-3D), 3D 웨이퍼-레벨 칩-스케일 패키징(WLCSP) 및 모노리식 3D(M3D)를 포함할 수 있다. 예를 들어 관련된 기술에서의 TSV-3D에서 각각 계층은 별도로 제조된 완제품 다이이며, 해당 3D 연결은 전면 범프/패드, 후면 범프/패드 및 구리 금속이 채워진 TSV(드릴 홀)로 수행된다.
관련된 기술에서의 TSV-Free M3D 장치에서, 제2 계층 아래에 있는 제1 계층이 있는 경우 제2 계층을 위한 상호 연결 및 층별 제조가 수행될 때, 반도체 소자 및 상호 연결 층을 포함하는 미완성 웨이퍼를 포함한 제1 계층은 비아를 통해 제1 계층의 상단에 있는 제2 계층에 결합된다.
일반적으로 M3D 장치는 오버헤드 면적의 약 3-4배의 크기 감소(동일 비아에서 또는 TSV 밀도)인해 2.5D 장치에 비해 우수한 성능을 발휘합니다. 그러나 M3D 장치의 제조 공정 요구 사항은 열 관리 및 Cu 오염 문제를 포함하여 2.5D 장치의 요구 사항보다 훨씬 더 까다롭다. 예를 들어, 제2 계층 장치의 반도체 소자의 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해 M3D 장치의 제조 동안 고온 어닐링(예를 들어, 1,000°C 보다 큰 온도에서)이 수행될 수 있다. 이러한 고온 어닐링은 제1 계층 장치의 반도체 소자에서 과도한 도펀트 확산을 유발하는 것(예: 온도가 약 700 °C를 초과하는 경우) 및/또는 구리 금속 상호 연결 라인을 손상시키거나 부정적인 영향을 미치는 것(예: 온도가 약 400°C를 초과하는 경우)같이 제1 계층 장치의 이전에 제조된 반도체 소자에 악영향을 미칠 수 있다.
관련된 기술에서의 일부 M3D 장치에서, 제1 계층 장치의 고온 어닐링 동안 과도한 열로부터 제1 계층 장치를 보호하기 위해 제1 계층 장치와 제2 계층 장치 사이의 열 차폐 스택이 포함된다. 예를 들어, 관련된 기술에서의 열 차폐 스택에는 제1 중간 차폐층, 제1 중간 차폐층상에 구리로 형성된 하부 차폐층, 하부 차폐층상의 제2 중간 차폐층, 및 제2 중간 차페층 상에, 구리로 형성된 상부 차폐층이 포함된다
구리 차폐층은 빛을 반사하고 흡수하고, 높은 열전도율을 나타내도록 구성되어 흡수된 빛으로부터 생성된 열을 신속하고 효과적으로 확산하는 반면, 중간 차폐층은 낮은 열전도율을 갖고 따라서 고온 어닐링 공정 중에 발생하는 열을 제1 계층 장치쪽으로 아래쪽으로 발산하지 않도록 한다.
그러나, 열 차폐 스택은 제1 계층 장치를 제2 계층 장치에 상호 연결하는 비아를 형성하기 위해 후속 공정에서 식각되어야 하며, 종래 기술에서의 열 차폐 스택의 구리 차폐 층은 천연 휘발성 화합물의 구리 부족으로 인해 식각하기가 매우 어렵다. 더욱이, 종래 기술에서의 열 차폐 스택은 구리 차폐 층으로 인해 전기적으로 절연되지 않는다.
다른 종래 기술에서의 열 차력 스택은 전기 절연 및 양호한 열전도도를 나타내는 물질을 포함할 수 있으며, 다이아몬드(2,000W/m*K 이상의 열전도율 k-값을 가짐) 또는 육각 보론 질화물(hBN)을 갖는다. 그러나, 제조 가능한 원자층 증착(ALD) 또는 화학 증착(CVD) 공정은 열 차폐 스택에서 의해 요구되는 만큼, 충분히 얇고(예를 들어, 20nm 이하) 균일한 다이아몬드 층을 형성하는 데 이용될 수 없다.
에피택셜하게(Epitaxially) 성장한 육각 보론 질화물은 매우 높은 평면 내 열 전도도(예: 약 400W/m*K의 k 값)와 불량한 평면 외 열 전도도(예: 약 5W/m*K의 k-값)를 포함하여 이방성 열 전도 특성을 나타내는 육각 격자 구조를 가지고 있습니다. 높은 평면 내 열 전도도는 M3D 장치에서 옆으로 열을 방출하는 데 도움이 되며, 불량한 평면 외 열 전도도는 제1 계층 장치를 향해 아래쪽으로 방출되는 열을 지연시킨다. 그러나 원하는 육각 격자 구조를 산출하기 위해 에피택셜 방식으로 육각 보론 질화물 층을 형성하는 것과 그 결과인 이방성 열 전도 특성을 갖는 것은 어렵다. 현재의 최첨단 접근법은 첨단 전자 강화 원자층 증착(EE-ALD) 공정을 활용하지만, EE-ALD 공정은 육각 보론 질화물 층을 에피택셜하게 성장시키기 위해 원시적이고 깨끗한 실리콘 표면이 요구된다. 그러나 기존의 M3D 제조 공정에서, 제1 계층 장치의 실리콘 웨이퍼 표면은 반도체 소자를 보호하기 위해 실리콘 산화물(SiO2) 층, 실리콘카본나이트라이드(SiCN) 및/또는 실리콘 질화물(Si3N4)과 같은 설계된 절연 층으로 덮여 있어, 육각 보론 질화물 층이 에피택셜하게 성장하는 것을 막는다. 따라서, 이러한 방식으로 성장된 육각 보론 질화물 층의 결정구조는 임의적일 가능성이 높으며 따라서 육각 보론 질화물 층의 열전도도는 등소성일 것이다. 따라서, 육각 보론 질화물의 장점은 종래 기술에서의 열 차폐 스택에서 손실된다.
본 발명이 해결하고자 하는 기술적 과제는, 제1 계층 장치와 제2 계층 사이에 배치되고, 수직적으로 열 전도도가 낮으며, 수평적으로 열 전도도가 높은 이방성 열 전도 특성을 가지는 열 차폐 스택을 포함하는 모노리식 3D 집적 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 제1 계층 장치와 제2 계층 사이에 배치되고, 수직적으로 열 전도도가 낮으며, 수평적으로 열 전도도가 높은 이방성 열 전도 특성을 가지는 열 차폐 스택을 포함하는 모노리식 3D 집적 회로 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명은 모노리식 3차원 집적 회로의 다양한 실시예들을 목적으로 한다. 일 실시예로, 모노리식 3차원 집적 회로는 제1 장치, 제1 장치 상에, 제2 장치; 및 제1 장치 및 제2 장치 사이에 배치된 열 차폐 스택을 포함하되, 열 차폐 스택은, 수직방향으로 낮은 열 전도도를 가는 열 지연부, 수평방향으로 높은 열 전도도를 갖는 열 확산부를 포함한다. 상기 열 차폐 스택은 오로지 절연 물질을 포함한다.
상기 열 확산부는 베릴륨 산화물(BeO), SiC, SiCO, AlN, 평면 육각 보론 질화물, α-Si3N4 및 β-Si3N4, 및 이들의 조합으로부터 선택된 물질을 포함한다.
상기 열 지연부는 탄소 도핑 산화물(CDO), 각변형 육각 보론 질화물, 에어로겔, LKD-5109, Orion 2.3, Philk, 다공성 SILK, CF-폴리머, 다공성 SiCO, 및 이들의 조합을 포함하는 집합을 포함한다.
상기 열 지연부와 상기 열 확산부는 베릴륨 산화물/탄소 도핑 산화물, AlN/에어로겔, SiC/탄소 도핑 산화물, AlN/탄소 도핑 산화물, 베릴륨 산화물/에어로겔, SiC/에어로겔, 및 AlN/에어로겔을 포함하는 집합으로부터 선택된 물질의 조합의 이중 층 스택을 포함한다.
상기 열 차폐 스택은 탄소 도핑 산화물 층, 탄소 도핑 산화물 층의 제1 측면 상에 배치되는 베릴륨 산화물 층을 포함하되, 베릴륨 산화물 층은 탄소 도핑 산화 막과 제2 장치 사이에 배치된다.
상기 베릴륨 산화물 층은 약 5nm 부터 약 30nm까지 범위 안의 두께를 갖는다.
상기 탄소 도핑 산화물 층은 약 30nm 부터 약 50nm까지 범위 안의 두께를 갖는다.
상기 열 차폐 스택은, 탄소 도핑 산화물 층의 제1 측면의 반대 편인 제2 측면 상에 배치되는 절연막을 더 포함한다.
상기 절연막은 실리콘 산화물, 실리콘카본나이트라이드, 실리콘 질화물을 포함하는 집합으로부터 선택된 절연 물질을 포함한다.
상기 모노리식 3차원 집적 회로는 베릴륨 산화물 층 상에 배치되는 제2 절연막을 더 포함한다.
상기 제2 절연막은 실리콘 산화물, 실리콘카본나이트라이드, 실리콘 질화물을 포함하는 집합으로부터 선택된 절연 물질을 포함한다.
상기 열 차폐 스택은, 절연막 및 절연막 상에 육각 보론 질화물(hBN) 층을 포함한다. 상기 육각 보론 질화막은 절연막과 제2 장치 사이에 배치되고, 육각 보론 질화막은 이방성 열 전도성을 나타내는 육각 격자 구조를 포함한다.
상기 육각 보론 질화막은 약 5nm 부터 약 100nm까지 범위 안의 두께를 갖는다.
상기 육각 보론 질화막은 약 5nm 부터 약 30nm까지 범위 안의 두께를 갖는다.
본 발명은 제1 장치, 제1 장치 상에 배치되는 제2 장치 및 제1 장치 및 제2 장치 사이에 배치되는 열 차폐 스택을 포함하는 모노리식 3차원 집적 회로 제조 방법을 목적으로 한다. 일 실시예로, 상기 방법은 네이티브(native) 산화물을 제거하기 위해 베어(bare) 실리콘 웨이퍼를 세척하고, 베어 실리콘 웨이퍼 상에 육각 보론 질화막을 에픽택셜하게(epitaxally) 성장시키고, 육각 보론 질화막 상에 제1 절연막을 형성하되, 제1 절연막과 육각 보론 질화막은 열 차폐 스택을 정의하고, 제1 장치 상에 제2 절연막을 형성하고, 제1 절연막을 제2 절연막에 연결하고, 제2 장치를 형성하기 위해 베어 실리콘 웨이퍼 상에 반도체 소자, 비아(via)들 및 금속 간 연결들을 형성하고, 제1 장치와 제2 장치를 연결하는 열 차폐 스택안에 비아들을 형성하는 것을 포함한다.
에피택셜하게 육각 보론 질화막을 성장시키는 것은 전자강화 원자층 증착(EE-ALD) 과정을 포함한다.
본 발명의 다른 실시예에서, 상기 방법은 베릴륨 산화물 층을 형성하고, 탄소 도핑 산화물 층을 형성하되, 상기 베릴륨 산화물 층과 상기 탄소 도핑 산화물 층은 열 차폐 스택을 정의하고, 제2 장치를 형성하기 위해 상기 베어 실리콘 웨이퍼 상에 반도체 소자, 비아(via)들 및 금속 간 연결들을 형성하고, 제1 장치와 상기 제2 장치를 연결하는 열 차폐 스택안에 비아들을 형성하는 것을 포함한다.
베릴륨 산화물 층을 형성하는 것은 베어 실리콘 웨이퍼 상에 베릴륨 산화물 층을 증착하는 것을 포함하고, 탄소 도핑 산화물 층을 형성하는 것은 베릴륨 산화물 층 상에 탄소 도핑 산화물 층을 증착하는 것을 포함한다.
탄소 도핑 산화물 층을 형성하는 것은 제1 장치 상에 탄소 도핑 산화물 층을 증착하는 것을 포함하고, 베릴륨 산화물 층을 형성하는 것은 탄소 도핑 산화물 층 상에 베릴륨 산화물 층을 증착하는 것을 포함한다.
상기 요약은 아래 상세한 설명에서 더 설명되는 개념들의 선택을 소개하기 위해 제공된다. 상기 요약은 청구되는 소재의 핵심적 또는 본질적인 특성들을 확인하는데 목적이 있지 않고, 청구되는 소재의 범위를 한정하기 위해 이용하는 데 목적이 있지 않다. 하나 이상의 설명된 특징들은 실행 가능한 장치를 제공하기 위해 다른 하나 이상의 설명된 특징들과 조합될 수 있다.
본 발명의 실시예의 특징 및 장점은 하기 상세한 설명에 대한 참조로 첨부된 도면을 함께 고려할 때 더 잘 이해될 것이다. 상기 도면 전체에서 대응하는 구성요소들과의 참조 번호가 사용된다. 상기 도면은 반드시 배율로 그려지는 것은 아니다.
도 1은 본 발명의 몇몇 실시예에 따른 제1 계층 장치와 제2 계층 장치 사이에 열 차폐 스택을 포함하는 모노리식 3차원 집적 회로의 개략도이다.
도 2는 본 발명의 몇몇 실시예에 따른 모노리식 3차원 집적 회로를 위한 열 차폐 스택을 제조하는 방법의 작업을 설명하는 순서도이다.
도 3A-3G는 도 2의 방법에 따라 수행된 작업을 도시하는 개략적인 도면들이다.
도 4는 본 발명의 다른 몇몇 실시예에 따른 모노리식 3차원 집적 회로를 위한 열 차폐 스택을 제조하는 방법의 작업을 설명하는 순서도이다.
도 5A-5F는 도 4의 방법에 따라 수행된 작업을 도시하는 개략적인 도면들이다.
도 6는 본 발명의 다른 몇몇 실시예에 따른 모노리식 3차원 집적 회로를 위한 열 차폐 스택을 제조하는 방법의 작업을 설명하는 순서도이다.
도 7A-7F는 도 6의 방법에 따라 수행된 작업을 도시하는 개략적인 도면들이다.
본 발명은 모노리식 3차원 집적 회로를 위한 열 차폐 스택을 제조하는 다양한 방법 및 열 차폐 스택을 포함하는 모놀리식 3차원 집적 회로의 다양한 실시예를 목적으로 둔다. 모노리식 3차원 집적 회로에는 제1 계층 장치, 제1 계층 장치에 적층된 제2 계층 장치 및 제1 계층 장치와 제2 계층 장치 사이에 배치된 열 차폐 스택이 포함될 수 있다. 본 발명의 몇몇 실시예에 따른 열 차폐 스택은 열 차폐 스택이 제1 계층 장치로부터 측면으로 열을 발산하고, 제1 계층 장치를 향한 열의 하향 방출을 지연하는 높은 측면 열전도도 및 불량한 평면 외 열 전도성을 나타낼 수 있다. (예를 들어, 본 발명의 몇몇 실시예에 따른 열 차폐 스택은 이방 열전도성 특성을 나타낸다).
이러한 방식으로, 본 발명의 열 차폐 스택은 제1 계층 장치를 과도한 열(예를 들어, 400°C를 초과하는 온도)으로부터 보호하고, 상기 열은 반도체 소자에서 과도한 도펀트 확산을 야기할 수 있고/또는 제1 계층 장치 상에 제2 계층 장치의 제조 공정 중에 수행되는 고온 어닐링 공정 중에 제1 계층 장치의 구리 금속 상호 연결 라인을 손상시킬 수 있다. 본 발명의 몇몇 실시예에 따른 열 차폐 스택은 또한 오로지 절연 물질(즉, 열 차폐 스택이 전기적으로 절연됨)을 포함하며, 제1 계층 장치의 반도체 소자와 제2 계층 장치의 반도체 소자가 상호연결되기 위해 이후에 열 차폐 스택에 형성될 수 있다. 부가적으로, 본 발명의 몇몇 실시예에 따른 열 차폐 스택은 고밀도 및 낮은 종횡비를 갖는 비아의 제조를 가능하게 하기 위해 얇을 수 있다.
이하의 실시예는 첨부된 도면을 참조하여 보다 상세히 설명될 것이며, 참조 번호는 대응하는 구성요소를 나타낸다. 그러나 본 발명은 다양한 다른 형태로 구현될 수 있으며, 여기에 설명된 실시예에 국한되는 것으로 해석되어서는 안된다. 오히려, 이 실시예들은 본 발명이 철저하고 완전할 것이고, 당업자에게 본 발명의 양상 및 특징들을 충분히 전달할 수 있도록 예시로서 제공된다. 따라서, 본 발명의 양상 및 특징에 대한 완전한 이해를 위해 당업자에게 통상의 기술을 보유한 사람들에게 필요하지 않은 공정, 요소 및 기법은 설명되지 않을 수 있다. 달리 언급되지 않는 한, 참조 번호는 첨부된 도면 및 서면 설명 전반에 걸쳐 대응하는 구성요소를 나타내며, 따라서, 이에 대한 설명은 반복되지 않을 수 있다.
도면에서 요소, 층 및 영역의 상대적 크기는 명확성을 위해 과장되거나 단순화될 수 있다. "아래", "위" 및 "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 한 요소 또는 구성의 관계를 다른 요소 또는 구성과의 관계를 설명하고, 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 중 또는 작동 중인 장치의 상이한 방향을 포괄하기 위한 것으로 이해될 것이다. 예를 들어 도면 내 장치가 뒤집힌 경우, 다른 요소 나 구성 "아래" 또는 "아래"로 설명하는 요소나 구성은 다른 요소 또는 피처의 "위"로 향하게 된다. 따라서, 예시 용어 "아래" 및 "아래"는 위와 아래의 방향을 모두 포함할 수 있다. 장치는 다르게 향할 수 있다(예를 들어, 90도 회전 또는 다른 방향), 따라서 본원에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 해석되어야 한다.
"첫 번째", "두 번째", "세 번째"등의 용어가 다양한 구성 요소, 영역, 레이어 및/또는 섹션을 설명하기 위해 여기에 사용될 수 있지만 이러한 구성 요소, 영역, 레이어 및/또는 섹션은 이 약관에 의해 제한된다. 이러한 용어는 하나의 요소, 구성 요소, 영역, 레이어 또는 단면을 다른 요소, 구성 요소, 영역, 레이어 또는 단면과 구별하는 데만 사용된다. 따라서, 본 명세서에서 논의된 제1 요소, 구성요소, 영역, 층 또는 단면은 본 명세서의 영과 범위에서 벗어나지 않고 제2 요소, 성분, 영역, 층 또는 단면이라고 불림될 수 있다.
요소 또는 레이어가 "on", "연결", "결합", 또는 "인접"이라고 지칭될 때, 다른 요소 나 레이어에 직접, 연결, 결합 또는 다른 요소 또는 레이어에 인접할 수 있거나, 하나 이상의 상호 베닝 요소 또는 레이어가 존재할 수 있다. 추가적으로, 요소 또는 레이어가 두 요소 또는 레이어 사이에 "사이"라고 지칭될 때, 두 요소 또는 층 들 사이의 유일한 요소 또는 계층일 수 있거나, 하나 이상의 상호 베닝 요소 또는 층이 존재할 수도 있음을 이해하게 될 것이다.
본 명세서에서 사용되는 바와 같이, 단수 형태 "a" 및 "an"은 문맥이 달리 명확하게 나타내지 않는 한 복수형뿐만 아니라 복수형태를 포함하도록 의도된다. 본 명세서에서 사용되는 경우 "포함" 및/또는 "포함"이라는 용어가 명시된 기능, 정수, 단계, 작업, 구성 요소 및/또는 구성 요소의 존재를 명시하지만, 하나 기능의 존재 또는 추가를 배제하지 않는다는 것을 더 이해하게 될 것이다. 또는 다른 피쳐, 정수, 단계, 작업, 요소, 구성 요소 및/또는 그룹보다 더 많은 기능을 제공한다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"는 연관된 나열된 항목 들 중 하나 이상의 임의의 모든 조합을 포함한다. 요소 목록 앞에 "중 하나 이상"과 같은 식은 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다. 또한, 본 발명의 실시예를 설명할 때 "may"의 사용은 "본 발명의 하나 이상의 실시예"를 지칭한다. 또한, 용어 "예시적"은 예시 또는 예를 지칭하기 위한 것이다. 본 명세서에서 사용되는 바와 같이, 용어 "이용", 및 "사용"은 각각 "활용"이라는 용어와 동의어로 간주될 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속한 기술 분야에 기술자에게 통상적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 종래 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에 명시적으로 정의되지 않는 한 이상화되거나 지나치게 형식적인 의미로 해석됩니다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 모노리식 3차원 집적 회로(100)는 제1 계층 장치(예를 들어, 제1 계층 웨이퍼 또는 제1 계층 다이), 제1 계층 장치 상에 제2 계층 장치(102)(예를 들어, 제2 계층 웨이퍼 또는 제2 계층 다이) 및 제1 계층 장치(101)와 제2 계층 장치(102) 사이에 열 차폐 스택(103) 를 포함한다. 도시된 실시예에서, 제1 계층 장치(101)와 제2 계층 장치(102)는 각각 기판(104, 105), 개별적인 기판(104, 105) 상에 배치되는 일련의 반도체 소자(106, 107)(예를 들어, p형 전계 효과 트랜지스터(pFETs), n형 FETS(nFETS), NAND 게이트, NOR 게이트, 플립 플롭, 또는 다른 로직 회로) 및 일련의 비아(108,109) 및 개별적인 반도체 소자(106, 107)상에 개별적으로 배치되는 금속 상호연결(110, 111)들을 포함할 수 있다. 부가적으로, 도시된 실시예에서, 모노리식 3차원 집적 회로(100)는 제1 계층 장치(101) 내 반도체 소자(106)와 제2 계층 장치(102) 내 반도체 소자(107)를 연결하는 열 차폐 스택(103) 내부에 배치된 일련의 비아(112)를 포함할 수 있다. 몇몇 실시예에 따르면, 비아(112)는 약 100nm의 피치를 가질 수 있다.
몇몇 실시예에 따르면, 열 차폐 스택(103)의 전체 두께는 약 30nm에서 약 500nm 범위일 수 있다(예를 들어, 열 차폐 스택(103)의 전체 두께는 약 50nm에서 약 300nm의 범위 내에 있을 수 있다). 몇몇 실시예에 따르면, 열 차폐 스택(103)의 전체 두께는 제1 계층 및 제2 계층 장치(101, 102)를 전기적으로 상호 연결하는 비아(112)의 원하는 피치에 따라 선택될 수 있다(예를 들어, 열 차폐 스택(103)의 전체 두께는 약 100nm 피치를 갖는 비아와 같은 고밀도 비아의 형성을 가능하게 하기 위해 선택될 수 있다).
열 차폐 스택(103)은 제2 계층 장치(102)의 제조동안 발생되는 열로부터 제1 계층 장치(101)를 보호하며, 그렇지 않으면 제1 계층 장치(101)의 금속 상호 연결(110)들 및/또는 제1 계층 장치(101)의 반도체 소자(106)를 손상시킬 수 있다. 예를 들어, 제2 계층 장치(102)를 제조하는 것은 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해 제2 계층 장치(102)의 반도체 소자(107)의 고온 어닐링을 수행하는 것을 포함할 수 있다. 제2 계층 장치(102)의 반도체 소자(107)의 열적 어닐링이 약 1,000°C 이상의 온도에서 수행되는 몇몇 실시예에 따르면, 열 차폐 스택(103)은 제1 계층 장치(101)가 약 400°C를 초과하는 온도에 노출(예를 들어, 열차폐층 스택(103)은 제2 계층 장치(102)의 반도체 소자(107)의 열적 어닐링 작업 시 약 400°C 이하의 온도에서 제1 계층 장치(101)를 유지할 수 있다)되는 것을 방지할 수 있다.
몇몇 실시예에 따르면, 열 차폐 스택(103)은 높은 측면 열전도도 및 불량한 평면 열전도도를 포함하는 이방성 열전도도 특성을 나타내서, 열을 측면으로 방출(즉, 옆으로) 및 제1 계층 장치(101)쪽으로 하향 열 방출에 대해 완화(즉, 지연)할 수 있다(열 차폐 스택(103)은 열을 측면으로 방출하는 열 확산부와 제1 계층 장치(101)를 향해 열의 방출을 완화하는 열 지연부를 포함한다). 열 확산부와 열 지연부 모두 제2 계층 장치(102)의 제조 중과 같이 과도한 열로부터 제1 계층 장치(101)를 보호하며, 그렇지 않으면 금속 상호 연결(110) 및/또는 제1 계층 장치(101)의 반도체 소자(106)를 손상시킬 수 있다. 몇몇 실시예에 따르면, 열 확산 물질 및 열 지연 물질은 별도의 층으로 제공될 수 있다(예를 들어, 열 차폐 스택(103)은 제1 계층 장치(101) 상에 배치된 열 지연 물질을 포함하는 제1층을 포함할 수 있고, 제1층 상에 배치되는 열 확산 물질을 포함하는 제2층을 포함할 수 있다.). 몇몇 실시예에 따르면, 열 확산 물질 및 열 지연 물질은 동일한 층으로 제공될 수 있다. 하나 이상의 실시양태에서, 열 확산 물질 및 열 지연 물질은 동일한 물질 또는 복수의 물질일 수 있다(예를 들어, 열 차드 스택(103)은 열 확산 및 열 지연 둘 다로서 기능하는 하나 이상의 물질을 포함할 수 있다).
몇몇 실시예에 따르면, 열 차폐 스택(103)은 또한 제2 계층 장치(102)를 향해 위쪽으로 열을 방출할 수 있다. 제2 계층 장치(102)를 고온 어닐링하는 작업 동안 제2 계층 장치(102)를 향한 열의 상향 방출은 제2 계층 장치(102)의 반도체 소자(107)의 도펀트 활성화 효율 및 신뢰성을 향상시킴으로써 제2 계층 장치(102)의 장치 성능을 향상시켜 도펀트 활성화 효율 및 신뢰성을 향상시킬 수 있다.
몇몇 실시예에 따르면, 열 차폐 스택(103)은 절연 물질만을 포함할 수 있다(즉, 열 차폐 스택(103)은 전기적으로 절연될 수 있다). 절연 물질만으로 열 차폐 스택(103)을 성형하면 구리 차폐층과 같은 전기 전도성 물질을 포함하는 종래 기술에서의 열 차폐 막에 비해 비아(112)의 제조가능성을 향상시키고, 구리 차폐층은 천연 휘발성 화합물 부족으로 인해 식각이 과도하게 어려울 수 있다.
몇몇 실시예에 따르면 열 확산 물질은 베릴륨 산화물(BeO), SiC, SiCO, AlN, 평면 육각 보론 질화물, α-Si3N4 및 β-Si3N4, 및 이들의 조합일 수 있고, 몇몇 실시예에 따르면 열 지연 물질은 지연부는 탄소 도핑 산화물(CDO), 각변형 육각 보론 질화물, 에어로겔, LKD-5109, Orion 2.3, Philk, 다공성 SILK, CF-폴리머, 다공성 SiCO, 및 이들의 조합이 될 수 있다, 열 지연부와 열 확산부는 상기 열 지연부와 상기 열 확산부는 베릴륨 산화물/탄소 도핑 산화물, AlN/에어로겔, SiC/탄소 도핑 산화물, AlN/탄소 도핑 산화물, 베릴륨 산화물/에어로겔, SiC/에어로겔, 및 AlN/에어로겔과 같은 물질의 이중층 스택일 수 있다.
몇몇 실시예에 따르면, 열 차폐 스택(103)은 열 확산 및 지연 층을 교대로 쌓는 스택을 포함할 수 있다. 예를 들어, 몇몇 실시예에 따르면 열 차폐 스택(103)은 베릴륨 산화물/탄소 도핑 산화물/베릴륨 산화물/탄소 도핑 산화물, AlN/에어로겔/ AlN/에어로겔, SiC/탄소 도핑 산화물/SiC/탄소 도핑 산화물, 베릴륨 산화물/탄소 도핑 산화물/SiC/탄소 도핑 산화물, AlN/에어로겔/ 베릴륨 산화물/탄소 도핑 산화물, 베릴륨 산화물/에어로겔/SiC/탄소 도핑 산화물 또는 그 밖에 열 확산 물질 및 열 지연 물질을 교대로 쌓는 조합일 수 있다.
일 실시예에서, 열 차폐 스택(103)은 높은 다공성 탄소 도핑 산화물 층 상에(예를 들어, 직접 상) 높은 다공성 탄소 도핑 산화물 층 및 베릴륨 산화물 층을 포함할 수 있다. 몇몇 실시예에 따르면, 높은 다공성 탄소 도핑 산화물 층은 약 30nm에서 약 50nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 베릴륨 산화물 층은 약 5nm에서 약 30nm 범위의 두께를 가질 수 있다. 부가적으로, 몇몇 실시예에 따르면, 열 차폐 스택(103)은 제1 계층 장치 상과(예를 들어, 제1 계층 장치의 최상층 금속 연결(110) 상), 탄소 도핑 산화물 층 하부에 배치되는 예를 들어, 실리콘 산화물(SiO2) 층, 실리콘카본나이트라이드(SiCN) 및/또는 실리콘 질화물(Si3N4) 층과 같은 절연 층을 포함할 수 있다. 몇몇 실시예에 따르면, 절연 층은 약 2nm에서 약 40nm 범위의 두께를 가질 수 있다.
몇몇 실시예에 따르면, 열 차드 스택(103)은 베릴륨 산화물 층(예를 들어, 직접 상)에 있는 제2 절연층을 포함할 수 있다. 일 실시예에서, 제2 절연층은 제2 계층 장치(101)의 베릴륨 산화물 층과 기판(104) 사이에 있다. 제2 절연층은 예를 들어, 실리콘 산화물(SiO2) 층, 실리콘카본나이트라이드(SiCN) 및/또는 실리콘 질화물(Si3N4) 층와 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예, 제2 절연층은 약 2nm에서 약 40nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 제2 절연층은 제1 절연층과 동일한 두께 또는 실질적으로 동일한 두께를 가질 수 있다. 부가적으로, 몇몇 실시예에 따르면, 제2 절연층의 물질 조성물은 제1 절연층과 동일할 수 있다.
몇몇 실시예에 따르면, 열 차폐 스택(103)은 육각 보론 질화물(hBN) 층을 포함할 수 있다. 몇몇 실시예에 따르면, 육각 보론 질화물 층은 약 5nm에서 약 100nm 범위의 두께를 가질 수 있다(예를 들어, 육각 보론 질화물 층은 약 5nm에서 약 30nm 범위의 두께를 가질 수 있다). 몇몇 실시예에 따르면, 육각 보론 질화물 층은 육각 격자 구조를 가지며, 이는 육각 보론 질화물 층이 이방성 열 전도 특성을 나타낸다. 이에 따라, 육각 보론 질화물 층은 예를 들어, 제1 계층 장치(101)의 반도체 소자(106)의 고온 어닐링을 수행하는 작업 동안에 생성된 열을 이방성으로 소멸할 수 있다. 몇몇 실시예에 따르면, 육각 보론 질화물 층은 매우 높은 평면 열 전도도(예: 약 400W/m*K의 k 값)와 매우 불량한 평면 외 열 전도도(예: 약 5W/m*K의 k 값)를 나타낼 수 있다. 육각 보론 질화물 층의 매우 높은 평면 열전도율은 제1 계층 장치(101) 밖으로 열을 옆으로 확산할 수 있고, 육각 보론 질화물 층의 매우 불량한 평면 외 열 전도도는 제1 계층 장치(101)를 향하는 열의 소산에 대해 방지(즉, 지연)하거나 적어도 완화할 수 있다. 이에 따라, 육각 보론 질화물층의 이방성 열전도 특성은 제2 계층 장치(102)의 제조 중에 발생된 열로부터 제1 계층 장치(101)를 보호하며, 그렇지 않으면 금속 상호 연결(110) 및/또는 제1 계층 장치(101)의 반도체 소자(106)를 손상시킬 수 있다. 제2 계층 장치(102)의 반도체 소자(107)의 열 어닐링이 약 1,000°C 이상의 온도에서 수행되는 몇몇 실시예에 따르면, 열 차폐 스택(103)의 육각 보론 질화물 층은 제1 계층 장치(101)가 약 400°C를 초과하는 온도에 노출되는 것을 방지할 수 있다. (예를 들어, 열 차폐 스택(103)의 육각 보론 질화물 층은 제2 계층 장치(102)의 반도체 소자(107)의 열 어닐링 작업동안 약 400°C 이하의 온도에서 제1 계층 장치(101)를 유지할 수 있다.) 몇몇 실시예에 따르면, 열 차폐 스택(103)은 또한 제1 계층 장치(101)상에(예를 들어, 최상위 금속 상호 연결상에서) 그리고 육각 보론 질화물 층에 배치되는, 예를 들어, 실리콘 산화물(SiO2) 층, 실리콘카본나이트라이드(SiCN) 및/또는 실리콘 질화물(Si3N4) 층과 같은 절연층을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층은 약 2nm에서 약 40nm 범위의 두께를 가질 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른, 제1 계층 장치(301) 및 제1 계층 장치(302)상에 적층된 제2 계층 장치(302) 및 제1 계층 장치(301)와 제2 계층 장치(302) 사이에 배치되는 열 차폐 스택(303)을 포함하는 모노리식 3차원 집적 회로(300)를 제조하는 방법(200)의 작업을 설명하는 순서도이다. 도 3A-3G는 도 2에 도시된 작업에 따라 형성된 모노리식 3차원 집적 회로(300)의 층들의 개략적인 도면이다.
도 2 및 3A에 도시된 실시예를 참조하면, 상기 방법(200)은 제2 계층 장치(302)에 대한 베어(bare) 실리콘 웨이퍼 또는 기판(304)을 형성 또는 획득하는 작업(205)을 포함할 수 있다. 도시된 실시예에서, 베어 실리콘 웨이퍼(304)는 베어 실리콘 웨이퍼(304)를 탈접 또는 분리할 수 있는 스마트 컷(305)으로 전처리된다. 상기 스마트 컷(305)은 현재 당업계에 공지된 임의의 적합한 제조 기술 또는 공정에 의해 형성될 수 있거나 또는 이후에 개발될 수 있다. 스마트 컷은 하기 문헌에 설명되어 있습니다: M. Bruel et al, "'Smart cut': 유망한 새로운 SOI 소재 기술," 1995 IEEE 국제 SOI 컨퍼런스 절차, Tucson, Arizona, USA, 1995, pp. 178-179. 상기 문헌의 전체 내용은 참조로 본원에 통합된다.
몇몇 실시예에 따르면, 상기 방법(200)은 또한 임의의 오염물질 및 원시 산화물을 제거하기 위해 베어 실리콘 웨이퍼(304)의 상부 표면(306)을 세척하는 작업(210)을 포함할 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(304)는 Standard Clean 1(SC1)(예를 들어, 탈이온수, 암모니아(NH3) 물 및 과산화수소(H2O2)의 용액으로 세척)을 수행하고 Standard Clean 2(SC2)를 수행함으로써 세척될 수 있다(예를 들어, 탈이온수, 염산(HCl) 및 과산화수소(H2O2) 용액으로 세척). 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(304)를 세척하는 작업(210)은 또한 Standard Clean 2의 수행 이전에 하이드로플루오르산(HF)의 용액에 베어 실리콘 웨이퍼(304)를 침지시키는 것을 포함할 수 있다.
도 2 및 3B에 도시된 실시예를 참조하면, 상기 방법(200)은 또한 베어 실리콘 웨이퍼(304)의 상부 표면(306)에 베릴륨 산화물(BeO) 층(307)을 증착하는 작업(215)을 포함할 수 있다. 몇몇 실시예에 따르면, 베릴륨 산화물 층(307)을 증착하는 작업(215)은 원자층 증착(ALD)에 의해 수행될 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(304)의 상부 표면(306)에 증착된 베릴륨 산화물 층(307)은 약 5nm에서 약 30nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(304)에 베릴륨 산화물 층(307)을 증착하는 작업(215)은 하기 문헌에 의해 수행될 수 있다: D. Koh 등에 의해 개시된 공정 "Investigation of atomic layer deposited beryllium oxide material properties for high-k dielectric applications," J. Va. Sci. Technol. B Nanotechnol. Microelectron. Mater. Process. Meas. Phenom., vol. 32, no. 3, p. 03D117, 2014년 5월 및/또는 S. Min Lee 등에 의해 개시된 공정, " Advanced Silicon-on-Insulator: Crystalline Silicon on Atomic Layer Deposited Beryllium Oxide," Sci. Rep., vol. 7, 1, 2017년 12월. 상기 문헌의 전체 내용은 참조로 본 원에 통합됩니다.
도 2 및 3C에 도시된 실시예를 참조하면, 상기 방법(200)은 또한 작업 (215)에서 형성된 베릴륨 산화물 층(307)에 높은 다공성 탄소 도핑 산화물(CDO)의 층을 증착하는 작업(220)을 포함한다(도 3B에 도시된 바와 같이). 몇몇 실시예에 따르면, 베릴륨 산화물 층(307)의 상부에 증착된 탄소 도핑 산화물 층(308)은 약 30nm에서 약 50 nm 범위의 두께를 가질 수 있다. 베릴륨 산화물 층(307)과 탄소 도핑 산화물 층(308)은 열 차폐 스택(303)을 함께 형성한다. 몇몇 실시예에 따르면, 베릴륨 산화물 층(307)을 증착하고 탄소 도핑 산화물 층(308)을 증착하는 작업(215, 220)은 베릴륨 산화물 층(307)과 탄소 도핑 산화물 층(308)을 교대로 다층 스택을 형성하도록 반복될 수 있다(예를 들어, 베릴륨 산화물 층(307)과 탄소 도핑 산화물 층(308)의 증착의 작업(215, 220)은 베어 실리콘 웨이퍼(304) 상에서 제1 베릴륨 산화물 층을 형성하고, 제1 베릴륨 산화물 층 상에서 제1 탄소 도핑 산화물 층, 제1 탄소 도핑 산화물 층 상에서 제2 베릴륨 산화물 층, 제2 베릴륨 산화물 층 상에 제 2 탄소 도핑 산화물 층을 형성하도록 반복될 수 있다.).
도 2 및 3D에 도시된 실시예를 참조하면, 상기 방법(200)은 또한 작업 (220)에서 형성된 탄소 도핑 산화물 층(308)의 상부 표면(310)에 절연층(309)을 증착하는 작업(225)을 포함할 수 있다(도 3C에 도시된 바와 같이). 몇몇 실시예에 따르면, 절연층(309)은 예를 들어, 실리콘 산화물(SiO2) 층, 실리콘카본나이트라이드(SiCN) 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 베릴륨 산화물 층(307)을 증착하고 탄소 도핑 산화물 층(308)을 증착하는 작업(220)이 베릴륨 산화물 층(307) 및 탄소 도핑 산화물 층(308)이 교대하는 다층 스택을 형성하기 위해 반복되는 몇몇 실시예에 따르면, 절연층(309)을 증착하는 작업(225)은 최상층 탄소 도핑 산화물 층(308)에 증착하는 것을 포함할 수 있다(예를 들어, 작업(220)에 증착된 탄소 도핑 산화물 (308)의 마지막 층). 몇몇 실시예에 따르면, 절연층(309)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다. 절연층(309)은 탄소 도핑 산화물 층(308)을 증착하는 작업(220) 동안 형성된 탄소 도핑 산화물 층(308)의 핀구멍을 커버하도록 탄소 도핑 산화물 층(308)의 상부 표면(310)을 완전히 덮을 수 있다. 탄소 도핑 산화물 층(308)에 절연층(309)을 증착하는 작업(225)에 이어, 절연층(309)과 베릴륨 산화물 층(307)은 탄소 도핑 산화물 층(308)의 반대편에 있다(예를 들어, 절연층(309)은 탄소 도핑 산화물 층(308)의 상부 표면(310)에 있고 베릴륨 산화물층(307)은 상부 표면(310)과 반대되는 탄소 도핑 산화물 층(308)의 하부 표면(311)에 있다.
도 2 및 3E에 도시된 실시예를 참조하면, 상기 방법(200)은 제1 계층 장치(301)를 획득 또는 제조하는 작업(230)도 포함한다. 도시된 실시예에서, 제1 계층 장치(301)는 기판(312), 기판(312)상에 일련의 반도체 소자(p형 전계 효과 트랜지스터(pFETs), n형 FETS(nFETS), 인버터, NAND 게이트, NOR 게이트, 플립 플롭 또는 기타 로직 회로, 313) 및 반도체 소자(313)상에 일련의 비아(314) 및 금속 상호연결(315)을 포함할 수 있다.
도 2 및 3E에 도시된 실시예를 계속 참조하면, 상기 방법(200)은 또한 제1 계층 장치(301)를 절연층(316)으로 캡핑하는 작업(235)을 포함한다(예를 들어, 절연층(316)을 제1 계층 장치(301)의 최상층 금속 상호연결층(315)같은 최상층상에 증착시키는 것). 몇몇 실시예에 따르면, 절연층(316)은 예를 들어, 실리콘 산화물(SiO2), 실리콘카본나이트라이드(SiCN), 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(301)를 절연층(316)으로 캡핑하는 작업(235)은 예를 들어, 원자층 증착(ALD) 또는 저온 화학 증착(LT-CVD)같은 임의의 적합한 공정에 의해 절연층(316)을 증착하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(301)에 대한 절연층(316)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(301)에 형성된 절연층(316)의 두께는 도 3D에 도시되고, 작업(225)에서 형성된 절연층(309)의 두께와 다를 수 있지만, 제1 계층 장치(301)에 형성된 절연층(316)의 두께는 도 3D에 도시되고, 작업(225)에서 형성된 절연층(309)의 두께와 동일하거나 실질적으로 동일할 수 있다 따라서, 제1 계층 장치(301)를 절연층(316)으로 캡핑하는 작업에 이어, 제1 계층 장치(301)와 제2 계층 장치(302)에 대한 웨이퍼(304)는 모두 절연층으로 캡핑되어, 제2 계층 장치(302)의 웨이퍼(304)와 제1 계층 장치(301) 사이에 접합을 가능하게 한다.
도 2 및 3F에 도시된 실시예를 참조하면, 상기 방법(200)은 제1 계층 장치(301)의 절연층(316)과 제2 계층 장치(302)의 절연층(309)을 접합함으로써, 제2 계층 장치(302)의 웨이퍼(304)를 제1 계층 장치(301)에 접합하여 작업(240)도 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(309, 316)을 접합하는 작업(240)은, 저온 어닐링을 수행하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(309, 316)을 결합하는 데 이용되는 어닐링 공정의 온도는 절연층(309, 316) 사이의 결합을 달성하기에 적당히 높으나, 실리콘 웨이퍼(304)에서 스마트 컷(305)의 활성화로 인해 실리콘 웨이퍼(304)의 조기 탈결합을 유도하는 상부 온도 임계값 이하일 수 있다.
도 2 및 3G에 도시된 실시예를 참조하면, 상기 방법(200)은 또한 실리콘 웨이퍼(304)에서 스마트 컷(305)을 활성화하여 실리콘 웨이퍼(304)를 탈결합시키는 작업(245)을 포함하고 있으며, 실리콘 웨이퍼(304)의 원하는 두께를 달성하기 위한 것이다.
도시된 실시예에서, 상기 방법(200)은 또한 제2 계층 장치(302)의 완전한 형성을 위해 베어 실리콘 웨이퍼(304) 상에 반도체 소자(317), 비아(318) 및 반도체 소자(317)와 상호 연결하는 금속 상호 연결(319)을 형성하는 작업(250)을 포함할 수 있다. 부가적으로, 몇몇 실시예에 따르면, 제2 계층 장치(302)의 반도체 소자(317)를 형성하는 작업(250)은 제2 계층 장치(302)의 반도체 소자(317)의 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해 고온 어닐링을 수행하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 펄스 가열 공정, 급속 열적 어닐링 공정(RTP), 플래시 어닐링 공정, 또는 레이저 어닐링 공정을 포함할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(302) 또는 이의 적어도 일부를 약 800°C에서 약 1,250°C까지의 범위내의 온도까지 가열할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(302) 또는 이의 적어도 일부를 약 700°C 또는 최대 약 1,000°C 이상의 온도까지 가열할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(302) 또는 이의 적어도 일부를 약 1나노초에서 약 1초까지의 범위 내의 지속 기간 동안 가열할 수 있다.
또한, 도시된 실시예에서, 상기 방법(200)은 열 차폐 스택(303) 내에서 제1 계층 장치(301)의 반도체 소자(313)에 제2 계층 장치(302)의 반도체 소자(317)를 연결하는 비아(320)를 형성하는 작업(255)을 포함할 수 있다. 몇몇 실시예에 따르면, 열 차폐 스택(303)에서 비아(320)를 형성하는 작업(255)은 베릴륨 산화물 층(307) 및 탄소 도핑 산화물 층(308)을 식각하는 것을 포함한다. 베릴륨 산화물 층(307)을 식각하기 위한 적합한 공정은 K.S. Min 외, " Atomic layer etching of BeO using BCl3/Ar for the interface passivation layer of III-V MOS devices " Microelectron. Eng., vol. 114, pp. 121-125, 2014년 2월,에 기재되어 있다. 상기 문헌의 전체 내용은 참조로 본원에 통합된다. 탄소 도핑 산화물 층(308)을 식각하는 작업은 표준 백엔드 라인(BEOL) 공정을 활용하여 수행될 수 있다. 몇몇 실시예에 따르면, 열 차폐 스택(303)의 두께(예를 들어, 베릴륨 산화물 층(307) 및 탄소 도핑 산화물 층(308)의 두께)는 비아(320)의 원하는 구성에 따라 선택될 수 있다. 또한, 도 3G에 도시된 실시예에 따른 열 차폐 스택(303)은 비아(320)를 형성하는 데 식각하기 어려운 구리(Cu) 층을 포함하는 종래 기술에서의 열 차폐 스택과는 달리, 열 차폐 스택(303)은 구리층을 포함하지 않으며, 이는 종래 기술에서의 열 차폐 스택과 비교하였을 때 비아(320)의 제조를 개선할 수 있다.
몇몇 실시예에 따르면, 제1 계층 장치(301), 제1 계층 장치(301)에 적층된 제2 계층 장치(301) 및 제1 계층 장치(301)와 제2 계층 장치(302) 사이에 배치된 열 차폐 스택(303)을 포함하는 모노리식 3차원 집적 회로(300)는 후속하는 제2 계층 장치(302)의 반도체 소자(317), 비아(318)와 금속 상호 연결(319)을 형성하는 작업(250)과 열 차폐 스택(303)내에서 비아(320)를 형성하는 작업(255)을 완료할 수 있다.
열 차폐 스택(303)은 제2 계층 장치(302)의 반도체 소자(317)에서 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해, 고온 어닐링(예를 들어, 펄스 가열에 의해 약 1,000°C 이상의 온도에서 어닐링)을 수행하는 작업 동안 제1 계층 장치(301)의 반도체 소자(313)와 금속 상호연결층(315)을 보호할 수 있다. 도시된 실시예에서, 베릴륨 산화물 층(307)은 등방성 방식으로 , 제2 계층 장치(302)의 반도체 소자(317)의 고온 어닐링을 수행하는 작업 중에 생성된 열을 방출할 수 있다(예를 들어, 베릴륨 산화막 층(307)은 위쪽, 아래쪽 및 옆으로 열을 분산할 수 있다). 베릴륨 산화막 층(307)은 매우 높은 열 전도도를 나타낸다(예: 약 370W/m*K의 k 값). 베릴륨 산화막 층(307)과 베릴륨 산화막 층(307)상에 배치된 베어 실리콘 웨이퍼(304)(또한 고전도성이며)에 의한 제2 계층 장치(302)를 향한 열의 상향 전달은 제2 계층 장치(302)의 반도체 소자(317)의 신뢰성과 도펀트 활성화 효율을 향상시킴으로써 제2 계층 장치(302)의 성능을 향상시킬 수 있습니다. 베릴륨 산화물 층(307)에 의한 열의 측면(즉, 측면) 확산은 제1 계층 장치(301)를 향한 하향으로 전달되는 열 에너지의 양을 감소시키고, 그렇지 않으면 반도체 소자(313) 및/또는 제1 계층 장치(301)의 금속 상호연결층(315)에 손상을 줄 수 있다. 대조적으로, 탄소 도핑 산화물 층(308)은 열 전도도가 매우 열악한 것을 나타낸다(예를 들어, 약 0.3W/m*K에서 약 1.4W/m*K범위의 k-값). 따라서, 열 전도도가 열악한 탄소 도핑 산화물 층(308)은, 제1 계층 장치(301)로의 열 에너지(즉, 열)의 하향 방출을 차단하거나 적어도 감소하도록 구성된다. 즉, 함께, 베릴륨 산화물 층(307)은 (열을 측면을 포함하여 등방적으로 전도하는) 및 탄소 도핑 산화물 층(308)(열 전도도가 좋지 않은)을 제2 계층 장치(302)의 반도체 소자(317)의 고온 어닐링 작업 시 발생하는 열로부터 제1 계층 장치(301)를 보호할 수 있다. 제2 계층 장치(302)의 반도체 소자(317)의 열적 어닐링이 약 1,000°C 이상의 온도에서 수행되는 몇몇 실시예에 따르면, 열 차폐 스택(303)은 제1 계층 장치(301)가 약 400°C를 초과하는 온도에 노출되는 것을 방지할 수 있다(예를 들어, 열 차폐 스택(303)이 제2 계층 장치(302)의 반도체 소자(317)의 열적 어닐링의 작업동안 약 400°C 이하의 온도로 제1 계층 장치(301)를 유지한다). 또한, 열 차폐 스택과 열의 상향 전달을 방해하는 열 차폐 스택 위의 반도체 장치 사이에 배치되는 낮은 열 전도도의 실리콘 산화물(SiO2)층을 포함하는 종래 기술에서의 장치와 달리, 도 3G에 도시된 실시예에 따르는 열 차폐 스택(303)은 열 차폐 스택(303)의 베릴륨 산화물 층(307)과 실리콘 웨이퍼(304) 사이에 실리콘 산화물 층을 포함하지 않아, 고온 어닐링의 작업 동안 제2 계층 장치(302)의 반도체 소자(317)에 대한 열의 상향 발산을 허용하고, 제2 계층 장치(302)의 반도체 소자(317)에 대한 도펀트 활성화 효율 및 신뢰성을 향상시킬 수 있다. 따라서, 도 3G에 도시된 실시예에 따른 열 차폐 스택(303)은 제2 계층 장치(302)의 반도체 소자(317)를 어닐링하는 작업 동안 제2 계층 장치(302)로의 상향 전달을 촉진하여, 제1 계층 장치(301)의 반도체 소자(313) 및/또는 금속 상호연결(315)을 손상시키는 열의 하향 전달을 막는 동안에, 도펀트 활성화 효율 및 신뢰성을 향상시킴으로써 반도체 소자(317)의 성능을 향상시킬 수 있다.
도 4는 제1 계층 장치(501), 본 발명의 다른 몇몇 실시예에 따른 제1 계층 장치(501), 제1 계층 장치(501) 상에 적층된 제2 계층 장치(502) 및 제1 계층 장치(501)와 제2 계층 장치(502) 사이에 배치된 열 차폐 스택(503)을 포함하는 모노리식 3차원 집적 회로(500)를 제조하는 방법(400)의 작업을 설명하는 순서도이다. 도 5A-5F는 도 4에 개시된 작업에 따라 형성된 모노리식 3차원 집적 회로(500)의 층들의 개략적인 도면이다.
도 4 및 5A에 도시된 실시예들을 참조하면, 상기 방법(400)은 제1 계층 장치(501)를 획득 또는 제조하는 작업(405)을 포함할 수 있다. 도시된 실시예에서, 제1 계층 장치(501)는 기판(504), 기판(504)상에 배치되는 일련의 반도체 소자(예를 들어, p형 전계 효과 트랜지스터(pFETs), n형 FETS(nFETS), 인버터, NAND 게이트, NOR 게이트, 플립 플롭 또는 기타 로직 회로, 505)과 반도체 소자(505) 상에 배치되는 일련의 비아(506) 및 금속 상호연결(507)을 포함할 수 있다.
도 4 및 5A에 도시된 실시예를 계속해서 참조하면, 상기 방법(400)은 또한 제1 계층 장치(501)를 절연층(508)으로 캡핑하는 작업(410)을 포함한다(예를 들어, 절연층(508)을 제1 계층 장치(501)의 금속 상호 연결 층(507) 같은 최상층상에 증착시키는 것). 몇몇 실시예에 따르면, 절연층(508)은 예를 들어, 실리콘 산화물(SiO2), 실리콘카본나이트라이드(SiCN), 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예에 따르면. 제1 계층 장치(501)를 절연층(508)으로 캡핑하는 작업(410)은 예를 들어, 원자층 증착(ALD) 또는 저온 화학 증착(LT-CVD)같은 임의의 적합한 공정에 의해 절연층(316)을 증착하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(501)에 대한 절연층(508)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다.
도 4 및 5B에 도시된 실시예를 참조하면, 상기 방법(400)은 또한 도 5A에 도시되고, 작업(410)에서 형성되는 절연층(508)상에 배치되는 높은 다공성 탄소 도핑 산화물(CDO) 층을 증착하는 작업(415)을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(508)의 상부에 증착된 탄소 도핑 산화물 층(509)은 약 10nm에서 약 100nm 범위의 두께를 가질 수 있다(예를 들어, 탄소 도핑 산화물 층(509)은 약 30nm에서 약 50nm범위의 두께를 가질 수 있다).
도 4 및 5C에 도시된 실시예를 참조하면, 상기 방법(400)은 또한 작업(415)에서 형성되고, 도 5B에 도시되는 탄소 도핑 산화물 층(509)의 상부 표면(511)에 베릴륨 산화물(BeO) 층을 증착하는 작업(420)을 포함할 수 있다. 몇몇 실시예에 따르면, 베릴륨 산화물 층(510)을 증착하는 작업(420)은 원자층 증착(ALD)에 의해 수행될 수 있다. 몇몇 실시예에 따르면, 탄소 도핑 산화물 층(509)의 상부 표면(306)에 증착된 베릴륨 산화물 층(510)은 약 5nm에서 약 100nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 탄소 도핑 산화물(509)에 베릴륨 산화물 층(510)을 증착하는 작업(420)은 하기 문헌에 의해 수행될 수 있다: D. Koh 등에 의해 개시된 공정 "Investigation of atomic layer deposited beryllium oxide material properties for high-k dielectric applications," J. Va. Sci. Technol. B Nanotechnol. Microelectron. Mater. Process. Meas. Phenom., vol. 32, no. 3, p. 03D117, 2014년 5월 및/또는 S. Min Lee 등에 의해 개시된 공정, " Advanced Silicon-on-Insulator: Crystalline Silicon on Atomic Layer Deposited Beryllium Oxide," Sci. Rep., vol. 7, 1, 2017년 12월. 상기 문헌의 전체 내용은 참조로 본 원에 통합됩니다. 베릴륨 산화물 층(510)은 탄소 도핑 산화물 층(509)을 증착하는 작업(415) 동안 형성된 탄소 도핑 산화물 층(509)의 임의의 핀 구멍을 커버하도록 탄소 도핑 산화물 층(509)의 상부 표면(511)을 완전히 덮을 수 있다.
탄소 도핑 산화물 층(509)과 베릴륨 산화물 층(510)은 열 차폐 스택(503)을 함께 형성한다. 몇몇 실시예에 따르면, 탄소 도핑 산화물 층(509)을 증착하고 베릴륨 산화물 층(510)을 증착하는 작업(415, 420)은 탄소 도핑 산화물 층(509)과 베릴륨 산화물 층(510)을 교대로 다층 스택을 형성하도록 반복될 수 있다(예를 들어, 탄소 도핑 산화물 층(509)과 베릴륨 산화물 층(510)의 증착의 작업(415, 420)은 절연막(508) 상에서 제1 탄소 도핑 산화물 층을 형성하고, 제1 탄소 도핑 산화물 층 상에 제1 베릴륨 산화물 층을 형성하고, 제1 베릴륨 산화물 층 상에서 제2 탄소 도핑 산화물 층, 제2 탄소 도핑 산화물 층 상에서 제2 베릴륨 산화물 층을 형성하도록 반복될 수 있다.).
하나 이상의 실시양태에서, 다층 스택은 예를 들어, 3개 이상의 탄소 도핑 산화물 층(509) 및 3개 이상의 베릴륨 산화물 층(510)과 같은 임의의 다른 적합한 수의 탄소 도핑 산화물 층 및 베릴륨 산화물 층(509, 510)을 포함할 수 있다.
도 4 및 5C에 도시된 실시예를 계속 참조하면, 상기 방법(400)은 또한 작업(420)에서 형성된 BeO 층(510)의 상부 표면(513)에 절연층(512)을 증착하는 작업(425)을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(512)은 예를 들어, 실리콘 산화물(SiO2), 실리콘카본나이트라이드(SiCN), 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예에 따르면, 탄소 도핑 산화물 및 베릴륨 산화물 층을 교대로 쌓는 다층 스택을 형성하기 위해 탄소 도핑 산화물 층(509)을 증착하고 베릴륨 산화물 층(510)을 증착하는 작업들이 반복되는 실시예에서, 절연층(512)을 증착하는 작업(425)은 최상층의 베릴륨 산화막 층(예를 들어, 작업(420)에 증착된 베릴륨 산화막의 마지막 층)에 절연층(512)을 증착하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(512)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다.
도 4 및 5D에 도시된 실시예를 참조하면, 상기 방법(400)은 제2 계층 장치(502)에 대한 베어(bare) 실리콘 웨이퍼 또는 기판(304)을 형성 또는 획득하는 작업(430)을 포함할 수 있다. 도시된 실시예에서, 베어 실리콘 웨이퍼(514)는 베어 실리콘 웨이퍼(514)를 탈접 또는 분리할 수 있는 스마트 컷(515)으로 전처리된다. 상기 스마트 컷(515)은 현재 당업계에 공지된 임의의 적합한 제조 기술 또는 공정에 의해 형성될 수 있거나 또는 이후에 개발될 수 있다. 스마트 컷은 하기 문헌에 설명되어 있습니다: M. Bruel et al, "'Smart cut': 유망한 새로운 SOI 소재 기술," 1995 IEEE 국제 SOI 컨퍼런스 절차, Tucson, Arizona, USA, 1995, pp. 178-179. 상기 문헌의 전체 내용은 참조로 본원에 통합된다.
몇몇 실시예에 따르면, 상기 방법(400)은 또한 임의의 오염물질 및 원시 산화물을 제거하기 위해 베어 실리콘 웨이퍼(514)의 하부 표면(516)을 세척하는 작업(210)을 포함할 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(304)는 Standard Clean 1(SC1)(예를 들어, 탈이온수, 암모니아(NH3) 물 및 과산화수소(H2O2)의 용액으로 세척)을 수행하고 Standard Clean 2(SC2)를 수행함으로써 세척될 수 있다(예를 들어, 탈이온수, 염산(HCl) 및 과산화수소(H2O2) 용액으로 세척). 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(514)를 세척하는 작업(435)은 또한 Standard Clean 2의 수행 이전에 하이드로플루오르산(HF)의 용액에 베어 실리콘 웨이퍼(514)를 침지시키는 것을 포함할 수 있다.
도 4 및 5D에 도시된 실시예에 대해 계속 참조하면, 상기 방법(400)은 또한 베어 실리콘 웨이퍼(514)의 하부 표면(516)에 절연층(517)을 형성하는 작업(440)을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(517)은 예를 들어, 실리콘 산화물(SiO2), 실리콘카본나이트라이드(SiCN), 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(316)을 증착하는 작업(440)은 예를 들어, 원자층 증착(ALD) 또는 저온 화학 증착(LT-CVD)같은 임의의 적합한 공정에 의해 절연층(517)을 증착하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(514)에 대한 절연층(517)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(514)에 형성된 절연층(517)의 두께는 도 5C에 도시되고, 작업(425)에서 형성된 절연층(512)의 두께와 다를 수 있지만, 베어 실리콘 웨이퍼(514)에 형성된 절연층(316)의 두께는 도 5C에 도시되고, 작업(225)에서 베릴륨 산화물 층(510) 상에 형성된 절연층(512)의 두께와 동일하거나 실질적으로 동일할 수 있다. 따라서, 베어 실리콘 웨이퍼(514) 상에 절연 층(517)을 형성하는 작업(440)에 이어, 제1 계층 장치(501)와 제2 계층 장치(502)에 대한 웨이퍼(514)는 모두 절연층으로 캡핑되어, 제2 계층 장치(502)의 웨이퍼(514)와 제1 계층 장치(501) 사이에 접합을 가능하게 한다.
도 4 및 5E에 도시된 실시예를 참조하면, 상기 방법(400)은 제1 계층 장치(501)의 절연층(512)과 제2 계층 장치(502)의 절연층(517)을 접합함으로써, 제2 계층 장치(502)의 웨이퍼(514)를 제1 계층 장치(501)에 접합하여 작업(445)도 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(512, 517)을 접합하는 작업(445)은, 저온 어닐링을 수행하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(512, 517)을 결합하는 데 이용되는 어닐링 공정의 온도는 절연층(309, 316) 사이의 결합을 달성하기에 적당히 높으나, 실리콘 웨이퍼(514)에서 스마트 컷(515)의 활성화로 인해 실리콘 웨이퍼(514)의 조기 탈결합을 유도하는 상부 온도 임계값 이하일 수 있다.
도 4 및 5F에 도시된 실시예를 참조하면, 상기 방법(400)은 또한 실리콘 웨이퍼(514)에서 스마트 컷(515)을 활성화하여 실리콘 웨이퍼(514)를 탈결합시키는 작업(450)을 포함하고 있으며, 실리콘 웨이퍼(514)의 원하는 두께를 달성하기 위한 것이다.
도시된 실시예에서, 상기 방법(400)은 또한 제2 계층 장치(502)의 완전한 형성을 위해 반도체 소자(518) 형성, 비아(519) 및 금속 상호연결(520)과 상호 연결하는 반도체 소자(518)를 베어 실리콘 웨이퍼(304)에 결합시키는 작업(455)을 포함할 수 있다. 부가적으로, 몇몇 실시예에 따르면, 제2 계층 장치(502)의 반도체 소자(518)를 형성하는 작업(455)은 제2 계층 장치(502)의 반도체 소자(518)의 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해 고온 어닐링을 수행하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 펄스 가열 공정, 급속 열적 어닐링 공정(RTP), 플래시 어닐링 공정, 또는 레이저 어닐링 공정을 포함할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(302) 또는 이의 적어도 일부를 약 800°C에서 약 1,250°C까지의 범위내의 온도까지 가열할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(502) 또는 이의 적어도 일부를 약 700°C 또는 최대 약 1,000°C 이상의 온도까지 가열할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(502) 또는 이의 적어도 일부를 약 1나노초에서 약 1초까지의 범위 내의 지속 기간 동안 가열할 수 있다.
또한, 도시된 실시예에서, 상기 방법(400)은 열 차폐 스택(503) 내에서 제1 계층 장치(501)의 반도체 소자(505)에 제2 계층 장치(502)의 반도체 소자(518)를 연결하는 비아(521)를 형성하는 작업(460)을 포함할 수 있다. 몇몇 실시예에 따르면, 열 차폐 스택(503)에서 비아(521)를 형성하는 작업(460)은 베릴륨 산화물 층(510) 및 탄소 도핑 산화물 층(509)을 식각하는 것을 포함한다. 베릴륨 산화물 층(307)을 식각하기 위한 적합한 공정은 K.S. Min 외, " Atomic layer etching of BeO using BCl3/Ar for the interface passivation layer of III-V MOS devices " Microelectron. Eng., vol. 114, pp. 121-125, 2014년 2월,에 기재되어 있다. 상기 문헌의 전체 내용은 참조로 본원에 통합된다. 탄소 도핑 산화물 층(509)을 식각하는 작업은 표준 백엔드 라인(BEOL) 공정을 활용하여 수행될 수 있다. 몇몇 실시예에 따르면, 열 차폐 스택(503)의 두께(예를 들어, 베릴륨 산화물 층(510) 및 탄소 도핑 산화물 층(509)의 두께)는 비아(320)의 원하는 구성에 따라 선택될 수 있다. 또한, 도 3G에 도시된 실시예에 따른 열 차폐 스택(503)은 비아(521)를 형성하는 데 식각하기 어려운 구리(Cu) 층을 포함하는 종래 기술에서의 열 차폐 스택과는 달리, 열 차폐 스택(503)은 구리층을 포함하지 않으며, 이는 종래 기술에서의 열 차폐 스택과 비교하였을 때 비아(521)의 제조를 개선할 수 있다.
몇몇 실시예에 따르면, 제1 계층 장치(501), 제1 계층 장치(501)에 적층된 제2 계층 장치(501) 및 제1 계층 장치(501)와 제2 계층 장치(502) 사이에 배치된 열 차폐 스택(503)을 포함하는 모노리식 3차원 집적 회로(500)는 후속하는 제2 계층 장치(502)의 반도체 소자(518), 비아(519)와 금속 상호 연결(520)을 형성하는 작업(455)과 열 차폐 스택(503)내에서 비아(521)를 형성하는 작업(460)을 완료할 수 있다.
열 차폐 스택(503)은 제2 계층 장치(502)의 반도체 소자(518)에서 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해, 고온 어닐링(예를 들어, 펄스 가열에 의해 약 1,000°C 이상의 온도에서 어닐링)을 수행하는 작업 동안 제1 계층 장치(501)의 반도체 소자(505)와 금속 상호연결 층(507)을 보호할 수 있다. 도시된 실시예에서, 베릴륨 산화물 층(510)은 등방성 방식으로 , 제2 계층 장치(502)의 반도체 소자(518)의 고온 어닐링을 수행하는 작업 중에 생성된 열을 방출할 수 있다(예를 들어, 베릴륨 산화물 층(510)은 위쪽, 아래쪽 및 옆으로 열을 분산할 수 있다). 베릴륨 산화물 층(510)은 매우 높은 열 전도도를 나타낸다(예: 약 370W/m*K의 k 값). 베릴륨 산화막 층(510)과 베릴륨 산화막 층(510) 상에 있는 베어 실리콘 웨이퍼(514)(또한 고전도성이며)에 의한 제2 계층 장치(502)를 향한 열의 상향 전달은 제2 계층 장치(502)의 반도체 소자(518)의 신뢰성과 도펀트 활성화 효율을 향상시킴으로써 제2 계층 장치(502)의 성능을 향상시킬 수 있습니다. 베릴륨 산화물 층(510)에 의한 열의 측면(즉, 측면) 확산은 제1 계층 장치(501)를 향한 하향으로 전달되는 열 에너지의 양을 감소시키고, 그렇지 않으면 반도체 소자(505) 및/또는 제1 계층 장치(501)의 금속 상호 연결층(507)에 손상을 줄 수 있다. 대조적으로, 탄소 도핑 산화물 층(509)은 열 전도도가 매우 열악한 것을 나타낸다(예를 들어, 약 0.3W/m*K에서 약 1.4W/m*K범위의 k-값). 따라서, 열 전도도가 열악한 탄소 도핑 산화물 층(509)은, 제1 계층 장치(501)로의 열 에너지(즉, 열)의 하향 방출을 차단하거나 적어도 감소하도록 구성된다. 즉, 함께, 베릴륨 산화물 층(510)은 (열을 측면을 포함하여 등방적으로 전도하는) 및 탄소 도핑 산화물 층(509)(열 전도도가 좋지 않은)을 제2 계층 장치(502)의 반도체 소자(518)의 고온 어닐링 작업 시 발생하는 열로부터 제1 계층 장치(501)를 보호할 수 있다. 제2 계층 장치(502)의 반도체 소자(518)의 열적 어닐링이 약 1,000°C 이상의 온도에서 수행되는 몇몇 실시예에 따르면, 열 차폐 스택(503)은 제1 계층 장치(501)가 약 400°C를 초과하는 온도에 노출되는 것을 방지할 수 있다(예를 들어, 열 차폐 스택(503)이 제2 계층 장치(502)의 반도체 소자(518)의 열적 어닐링의 작업동안 약 400°C 이하의 온도로 제1 계층 장치(501)를 유지한다). 따라서, 도 5F에 도시된 실시예에 따른 열 차폐 스택(503)은 제2 계층 장치(502)의 반도체 소자(518)를 어닐링하는 작업 동안 제2 계층 장치(302)에 대한 열의 상향 전달을 촉진하여, 제1 계층 장치(501)의 반도체 소자(505) 및/또는 금속 상호연결(507)을 손상시키는 열의 하향 전달을 막는 동안에, 도펀트 활성화 효율 및 신뢰성을 향상시킴으로써 반도체 소자(317)의 성능을 향상시킬 수 있다.
도 6는 제1 계층 장치(501), 본 발명의 다른 몇몇 실시예에 따른 제1 계층 장치(701), 제1 계층 장치(701) 상에 적층된 제2 계층 장치(702) 및 제1 계층 장치(701)와 제2 계층 장치(702) 사이에 배치된 열 차폐 스택(703)을 포함하는 모노리식 3차원 집적 회로(700)를 제조하는 방법(600)의 작업을 설명하는 순서도이다. 도 7A-7F는 도 6에 개시된 작업에 따라 형성된 모노리식 3차원 집적 회로(700)의 층들의 개략적인 도면이다.
도 6 및 7A에 도시된 실시예를 참조하면, 상기 방법(600)은 제2 계층 장치(702)에 대한 베어(bare) 실리콘 웨이퍼 또는 기판(704)을 형성 또는 획득하는 작업(605)을 포함할 수 있다. 도시된 실시예에서, 베어 실리콘 웨이퍼(704)는 베어 실리콘 웨이퍼(704)를 탈접 또는 분리할 수 있는 스마트 컷(705)으로 전처리된다. 상기 스마트 컷(705)은 현재 당업계에 공지된 임의의 적합한 제조 기술 또는 공정에 의해 형성될 수 있거나 또는 이후에 개발될 수 있다. 스마트 컷은 하기 문헌에 설명되어 있습니다: M. Bruel et al, "'Smart cut': 유망한 새로운 SOI 소재 기술," 1995 IEEE 국제 SOI 컨퍼런스 절차, Tucson, Arizona, USA, 1995, pp. 178-179. 상기 문헌의 전체 내용은 참조로 본원에 통합된다.
몇몇 실시예 따르면, 상기 방법(600)은 또한 임의의 오염물질 및 원시 산화물을 제거하기 위해 베어 실리콘 웨이퍼(704)의 상부 표면(706)을 세척하는 작업(610)을 포함할 수 있다. 몇몇 실시예 따르면, 베어 실리콘 웨이퍼(704)는 예를 들어, SiCoNi 또는 증기 하이드로플루오르산(HF)과 같은 내부 저온 원시 산화물 제거 공정을 활용하여 세척될 수 있다. 베어 실리콘 웨이퍼(704)로부터 원시 산화물을 제거하기 위한 적합한 SiCoNi 공정은 R. Yang, N. Su, P. Bonfanti, J. Nie, J. Ning 및 T.T. Li에 의한 아래 문헌에 의해 개시된다." Advanced in situ pre-Ni silicide (Siconi) cleaning at 65 nm to resolve defects in NiSi [sub x] modules " J. Vac. Sci. Technol. B Microelectron. Nanometer Struct., vol. 28, no. 1, p. 56, 2010, 상기 문헌의 전체 내용은 참조로 본원에 통합된다.
저온 산화물 제거 작업은 베어 실리콘 웨이퍼(704)에서 스마트 컷(705)을 조기에 활성화하지 않도록 하며, 그렇지 않으면 이는 고온 어닐링 작업에서 발생할 수 있다.
도 6 및 7B에 도시된 실시예를 참조하면, 상기 방법(600)은 또한 베어 실리콘 웨이퍼(704)의 상부 표면(706)에 육각 보론 질화물(hBN) 층(707)을 형성하는 작업(615)을 포함할 수 있다. 몇몇 실시예에 따르면, 육각 보론 질화물 층(707)은 전자 강화 원자층 증착(EE-ALD) 방법을 활용하여 베어 실리콘 웨이퍼(704)의 상부 표면(706)에서 에피택셜하게 성장될 수 있다. 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(704)의 상부 표면(706)에 증착된 육각 보론 질화물 층(707)은 약 5nm에서 약 100nm범위의 두께를 가질 수 있다(예를 들어, 육각 보론 질화물 층(707)은 약 5nm에서 30nm까지의 범위의 두께를 가질 수 있다). 몇몇 실시예에 따르면, 베어 실리콘 웨이퍼(704)상에 육각 보론 질화물 층(707)을 증착하는 작업(615)은 J.K. Sprenger, H. Sun, A.S. Cavanagh, A. Roshko, P.T. Blanchard, 및 S.M. George에 의한 하기 문헌에 의해 개시될 수 있다 " Electron-Enhanced Atomic Layer Deposition of Boron Nitride Thin Films at Room Temperature and 100 °C J. Phys. Chem. C, vol. 122, no. 17, pp. 9455-9464, 2018년 5월. 상기 문헌의 전체 내용은 참조로 본원에 통합된다. 작업(610)에서 설명되듯이, 베어 실리콘 웨이퍼(704)의 상부 표면(706)을 세척하는 것은, 실리콘 웨이퍼(704)상에 육각 보론 질화물 층(707)에 에피택셜하게 성장하는 것을 가능하게 한다. 또한, 육각 보론 질화물 층(707)을 에피택셜한 방식으로 형성하면 육각 보론 질화물 층(707)이 육각 격자 구조를 가지게 되며, 이는 육각 보론 질화물 층(707)이 이방성 열전도 특성을 나타내며, 그 중요성은 아래 설명된다.
도 6 및 7C에 도시된 실시예를 참조하면, 상기 방법(600)은 또한 작업(615)에서 형성된 육각 보론 질화물 층(707)의 상면(709)에 절연층(708)을 증착하는 작업(620)을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(708)은 예를 들어, 실리콘 산화물(SiO2), 실리콘카본나이트라이드(SiCN), 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(708)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 육각 보론 질화물 층(707)과 육각 보론 질화물 층(707)상에 배치된 절연층(708)은 열 차폐 스택(703)을 정의할 수 있다.
도 6 및 7D에 도시된 실시예를 참조하면, 상기 방법(600)은 제1 계층 장치(701)를 획득 또는 제조하는 작업(625)도 포함할 수 있다. 도시된 실시예에서, 제1 계층 장치(701)는 기판(710), 기판(710)상의 일련의 반도체 장치(711) (예를 들어, p형 전계 효과 트랜지스터(pFETs), n형 FETS(nFETS), 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 또는 기타 로직 회로, 711), 반도체 소자(711)상의 일련의 비아(712) 및 금속 상호연결(713)을 포함할 수 있다.
도 6 및 7D에 도시된 실시예를 계속 참조하면, 상기 방법(600)은 또한 제1 계층 장치(701)를 절연층(714)으로 캡핑하는 작업(630)을 포함한다(예를 들어, 절연층(714)을 제1 계층 장치(701)의 최상층 금속 상호 연결 층(713)같은 최상층상에 증착시키는 것). 몇몇 실시예에 따르면, 절연층(714)은 예를 들어, 실리콘 산화물(SiO2), 실리콘카본나이트라이드(SiCN), 및/또는 실리콘 질화물(Si3N4)과 같은 임의의 적합한 절연 물질을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(701)를 절연층(714)으로 캡핑하는 작업(630)은 예를 들어, 원자층 증착(ALD) 또는 저온 화학 증착(LT-CVD)같은 임의의 적합한 공정에 의해 절연층(714)을 증착하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(701)에 대한 절연층(714)은 약 2nm에서 약 20nm 범위의 두께를 가질 수 있다. 몇몇 실시예에 따르면, 제1 계층 장치(701)에 형성된 절연층(714)의 두께는 도 7C에 도시되고, 작업(620)에서 형성된 절연층(708)의 두께와 다를 수 있지만, 제1 계층 장치(701)에 형성된 절연층(714)의 두께는 도 7C에 도시되고, 작업(620)에서 형성된 절연층(708)의 두께와 동일하거나 실질적으로 동일할 수 있다 따라서, 제1 계층 장치(701)를 절연층(714)으로 캡핑하는 작업에 이어, 제1 계층 장치(701)와 제2 계층 장치(702)에 대한 웨이퍼(704)는 각각 모두 절연층(714, 708)으로 캡핑되어, 제2 계층 장치(702)의 웨이퍼(704)와 제1 계층 장치(701) 사이에 접합을 가능하게 한다.
도 6 및 7E에 도시된 실시예를 참조하면, 상기 방법(600)은 제1 계층 장치(701)의 절연층(714)과 제2 계층 장치(702)의 절연층(708)을 접합함으로써, 제2 계층 장치(702)의 웨이퍼(704)를 제1 계층 장치(701)에 접합하는 작업(635)도 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(714, 708)을 접합하는 작업(635)은, 저온 어닐링을 수행하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 절연층(714, 708)을 결합하는 데 이용되는 어닐링 공정의 온도는 절연층(714, 708) 사이의 결합을 달성하기에 적당히 높으나, 실리콘 웨이퍼(704)에서 스마트 컷(705)의 활성화로 인해 실리콘 웨이퍼(704)의 조기 탈결합을 유도하는 상부 온도 임계값 이하일 수 있다.
도 6 및 7F에 도시된 실시예를 참조하면, 상기 방법(600)은 또한 실리콘 웨이퍼(704)에서 스마트 컷(705)을 활성화하여 실리콘 웨이퍼(704)를 탈결합시키는 작업(640)을 포함하고 있으며, 실리콘 웨이퍼(704)의 원하는 두께를 달성하기 위한 것이다.
도시된 실시예에서, 상기 방법(600)은 또한 제2 계층 장치(702)의 완전한 형성을 위해 베어 실리콘 웨이퍼(704) 상에 반도체 소자(715), 비아(716) 및 반도체 소자(715)와 상호 연결되는 금속 상호 연결(717)을 형성하는 작업(645)을 포함할 수 있다. 부가적으로, 몇몇 실시예에 따르면, 제2 계층 장치(702)의 반도체 소자(715)를 형성하는 작업(645)은 제2 계층 장치(702)의 반도체 소자(715)의 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해 고온 어닐링을 수행하는 것을 포함할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 펄스 가열 공정, 급속 열적 어닐링 공정(RTP), 플래시 어닐링 공정, 또는 레이저 어닐링 공정을 포함할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(702) 또는 이의 적어도 일부를 약 800°C에서 약 1,250°C까지의 범위내의 온도까지 가열할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(702) 또는 이의 적어도 일부를 약 700°C 또는 최대 약 1,000°C 이상의 온도까지 가열할 수 있다. 몇몇 실시예에 따르면, 고온 어닐링은 제2 계층 장치(702) 또는 이의 적어도 일부를 약 1나노초에서 약 1초까지의 범위 내의 지속 기간 동안 가열할 수 있다.
또한, 도시된 실시예에서, 상기 방법(600)은 열 차폐 스택(503) 내에서 제1 계층 장치(701)의 반도체 소자(711)에 제2 계층 장치(702)의 반도체 소자(715)를 연결하는 비아(718)를 형성하는 작업(650)을 포함할 수 있다. 몇몇 실시예에 따르면, 열 차폐 스택(703)에서 비아(718)를 형성하는 작업(650)은 육각 보론 질화물 층(707)을 식각하는 것을 포함한다. 몇몇 실시예에 따르면, 열 차폐 스택(703)의 두께(예를 들어, 육각 보론 질화물 층(707) 및 절연막(708, 714)의 두께)는 비아(718)의 원하는 구성에 따라 선택될 수 있다. 또한, 도 7F에 도시된 실시예에 따른 열 차폐 스택(703)은 비아(718)를 형성하는 데 식각하기 어려운 구리(Cu) 층을 포함하는 종래 기술에서의 열 차폐 스택과는 달리, 열 차폐 스택(703)은 구리층을 포함하지 않으며, 이는 종래 기술에서의 열 차폐 스택과 비교하였을 때 비아(718)의 제조를 개선할 수 있다.
몇몇 실시예에 따르면, 제1 계층 장치(701), 제1 계층 장치(701)에 적층된 제2 계층 장치(701) 및 제1 계층 장치(701)와 제2 계층 장치(702) 사이에 배치된 열 차폐 스택(703)을 포함하는 모노리식 3차원 집적 회로(700)는 후속하는 제2 계층 장치(702)의 반도체 소자(715), 비아(716)와 금속 상호 연결(717)을 형성하는 작업(645)과 열 차폐 스택(303)내에서 비아(718)를 형성하는 작업(650)을 완료할 수 있다.
열 차폐 스택(703)은 제2 계층 장치(702)의 반도체 소자(711)에서 도펀트 활성화 효율 및 신뢰성을 향상시키기 위해, 고온 어닐링(예를 들어, 펄스 가열에 의해 약 1,000°C 이상의 온도에서 어닐링)을 수행하는 작업 동안 제1 계층 장치(701)의 반도체 소자(711)와 금속 상호연결 층(713)을 보호할 수 있다. 도시된 실시예에서, 육각 보론 질화물 층(707)은 이방성 방식으로, 제2 계층 장치(702)의 반도체 소자(715)의 고온 어닐링을 수행하는 작업 중에 생성된 열을 방출할 수 있다(예를 들어, 육각 보론 질화물 층(707)은 이방성 열 전도 특성을 나타낼 수 있다). 육각 보론 질화물 층(707)은 매우 높은 평면 열 전도도(예: 약 370W/m*K의 k 값)와 매우 열악한 평면 외 열 전도도(약 5W/m*K에서 약 1.4W/m*K범위의 k-값)을 나타낸다. 육각 보론 질화물 층(707)의 매우 높은 평면 열 전도도에 의한 열의 측면(즉, 측면) 확산과 매우 열악한 평면 외 열 전도도는 제1 계층 장치(701)로의 열 에너지(즉, 열)의 하향 방출을 차단하거나 적어도 감소하게 한다, 따라서, 육각 보론 질화물 층(707)의 이방성 열 전도 특성은 제2 계층 장치(702)의 반도체 소자(715)의 고온 어닐링 작업 시 발생하는 열로부터 제1 계층 장치(301)를 보호하며, 그렇지 않으면 제1 계층 장치(701)의 금속 상호 연결(713)들 및/또는 제1 계층 장치(701)의 반도체 소자(711)를 손상시킬 수 있다. 제2 계층 장치(702)의 반도체 소자(715)의 열적 어닐링이 약 1,000°C 이상의 온도에서 수행되는 몇몇 실시예에 따르면, 열 차폐 스택(303)의 육각 보론 질화물 층(707)은 제1 계층 장치(701)가 약 400°C를 초과하는 온도에 노출되는 것을 방지할 수 있다(예를 들어, 열 차폐 스택(703)이 제2 계층 장치(702)의 반도체 소자(715)의 열적 어닐링의 작업동안 약 400°C 이하의 온도로 제1 계층 장치(701)를 유지한다).
100 : 모노리식 3차원 집적 회로 101: 제1 계층 장치
102 : 제2 계층 장치 103 : 열 차폐 스택
104, 105 : 기판 106, 107 : 반도체 소자
108, 109, 112 : 비아 110, 111 : 금속 상호 연결

Claims (10)

  1. 제1 장치;
    상기 제1 장치 상에, 제2 장치; 및
    상기 제1 장치 및 상기 제2 장치 사이에 배치된 열 차폐 스택을 포함하되,
    상기 열 차폐 스택은, 수직방향으로 낮은 열 전도도를 가는 열 지연부,
    수평방향으로 높은 열 전도도를 갖는 열 확산부를 포함하고,
    상기 열 차폐 스택은 오로지 절연 물질을 포함하는 모노리식 3차원 집적 회로.
  2. 제1항에 있어서,
    상기 열 확산부는 베릴륨 산화물(BeO), SiC, SiCO, AlN, 평면 육각 보론 질화물, α-Si3N4, β-Si3N4, 또는 이들의 조합을 포함하는 모노리식 3차원 집적 회로.
  3. 제1항에 있어서,
    상기 열 지연부는 탄소 도핑 산화물(CDO), 각변형 육각 보론 질화물, 에어로겔, LKD-5109, Orion 2.3, Philk, 다공성 SILK, CF-폴리머, 다공성 SiCO, 또는 이들의 조합을 포함하는 모노리식 3차원 집적 회로.
  4. 제1항에 있어서,
    상기 열 차폐 스택은 탄소 도핑 산화물 층,
    상기 탄소 도핑 산화물 층의 제1 측면 상에 배치되는 베릴륨 산화물 층을 포함하되,
    상기 베릴륨 산화물 층은 상기 탄소 도핑 산화물 층과 제2 장치 사이에 배치되는 모노리식 3차원 집적 회로.
  5. 제4항에 있어서,
    상기 열 차폐 스택은, 상기 탄소 도핑 산화물 층의 상기 제1 측면의 반대 편인 제2 측면 상에 배치되는 절연막을 더 포함하는 모노리식 3차원 집적 회로.
  6. 제5항에 있어서,
    상기 절연막은 실리콘 산화물, 실리콘카본나이트라이드, 또는 실리콘 질화물을 포함하는 모노리식 3차원 집적 회로.
  7. 제5항에 있어서,
    제2 절연막을 더 포함하고,
    상기 제2 절연막은 상기 베릴륨 산화물 층 상에 배치되는 모노리식 3차원 집적 회로.
  8. 제1항에 있어서,
    상기 열 차폐 스택은,
    절연막 및
    상기 절연막 상에 육각 보론 질화물(hBN) 층을 포함하고,
    상기 육각 보론 질화물 층은 상기 절연막과 제2 장치 사이에 배치되고,
    상기 육각 보론 질화물 층은 이방성 열 전도 특성을 나타내는 육각 격자 구조를 포함하는 모노리식 3차원 집적 회로.
  9. 삭제
  10. 삭제
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116598313B (zh) * 2023-07-18 2024-06-18 苏州华太电子技术股份有限公司 一种三维集成电路
CN116598311B (zh) * 2023-07-18 2024-06-18 苏州华太电子技术股份有限公司 一种三维存算一体化芯片
CN116598312B (zh) * 2023-07-18 2024-06-28 苏州华太电子技术股份有限公司 一种三维集成电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060040471A1 (en) 2004-08-20 2006-02-23 Shriram Ramanathan Method of forming vias on a wafer stack using laser ablation
US20170018479A1 (en) 2015-07-16 2017-01-19 Samsung Electronics Co., Ltd. Semiconductor device
US20170213821A1 (en) 2014-08-26 2017-07-27 Monolithic 3D Inc. 3d semiconductor device and structure
US20180063996A1 (en) 2016-08-29 2018-03-01 Apple Inc. Thermal management system

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034254A (ja) * 2008-07-29 2010-02-12 Mitsubishi Chemicals Corp 三次元ｌｓｉ
DE102008044986A1 (de) 2008-08-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Ein 3-D-integriertes Schaltungsbauelement mit einer internen Wärmeverteilungsfunktion
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9023688B1 (en) 2013-06-09 2015-05-05 Monolithic 3D Inc. Method of processing a semiconductor device
US9929050B2 (en) * 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
JP6361022B2 (ja) * 2013-09-17 2018-07-25 パナソニックＩｐマネジメント株式会社 複合シート
US10014292B2 (en) 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US9659985B2 (en) * 2015-02-17 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit and image sensing device having metal shielding layer and related fabricating method
US10062636B2 (en) * 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
US20180175005A1 (en) * 2016-12-21 2018-06-21 Intel Corporation Thermal dissipation using anisotropic conductive material
EP3355349B1 (en) 2017-01-26 2022-05-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Efficient heat removal from component carrier with embedded diode

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060040471A1 (en) 2004-08-20 2006-02-23 Shriram Ramanathan Method of forming vias on a wafer stack using laser ablation
US20170213821A1 (en) 2014-08-26 2017-07-27 Monolithic 3D Inc. 3d semiconductor device and structure
US20170018479A1 (en) 2015-07-16 2017-01-19 Samsung Electronics Co., Ltd. Semiconductor device
US20180063996A1 (en) 2016-08-29 2018-03-01 Apple Inc. Thermal management system

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Publication number Publication date
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