TW202336930A - 具有混合積體電路晶粒的裝置及其形成方法 - Google Patents

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Abstract

根據本發明的一些實施例，一種裝置包含：一氮化鎵裝置，其在一基板上，該氮化鎵裝置包含一電極；一介電層，其在該氮化鎵裝置上及周圍；一隔離層，其在該介電層上；一半導體層，其在該隔離層上，該半導體層包含一矽裝置；一貫穿通路，其延伸穿過該半導體層、該隔離層及該介電層，該貫穿通路經電及實體地耦合至該氮化鎵裝置之該電極；及一互連結構，其在該半導體層上，該互連結構包含經電耦合至該貫穿通路及該矽裝置之金屬化圖案。

Description

混合積體電路晶粒及其形成方法
本發明實施例係有關混合積體電路晶粒及其形成方法。
半導體裝置用於多種電子應用中，諸如例如個人電腦、蜂巢式電話、數位相機及其他電子設施。通常藉由以下步驟製造半導體裝置：在一半導體基板上方循序沉積絕緣或介電層、導電層及半導體材料層；及使用微影術圖案化各種材料層以在其上形成電路組件及元件。
半導體工業繼續藉由不斷減小最小構件大小來改良各種電子組件(例如，電晶體、二極體、電阻器、電容器等)之整合密度，此容許將更多組件整合至一給定區中。然而，隨著最小構件大小之減小，出現應解決之額外問題。
根據本發明的一實施例，一種裝置包括：一氮化鎵裝置，其在一基板上，該氮化鎵裝置包括一電極；一介電層，其在該氮化鎵裝置上及周圍；一隔離層，其在該介電層上；一半導體層，其在該隔離層上，該半導體層包括一矽裝置；一貫穿通路，其延伸穿過該半導體層、該隔離層及該介電層，該貫穿通路電及實體地耦合至該氮化鎵裝置之該電極；及一互連結構，其在該半導體層上，該互連結構包括電耦合至該貫穿通路及該矽裝置之金屬化圖案。
根據本發明的一實施例，一種裝置包括：高頻半導體裝置，其等在一基板上；一介電層，其在該等高頻半導體裝置上及之間；一隔離層，其在該介電層上，該隔離層之一介電材料具有低於該介電層之一介電材料之一k值；一半導體層，其在該隔離層上，該半導體層包括低頻半導體裝置；及貫穿通路，其等延伸穿過該半導體層、該隔離層及該介電層，該等貫穿通路將該等低頻半導體裝置電耦合至該等高頻半導體裝置。
根據本發明的一實施例，一種方法包括：在一基板上方形成氮化鎵裝置；在該氮化鎵裝置上方沉積一介電層；在該介電層上方放置一半導體層；在該半導體層中形成一矽裝置；形成一互連結構，該互連結構使該矽裝置及該氮化鎵裝置互連以形成一積體電路；及單粒化該互連結構、該半導體層及該介電層以形成包括該積體電路之晶粒。
下列揭露提供用於實施本揭露之不同構件之許多不同實施例或實例。在下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在為限制性。例如，在以下描述中，一第一構件形成在一第二構件上方或上可包含其中第一構件及第二構件形成為直接接觸之實施例，且亦可包含其中可在第一構件與第二構件之間形成額外構件以使得第一構件及第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複係出於簡單及清晰之目的且本身並不指示所論述之各種實施例及/或構形之間之一關係。
此外，為便於描述，諸如「在……下方」、「在……下」、「下」、「在……上方」、「上」及類似物之空間相對術語在本文中可用來描述如圖中繪示之一個元件或構件與另一(些)元件或構件之關係。空間相對術語旨在涵蓋除圖中描繪之定向之外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中使用之空間相對描述符。
根據各種實施例，混合積體電路晶粒包含不同類型之半導體裝置，諸如III-V族半導體裝置及IV族半導體裝置。III-V族半導體裝置具有一高增益且能夠在一高頻率下操作。IV族半導體裝置具有一小的大小且能夠密集整合。III-V族半導體裝置及IV族半導體裝置藉由貫穿基板通路(TSV)互連。另外，隔離構件介於半導體裝置之間，此有助於改良半導體裝置之效能。在一混合積體電路晶粒中形成III-V族半導體裝置及IV族半導體裝置兩者容許半導體裝置之晶粒級互連，而無需利用封裝級構件來使半導體裝置互連。
圖1至圖10係根據一些實施例之製造混合積體電路晶粒100之中間階段之剖面圖。展示複數個裝置區102D，且在裝置區102D之各者中形成一混合積體電路晶粒100。裝置區102D隨後將經單粒化以形成混合積體電路晶粒100。
在圖1中，提供一基板102，且在基板102上形成第一半導體層104之一堆疊。基板102可為矽基板(摻雜或無摻雜)或一絕緣體上覆半導體(SOI)基板之一主動層。基板102可包含其他半導體材料，諸如鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化銦鎵及/或磷砷化銦鎵；或其等之組合。亦可使用其他基板，諸如多層或梯度基板。基板102可包含絕緣材料，諸如藍寶石、氮化鋁、類似物或其等之組合。在一些實施例中，基板102包含藍寶石。
第一半導體層104各自由一III-V化合物半導體形成，諸如氮化鎵、砷化鎵、氮化鋁鎵、砷化鋁鎵、氮化鋁或類似物。第一半導體層104之至少兩者形成一異質接面。儘管繪示三個第一半導體層104，然可形成任何所要數量之第一半導體層104。第一半導體層104之各者可使用諸如氣相磊晶(VPE)或分子束磊晶(MBE)之一製程來磊晶生長，使用諸如化學氣相沉積(CVD)或原子層沉積(ALD)或類似物之一製程來沉積。
在一些實施例中，第一半導體層104係氮化鎵層，其等包含由氮化鎵形成之一緩衝層104A、由氮化鋁形成之一間隔層104B及由氮化鋁鎵形成之一阻障層104C。間隔層104B係選用的，且比緩衝層104A及阻障層104C更薄。在一些實施例中，緩衝層104A具有在1 μm至3.5 μm之範圍內之一厚度，間隔層104B具有在0.001 μm至0.01 μm之範圍內之一厚度，且阻障層104C具有在0.01 μm至0.05 μm之範圍內之一厚度。在操作期間，在緩衝層104A與間隔層104B (若存在)或阻障層104C (若不存在間隔層104B)之間形成一二維電子氣(2DEG)。當存在時，間隔層104B可增加2DEG之濃度位準。第一半導體層104亦可包含額外層(未單獨繪示)，諸如成核層、過渡層及類似物。例如，氮化鋁之一成核層可在緩衝層104A與基板102之間。
在圖2中，第一半導體裝置110由第一半導體層104形成。第一半導體裝置110係III-V族半導體裝置，諸如氮化鎵(GaN)裝置、碳化矽(SiC)裝置或類似物。第一半導體裝置110可為高壓驅動器、高電子遷移率電晶體(HEMT)或類似物。第一半導體裝置110可為高頻半導體裝置，諸如具有在5 GHz至100 GHz之範圍內之一操作頻率之裝置。在一些實施例中，第一半導體裝置110包含不同半導體裝置110A、110B。例如，半導體裝置110A可為高壓驅動器，且半導體裝置110B可為HEMT。可在裝置區102D之各者中形成任何所要類型及數量之第一半導體裝置110。
可藉由可接受沉積、光微影術及蝕刻技術在一前段(FEOL)製程中形成第一半導體裝置110。例如，第一半導體層104可經圖案化為各包含第一半導體層104之部分之複數個台面。第一半導體層104可藉由一蝕刻製程來圖案化，諸如一反應性離子蝕刻(RIE)、中性束蝕刻(NBE)、類似物或其等之一組合。蝕刻可為非等向性的。另外，在各第一半導體裝置110之第一半導體層104上形成電極106。電極106可由一導電材料形成，諸如鈦、鋁、鎳、金、其等之組合或類似物，其可藉由諸如物理氣相沉積(PVD)或CVD之一沉積製程、諸如電解或無電式電鍍之一鍍覆製程或類似物形成。在一些實施例中，各第一半導體裝置110包含阻障層104C上之一源極電極106S、一汲極電極106D及一閘極電極106G。亦可形成額外層(未單獨繪示)，諸如介電層、介面層、功函數調諧層及類似物。例如，一介電層可在各閘極電極106G與阻障層104C之間。
各第一半導體裝置110係一離散裝置。特定言之，各第一半導體裝置110包含一緩衝層104A、一間隔層104B、一阻障層104C、一源極電極106S、一汲極電極106D及一閘極電極106G。各裝置區102D中之第一半導體裝置110 (例如，一半導體裝置110A及一半導體裝置110B)彼此隔開。
在圖3中，在第一半導體裝置110上及周圍形成一介電層112。介電層112可埋入第一半導體裝置110，使得介電層112之頂表面在電極106之頂表面之上。另外，介電層112放置於各裝置區102D中之第一半導體裝置110 (例如，一半導體裝置110A及一半導體裝置110B)之間，使得第一半導體裝置110藉由介電層112之部分彼此分開。介電層112沿著第一半導體裝置110之側壁延伸。介電層112由為第一半導體裝置110提供良好隔離之一介電材料形成。在一些實施例中，介電層112由氮化物形成，諸如氮化矽、氧氮化矽、碳氮化矽或類似物，其可藉由諸如化學氣相沉積(CVD)、原子層沉積(ALD)或類似物之一適合沉積製程形成。
在圖4中，在介電層112上形成一隔離層114。隔離層114由一介電材料形成，諸如一低介電係數材料(例如，具有小於約3.5之一k值之一介電材料，諸如在2.5至3.5之範圍內)，此有助於改良第一半導體裝置110與隨後形成之上覆半導體裝置之間之隔離。隔離層114之介電材料不同於介電層112之介電材料。隔離層114之介電材料可具有低於介電層112之介電材料之一k值。在一些實施例中，隔離層114由氧化物形成，諸如氧化矽、氧氮化矽、氧碳化矽或類似物，其可藉由諸如化學氣相沉積(CVD)、原子層沉積(ALD)或類似物之一適合沉積製程形成。
在圖5中，在隔離層114上放置一第二半導體層116。第二半導體層116由一IV族半導體形成，諸如矽、鍺、其等之合金或類似物。在一些實施例中，第二半導體層116具有在5 µm至10 µm之範圍內之一厚度。第二半導體層116具有一主動表面(例如，圖5中面向上之表面)及一非主動表面(例如，圖5中面向下之表面)。在形成之後，隔離層114在第二半導體層116與介電層112之間。在一些實施例中，隔離層114充當一介面層，此有助於放鬆原本將由介電層112施加於第二半導體層116上之應力。
在一些實施例中，於隔離層114上形成第二半導體層116。可使用諸如氣相磊晶(VPE)、分子束磊晶(MBE)或類似者之一磊晶生長製程，從隔離層114磊晶生長第二半導體層116。可使用諸如化學氣相沉積(CVD)、原子層沉積(ALD)或類似者之一沉積製程，在隔離層114上沉積第二半導體層116。
在一些實施例中，第二半導體層116係單獨形成的，且隨後接著被接合至隔離層114之一半導體基板。例如，第二半導體層116可為透過介電質至介電質接合來接合至隔離層114之一晶圓，而無需使用任何黏著劑材料(例如，晶粒附著膜)。接合可包含一預接合及一退火。在預接合期間，施加一小按壓力以將第二半導體層116壓抵於隔離層114。在一低溫(諸如約室溫，諸如在15°C至30°C之範圍內之一溫度)下執行預接合，且在預接合之後，將第二半導體層116及隔離層114彼此接合。接著，在一隨後退火步驟中改良接合強度，其中使第二半導體層116及隔離層114在一高溫(諸如在100°C至400°C之範圍內之一溫度)下退火。在退火之後，形成將第二半導體層116接合至隔離層114之直接接合，諸如熔合接合。例如，接合可為隔離層114之材料與第二半導體層116之材料之間之共價接合。
在圖6中，使用第二半導體層116來形成第二半導體裝置120。第二半導體裝置120係IV族半導體裝置，諸如矽裝置(例如，元素矽裝置、矽鍺裝置或類似物)。第二半導體裝置120可為金屬氧化物半導體場效電晶體(MOSFET)、高壓金屬氧化物半導體(HVMOS)電晶體、二極體，或類似物。第二半導體裝置120可為低頻半導體裝置，諸如具有在1 GHz至10 GHz之範圍內之一操作頻率(諸如小於約3.5 GHz之一操作頻率)之裝置。第二半導體裝置120之操作頻率小於第一半導體裝置110之操作頻率。
可藉由可接受之沉積、光微影術及蝕刻技術，在一前段(FEOL)製程中形成第二半導體裝置120。例如，第二半導體裝置120可包含閘極結構122及源極/汲極區124，其中閘極結構122在通道區上，且源極/汲極區124鄰近通道區。通道區可為第二半導體層116之圖案化區或未圖案化區。例如，通道區可為在第二半導體層116中圖案化之半導體鰭片、半導體奈米片、半導體奈米線或類似物之區。因而，第二半導體裝置120可為奈米結構場效電晶體(奈米結構場效電晶體)、鰭片場效電晶體(鰭片場效電晶體)、平面電晶體，或類似物。因此，第二半導體層116包括第二半導體裝置120，其可在第二半導體層116中。在第二半導體基板116之主動表面上方形成一層間介電質126。層間介電質126包圍且可覆蓋第二半導體裝置120，例如，閘極結構122及/或源極/汲極區124。層間介電質126可包含由諸如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)或類似物之材料形成的一或多個介電層。
此外，透過層間介電質126形成接點128以電及實體地耦合第二半導體裝置120。例如，接點128可包含分別電及實體地耦合至閘極結構122及源極/汲極區124之閘極接點及源極/汲極接點。接點128可由一適合導電材料形成，諸如鎢、鈷、鎳、銅、銀、金、鋁、類似物或其等之組合，其可藉由諸如物理氣相沉積(PVD)或CVD之一沉積製程、諸如電解或無電式電鍍之一鍍覆製程或類似物形成。
隔離層114放置於第一半導體裝置110與第二半導體裝置120之間。此外，第一半導體裝置110在全部側上被(若干)絕緣材料包圍。特定言之，隔離層114在第一半導體裝置110之頂表面上方，介電層112至少沿著第一半導體裝置110之側壁延伸，且基板102 (其可由諸如藍寶石之一絕緣材料形成)在第一半導體裝置110之底表面下方。當第一半導體裝置110係高頻半導體裝置且第二半導體裝置120係低頻半導體裝置時，低頻半導體裝置可在操作期間產生雜訊，此將影響高頻半導體裝置之效能。使用(若干)絕緣材料在全部側上包圍第一半導體裝置110有助於在操作期間隔離第一半導體裝置110與第二半導體裝置120，藉此降低雜訊且改良所得混合積體電路晶粒100之效能。
在第一半導體裝置110之後形成第二半導體裝置120。第一半導體裝置110併入異質接面(例如，在第一半導體層104之兩者之間)，且第二半導體裝置120併入摻雜半導體區(例如，通道區及/或源極/汲極區124)。由於第一半導體裝置110未併入摻雜半導體區，所以第一半導體裝置110具有一高耐熱性。因而，第一半導體裝置110之效能可保持在較大程度上不受用於形成第二半導體裝置120之製程之影響。
在圖7中，在第二半導體層116之主動表面上方(諸如在層間介電質126上)形成一互連結構132。互連結構132可由例如介電層136中之金屬化圖案134形成。金屬化圖案134包含形成於一或多個介電層136中之金屬線及通路。金屬化圖案134可由一適合導電材料形成，諸如銅、鎢、鋁、銀、金、其等之一組合或類似物。互連結構132包含金屬化圖案134之任何所要數目個層。金屬化圖案134之一底層電及實體地耦合至接點128。互連結構132可藉由一鑲嵌製程形成，諸如一單鑲嵌製程、一雙鑲嵌製程或類似物。
在圖8中，形成貫穿通路138以電及實體地耦合電極106。如隨後將更詳細描述，貫穿通路138電耦合至互連結構132之金屬化圖案134，使得金屬化圖案134電耦合至第一半導體裝置110及第二半導體裝置120。貫穿通路138可為貫穿基板通路，諸如貫穿矽通路。
在此實施例中，在形成第二半導體裝置120及互連結構132之後，藉由一後通路製程形成貫穿通路138。因而，貫穿通路138延伸穿過互連結構132、層間介電質126、第二半導體層116、隔離層114及介電層112。作為藉由一後通路製程形成貫穿通路138之一實例，可藉由例如蝕刻、銑削、雷射技術、其等之一組合或類似物在互連結構132、層間介電質126、第二半導體層116、隔離層114及介電層112中形成開口。一薄阻障層可諸如藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化、其等之一組合或類似物保形地沉積於開口中。阻障層可由氧化物、氮化物、碳化物、其等之組合或類似物形成。一導電材料可沉積於阻障層上方及開口中。導電材料可藉由一電化學電鍍製程、CVD、ALD、PVD、其等之一組合或類似物形成。導電材料之實例包含銅、鎢、鋁、銀、金、其等之一組合或類似物。藉由例如一CMP從互連結構132之一表面移除過量導電材料及阻障層。開口中之阻障層及導電材料之剩餘部分形成貫穿通路138。
在其他實施例(隨後描述)中，在形成第二半導體裝置120之後且在形成互連結構132之前，藉由一中段通路製程形成貫穿通路138。因而，貫穿通路138延伸穿過層間介電質126、第二半導體層116、隔離層114及介電層112。中段通路製程可類似於後通路製程，惟在互連結構132中未形成用於貫穿通路138之開口除外。
在仍其他實施例(隨後描述)中，在形成第二半導體裝置120及第二半導體裝置120之前，藉由一先通路製程形成貫穿通路138。因而，貫穿通路138延伸穿過第二半導體層116、隔離層114及介電層112。先通路製程可類似於貫穿後通路製程，惟在互連結構132或層間介電質126中未形成開口除外。
在圖9中，在互連結構132上形成一介電層142。介電層142可由氧化矽、氮化矽、聚苯并㗁唑(PBO)、聚醯亞胺、苯并環丁(BCB)基聚合物、類似物或其等之一組合形成，其可藉由化學氣相沉積(CVD)、旋塗、層壓或類似物形成。在一些實施例中，介電層142包含互連結構132上之一鈍化層及/或一接合層。
另外，在介電層142中形成晶粒連接器144。晶粒連接器144可為可對其等進行外部連接之導電支柱、墊或類似物。在一些實施例中，晶粒連接器144包含接墊及通路(未單獨繪示)。晶粒連接器144電及實體地耦合至互連結構132之一上金屬化圖案134。在其中藉由一後通路製程形成貫穿通路138之此實施例中，晶粒連接器144V之一子集亦電及實體地耦合至貫穿通路138。晶粒連接器144可由一導電材料形成，諸如一金屬，諸如銅、鋁或類似物，其可藉由例如鍍覆或類似物形成。
金屬化圖案134電耦合至第一半導體裝置110 (透過接點128)且電耦合至第二半導體裝置120 (透過晶粒連接器144V (若存在)及貫穿通路138)。因此，第一半導體裝置110透過接點128、貫穿通路138、金屬化圖案134及晶粒連接器144V (若存在)電耦合至第二半導體裝置120。互連結構132使第一半導體裝置110及第二半導體裝置120互連以形成積體電路。因此，所得混合積體電路晶粒100包含由第一半導體裝置110 (例如，III-V族半導體裝置)及第二半導體裝置120 (例如，IV族半導體裝置)兩者形成之積體電路。在一些實施例中，混合積體電路晶粒100係雙極CMOS-DMOS (BCD)晶粒，其等包含雙極類比組件、CMOS數位組件及高壓DMOS組件，其中雙極類比組件及高壓DMOS組件由第一半導體裝置110形成，且CMOS數位組件由第二半導體裝置120形成。例如，一混合積體電路晶粒100之一積體電路可包含一高壓驅動器(諸如具有約240伏特之一操作電壓之一驅動器)及用於控制高壓驅動器之一電源管理控制器。類似地，一混合積體電路晶粒100之一積體電路可包含用於射頻(RF)通信之一HEMT及用於控制HEMT之一邏輯裝置。
利用接點128、金屬化圖案134、貫穿通路138及晶粒連接器144V (若存在)使第一半導體裝置110及第二半導體裝置120互連有利地容許III-V族半導體裝置及IV族半導體裝置之晶粒級互連，而無需利用封裝級構件使半導體裝置互連。可被避免之實例封裝級構件包含焊料、導電凸塊、中介層及封裝基板。避免使用封裝級構件進行互連可增加III-V族半導體裝置與IV族半導體裝置之間之信號完整性，諸如藉由減小半導體裝置之間之信號傳輸路徑長度。減小半導體裝置之間之信號傳輸路徑長度可減小寄生電容，且可有助於改良某些類型之裝置(諸如RF裝置)之效能匹配。此外，避免使用封裝級構件可簡化裝置整合，簡化製程複雜性，及/或改良來自第二半導體裝置120之熱消散。因此，可改良混合積體電路晶粒100之效能，且可降低混合積體電路晶粒100之製造成本。
在圖10中，藉由沿著切割道區(例如，在裝置區102D之間)執行一單粒化製程146。單粒化製程146可包含一鋸切製程、一雷射切割製程或類似物。單粒化製程146使裝置區102D彼此單粒化。所得單粒化混合積體電路晶粒100係來自裝置區102D。在單粒化製程146之後，基板102、介電層112、隔離層114、第二半導體層116、層間介電質126、互連結構132 (包含介電層136)及介電層142之單粒化部分橫向毗連。
圖11A至圖11C係根據各種實施例之混合積體電路晶粒100之剖面圖。在此等實施例中，一混合積體電路晶粒100中之貫穿通路138之各者藉由相同類型之製程形成。另外，在此等實施例中，各貫穿通路138係延伸穿過各種層之一單一導電通路。
圖11A繪示其中藉由一後通路製程形成貫穿通路138之各者之一實施例。貫穿通路138延伸穿過互連結構132、層間介電質126、第二半導體層116、隔離層114及介電層112。在貫穿通路138上形成介電層142，且貫穿通路138電及實體地耦合至晶粒連接器144V之一子集。
圖11B繪示其中藉由一中段通路製程形成貫穿通路138之各者之一實施例。貫穿通路138延伸穿過層間介電質126、第二半導體層116、隔離層114及介電層112。在貫穿通路138上形成互連結構132，且貫穿通路138電及實體地耦合至互連結構132之一下金屬化圖案134。
圖11C繪示其中藉由一後通路製程形成貫穿通路138之各者之一實施例。貫穿通路138延伸穿過第二半導體層116、隔離層114及介電層112。在貫穿通路138上形成層間介電質126，且貫穿通路138電及實體地耦合至延伸穿過層間介電質126之一些接點128。
圖12A至圖12C係根據各種實施例之混合積體電路晶粒100之剖面圖。在此等實施例中，一混合積體電路晶粒100中之一些貫穿通路138藉由一種類型之製程形成，且混合積體電路晶粒100中之其他貫穿通路138藉由另一種類型之製程形成。另外，在此等實施例中，各貫穿通路138係延伸穿過各種層之一單一導電通路。
圖12A繪示其中藉由一先通路製程形成貫穿通路138F之一第一子集且藉由一後通路製程形成貫穿通路138L之一第二子集之一實施例。在貫穿通路138F之後形成貫穿通路138L。貫穿通路138F電及實體地耦合至延伸穿過層間介電質126之一些接點128，且貫穿通路138L電及實體地耦合至晶粒連接器144V之一子集。
圖12B繪示其中藉由一先通路製程形成貫穿通路138F之一第一子集且藉由一中段通路製程形成貫穿通路138M之一第二子集之一實施例。在貫穿通路138F之後形成貫穿通路138M。貫穿通路138F電及實體地耦合至延伸穿過層間介電質126之一些接點128，且貫穿通路138M電及實體地耦合至互連結構132之一下金屬化圖案134。
圖12C繪示其中藉由一中段通路製程形成貫穿通路138M之一第一子集且藉由一後通路製程形成貫穿通路138L之一第二子集之一實施例。在貫穿通路138M之後形成貫穿通路138L。貫穿通路138M係電及實體地耦合至互連結構132之一下金屬化圖案134，且貫穿通路138L係電及實體地耦合至晶粒連接器144V之一子集。
圖13至圖14係根據一些其他實施例之製造混合積體電路晶粒100之中間階段的剖面圖。在此實施例中，各貫穿通路138包含複數個導電通路，諸如導電通路138A、138B。
在圖13中，形成或獲得針對圖4描述之結構。接著，透過隔離層114及介電層112形成導電通路138A。作為形成導電通路138A之一實例，可藉由(例如)蝕刻、銑削、雷射技術、其等之一組合或類似者，在隔離層114及介電層112中形成開口。一薄阻障層可諸如藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化、其等之一組合或類似者，保形地沉積於開口中。阻障層可由氧化物、氮化物、碳化物、其等之組合或類似物形成。一導電材料可經沉積於阻障層上方及開口中。導電材料可係藉由一電化學電鍍製程、CVD、ALD、PVD、其等之一組合或類似者形成。導電材料之實例包含銅、鎢、鋁、銀、金、其等之一組合或類似物。藉由(例如)一CMP，從隔離層114之一表面移除過量導電材料及阻障層。開口中之阻障層及導電材料的剩餘部分形成導電通路138A。
在圖14中，執行如上文描述之適當處理步驟以形成第二半導體裝置120、層間介電質126、接點128，及互連結構132。接著，形成延伸穿過互連結構132、層間介電質126及第二半導體層116之導電通路138B。在一各自導電通路138A上形成各導電通路138B，且一導電通路138A及一導電通路138B之各對形成一貫穿通路138。隨後，可執行如上文描述之適當處理步驟以完成混合積體電路晶粒100之形成。
在此實施例中，在形成第二半導體裝置120及互連結構132之後，藉由一後通路製程形成導電通路138B。因而，導電通路138B延伸穿過互連結構132、層間介電質126及第二半導體層116。作為藉由一後通路製程形成導電通路138B之一實例，可藉由例如蝕刻、銑削、雷射技術、其等之一組合或類似物在互連結構132、層間介電質126及第二半導體層116中形成開口。一薄阻障層可諸如藉由CVD、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化、其等之一組合或類似物保形地沉積於開口中。阻障層可由氧化物、氮化物、碳化物、其等之組合或類似物形成。一導電材料可沉積於阻障層上方及開口中。導電材料可藉由一電化學電鍍製程、CVD、ALD、PVD、其等之一組合或類似物形成。導電材料之實例包含銅、鎢、鋁、銀、金、其等之一組合或類似物。藉由例如一CMP從互連結構132之一表面移除過量導電材料及阻障層。開口中之阻障層及導電材料之剩餘部分形成導電通路138B。
在其他實施例(隨後描述)中，在形成第二半導體裝置120之後且在形成互連結構132之前，藉由一中段通路製程形成導電通路138B。因而，導電通路138B延伸穿過層間介電質126及第二半導體層116。中段通路製程可類似於後通路製程，惟在互連結構132中未形成用於導電通路138B之開口除外。
在仍其他實施例(隨後描述)中，在形成第二半導體裝置120及互連結構132之前，藉由一先通路製程形成導電通路138B。因而，導電通路138B延伸穿過第二半導體層116。先通路製程可類似於後通路製程，惟在互連結構132或層間介電質126中未形成開口除外。
圖15A至圖15C係根據各種實施例之混合積體電路晶粒100之剖面圖。在此等實施例中，各貫穿通路138包含一導電通路138A及一導電通路138B。另外，在此等實施例中，一混合積體電路晶粒100中之導電通路138A、138B之各者藉由相同類型之製程形成。
圖15A繪示其中藉由一後通路製程形成導電通路138B之各者之一實施例。導電通路138B延伸穿過互連結構132、層間介電質126及第二半導體層116。在導電通路138B上形成介電層142，且導電通路138B電及實體地耦合至晶粒連接器144V之一子集。
圖15B繪示其中藉由一中段通路製程形成導電通路138B之各者之一實施例。導電通路138B延伸穿過層間介電質126及第二半導體層116。在導電通路138B上形成互連結構132，且導電通路138B電及實體地耦合至互連結構132之一下金屬化圖案134。
圖15C繪示其中藉由一後通路製程形成導電通路138B之各者之一實施例。導電通路138B延伸穿過第二半導體層116。在導電通路138B上形成層間介電質126，且導電通路138B電及實體地耦合至延伸穿過層間介電質126之一些接點128。
圖16A至圖16C係根據各種實施例之混合積體電路晶粒100之剖面圖。此等實施例分別類似於圖12A至圖12C之實施例，惟各貫穿通路138包含一導電通路138A及一導電通路138B除外。此等實施例之各者之導電通路138B可使用如先前描述之一適當製程來形成。
圖17至圖19係根據一些其他實施例之製造混合積體電路晶粒100之中間階段之剖面圖。在此實施例中，分別在不同晶圓(例如，一第一晶圓162及一第二晶圓164)中形成第一半導體裝置110及第二半導體裝置120。第一晶圓162及第二晶圓164將在一晶圓至晶圓接合製程中接合在一起以形成混合積體電路晶粒100。
在圖17中，形成或獲得一第一晶圓162及一第二晶圓164。第一晶圓162類似於針對圖13描述之結構，包含基板102、第一半導體裝置110及貫穿通路138。第二晶圓164類似於針對圖9描述之結構之上部，包含第二半導體層116、第二半導體裝置120、層間介電質126、接點128、互連結構132、介電層142及晶粒連接器144，惟第二晶圓164不包含導電通路除外。在此實施例中，第二半導體層116可為一半導體基板。
在圖18中，在一晶圓至晶圓接合製程中將第一晶圓162接合至第二晶圓164。特定言之，以一面對面方式將第一晶圓162接合至第二晶圓164。因而，第一晶圓162之前側接合至第二晶圓164之前側。
作為晶圓至晶圓接合製程之一實例，可藉由混合接合將第一晶圓162接合至第二晶圓164。隔離層114透過介電質至介電質接合來接合至介電層142，而無需使用任何黏著劑材料(例如，晶粒附著膜)，且貫穿通路138透過金屬至金屬接合來接合至晶粒連接器144，而無需使用任何共晶材料(例如，焊料)。接合可包含一預接合及一退火。在預接合期間，施加一小按壓力以將晶圓壓抵於彼此。在一低溫(諸如約室溫，諸如在15°C至30°C之範圍內之一溫度)下執行預接合，且在預接合之後，將介電層142及隔離層114彼此接合。接著，在一隨後退火步驟中改良接合強度，其中使介電層142、隔離層114、晶粒連接器144及貫穿通路138在一高溫(諸如在100°C至400°C之範圍內之一溫度)下退火。在退火之後，形成接合介電層142與隔離層114之接合，諸如熔合接合。例如，接合可為隔離層114之材料與介電層142之材料之間之共價接合。晶粒連接器144及貫穿通路138以一對一對應方式彼此連接。晶粒連接器144及貫穿通路138可在預接合之後進行實體接觸，或可在退火期間膨脹以進行實體接觸。此外，在退火期間，晶粒連接器144及貫穿通路138之材料(例如，銅)混合，使得亦形成金屬至金屬接合。因此，晶圓之間之所得接合係混合接合，其等包含介電質至介電質接合及金屬至金屬接合。
在圖19中，藉由沿著切割道區(例如，在裝置區102D之間)執行一單粒化製程146。單粒化製程146可包含一鋸切製程、一雷射切割製程或類似物。單粒化製程146使裝置區102D彼此單粒化。所得單粒化混合積體電路晶粒100係來自裝置區102D。在單粒化製程146之後，第一晶圓162及第二晶圓164之單粒化部分橫向毗連。
圖20係根據一些實施例之一混合積體電路晶粒100之一剖面圖。此實施例之混合積體電路晶粒100係由先前描述之製程導致之晶粒，其中第一晶圓162接合至第二晶圓164。另外，在此實施例中，各貫穿通路138係延伸穿過隔離層114及介電層112之一單一導電通路。
圖21係根據一些實施例之一混合積體電路晶粒100之一剖面圖。此實施例類似於針對圖16A描述之實施例，惟混合積體電路晶粒100進一步包含一金屬化圖案172除外。應瞭解，金屬化圖案172可被包含於任何先前描述之實施例中。特定言之，針對圖11A至圖11C、圖12A至圖12C、圖15A至圖15C、圖16A至圖16C及圖20描述之任何實施例可包含隔離層114中之金屬化圖案172。
金屬化圖案172包含形成於隔離層114中之金屬線。金屬化圖案172可由一適合導電材料形成，諸如銅、鎢、鋁、銀、金、其等之一組合或類似物。金屬化圖案172可藉由一鑲嵌製程形成，諸如一單鑲嵌製程、一雙鑲嵌製程或類似物。
隔離層114及金屬化圖案172兩者放置於第一半導體裝置110與第二半導體裝置120之間。金屬化圖案172之導電材料提供優於由隔離層114提供之雜訊降低之額外雜訊降低，此可進一步增加第一半導體裝置110之效能。金屬化圖案172經形成，使得其佔據隔離層114之一些(例如，從10%至30%)，但未形成於隔離層114之鄰近貫穿通路138之部分中。金屬化圖案172之金屬線藉由隔離層114之該等部分與貫穿通路138分開。因此，可避免貫穿通路138之短路。
實施例可達成優點。在一混合積體電路晶粒100中形成第一半導體裝置110 (例如，III-V族半導體裝置)及第二半導體裝置120 (IV族半導體裝置)兩者容許半導體裝置之晶粒級互連，而無需利用封裝級構件來使半導體裝置互連。避免使用封裝級構件進行互連可增加半導體裝置之間之信號完整性，簡化裝置整合，簡化製程複雜性，及/或改良熱消散。在第一半導體裝置110與第二半導體裝置120之間形成隔離層114 (及視情況，金屬化圖案172)可有助於減少第一半導體裝置110與第二半導體裝置120之間之干擾，尤其當第一半導體裝置110係高頻半導體裝置且第二半導體裝置120係低頻半導體裝置時。因此，可改良混合積體電路晶粒100之效能。
在一實施例中，一種裝置包含：一氮化鎵裝置，其在一基板上，該氮化鎵裝置包含一電極；一介電層，其在該氮化鎵裝置上及周圍；一隔離層，其在該介電層上；一半導體層，其在該隔離層上，該半導體層包含一矽裝置；一貫穿通路，其延伸穿過該半導體層、該隔離層及該介電層，該貫穿通路電及實體地耦合至該氮化鎵裝置之該電極；及一互連結構，其在該半導體層上，該互連結構包含電耦合至該貫穿通路及該矽裝置之金屬化圖案。在該裝置之一些實施例中，該等金屬化圖案使該氮化鎵裝置及該矽裝置互連以形成一積體電路。在該裝置之一些實施例中，該貫穿通路延伸穿過該互連結構，且該裝置進一步包含：晶粒連接器，其等電及實體地耦合至該貫穿通路及該等金屬化圖案之一上金屬化圖案。在一些實施例中，該裝置進一步包含：一層間介電質，其在該半導體層與該互連結構之間，該貫穿通路延伸穿過該層間介電質，該等金屬化圖案之一下金屬化圖案電及實體地耦合至該貫穿通路。在一些實施例中，該裝置進一步包含：一層間介電質，其在該半導體層與該互連結構之間；及一接點，其延伸穿過該層間介電質，該接點電及實體地耦合至該貫穿通路及該等金屬化圖案之一下金屬化圖案。在該裝置之一些實施例中，該貫穿通路係延伸穿過該半導體層、該隔離層及該介電層之一單一導電通路。在該裝置之一些實施例中，該貫穿通路包含：一第一導電通路，其延伸穿過該隔離層及該介電層；及一第二導電通路，其延伸穿過該半導體層。在一些實施例中，該裝置進一步包含：金屬線，其等在該隔離層中，該等金屬線藉由該隔離層之部分與該貫穿通路分開。在該裝置之一些實施例中，該隔離層之一介電材料具有低於該介電層之一介電材料之一k值。
在一實施例中，一種裝置包含：高頻半導體裝置，其等在一基板上；一介電層，其在該等高頻半導體裝置上及之間；一隔離層，其在該介電層上，該隔離層之一介電材料具有低於該介電層之一介電材料之一k值；一半導體層，其在該隔離層上，該半導體層包含低頻半導體裝置；及貫穿通路，其等延伸穿過該半導體層、該隔離層及該介電層，該等貫穿通路將該等低頻半導體裝置電耦合至該等高頻半導體裝置。在該裝置之一些實施例中，該等高頻半導體裝置係III-V族半導體裝置。在該裝置之一些實施例中，該等低頻半導體裝置係IV族半導體裝置。
在一實施例中，一種方法包含：在一基板上方形成氮化鎵裝置；在該氮化鎵裝置上方沉積一介電層；在該介電層上方放置一半導體層；在該半導體層中形成一矽裝置；形成一互連結構，該互連結構使該矽裝置及該氮化鎵裝置互連以形成一積體電路；及單粒化該互連結構、該半導體層及該介電層以形成包含該積體電路之晶粒。在該方法之一些實施例中，形成該氮化鎵裝置包含：在該基板上方生長氮化鎵層；圖案化該等氮化鎵層；及在該等氮化鎵層上形成一源極電極、一汲極電極及一閘極電極。在該方法之一些實施例中，形成該矽裝置包含：在該半導體層之一通道區上形成一閘極結構；及鄰近該通道區形成一源極/汲極區。在一些實施例中，該方法進一步包含：在該介電層上方沉積一隔離層，該半導體層沉積於該隔離層上方，該隔離層之一介電材料具有低於該介電層之一介電材料之一k值。在一些實施例中，該方法進一步包含：在該隔離層中形成金屬線，該等金屬線及該隔離層放置於該氮化鎵裝置與該矽裝置之間。在一些實施例中，該方法進一步包含：在形成該矽裝置之前，形成穿過該半導體層及該介電層之一貫穿通路，該貫穿通路電耦合至該氮化鎵裝置。在一些實施例中，該方法進一步包含：在形成該矽裝置之後且在形成該互連結構之前，形成穿過該半導體層及該介電層之一貫穿通路，該貫穿通路電耦合至該氮化鎵裝置。在一些實施例中，該方法進一步包含：在形成該互連結構之後，形成穿過該半導體層及該介電層之一貫穿通路，該貫穿通路電耦合至該氮化鎵裝置。
前文概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為設計或修改用於實行本文中介紹之實施例之相同目的及/或達成相同優點之其他製程及結構之一基礎。熟習此項技術者亦應認知，此等等效構造不脫離本揭露之精神及範疇，且其等可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、替換及更改。
100:混合積體電路晶粒 102:基板 102D:裝置區 104:第一半導體層 104A:緩衝層 104B:間隔層 104C:阻障層 106:電極 106D:汲極電極 106G:閘極電極 106S:源極電極 110:第一半導體裝置 110A:半導體裝置 110B:半導體裝置 112:介電層 114:隔離層 116:第二半導體層 120:第二半導體裝置 122:閘極結構 124:源極/汲極區 126:層間介電質 128:接點 132:互連結構 134:金屬化圖案/上金屬化圖案/下金屬化圖案 136:介電層 138:貫穿通路 138A:導電通路 138B:導電通路 138F:貫穿通路 138L:貫穿通路 138M:貫穿通路 142:介電層 144:晶粒連接器 144V:晶粒連接器 146:單粒化製程 162:第一晶圓 164:第二晶圓 172:金屬化圖案
當結合隨附圖式閱讀時從下列實施方式更好理解本揭露之態樣。應注意，根據行業中之標準實踐，各種構件不按比例繪製。事實上，為清晰論述，各種構件之尺寸可任意增大或減小。
圖1至圖10係根據一些實施例之製造混合積體電路晶粒之中間階段之剖面圖。
圖11A至圖11C係根據各種實施例之混合積體電路晶粒之剖面圖。
圖12A至圖12C係根據各種實施例之混合積體電路晶粒之剖面圖。
圖13至圖14係根據一些其他實施例之製造混合積體電路晶粒之中間階段之剖面圖。
圖15A至圖15C係根據各種實施例之混合積體電路晶粒之剖面圖。
圖16A至圖16C係根據各種實施例之混合積體電路晶粒之剖面圖。
圖17至圖19係根據一些其他實施例之製造混合積體電路晶粒之中間階段之剖面圖。
圖20係根據一些實施例之一混合積體電路晶粒之一剖面圖。
圖21係根據一些實施例之一混合積體電路晶粒之一剖面圖。
100:混合積體電路晶粒
102:基板
104:第一半導體層
106:電極
110:第一半導體裝置
112:介電層
114:隔離層
116:第二半導體層
120:第二半導體裝置
126:層間介電質
128:接點
132:互連結構
138:貫穿通路
142:介電層
144:晶粒連接器
144V:晶粒連接器

Claims (20)

  1. 一種裝置，其包括： 一氮化鎵裝置，其在一基板上，該氮化鎵裝置包括一電極； 一介電層，其在該氮化鎵裝置上及周圍； 一隔離層，其在該介電層上； 一半導體層，其在該隔離層上，該半導體層包括一矽裝置； 一貫穿通路，其延伸穿過該半導體層、該隔離層及該介電層，該貫穿通路經電及實體地耦合至該氮化鎵裝置之該電極；及 一互連結構，其在該半導體層上，該互連結構包括經電耦合至該貫穿通路及該矽裝置之金屬化圖案。
  2. 如請求項1之裝置，其中該等金屬化圖案使該氮化鎵裝置及該矽裝置互連以形成一積體電路。
  3. 如請求項1之裝置，其中該貫穿通路延伸穿過該互連結構，該裝置進一步包括： 晶粒連接器，其等經電及實體地耦合至該貫穿通路及該等金屬化圖案之一上金屬化圖案。
  4. 如請求項1之裝置，進一步包括： 一層間介電質，其在該半導體層與該互連結構之間，該貫穿通路延伸穿過該層間介電質，該等金屬化圖案之一下金屬化圖案經電及實體地耦合至該貫穿通路。
  5. 如請求項1之裝置，進一步包括： 一層間介電質，其在該半導體層與該互連結構之間；及 一接點，其延伸穿過該層間介電質，該接點經電及實體地耦合至該貫穿通路及該等金屬化圖案之一下金屬化圖案。
  6. 如請求項1之裝置，其中該貫穿通路係延伸穿過該半導體層、該隔離層及該介電層之一單一導電通路。
  7. 如請求項1之裝置，其中該貫穿通路包括： 一第一導電通路，其延伸穿過該隔離層及該介電層；及 一第二導電通路，其延伸穿過該半導體層。
  8. 如請求項1之裝置，進一步包括： 金屬線，其等在該隔離層中，該等金屬線係藉由該隔離層之部分與該貫穿通路分開。
  9. 如請求項1之裝置，其中該隔離層之一介電材料具有低於該介電層之一介電材料之一k值。
  10. 一種裝置，其包括： 高頻半導體裝置，其等在一基板上； 一介電層，其在該等高頻半導體裝置上及之間； 一隔離層，其在該介電層上，該隔離層之一介電材料具有低於該介電層之一介電材料之一k值； 一半導體層，其在該隔離層上，該半導體層包括低頻半導體裝置；及 貫穿通路，其等延伸穿過該半導體層、該隔離層及該介電層，該等貫穿通路將該等低頻半導體裝置電耦合至該等高頻半導體裝置。
  11. 如請求項10之裝置，其中該等高頻半導體裝置係III-V族半導體裝置。
  12. 如請求項10之裝置，其中該等低頻半導體裝置係IV族半導體裝置。
  13. 一種方法，其包括： 在一基板上方形成氮化鎵裝置； 在該氮化鎵裝置上方沉積一介電層； 在該介電層上方放置一半導體層； 在該半導體層中形成一矽裝置； 形成一互連結構，該互連結構使該矽裝置及該氮化鎵裝置互連以形成一積體電路；及 單粒化該互連結構、該半導體層及該介電層以形成包括該積體電路之晶粒。
  14. 如請求項13之方法，其中形成該氮化鎵裝置包括： 在該基板上方生長氮化鎵層； 圖案化該等氮化鎵層；及 在該等氮化鎵層上形成一源極電極、一汲極電極及一閘極電極。
  15. 如請求項13之方法，其中形成該矽裝置包括： 在該半導體層之一通道區上形成一閘極結構；及 鄰近該通道區形成一源極/汲極區。
  16. 如請求項13之方法，進一步包括： 在該介電層上方沉積一隔離層，該半導體層經沉積於該隔離層上方，該隔離層之一介電材料具有低於該介電層之一介電材料之一k值。
  17. 如請求項16之方法，進一步包括： 在該隔離層中形成金屬線，該等金屬線及該隔離層係放置於該氮化鎵裝置與該矽裝置之間。
  18. 如請求項13之方法，進一步包括： 在形成該矽裝置之前，形成穿過該半導體層及該介電層之一貫穿通路，該貫穿通路經電耦合至該氮化鎵裝置。
  19. 如請求項13之方法，進一步包括： 在形成該矽裝置之後且在形成該互連結構之前，形成穿過該半導體層及該介電層之一貫穿通路，該貫穿通路經電耦合至該氮化鎵裝置。
  20. 如請求項13之方法，進一步包括： 在形成該互連結構之後，形成穿過該半導體層及該介電層之一貫穿通路，該貫穿通路經電耦合至該氮化鎵裝置。
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