TWI830360B - 半導體封裝及其製造方法與封裝裝置 - Google Patents

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TWI830360B
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余振華
邵棟樑
黃鈺昇
顧詩章
王垂堂
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台灣積體電路製造股份有限公司
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Abstract

一種半導體封裝包括半導體晶粒，其包括基底、在基底 的前側上的前側內連線結構以及在基底的與前側內連線結構相對的背側上的背側內連線結構；設置在前側內連線結構上的支撐晶粒；在支撐晶粒上的散熱結構，散熱結構與半導體晶粒和支撐晶粒熱耦合；在與基底相對的背側內連線結構上的重佈線結構，重佈線結構與半導體晶粒電性耦合；在重佈線結構上並與半導體晶粒、支撐晶粒和散熱結構的側表面相鄰的包封體。

Description

半導體封裝及其製造方法與封裝裝置
本發明的實施例是有關於一種半導體封裝及其製造方法與一種封裝裝置，且特別是有關於一種具有散熱結構的半導體封裝及其製造方法與一種具有散熱結構的封裝裝置。
半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常藉由在半導體基底上依序沉積絕緣或介電層、導電層和半導體層並使用微影來對各種材料層進行圖案化以在其上形成電路構件和元件。
半導體行業藉由不斷縮小最小特徵尺寸，不斷提高各種電子構件(例如電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多的構件整合到給定區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
根據一些實施例，一種半導體封裝包括半導體晶粒，其包括基底、在所述基底的前側上的前側內連線結構、以及在所述 基底的與所述前側內連線結構相對的背側上的背側內連線結構；支撐晶粒設置在所述前側內連線結構上；散熱結構在所述支撐晶粒上，其中所述散熱結構與所述半導體晶粒和所述支撐晶粒熱耦合；重佈線結構在與所述基底相對的所述背側內連線結構上，其中所述重佈線結構與所述半導體晶粒電性耦合；以及包封體在所述重佈線結構上並與所述半導體晶粒、所述支撐晶粒和所述散熱結構的側表面相鄰。
根據一些實施例，一種封裝裝置包括裝置晶粒、熱耦合到所述裝置晶粒的支撐晶粒以及熱耦合到所述裝置晶粒的第一散熱結構。裝置晶粒包括閘極結構在半導體通道之上；第一源極/汲極鄰近所述閘極結構和所述半導體通道；閘極接觸件耦合到面對第一方向的所述閘極結構的表面；前側內連線結構在所述第一方向上的所述閘極接觸件上，其中所述前側內連線結構耦合到所述閘極接觸件；第一源極/汲極接觸件，耦合到面對與所述第一方向相對的第二方向的所述第一源極/汲極的表面；及背側內連線結構在所述第二方向上的所述第一源極/汲極接觸件上，其中所述背側內連線結構耦合到所述第一源極/汲極接觸件。
根據一些實施例，一種半導體封裝的製造方法包括提供裝置晶粒，所述裝置晶粒包括裝置層、在所述裝置層的前側上的前側內連線結構以及在所述裝置層的背側上的背側內連線結構，將支撐晶粒貼合至所述裝置晶粒，其中所述支撐晶粒與所述裝置晶粒熱耦合；將散熱結構貼合至所述裝置晶粒，其中所述散熱結構與所述裝置晶粒熱耦合；以及用包封體包封所述裝置晶粒、所述支撐晶粒和所述散熱結構。
10:晶片
20:分隔線
22、204、222:離型層
50、248:基底
50N:n型區
50P:p型區
51、51A:第一半導體層
52、52A、52B、52C:第一奈米結構
53、53A、53B、53C:第二半導體層
54、54A、54B、54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:隔離(STI)區
70:虛設介電層
71:虛設閘極介電層
72:虛設閘極層
74:罩幕層
76:虛設閘極
78:罩幕
80:第一間隙壁層
81:第一間隙壁
82:第二間隙壁層
83:第二間隙壁
86:第一凹陷
87:第二凹陷
88:側壁凹陷
90:第一內間隙壁
91:磊晶材料
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接點蝕刻停止層
96:第一層間介電質
98、108、128:凹陷
100:閘極介電層
102:閘極
104:閘極罩幕
109:裝置層
110:第一矽化物區
112:源極/汲極接觸件
114:閘極接觸件
120:前側內連線結構
122、136、232、262、314、314A:導電特徵
124、125、134、137、316:介電層
129:第二矽化物區
130:背側通孔
132:導線
138:重佈線層
139、236、242、326、502:鈍化層
140:背側內連線結構
141、325、512:熱導通孔
144、240、244:導電連接件
180、202、220:承載基底
181、261、263、321、330:區域
182、206、260、324:接合層
182A、206A、260A:第一接合層
182B、206B、260B:第二接合層
200:裝置晶粒
208:隔離層
210、310、310A:支撐晶粒
212、516:熱導電蓋
214、504、515:晶種層
216:導電填充材料
218:鈍化材料
224:黏著劑
226:通孔
228:包封體
230、230A:重佈線結構
234:堆疊介電層
238:凸塊下金屬
239、317、328、329、507、510、513:熱導電特徵
246、252:接合墊
250:導通孔
254:模塑材料
256:金屬線接合
258:底膠
300、302、302A、304、306:晶粒結構
312:支撐基底
318:裝置
319:金屬化層
320、320A:中介物晶粒
322:中介物基底
327:電性導通孔
350、352、352A、354、356、357、358:第一封裝組件
360:第二封裝組件
362:堆疊晶粒
362A:第一堆疊晶粒
362B:第二堆疊晶粒
506、514:導電材料
508:熱介面材料
517:網格部分
518:實心部分
600、602、604、606、608、610、612:經封裝的半導體裝置
A-A’、B-B’、C-C’:剖面/線
D1:距離
T1、T2:厚度
W1:寬度
當結合圖式閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚起見，可任意地增加或減小各種特徵的尺寸。
圖1根據一些實施例以三維視圖顯示了奈米結構場效電晶體(nanostructure field-effect transistor，nano-FET)的示例。
圖2、3、4、5、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、22C、23A、23B、23C、24A、24B、24C、25A、25B、25C、26A、26B、26C、27A、27B和27C是根據一些實施例的製造nano-FET的中間階段的剖視圖。
圖28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44A、44B、45A、45B、46、47、48A、48B、48C、49、50A、50B、50C、51、52、53、54、55、56、57、58、59A、59B、59C和60是根據一些實施例的製造包括散熱結構的經封裝的半導體裝置的中間階段的剖視圖和俯視圖。
以下揭露內容提供諸多不同的實施例或實例，用於實施 本揭露的不同特徵。下文闡述構件及排列的具體實例以簡化本揭露。當然，這些僅為範例，其目的不在於限制本揭露範圍。舉例而言，在以下說明中第一特徵形成於第二特徵「之上」或形成於第二特徵「上」，可包括第一特徵與第二特徵被形成為直接接觸的實施例，亦可包括第一特徵與第二特徵之間形成有額外特徵使得所述第一特徵與所述第二特徵不直接接觸的實施例。另外，本揭露可在各個範例中重複使用元件編號及/或字母。這樣的重複是為了簡化及清晰描述本揭露，而非用以限定各種實施例及/或配置之間的關係。
此外，為了方便說明，本文中可能使用例如「位於...之下」、「位於...下方」、「下部的」、「位於...上方」、「上部的」等空間相對性用語來描述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。除了圖中所繪示的定向之外，所述空間相對性用語亦涵蓋裝置在使用或操作中的不同定向。設備可以具有其他定向(旋轉90度或處於其他定向)，其所使用的空間相對性描述語亦可用同樣的方式解讀。
各種實施例提供包括散熱結構的經封裝的半導體裝置及其形成方法。待封裝的半導體裝置可包括前側內連線結構(也稱為後段製程(back end of line，BEOL)內連線結構)和背側內連線結構(也稱為內嵌電網(buried power network，BPN)其在裝置層(例如包括電晶體結構的裝置層)的相對側)。提供背側內連線結構可減少前側內連線結構所需的層數，並且背側內連線結構可具有比前側內連線結構更寬的導線，這兩者都提供了改善的速度效能和能源效率。在各種實施例中，散熱結構可形成在前側內 連線結構、背側內連線結構及/或裝置層中、耦合到前側內連線結構、耦合到背側內連線結構、耦合到半導體裝置的側表面、其組合或其類似者，以消散半導體裝置中所產生的熱量。散熱結構可包括熱導電虛設特徵、前側散熱器、背側散熱器、導電蓋散熱器、側向散熱器或其組合。涵蓋散熱結構提高了散熱(例如瞬態熱效能(transient thermal performance))、提高裝置效能和減少裝置缺陷。
以下在特定上下文中描述實施例，即包括奈米結構場效電晶體(nano-FET)的晶粒。然而，各種實施例可應用於包括其他類型的電晶體(例如鰭式場效電晶體(FinFET)、平面電晶體或其類似者)的晶粒，以代替nano-FET或與nano-FET的組合。
圖1示出了根據一些實施例的三維視圖中的nano-FET(例如奈米線場效電晶體(nanowire FET)、奈米片場效電晶體(nanosheet FETs，nano-FET)或其類似物)的示例。nano-FET包括奈米結構55(例如奈米片、奈米線或其類似物)，奈米結構55在基底50(例如半導體基底)上的鰭66之上。奈米結構55作為nano-FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。隔離區68設置在相鄰的鰭66，鰭66可從相鄰的隔離區68上方和從相鄰的隔離區68之間突出。儘管隔離區68被描述和示出為與基底50分開，但如本文所用，術語“基底”可指單獨的半導體基底或半導體基底和隔離區的組合。另外，雖然鰭66的底部部分被示出為與基底50是單一的、連續的材料，但鰭66及/或基底50的底部部分可包括單個材料或多個材料。在此上下文中，鰭66是指在相鄰的隔離區68之間延伸的部分。
閘極介電層100在鰭66的頂面和側壁之上並沿著奈米結構55的頂面、側壁和底面。閘極102在閘極介電層100之上。磊晶源極/汲極區92設置在鰭66上，鰭66位於閘極介電層100和閘極102的相對兩側。
圖1進一步示出在後面的圖式中所使用的參考剖面。剖面A-A’沿著閘極102的縱軸並在一方向上，例如垂直於nano-FET的磊晶源極/汲極區92之間的電流方向。剖面B-B’平行於剖面A-A’並延伸穿過多個nano-FET的磊晶源極/汲極區92。剖面C-C’垂直於剖面A-A’並平行於nano-FET的鰭66的縱軸並且例如在nano-FET的磊晶源極/汲極區92之間的電流方向上。為清楚起見，後續的圖式參照這些參考剖面。
本文討論的一些實施例是在使用後閘極製程(gate-last process)所形成的nano-FET的背景下討論的。在一些實施例中，可使用閘極優先製程(gate-first process)。此外，一些實施例考慮了可用於平面裝置(例如平面FET)或鰭場效電晶體(FinFET)中的方面。
圖2至27C是根據一些實施例的製造nano-FET的中間階段的剖視圖。圖2至5、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A和27A示出如圖1所示的參考剖面A-A’。圖6B、7B、8B、9B、10B、11B、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、25B、26B和27B示出如圖1所示的參考剖面B-B’。圖6C、7C、8C、9C、10C、11C、11D、12C、12E、13C、14C、15C、16C、17C、18C、19C、20C、 21C、22C、23C、24C、25C、26C和27C示出如圖1所示的參考剖面C-C’。圖28至60討論了散熱結構，其可用於改善根據圖2至圖27C的製程所製造的nano-FET的散熱。散熱結構可替代地用於其他半導體裝置，例如FinFET、平面電晶體等。
在圖2中，提供了基底50。基底50可以是半導體基底，例如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底或其類似物，其可經摻雜(例如具有p型或n型摻雜質)或未經摻雜。基底50可以是晶圓，例如矽晶圓。一般來說，SOI基底是在絕緣層上形成的半導體材料的層。絕緣層可例如是埋入式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層提供在基底上，通常是矽或玻璃基底上。也可使用其他基底，例如多層或梯度基底。在一些實施例中，基底50的半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化銦鎵)或其組合。
基底50有n型區50N和p型區50P。n型區50N可用於形成n型裝置，例如NMOS電晶體(如n型nano-FET)。p型區50P可用於形成p型裝置，例如PMOS電晶體(如p型nano-FET)。n型區50N可與p型區50P物理性分離(如分隔線20所示)，並且任意數量的裝置特徵(例如其他主動裝置、摻雜區、隔離結構或其類似物)可設置在n型區50N和p型區50P之間。儘管示出了一個n型區50N和一個p型區50P，但可提供任意數量的n型區50N和p型區50P。
進一步在圖2中，多層堆疊64形成在基底50之上。多層堆疊64包括交替的第一半導體層51A-51C(統稱第一半導體層51)和第二半導體層53A-53C(統稱第二半導體層53)。為了說明目的並且如下文更詳細討論般，第二半導體層53將被移除並且第一半導體層51將被圖案化，以在n型區50N和p型區50P中形成nano-FET的通道區。在這類實施例中，n型區50N和p型區50P兩者的通道區可具有相同的材料組成物(例如矽或另一半導體材料)並可同時形成。
在一些實施例中，可移除第二半導體層53且可圖案化第一半導體層51以在n型區50N中形成通道區的nano-FET，並可移除第一半導體層51且可圖案化第二半導體層53以在p型區50P中形成nano-FET的通道區。在一些實施例中，可移除第一半導體層51且可圖案化第二半導體層53以在n型區50N中形成通道區的nano-FET，並可移除第二半導體層53且可圖案化第一半導體層51以在p型區50P中形成nano-FET的通道區。在一些實施例中，可移除第一半導體層51，並可圖案化第二半導體層53以在n型區50N和p型區50P中形成奈米-FET的通道區。
為了說明目的，多層堆疊64被示出為包括第一半導體層51的三個層和第二半導體層53的三個層。在一些實施例中，多層堆疊64可包括任意數量的第一半導體層51和第二半導體層53。多層堆疊64中的每個層可使用磊晶生長製程，例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)等。在一些實施例中， 第一半導體層51可由適用於p型nano-FET的第一半導體材料形成，例如矽鍺等。第二半導體層53可由適用於n型nano-FET的第二半導體材料形成，例如矽、碳化矽等。出於說明目的，多層堆疊64被示出為具有由第一半導體材料形成的最底部第一半導體層51。在一些實施例中，多層堆疊64可形成為具有由第二半導體材料所形成的最底部第二半導體層53。
第一半導體材料和第二半導體材料可以是彼此具有高蝕刻選擇性的材料。因此，可移除第一半導體材料的第一半導體層51而不顯著地移除第二半導體材料的第二半導體層53。這允許對第二半導體層53進行圖案化以形成通道區的nano-FET。類似地，在移除第二半導體層53並將第一半導體層51圖案化以形成通道區的實施例中，可移除第二半導體材料的第二半導體層53而不顯著地移除第一半導體材料的第一半導體層51。這允許對第一半導體層51進行圖案化以形成通道區的nano-FET。
在圖3中，鰭66形成於基底50中並且奈米結構55形成於多層堆疊64中。在一些實施例中，奈米結構55和鰭66可分別藉由在多層堆疊64和基底50中蝕刻溝渠而形成。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)等或其組合。蝕刻可以是非等向性的。藉由蝕刻多層堆疊64而形成奈米結構55可進一步從第一半導體層51定義出第一奈米結構52A-52C(統稱為第一奈米結構52)並從第二半導體層53定義出第二奈米結構54A-54C(統稱為第二奈米結構54)。第一奈米結構52和第二奈米結構54可統稱為奈米結構55。
鰭66和奈米結構55可藉由任何合適的方法被圖案化。舉例來說，鰭66和奈米結構55可使用一或多個微影製程(包括雙重圖案化或多重圖案化製程)來被圖案化。一般來說，雙重圖案化或多重圖案化製程結合了微影和自行對準的製程，其允許創建圖案，例如比使用單一直接微影製程可獲得的更小的間距。舉例來說，在一實施例中，犧牲層形成在基底之上並使用微影製程而被圖案化。使用自行對準的製程在經圖案化的犧牲層旁邊形成間隙壁。然後移除犧牲層，然後剩餘的間隙壁可用於圖案化鰭66和奈米結構55。
出於說明目的，圖3將n型區50N和p型區50P中的鰭66和奈米結構55示出為具有大致上相等的寬度。在一些實施例中，在n型區50N中的鰭66和奈米結構55的寬度可大於或小於在p型區50P中的鰭66和奈米結構55的寬度。此外，雖然鰭66和奈米結構55中的每一個被示出為具有始終一致的寬度，但在一些實施例中，鰭66及/或奈米結構55可具有不同的側壁，例如錐形側壁。這樣一來，鰭66及/或奈米結構55中的每一個的寬度可在朝向基底50的方向連續增加。在這類實施例中，垂直堆疊的奈米結構55中的每一個可具有不同的寬度並可以是梯形形狀。
在圖4中，淺溝槽隔離(shallow trench isolation，STI)區68形成在鰭66附近。STI區68可藉由在基底50、鰭66和奈米結構55上以及在相鄰的鰭66和奈米結構55之間沉積絕緣材料來形成。絕緣材料可以是氧化物(例如氧化矽)、氮化物、類似物或其組合，並可由高密度電漿(high-density plasma CVD，HDP-CVD)、可流動的CVD(flowable CVD，FCVD)、類似物或 其組合來形成。可使用由任何可接受的製程而形成的其他絕緣材料。在所示出的實施例中，絕緣材料是由FCVD製程形成的氧化矽。一旦形成絕緣材料，便可執行退火製程。在一些實施例中，形成絕緣材料使得多餘的絕緣材料覆蓋奈米結構55。雖然絕緣材料被示為單層，但在一些實施例中可使用多層。舉例來說，在一些實施例中，襯墊(未單獨示出)可沿著基底50、鰭66和奈米結構55中的表面形成。此後，可如上所討論的那些而在襯墊上方形成填充材料。
然後對絕緣材料進行移除製程以移除在奈米結構55之上的多餘的絕緣材料。在一些實施例中，可使用平坦化製程，例如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程、其組合或其類似者。平坦化製程暴露出奈米結構55，使得在平坦化製程完成之後，奈米結構55和絕緣材料的頂面是齊平的。
然後使絕緣材料凹陷以形成STI區68。凹陷絕緣材料，使得在n型區50N和p型區50P中的奈米結構55和鰭66從相鄰的STI區68之間突出。STI區68的頂面可具有如圖所示的平坦表面、凸面、凹面(例如碟槽)或其組合。STI區68的頂面可藉由適當的蝕刻形成為平坦的、凸的及/或凹的。STI區68可使用可接受的蝕刻製程而被凹陷，例如對絕緣材料的材料有選擇性的蝕刻製程(如以比奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。如圖4所示，STI區68的頂面可高於鰭66的頂面。但在一些實施例中，STI區68的頂面可設置成與鰭66的頂面齊平或較低。在一些實施例中，使用稀釋氫氟酸(dilute hydrofluoric，dHF)移除氧化物可用於回蝕絕緣材料。
以上關於圖2至圖4描述的製程只是如何形成鰭66和奈米結構55的示例。在一些實施例中，鰭66及/或奈米結構55可使用罩幕和磊晶生長製程形成。舉例來說，介電層可形成在基底50的頂面上並可藉由介電層蝕刻溝渠以暴露出下面的基底50。磊晶結構可在溝渠中磊晶生長，並可凹陷介電層以使磊晶結構從介電層突出以形成鰭66及/或奈米結構55。磊晶結構可包括上述半導體材料的交替層，例如第一半導體材料和第二半導體材料。在磊晶結構是由磊晶生長的一些實施例中，磊晶生長材料在生長過程中可以原位摻雜，此可避免在之前及/或之後的植入製程。在一些實施例中，可一起使用原位和植入摻雜。
此外，在本文中所示出和所討論的第一半導體層51(和所得的第一奈米結構52)和第二半導體層53(和所得的第二奈米結構54)為包括在p型區50P和n型區50N中的相同材料，其僅用於說明目的。因此，在一些實施例中，第一半導體層51和第二半導體層53中的一或兩者可以是不同的材料或者在p型區50P和n型區50N中以不同的順序形成。
進一步在圖4中，可在鰭66、奈米結構55及/或STI區68中形成適當的井(未單獨示出)。在不同井型的實施例中，n型區50N和p型區50P可以用光阻或其他罩幕(未單獨示出)實現不同的植入步驟。舉例來說，光阻可形成在n型區50N和p型區50P中的鰭66和STI區68之上。光阻被圖案化以暴露出p型區50P。光阻可藉由使用旋塗技術形成並可使用可接受的微影技術進行圖案化。一旦光阻被圖案化，在p型區50P中執行n型雜質植入，光阻可作為罩幕以防止n型雜質被植入到n型區50N中。n 型雜質可以是植入該區中的磷、砷、銻或其類似物，其濃度範圍為約1013原子/cm3至約1014原子/cm3。在植入之後，例如藉由可接受的灰化製程將光阻移除。
在植入p型區50P之後或之前，在p型區50P和n型區50N中的鰭66、奈米結構55和STI區68上形成光阻或其他罩幕(未單獨示出)。光阻被圖案化以暴露出n型區50N。光阻可藉由使用旋塗技術形成並可使用可接受的微影技術進行圖案化。一旦光阻被圖案化，可在n型區50N中執行p型雜質植入，光阻可作為罩幕以防止p型雜質被植入到p型區50P中。p型雜質可以是植入該區中的硼、氟化硼、銦或其類似物，其濃度範圍為約1013原子/cm3至約1014原子/cm3。在植入之後，可例如藉由可接受的灰化製程移除光阻。
在植入n型區50N和p型區50P之後，可執行退火以修復植入損壞並使被植入的p型及/或n型雜質被活化。在一些實施例中，磊晶鰭的生長材料可在生長過程中進行原位摻雜，此可以避免植入製程。在一些實施例中，可一起使用原位和植入摻雜。
在圖5中，虛設介電層70形成在鰭66及/或奈米結構55上。虛設介電層70可例如是氧化矽、氮化矽、其組合等。虛設介電層70可根據可接受的技術進行沉積或熱生長。
虛設閘極層72形成在虛設介電層70之上並且罩幕層74形成在虛設閘極層72之上。虛設閘極層72可沉積在虛設介電層70之上，然後例如藉由CMP而被平坦化。虛設閘極層72可以是導電或非導電材料並可選自包括非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和 金屬。虛設閘極層72可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺鍍沉積或其他技術來沉積用於所選定的材料。虛設閘極層72可由對STI區68的蝕刻具有高蝕刻選擇性的其他材料製成。
罩幕層74可沉積在虛設閘極層72之上。罩幕層74可包括例如氮化矽、氮氧化矽等。在所示的實施例中，單個虛設閘極層72和單個罩幕層74形成為橫跨n型區50N和p型區50P。請注意，僅出於說明目的而示出虛設介電層70僅涵蓋鰭66和奈米結構55。在一些實施例中，可沉積虛設介電層70以使虛設介電層70覆蓋STI區68。因此，虛設介電層70可在虛設閘極層72和STI區68之間延伸。
圖6A至圖27C示出了製造實施例裝置的各種附加步驟。圖6A至圖27C示出了n型區50N或p型區50P中的特徵。在圖6A至圖6C中，可使用可接受的微影和蝕刻技術對罩幕層74(參見圖5)進行圖案化以形成罩幕78。罩幕78的圖案可轉移到虛設閘極層72和虛設介電層70以分別形成虛設閘極76和虛設閘極介電層71。虛設閘極76覆蓋各個奈米結構55的通道區。罩幕78的圖案可用於將虛設閘極76中的每一個與鄰近的虛設閘極76物理分離。虛設閘極76可具有垂直於各個鰭66和奈米結構55的縱向方向的縱向方向。
在圖7A至圖7C中，第一間隙壁層80和第二間隙壁層82分別形成在圖6A至圖6C所示的結構之上。隨後將圖案化第一間隙壁層80和第二間隙壁層82以作為間隙壁用以形成自行對準的源極/汲極區。在圖7A至圖7C中，第一間隙壁層80形成在STI 區68的頂面上、奈米結構55和罩幕78的頂面和側壁上以及虛設閘極76、虛設閘極介電層71和鰭66的側壁上。第二間隙壁層82沉積在第一間隙壁層80之上。第一間隙壁層80可由氧化矽、氮化矽、氮氧化矽或其類似物形成，並使用例如熱氧化技術或藉由CVD、ALD等方式沉積。第二間隙壁層82可由具有不同於第一間隙壁層80的材料的蝕刻速率的材料形成，例如氧化矽、氮化矽、氮氧化矽或其類似物，並可藉由CVD、ALD等來沉積。
在形成第一間隙壁層80之後並在形成第二間隙壁層82之前，可執行用於輕度摻雜源極/汲極(lightly doped source/drain，LDD)區(未單獨示出)的植入。在具有不同裝置類型的實施例中，類似於上面圖4中所討論的植入製程，可在n型區50N上方形成罩幕(例如光阻)而暴露出p型區50P，並可使適當類型(例如p型)的雜質植入在p型區50P中被暴露出來的鰭66和奈米結構55。然後可移除罩幕。隨後，可在暴露出n型區50N的同時在p型區50P上方形成例如光阻的罩幕，並可將適當類型的雜質(例如n型)植入到在n型區50N中被暴露出的鰭66和奈米結構55中。然後可移除罩幕。n型雜質可以是前面所討論的n型雜質中的任一者，而p型雜質可以是前面所討論的p型雜質中的任一者。輕度摻雜源極/汲極區可具有從約1x1015原子/cm3到約1x1019原子/cm3的雜質濃度範圍。退火可用於修復植入損壞並使植入的雜質被活化。
在圖8A至圖8C中，蝕刻第一間隙壁層80和第二間隙壁層82以分別形成第一間隙壁81和第二間隙壁83。如下文將更詳細討論的，第一間隙壁81和第二間隙壁83用於自行對準隨後所 形成源極/汲極區，以及在後續處理期間保護鰭66及/或奈米結構55的側壁。可使用合適的蝕刻製程蝕刻第一間隙壁層80和第二間隙壁層82，例如等向性蝕刻製程(如濕式蝕刻製程)、非等向性蝕刻製程(如乾式蝕刻製程)等。在一些實施例中，第二間隙壁層82的材料與第一間隙壁層80的材料有不同的蝕刻速率，以使第一間隙壁層80可在圖案化第二間隙壁層82時充當蝕刻停止層，而第二間隙壁層82在圖案化第一間隙壁層80時可充當罩幕。舉例來說，可使用非等向性蝕刻製程來蝕刻第二間隙壁層82，其中第一間隙壁層80作為蝕刻停止層。第二間隙壁層82的剩餘部分形成第二間隙壁83，如圖8B所示。此後，第二間隙壁83充當罩幕，同時蝕刻第一間隙壁層80的被暴露出的部分以形成第一間隙壁81，如圖8B和圖8C所示。
如圖8B所示，第一間隙壁81和第二間隙壁83設置在奈米結構55和鰭66的側壁上。如圖8C所示，在一些實施例中，可從鄰近罩幕78的第一間隙壁層80、虛設閘極76和虛設閘極介電層71上方移除第二間隙壁層82，並且第一間隙壁81設置在罩幕78、虛設閘極76和虛設閘極介電層71的側壁上。在一些實施例中，第二間隙壁層82的部分可保留在鄰近罩幕78、虛設閘極76和虛設閘極介電層71的第一間隙壁層80之上。
值得注意的是，上述公開內容一般描述了形成間隙壁和LDD區的製程。可使用其他製程和順序。舉例來說，可使用更少或額外的間隙壁，可使用不同順序的步驟(例如可在沉積第二間隙壁層82之前先對第一間隙壁81進行圖案化)，可形成和移除額外的間隙壁等。此外，可使用不同的結構和步驟以形成n型和p 型裝置。
在圖9A至圖9C中，第一凹陷86和第二凹陷87形成在奈米結構55、鰭66和基底50中。可用作源極/汲極區及/或虛設區的磊晶材料將在後續形成在第一凹陷86和第二凹陷87中。第一凹陷86可延伸穿過第一奈米結構52A-52C和第二奈米結構54A-54C並到鰭66和基底50中。在一些實施例中，STI區68的頂面可與第一凹陷86的底面齊平。在一些實施例中，STI區68的頂面可高於或低於第一凹陷86的底面。第二凹陷87可延伸穿過第一奈米結構52A-52C和第二奈米結構54A-54C並到鰭66和基底50中，其深度大於第一凹陷86。第二凹陷87的底面可設置在第一凹陷86的底面和STI區68的頂面之下。
第一凹陷86和第二凹陷87可使用RIE、NBE等非等向性蝕刻製程來蝕刻奈米結構55、鰭66和基底50而形成。在用於形成第一凹陷86和第二凹陷87的蝕刻製程期間，第一間隙壁81、第二間隙壁83、罩幕78掩蓋奈米結構55、鰭66和基底50的部分。單個蝕刻製程或多重蝕刻製程可用於蝕刻奈米結構55、鰭66和基底50中的每一層。定時蝕刻製程可用於在第一凹陷86和第二凹陷87達到所需的深度後停止蝕刻。在第一凹陷86被蝕刻之前或之後，第二凹陷87可藉由用於蝕刻第一凹陷86的相同製程及附加蝕刻製程來蝕刻。在一些實施例中，可掩蔽對應於第一凹陷86的區域，同時執行用於第二凹陷87的附加蝕刻製程。
在圖10A至10C中，蝕刻被第一凹陷86和第二凹陷87暴露出來的由第一半導體材料(例如第一奈米結構52)所形成的多層堆疊64的層的側壁的部分，以在n型區50N和p型區50P 中形成側壁凹陷88。儘管鄰近側壁凹陷88的第一奈米結構52在圖10C中被示出為直的，但是側壁可以是凹的或凸的。可使用等向性蝕刻製程(例如濕式蝕刻等)來蝕刻側壁。在第二奈米結構54包括例如Si或SiC而第一奈米結構52包括例如SiGe的實施例中，可使用氟化氫、另一種基於氟的蝕刻劑等的濕式或乾式蝕刻製程來蝕刻n型區域50N和p型區域50P中的第一奈米結構52的側壁。
在圖11A至11D中，第一內間隙壁90形成在側壁凹陷88中。第一內間隙壁90可藉由在圖10A至10C所示的結構上沉積內間隙壁層(未單獨示出)來形成。第一內間隙壁90充當隨後形成的源極/汲極區和閘極結構之間的隔離特徵。如下面將更詳細討論般，源極/汲極區將形成在第一凹陷86和第二凹陷87中，而第一奈米結構52將被對應的閘極結構代替。
內間隙壁層可藉由諸如CVD、ALD等的共形沉積製程來沉積。內間隙壁層可包括例如氮化矽或氮氧化矽等材料，但可使用任何合適的材料，例如介電常數(k值)小於約3.5的低介電常數(低k)材料。然後可對內間隙壁層進行非等向性蝕刻以形成第一內間隙壁90。儘管第一內間隙壁90的外側壁被示出為與第二奈米結構54的側壁齊平，但第一內間隙壁90的外側壁可延伸超過第二奈米結構54的側壁或從第二奈米結構54凹入。
此外，雖然第一內間隙壁90的外側壁在圖11C中被示出為是直的，但第一內間隙壁90的外側壁可以是凹的或凸的。作為示例，圖11D示出了一實施例，其中第一奈米結構52的側壁是凹的，第一內間隙壁90的外側壁是凹的，並且第一內間隙壁90從 第二奈米結構54的側壁凹陷。可藉由非等向性蝕刻製程(例如RIE、NBE等)蝕刻內間隙壁間隙壁層。第一內間隙壁90可用於防止隨後形成的源極/汲極區(例如磊晶源極/汲極區92，在下文圖12A至12E中討論)被隨後的蝕刻製程(例如用於形成閘極結構的蝕刻製程)損壞。
在圖12A至圖12E中，磊晶材料91形成在第二凹陷87中，磊晶源極/汲極區92形成在第一凹陷86和第二凹陷87中。在一些實施例中，第二凹陷87中的磊晶材料91可以是犧牲材料，隨後將其移除以形成背側通孔(例如背側通孔130，下面將參考圖26A至26C進行討論)。在一些實施例中，磊晶源極/汲極區92可對第二奈米結構54施加壓力從而提高性能。
如圖12C所示，磊晶源極/汲極區92形成在第一凹陷86和第二凹陷87中，使得每個虛設閘極76設置在各個相鄰的一對磊晶源極/汲極區92之間。在一些實施例中，第一間隙壁81用於將磊晶源極/汲極區92與虛設閘極76分開，第一內間隙壁90用於藉由適當的側向距離將磊晶源極/汲極區92與第一奈米結構52隔開，以使磊晶源極/汲極區92不會因隨後形成的nano-FET的閘極而短路。
可生長磊晶材料91，使得磊晶材料91的頂面與第一凹陷86的底面(參見圖11A至11D)和STI區68的頂面齊平。但在一些實施例中，磊晶材料91的頂面可設置在STI區68的頂面之上或之下。磊晶材料91可使用諸如CVD、ALD、VPE、MBE等製程在第二凹陷87中磊晶生長。磊晶材料91可包括任何可接受的材料，例如矽鍺等。磊晶材料91可由對基底50、磊晶源極/汲極 區92和介電層(例如下面關於圖24A至圖24C所討論的STI區68和介電層125)的材料具有高蝕刻選擇性的材料形成。因此，可移除磊晶材料91並用背側通孔替換，而不會顯著地移除磊晶源極/汲極區92、基底50或STI區68。
在n型區50N(例如NMOS區)中的磊晶源極/汲極區92可藉由掩蔽p型區50P(例如PMOS區)來形成。然後，磊晶源極/汲極區92在n型區50N中的第一凹陷86和第二凹陷87中磊晶成長。磊晶源極/汲極區92可包括適用於n型nano-FET的任何可接受的材料。舉例來說，如果第二奈米結構54是矽，則磊晶源極/汲極區92可包括對第二奈米結構54施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。磊晶源極/汲極區92可具有從奈米結構55的相應上表面凸起的表面，並可具有刻面(facet)。
在p型區50P(例如PMOS區)中的磊晶源極/汲極區92可藉由掩蔽n型區50N(例如NMOS區)來形成。然後，磊晶源極/汲極區92在p型區50P中的第一凹陷86和第二凹陷87中磊晶生長。磊晶源極/汲極區92可包括適用於p型nano-FET的任何可接受的材料。舉例來說，如果第二奈米結構54是矽，則磊晶源極/汲極區92可包括對第二奈米結構54施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。磊晶源極/汲極區92也可具有從奈米結構55的相應表面凸起的表面，並可具有刻面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54、鰭66及/或基底50可植入摻雜質以形成源極/汲極區，其類似於先前討論的用於形成輕度摻雜源極/汲極區的製程，然後進行退 火。源極/汲極區可具有介於約1x1019原子/cm3和約1x1021原子/cm3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可以是前面所討論的雜質中的任一者。在一些實施例中，在生長過程中可原位摻雜磊晶源極/汲極區92。
由於用於在n型區50N和p型區50P中形成磊晶源極/汲極區92的磊晶製程，磊晶源極/汲極區92的上表面具有側向地向外擴展超過奈米結構55的側壁的刻面。在一些實施例中，這些刻面導致同一nano-FET的鄰近的磊晶源極/汲極區92合併在一起，如圖12D所示。在一些實施例中，相鄰的磊晶源極/汲極區92在磊晶製程完成後保持分離，如圖12B所示。在圖12B和圖12D所示的實施例中，第一間隙壁81可形成為延伸到STI區68的頂面，從而阻擋磊晶成長。在一些實施例中，用於形成第一間隙壁81的間隙壁蝕刻可調整成移除間隙壁材料並允許磊晶成長區延伸到STI區68的表面。
磊晶源極/汲極區92可包括一或多個半導體材料層。舉例來說，磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。磊晶源極/汲極區92可使用任意數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中的每一個可由不同的半導體材料形成並可摻雜有不同的摻雜濃度。在一些實施例中，第一半導體材料層92A的摻雜濃度可小於第二半導體材料層92B並大於第三半導體材料層92C。在磊晶源極/汲極區92包括三個半導體材料層的實施例中，可沉積第一半導體材料層92A，可在第一半導體材料層92A之上沉積第二半導體材料層92B，並可 在第二半導體材料層92B之上沉積第三半導體材料層92C。
圖12E示出了實施例，其中第一奈米結構52的側壁是凹的，第一內間隙壁90的外側壁是凹的，並且第一內間隙壁90從第二奈米結構54的側壁凹陷。如圖12E所示，磊晶源極/汲極區92可形成為與第一內間隙壁90接觸並可延伸超過第二奈米結構54的側壁。
在圖13A至圖13C中，第一層間介電質(interlayer dielectric，ILD)96分別沉積在圖12A至12C所示的結構上。第一ILD96可由介電材料形成，並可藉由諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)或FCVD之類的任何合適方法來沉積。介電材料可包括磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接點蝕刻停止層(contact etch stop layer，CESL)94設置在第一ILD96與磊晶源極/汲極區92、罩幕78、第一間隙壁81、第二間隙壁83和STI區68之間。CESL94可包括例如氮化矽、氧化矽、氮氧化矽或其類似物的介電材料，其具有與上覆的第一ILD96的材料不同的蝕刻速率。
在圖14A至圖14C中，可執行諸如CMP的平坦化製程以使第一ILD96和CESL94的頂面與虛設閘極76或罩幕78的頂面齊平。平坦化製程還可移除虛設閘極76上的罩幕78以及沿罩幕78的側壁的第一間隙壁81的部分。在平坦化製程之後，虛設 閘極76、第一間隙壁81、第一ILD96和CESL94的頂面可在製程變化範圍內彼此齊平。因此，虛設閘極76的頂面藉由第一ILD96被暴露出來。在一些實施例中，可保留罩幕78，在這種情況下，平坦化製程使第一ILD96的頂面與罩幕78、第一間隙壁81和CESL94的頂面齊平。
在圖15A至圖15C中，虛設閘極76和罩幕78(如果存在)在一或多個蝕刻步驟中被移除而形成凹陷98。在凹陷98中的虛設閘極介電層71的部分也被移除掉。在一些實施例中，藉由非等向性乾式蝕刻製程來移除虛設閘極76和虛設閘極介電層71。舉例來說，蝕刻製程可包括使用一或多種反應氣體的乾式蝕刻製程，其以比第一ILD96、CESL94或第一間隙壁81更快的速率選擇性地蝕刻虛設閘極76。每個凹陷98暴露及/或上覆奈米結構55中的部分，其在隨後完成的nano-FET中作為通道區。作為通道區的奈米結構55的部分設置在相鄰的一對磊晶源極/汲極區92之間。在移除期間中，蝕刻虛設閘極76時可將虛設閘極介電層71用作蝕刻停止層。然後可在移除虛設閘極76之後移除虛設閘極介電層71。
在圖16A至圖16C中，第一奈米結構52被移除而延伸凹陷98。可藉由使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行等向性蝕刻製程(例如濕式蝕刻或其類似者)來移除第一奈米結構52，而第二奈米結構54、基底50、STI區68、第一ILD96、CESL94、第一間隙壁81和第一內間隙壁90與第一奈米結構52相比保持相對地未被蝕刻。在第二奈米結構54包括例如Si或SiC且第一奈米結構52包括例如SiGe的實施例中，四甲基氫氧化銨 (tetramethylammonium hydroxide，TMAH)、氫氧化銨(ammonium hydroxide，NH4OH)或其類似物可用於移除第一奈米結構52。
在圖17A至圖17C中，形成閘極介電層100和閘極102以替代閘極。閘極介電層100共形地沉積在凹陷98中。閘極介電層100可形成在第二奈米結構54的頂面、側壁和底面上。閘極介電層100也可沉積在第一ILD96、CESL94、第一間隙壁81和STI區68的頂面上。
根據一些實施例，閘極介電層100包括一或多個介電層，例如氧化物、金屬氧化物等或其組合。舉例來說，在一些實施例中，閘極介電層100可包括氧化矽層和在氧化矽層之上的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，在這些實施例中，閘極介電層100可具有大於約7.0的k值，並可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層100的結構在n型區50N和p型區50P中可相同也可不同。閘極介電層100的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD等。
閘極102沉積在閘極介電層100之上並填充凹陷98的剩餘部分。閘極102可包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例來說，雖然在圖17A和圖17C中示出單層閘極102，但閘極102可包括任意數量的襯層、任意數量的功函數調整層和填充材料。構成閘極102的層的任意組合都可沉積在相鄰的第二奈米結構54之間。
在n型區50N和p型區50P中的閘極介電層100的形成可同時進行，使得每一區中的閘極介電層100由相同的材料形成， 並且閘極102的形成可同時進行，使得每一區中的閘極102由相同的材料形成。在一些實施例中，每一區中的閘極介電層100可由不同的製程形成，使得閘極介電層100可為不同的材料及/或具有不同數量的層及/或每一區中的閘極102可由不同的製程形成，使得閘極102可為不同的材料及/或具有不同數量的層。當使用不同的製程時，可使用各種掩蔽步驟來掩蔽和暴露出適當的區域。
在填充凹陷98之後，可執行平坦化製程(例如CMP)以移除閘極介電層100和閘極102材料的多餘部分，所述多餘部分在第一ILD96、第一間隙壁81和CESL94之上。因此，閘極102和閘極介電層100材料的剩餘部分形成所得的nano-FET的替代閘極結構。閘極102和閘極介電層100可統稱為“閘極結構”。
在圖18A至圖18C中，閘極結構(包括閘極介電層100和相應上覆的閘極102)是凹陷的，因此凹陷形成在每個閘極結構正上方以及在第一間隙壁81的相對的部分之間。包括一或多層介電材料(例如氮化矽、氮氧化矽或其類似物)的閘極罩幕104被填充到凹陷中，然後進行平坦化製程以移除在第一ILD96、CESL94和第一間隙壁81上延伸的介電材料的多餘部分。隨後形成的閘極接觸件(例如在下文關於圖20A和圖20C所討論的閘極接觸件114)貫穿閘極罩幕104以接觸凹陷的閘極102的頂面。
如圖18A至圖18C進一步所示，第二ILD106沉積在第一ILD96、CESL94和閘極罩幕104之上。在一些實施例中，第二ILD106是藉由FCVD形成的可流動的膜。在一些實施例中，第二ILD106由諸如PSG、BSG、BPSG、USG或其類似物的介電材料形成，並可藉由諸如CVD、PECVD等的任何合適的方法來沉積。
在圖19A至圖19C中，蝕刻第二ILD106、第一ILD96、CESL94和閘極罩幕104以形成凹陷108，所述凹陷108暴露出磊晶源極/汲極區92及/或閘極結構的表面。可使用RIE、NBE等非等向性蝕刻製程來蝕刻而形成凹陷108。在一些實施例中，可使用第一蝕刻製程蝕刻穿過第二ILD106和第一ILD96而形成凹陷108，可使用第二蝕刻製程蝕刻穿過閘極罩幕104，並可使用第三蝕刻製程蝕刻穿過CESL94。可在第二ILD106上方形成圖案化罩幕(例如光阻)以從第一蝕刻製程和第二蝕刻製程掩蔽第二ILD106的部分。在一些實施例中，蝕刻製程可過度蝕刻，因此，凹陷108可延伸到磊晶源極/汲極區92及/或閘極結構中。凹陷108的底面可與磊晶源極/汲極區92及/或閘極結構的頂面齊平(例如處於相同水平或具有與基底50相同的距離)或可低於(例如更接近基底50)磊晶源極/汲極區92及/或閘極結構的頂面。儘管圖19C示出在同一個剖面中，凹陷108暴露出磊晶源極/汲極區92和閘極結構，但在一些實施例中，磊晶源極/汲極區92和閘極結構可在不同的剖面中被暴露出來，從而降低了隨後形成的接觸件短路的風險。
在形成凹陷108之後，第一矽化物區110形成在磊晶源極/汲極區92之上。在一些實施例中，第一矽化物區110藉由先沉積能與下面的磊晶源極/汲極區92的半導體材料(例如矽、矽鍺、鍺或其類似物)反應的金屬(未單獨示出)以形成矽化物或鍺化物區而形成的。金屬可包括鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬金屬、其他難熔金屬、稀土金屬或其合金。金屬可沉積在磊晶源極/汲極區92的被暴露出來的部分上，然後可執行熱退火製程以形成第一矽化物區110。然後藉由例如蝕刻製程移除已沉積的金屬 中未反應的部分。雖然第一矽化物區110被稱為矽化物區，但第一矽化物區110也可以是鍺化物區或矽鍺化物區(例如該區包括矽和鍺)等。在一實施例中，第一矽化物區110包括TiSi並具有從約2nm到約10nm的厚度範圍。
在圖20A至20C中，源極/汲極接觸件112和閘極接觸件114(也稱為接觸插栓)形成在凹陷108中。源極/汲極接觸件112和閘極接觸件114可各自包括一或多層，例如阻障層、擴散層和導電填充材料。舉例來說，在一些實施例中，源極/汲極接觸件112和閘極接觸件114中的每一個包括阻障層和導電填充材料。源極/汲極接觸件112和閘極接觸件114中的每一個電性耦合到下面的導電特徵(例如在所示的實施例中的磊晶源極/汲極區92之上的閘極102或第一矽化物區110)。閘極接觸件114與閘極102電性耦合，並且源極/汲極接觸件112與在磊晶源極/汲極區92之上的第一矽化物區110電性耦合。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等。導電填充材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行平坦化製程(例如CMP)以移除源極/汲極接觸件112和閘極接觸件114的多餘部分，所述多餘部分在第二ILD106的頂面之上。
儘管圖20A至圖20C示出了延伸到每個磊晶源極/汲極區92的源極/汲極接觸件112，但可從磊晶源極/汲極區92的某些中省略源極/汲極接觸件112。舉例來說，如下所述，隨後可藉由磊晶源極/汲極區92中的一或多個的背側貼合導線(例如電源軌(power rail))。對於這些特定的磊晶源極/汲極區92，源極/汲極接觸件112可被省略或可為不電性耦合到任何上覆的導線(例如下 面關於圖21A到圖21C討論的導電特徵122)的虛設接觸件。
圖2至圖20C的製程形成了包括多個主動裝置的裝置層109。雖然裝置層109被描述為包括nano-FET，但其他實施例的裝置層109可包括不同類型的電晶體(例如平面FET、FinFET、薄膜電晶體(thin film transistor，TFT)等)。裝置層可包括磊晶源極/汲極區92、第二奈米結構54和閘極結構(包括閘極介電層100和閘極102)。可在裝置層109的前側之上形成第一內連線結構(例如下面參照圖21A至21C進行討論的前側內連線結構120)並可在裝置層109的背側上方形成第二內連線結構(例如下文關於圖27A到27C討論的背側內連線結構140)。
圖21A至圖27C示出了在裝置層109上形成前側內連線結構和背側內連線結構的中間步驟。前側內連線結構和背側內連線結構中的每一個可包括電性耦合到裝置層109中的裝置(例如nano-FET)的導電特徵。在圖21A至27C中，以“A”結尾的圖式表示沿圖1的線A-A’的剖視圖，以“B”結尾的圖式表示沿圖1的線B-B’的剖視圖，以“C”結尾的圖式表示沿圖1的線C-C’的剖視圖。圖21A至圖27C中所描述的製程步驟可應用於n型區50N和p型區50P。如上所述，背側導電特徵(例如背側通孔或電源軌)可電性耦合到磊晶源極/汲極區92中的一或多個。因此，源極/汲極接觸件112可選擇性地從磊晶源極/汲極區92中省略。
在圖21A至圖21C中，前側內連線結構120形成在第二ILD106上。前側內連線結構120可被稱為前側內連線結構，因為它形成在裝置層109的前側上(例如裝置層109的與形成主動裝置的基底50相對的一側)。
前側內連線結構120可包括形成在一或多個堆疊介電層124中的導電特徵122中的一或多層。每個堆疊介電層124可包括介電材料，例如低k介電材料、極低介電常數(extra low-k，ELK)介電材料等。介電層124可使用適當的製程來沉積，例如CVD、ALD、PVD、PECVD等。
導電特徵122可包括導線以及內連導線的層的導通孔。導通孔可延伸穿過各個介電層124以在導線的層之間提供垂直連接。導電特徵122可藉由任何可接受的製程形成，例如鑲嵌製程、雙鑲嵌製程等。
在一些實施例中，可使用鑲嵌製程形成導電特徵122，其中利用微影和蝕刻技術的組合對各個介電層124進行圖案化以形成對應於導電特徵122的所需圖案的溝渠。可沉積選擇性的擴散阻障層及/或選擇性的黏著層，然後可用導電材料填充溝渠。適用於阻障層的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭、其組合或其類似物以及適用於導電材料的材料包括銅、銀、金、鎢、鋁、鈷、鎢、釕、其組合或其類似物。在一實施例中，可藉由沉積銅或銅合金的晶種層並藉由電鍍填充溝渠來形成導電特徵122。CMP製程或其類似者可用於從各個介電層124的表面移除多餘的導電材料以及用於使介電層124和導電特徵122的表面平坦化以用於後續處理。
圖21A至圖21C示出了在前側內連線結構120中的導電特徵122和介電層124的四個層。然而，應當理解，前側內連線結構120可包括設置在任意數量的介電層124中的任意數量的導電特徵122。前側內連線結構120可電性耦合到閘極接觸件114和 源極/汲極接觸件112以形成功能電路。在一些實施例中，由前側內連線結構120所形成的功能電路可包括邏輯電路、記憶體電路、影像感測電路等。
在圖22A至圖22C中，承載基底180藉由第一接合層182A和第二接合層182B(統稱為接合層182)接合到前側內連線結構120的頂面。承載基底180可為玻璃承載基底、陶瓷承載基底、晶圓(例如矽晶圓)等。承載基底180可在後續處理步驟期間和在完成的裝置中提供結構支撐。
在各種實施例中，承載基底180可使用合適的技術(例如介電與介電接合等)接合到前側內連線結構120。介電與介電接合可包括將第一接合層182A沉積在前側內連線結構120上。在一些實施例中，第一接合層182A包括藉由CVD、ALD、PVD等沉積氧化矽(例如高密度電漿(high-density plasma，HDP)氧化物或其類似物)。第二接合層182B可同樣是在使用例如CVD、ALD、PVD、熱氧化等接合之前在承載基底180的表面上形成的氧化物層。其他合適的材料可用於第一接合層182A和第二接合層182B。
介電與介電接合製程還可包括對第一接合層182A和第二接合層182B中的一或多個進行表面處理。表面處理可包括電漿處理。電漿處理可在真空環境中進行。在電漿處理之後，表面處理可進一步包括清潔製程(例如用去離子水或其類似物沖洗)，其可應用於接合層182中的一或多個。然後將承載基底180與前側內連線結構120對齊，並將兩者相互擠壓以使承載基底180與前側內連線結構120開始預接合。可在室溫(例如在約21℃和約25℃之間)執行預接合。在預接合之後，可藉由例如將前側內連線結 構120和承載基底180加熱到約170℃的溫度來進行退火製程。
進一步在圖22A至圖22C中，在承載基底180接合到前側內連線結構120之後，可翻轉裝置使得裝置層109的背側朝上。裝置層109的背側可指與裝置層109的前側相對的一側。
在圖23A至圖23C中，對基底50的背側進行減薄製程。減薄製程可包括平坦化製程(例如機械研磨、CMP或其類似者)、回蝕製程、其組合等。減薄製程可暴露出與前側內連線結構120相對的磊晶材料91的表面。此外，在減薄製程之後，基底50的一部分可保留在裝置層109之上。如圖23A至圖23C所示，在減薄製程之後，基底50、磊晶材料91、STI區68和鰭66的背側表面可彼此齊平。在一些實施例中，可移除鰭66和基底50並由介電材料代替，所述介電材料可與第二ILD106相同或相似。
在圖24A至圖24C中，移除鰭66和基底50的剩餘部分並替換為介電層125。鰭66和基底50可使用合適的蝕刻製程(例如等向性蝕刻製程(如濕式蝕刻製程)、非等向性蝕刻製程(如乾式蝕刻製程)等)來蝕刻。蝕刻製程可對鰭66和基底50的材料有選擇性的一種製程(例如以比STI區68、閘極介電層100、磊晶源極/汲極區92、磊晶材料91和第一內間隙壁90的材料更快的速率蝕刻鰭66和基底50的材料)。在蝕刻鰭66和基底50之後，STI區68、閘極介電層100、磊晶源極/汲極區92、磊晶材料91和第一內間隙壁90的表面可被暴露出來。
然後，將介電層125沉積在凹陷中的裝置層109的背側上，所述凹陷藉由移除鰭66和基底50而形成。介電層125可沉積在STI區68、閘極介電層100、磊晶源極/汲極區92、磊晶材料 91和第一內間隙壁90上。介電層125可物理接觸STI區68、閘極介電層100、磊晶源極/汲極區92、磊晶材料91和第一內間隙壁90的表面。介電層125可大致類似於上面關於圖18A到圖18C所描述的第二ILD106。舉例來說，介電層125可由類似第二ILD106的材料形成並使用類似第二ILD106的製程。如圖24A至圖24C所示，CMP製程或其類似者可用於移除介電層125的材料，使得介電層125的頂面與STI區68和磊晶材料91的頂面齊平。在一些實施例中，基底50和鰭66可不被移除或不被介電層125替換，並可保留為裝置層109的一部分。
在圖25A至圖25C中，移除磊晶材料91以形成凹陷128，並且第二矽化物區129形成在凹陷128中。可藉由合適的蝕刻製程移除磊晶材料91，所述蝕刻製程可以是等向性蝕刻製程(例如濕式蝕刻製程)。蝕刻製程可對磊晶材料91的材料具有高蝕刻選擇性。因此，可移除磊晶材料91而不會顯著地移除介電層125、STI區68或磊晶源極/汲極區92的材料。凹陷128可暴露出STI區68的側壁、磊晶源極/汲極區92的背側表面和介電層125的側壁。
然後，可在磊晶源極/汲極區92的背側上的凹陷128中形成第二矽化物區129。第二矽化物區129可類似於上面關於圖19A到19C所描述的第一矽化物區110。舉例來說，第二矽化物區129可由類似第一矽化物區110的材料形成並使用類似第一矽化物區110的製程。
在圖26A至圖26C中，背側通孔130形成在凹陷128中。背側通孔130可延伸穿過介電層125和STI區68並可藉由第二矽 化物區129電性耦合到磊晶源極/汲極區92。背側通孔130可類似於上面關於圖20A至圖20C所描述的源極/汲極接觸件112。舉例來說，背側通孔130可由類似源極/汲極接觸件112的材料形成並使用類似源極/汲極接觸件112的製程。背側通孔130可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳、釕等。可執行平坦化製程(例如CMP)以移除背側通孔130的多餘部分，其中多餘部分在STI區68和介電層125的頂面之上。
在圖27A至圖27C中，背側內連線結構140的剩餘部分形成在背側通孔130、介電層125和STI區68之上。背側內連線結構140可被稱為背側內連線結構，因為它形成在裝置層109的背側上(例如在裝置層109的與形成主動裝置的裝置層109的一側相對的另一側)。背側內連線結構140包括導線132、介電層134、導電特徵136、介電層137、重佈線層138和鈍化層139。介電層134可由與第二ILD106相同或相似的材料形成並以與上面關於圖18A至圖18C所描述的第二ILD106相同或相似的方式形成。
導線132形成在介電層134中。舉例來說，形成導線132可包括使用微影和蝕刻製程的組合在介電層134中圖案化凹陷。在介電層134中的凹陷的圖案可對應於導線132的圖案。然後藉由在凹陷中沉積導電材料來形成導線132。在一些實施例中，導線132包括金屬層，其可以是單層或由不同的材料形成的包括多個子層的複合物層。在一些實施例中，導線132包括銅、鋁、鈷、鎢、鈦、鉭、釕等。可在用導電材料填充凹陷之前沉積選擇性的擴散阻障層及/或選擇性的黏著層。適合阻障層/黏著層的材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭等。可使用例如CVD、ALD、 PVD、鍍敷等來形成導線132。導線132藉由背側通孔130和第二矽化物區129電性耦合到磊晶源極/汲極區92。可執行平坦化製程(例如CMP、研磨、回蝕、或其類似者)以移除形成在介電層134上方的導線132的多餘部分。
在一些實施例中，導線132是背側電源軌，其為將磊晶源極/汲極區92電性耦合到參考電壓、供應電壓等的導線。藉由將電源軌放置在半導體晶粒的背側上，而不是放在半導體晶粒的前側上，可獲得優勢。舉例來說，可增加nano-FET的閘極密度及/或前側內連線結構120的內連密度。此外，半導體晶粒的背側可容納更寬的電源軌，從而降低電阻並提高向nano-FET供電的效率。舉例來說，導線132的寬度可以是前側內連線結構120的第一層級的導線(例如導電特徵122)的寬度的至少兩倍。
背側內連線結構140的其餘部分可與前側內連線結構120類似。舉例來說，背側內連線結構140可由與前側內連線結構120相同或相似的材料和製程來形成。背側內連線結構140可包括形成在堆疊介電層137中的導電特徵136中的疊層。導電特徵136可包括導線(例如用於往返於隨後形成的接觸墊和導電連接件(如外部連接件))。導電特徵136可包括在介電層137中延伸的導通孔，以在導線的疊層之間提供垂直內連線。導電特徵136可包括一或多個嵌入式被動裝置，例如電阻器、電容器、電感器等。嵌入式被動裝置可與導線132(例如電源軌)整合以在nano-FET的背側上提供電路(例如電源電路)。
重佈線層138和鈍化層139形成在導電特徵136和介電層137之上。鈍化層139可包括聚合物，例如PBO、聚醯亞胺、 BCB等。在一些實施例中，鈍化層139可包括氧化矽、氮化矽、碳化矽、氮氧化矽等非有機介電材料。可藉由例如CVD、PVD、ALD等來沉積鈍化層139。
重佈線層138形成為穿過鈍化層139到導電特徵136。在一些實施例中，重佈線層138可用於將輸入/輸出連接提供給其他電氣構件，例如其他裝置晶粒、重佈線結構、印刷電路板(printed circuit board，PCB)、母板等。重佈線層138可稱為背側輸入/輸出接墊，可為nano-FET提供訊號、供應電壓及/或接地連接。重佈線層138可用於提供從裝置層109到背側內連線結構140的散熱路徑。重佈線層138可包括藉由電鍍製程等形成的銅、鎳、金或其類似物中的一或多層。
如下將討論的，圖27A至圖27C的結構可以是裝置晶粒的一部分。舉例來說，圖27C示出了裝置晶粒200的區域181，其在圖28中說明並在下文討論。裝置晶粒200可包括佈置在水平面中的多個圖27A至圖27C的結構。
圖28至圖43示出了實施例，其中散熱結構包括熱導電蓋212(如圖30至圖43所示)，所述熱導電蓋212設置在貼合到前側內連線結構120的支撐晶粒210之上。熱導電蓋212是導電蓋散熱器的示例，其消散在裝置晶粒200(例如包括根據圖2至圖27C的製程所製造的nano-FET的裝置晶粒)中產生的熱量。支撐晶粒210是前側散熱器的示例，其消散在裝置晶粒200中產生的熱量。熱導電蓋212和支撐晶粒210彼此熱耦合並且與裝置晶粒200熱耦合。在裝置晶粒200之上提供熱導電蓋212和支撐晶粒210改善了裝置晶粒200的散熱。這改善了裝置效能並減少了在裝 置晶粒200中產生的熱量所引起的裝置缺陷。
在圖28中，裝置晶粒200是藉由離型層204貼合至承載基底202。圖2至圖27C的製程所形成內連裝置，其包含在裝置晶粒200中。裝置晶粒200可包括多個圖27A至圖27C所示的結構，其水平排列彼此相鄰。舉例來說，圖27C示出了圖28的裝置晶粒200的區域181的詳細視圖。在一些實施例中，裝置晶粒200可以是電源軌晶粒，其包括在裝置層109的前側上的前側內連線結構120和在裝置層109的背側上的背側內連線結構140。
在圖28中，介電層124的最上面的一個被示出為覆蓋導電特徵122的最上層，然而在一些實施例中，最上面的介電層124的頂面可與導電特徵122的最上層的頂面齊平。裝置層109被示出為包括基底50，但基底50可被介電層125取代。圖28示出了簡化視圖，其中為清楚起見省略或改變了前面圖式中的某些特徵。
裝置晶粒200藉由離型層204貼合至承載基底202。承載基底202可以是玻璃承載基底、陶瓷承載基底、晶圓(例如矽晶圓)等。承載基底202可在後續處理步驟期間提供結構支撐。離型層204可由聚合物為基底的材料形成，所述材料可與承載基底202一起從將在隨後的步驟中所形成的上覆結構移除。在一些實施例中，離型層204是環氧為基底的熱離型材料，其在加熱時會失去黏著特性，例如光熱轉換(light-to-heat-conversion，LTHC)離型塗層。在一些實施例中，離型層204可為紫外線(ultra-violet，UV)膠，在暴露於UV光線時會失去其黏著特性。離型層204可作為液體分配並固化，可層壓到承載基底202上的層壓膜或可以是類似物。離型層204的頂面可為水平的並可有高平整度。可翻 轉裝置晶粒200，背側內連線結構140可藉由離型層204貼合至承載基底202。
執行承載基底剝離以從前側內連線結構120將承載基底180剝離(或“去除接合”(de-bond))。在一些實施例中，去除接合包括將光線(例如雷射光線或紫外線(UV)光線)投影到接合層182上，以使接合層182在光線的熱量下分解並可去除承載基底180。移除承載基底180和接合層182之後，可暴露出介電層124的主表面或介電層124和導電特徵122的表面。
在圖29中，支撐晶粒210貼合至裝置晶粒200。支撐晶粒210是剛性結構，其貼合至裝置晶粒200以提供結構或機械穩定性並提供散熱。支撐晶粒210可藉由第一接合層206A和第二接合層206B(統稱為接合層206)與裝置晶粒200的前側內連線結構120的頂面接合。支撐晶粒210藉由接合層206與裝置晶粒200熱耦合。支撐晶粒210可包括高熱導率基底，其用作散熱結構的一部分，並將熱量從裝置晶粒200傳導出來。在一些實施例中，支撐晶粒210可包括矽、碳化矽、氮化鋁等。在一些實施例中，支撐晶粒210可為空白晶粒，如圖29所示。在一些實施例中，支撐晶粒210可包括主動或被動裝置、各種導電特徵，例如金屬柱、內連線結構、穿孔、其他熱導電特徵等。支撐晶粒210可具有從約25μm到約775μm的厚度T1範圍。提供具有在規定範圍內的厚度的支撐基底210可提供足夠的散熱，而不會不合需要地增加包括支撐晶粒210的經封裝的半導體裝置的厚度。可包括支撐晶粒210以提升經封裝的半導體裝置的結構和機械穩定性，同時改善裝置晶粒200的散熱。這改善了裝置效能並減少由裝置晶粒200中 產生的熱量所引起的裝置缺陷。
可使用合適的技術(例如介電與介電接合等)將支撐晶粒210接合至裝置晶粒200的前側內連線結構120。介電與介電接合可包括將第一接合層206A沉積在前側內連線結構120上。在一些實施例中，第一接合層206A包括藉由CVD、ALD、PVD等沉積的氧化矽(例如高密度電漿(HDP)氧化物或其類似物)。第二接合層206B可同樣是在使用例如CVD、ALD、PVD、熱氧化等接合之前形成在支撐晶粒210的表面上的氧化物層。其他合適的材料可用於第一接合層206A和第二接合層206B。介電與介電接合可與上面關於圖22A至圖22C所討論的介電與介電接合製程相同或相似。
進一步在圖29中，隔離層208形成在支撐晶粒210之上。隔離層208可包括聚合物，例如PBO、聚醯亞胺、BCB等。在一些實施例中，隔離層208可包括氧化矽、氮化矽、碳化矽、氮氧化矽等非有機介電材料。可藉由例如CVD、PVD、ALD等來沉積隔離層208。
在圖30中，熱導電蓋212形成在隔離層208之上。熱導電蓋212為高熱導率結構，其用作散熱結構以將熱量從裝置晶粒200傳導出去。熱導電蓋212可藉由支撐晶粒210熱耦合到裝置晶粒200。可包括隔離層208以將熱導電蓋212與裝置晶粒200電性隔離，使得熱導電蓋212是電性浮置的(例如不電性耦合到任何電訊號)。
形成熱導電蓋212包括在隔離層208之上沉積鈍化材料218、圖案化鈍化材料218以形成暴露出隔離層208的開口、在開 口中沉積晶種層214以及在晶種層214之上沉積導電填充材料216並填充開口。鈍化材料218可包括聚合物，例如PBO、聚醯亞胺、BCB等。在一些實施例中，鈍化材料218可包括氧化矽、氮化矽、碳化矽、氮氧化矽等非有機介電材料。可藉由例如CVD、PVD、ALD等來沉積鈍化材料218。可使用微影和蝕刻製程的組合對鈍化材料218進行圖案化。
熱導電蓋212包括晶種層214和導電填充材料216。晶種層214可以是金屬層，其可為單層也可由不同的材料形成的包括多個子層的複合物層。在一些實施例中，晶種層214包括鈦層和在鈦層之上的銅層。可使用例如物理氣相沉積(PVD)等來形成晶種層214。導電填充材料216可藉由鍍敷(例如電鍍或無電電鍍等)形成在晶種層214之上。導電填充材料216可包括銅、鎳、另一種金屬、金屬合金等。可執行平坦化製程(例如CMP、研磨、回蝕或其類似者)以移除形成在鈍化材料218之上的熱導電蓋212的多餘部分。熱導電蓋212可具有從約1μm到約50μm的厚度T2範圍。厚度T2與厚度T1的比例可在約10%到約60%的範圍內。提供具有在規定範圍內的厚度的熱導電蓋212提供足夠的散熱，而不會不合期望地增加包括熱導電蓋212的經封裝的半導體裝置的厚度。裝置晶粒200、支撐晶粒210和熱導電蓋212共同形成晶粒結構300。熱導電蓋212可藉由支撐晶粒210熱耦合到裝置晶粒200並藉由支撐晶粒210和隔離層208與裝置晶粒200電性隔離。可包括熱導電蓋212以提供改善的裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖31中，翻轉晶粒結構300、貼合至承載基底220並且通孔226形成在承載基底220之上。晶粒結構300可藉由黏附到熱導電蓋212和鈍化材料218的黏著劑224以及貼合到承載基底220的離型層222貼合至承載基底220。
承載基底220可以是玻璃承載基底、陶瓷承載基底、晶圓(例如矽晶圓)等。承載基底220可在後續處理步驟期間提供結構支撐。離型層222可由聚合物為基底的材料形成，所述材料可與承載基底220一起從將在隨後的步驟中形成的上覆結構上移除。在一些實施例中，離型層222是環氧為基底的熱離型材料，其在加熱時會失去黏著特性，例如LTHC離型塗層。在一些實施例中，離型層22可為UV膠，其在暴露於UV光線下便失去黏著特性。離型層222可作為液體分配並固化、可為層壓到承載基底220上的層壓膜或可以是類似物。離型層222的頂面可為水平的並可有高平整度。可翻轉晶粒結構300，並且熱導電蓋212和鈍化材料218可藉由離型層222貼合至承載基底220。
晶粒結構300可藉由黏著劑224黏附至承載基底220。黏著劑224在熱導電蓋212和鈍化材料218的底面上，並將晶粒結構300黏附至承載基底220。黏著劑224可為任何合適的黏著劑、環氧、晶粒貼合膜(die attach film，DAF)等。黏著劑224可塗覆在熱導電蓋212和鈍化材料218的底面上並可塗覆在承載基底220的表面上等。
通孔226形成在離型層222上並遠離承載基底220延伸。作為形成通孔226的示例，在離型層222之上形成晶種層(未單獨示出)。在一些實施例中，晶種層是金屬層，其可為單層也可為 由不同的材料形成的包括多個子層的複合物層。在特定的實施例中，晶種層包括鈦層和在鈦層之上的銅層。晶種層可使用例如PVD等形成。在晶種層上形成並圖案化光阻。光阻可由旋塗或其類似者形成並可暴露於光線以進行圖案化。光阻的圖案對應於導通孔。圖案化製程藉由光阻形成開口以暴露出晶種層。導電材料形成在光阻的開口中以及在晶種層的被暴露出來的部分上。導電材料可由鍍敷(例如電鍍或無電電鍍等)形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。移除光阻和沒有導電材料形成在其上的晶種層的部分。光阻可藉由可接受的灰化或剝離製程移除，例如使用氧氣電漿等。一旦移除光阻，移除晶種層的被暴露出來的部分，例如藉由使用可接受的蝕刻製程(如藉由濕式或乾式蝕刻)。晶種層和導電材料的剩餘部分形成了通孔226。
執行承載基底剝離以從背側內連線結構140將承載基底202分離(或“去除接合”)。在一些實施例中，去除接合包括在離型層204上投射光線(例如雷射光線或UV光線)以使離型層204在光線的熱量下分解並可移除承載基底202。移除承載基底202和離型層204之後，鈍化層139和重佈線層138的表面可被暴露出來。
在圖32中，在各種構件上和周圍形成包封體228。舉例來說，包封體228可形成在通孔226上、在離型層222上、在承載基底220之上和在晶粒結構300上並在通孔226和晶粒結構300周圍。在形成後，包封體228包封通孔226和晶粒結構300。包封體228可為模塑化合物、環氧等。包封體228可由壓縮成型、轉注成型或其類似者塗覆，並可形成在承載基底220之上，使得通 孔226及/或晶粒結構300被掩埋或覆蓋。包封體228可以用液體或半液體形式塗覆然後固化。包封體228的上表面可與通孔226的上表面對齊。通孔226可被稱為到模塑通孔。
進一步在圖32中，對包封體228執行平坦化製程以暴露出通孔226和晶粒結構300。平坦化製程還可以移除通孔226、重佈線層138及/或鈍化層139的材料，直到重佈線層138、通孔226和鈍化層139被暴露出來。在平坦化製程之後，通孔226、重佈線層138、鈍化層139和包封體228的頂面在製程變化範圍內大致上共面。平坦化製程可例如是CMP、研磨製程等。在一些實施例中，可省略平坦化，例如假設通孔226及/或重佈線層138已經被暴露出來。
在圖33中，重佈線結構230形成在包封體228、通孔226、重佈線層138和鈍化層139之上。重佈線結構230可類似於前側內連線結構120和背側內連線結構140。舉例來說，重佈線結構230可由與前側內連線結構120和背側內連線結構140相同或相似的材料和製程形成。重佈線結構230可包括形成在堆疊介電層234中的導電特徵232的疊層。導電特徵232可包括導線(例如用於往返於隨後形成的接觸墊和導電連接件的路由)。導電特徵232可包括在介電層234中延伸的導通孔，以在導線的疊層之間提供垂直內連線。導電特徵232可包括一或多個嵌入式被動裝置，例如電阻器、電容器、電感器等。嵌入式被動裝置可與晶粒結構300整合以提供電路。
在圖34中，在重佈線結構230之上形成鈍化層236、凸塊下金屬238和導電連接件240(也稱為外部連接件)。鈍化層236 可包括聚合物，例如PBO、聚醯亞胺、BCB等。在一些實施例中，鈍化層236可包括非有機介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽等。鈍化層236可藉由CVD、PVD、ALD等來沉積。
凸塊下金屬238形成為穿過鈍化層236到重佈線結構230中的導電特徵232。導電連接件240形成在凸塊下金屬238上。凸塊下金屬238可包括藉由電鍍製程等形成的銅、鎳、金或其類似物中的一或多層。導電連接件240(例如焊球)形成在凸塊下金屬238上。導電連接件240的形成可包括將焊球放置在凸塊下金屬238的被暴露出來的部分上，然後對焊球進行回焊。在一些實施例中，導電連接件240的形成包括執行鍍敷步驟以在最上面的導電特徵232上形成焊料區，然後對焊料區進行回焊。凸塊下金屬238和導電連接件240可用於提供輸入/輸出連接至其他電氣構件，例如其他裝置晶粒、重佈線結構、印刷電路板(PCB)、母板等。凸塊下金屬238和導電連接件240也可稱為背側輸入/輸出接墊，其可為上述nano-FET提供訊號、供應電壓及/或接地連接。
凸塊下金屬238和導電連接件240可藉由重佈線結構230熱耦合到背側內連線結構140。因此，重佈線結構230可改善從裝置晶粒200的主動裝置通過背側內連線結構140到經封裝的半導體裝置外部的散熱。晶粒結構300、包封體228、通孔226、重佈線結構230、鈍化層236、凸塊下金屬238、導電連接件240共同形成第一封裝組件350。
在圖35中，翻轉第一封裝組件350、移除承載基底220、形成鈍化層242在包封體228、通孔226和晶粒結構300之上以及將第二封裝組件360耦合到第一封裝組件350。執行承載基底剝離 以將承載基底220與包封體228、通孔226和黏著劑224分離(或“去除接合”)。在一些實施例中，去除接合包括在離型層222上投影光線(例如雷射光線或紫外線(UV)光線)以使離型層222在光線的熱量下分解並可移除承載基底220。在移除承載基底220和離型層222之後，包封體228、通孔226、黏著劑224的表面可被暴露出來。黏著劑224的頂面可與包封體228的頂面對齊。
鈍化層242可形成在包封體228、通孔226和黏著劑224上。鈍化層242可形成為與包封體228、通孔226和黏著劑224接觸。在一些實施例中，鈍化層242由聚合物(例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)等)形成。在一些實施例中，鈍化層242由氮化物(如氮化矽)、氧化物(如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)等)或其類似物來形成。鈍化層242可藉由任何可接受的沉積製程(例如旋塗、CVD、層壓等或其組合)來沉積。
導電連接件244形成延伸穿過鈍化層242以接觸通孔226。開口形成為穿過鈍化層242以暴露出通孔226的部分。開口可使用雷射鑽孔、蝕刻等形成。導電連接件244形成在開口中。導電連接件244可包括焊劑並可用焊劑浸漬製程(flux dipping process)形成。在一些實施例中，導電連接件244包括導電膏(如焊料膏、銀膏或其類似物)，並且導電連接件244用印刷製程進行分配。在一些實施例中，導電連接件244以與導電連接件240類似的方式形成，並可由與導電連接件240類似的材料形成。導電連接件244可用於將第二封裝組件360接合至第一封裝組件350。
第二封裝組件360可包括基底248和耦合到基底248的 一或多個堆疊晶粒362(例如第一堆疊晶粒362A和第二堆疊晶粒362B)的疊層。儘管在圖35中示出了堆疊晶粒362的一個疊層(362A和362B)，但在一些實施例中，堆疊晶粒362的多個疊層(每個具有一或多個堆疊晶粒)可以是並排設置且耦合到基底248的相同表面。基底248可由半導體材料(例如矽鍺、金剛石等)製成。在一些實施例中，可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、砷化鎵、磷化鎵銦、其組合和類似者。另外，基底248可以是絕緣體上覆矽(SOI)基底。通常，SOI基底包括半導體材料層，例如磊晶矽、鍺、矽鍺、SOI、絕緣體上覆矽鍺(SGOI)或其組合。在一些實施例中，基底248基於絕緣核心，例如玻璃纖維增強樹脂核心。核心材料可以是玻璃纖維樹脂，例如FR4。在一些實施例中，核心材料可包括雙馬來酰亞胺-三嗪(bismaleimide-triazine，BT)樹脂、其他印刷電路板(PCB)材料或膜等。增層膜(例如味之素增層膜(Ajinomoto build-up film，ABF)或其他層壓膜)可用於基底248。基底248可包括主動和被動裝置(未單獨示出)。各種裝置(如電晶體、電容器、電阻器、其組合和類似者)可用於產生第二封裝組件360的設計結構和功能需求。裝置可使用任何合適的方法形成。
除了導通孔250之外，基底248還可包括金屬化層(未單獨示出)。金屬化層可形成在主動和被動裝置之上，並設計用於連接各種裝置以形成功能電路。金屬化層可由交替的介電材料的層(例如低k介電材料)和導電材料(例如銅)形成，其中通孔內連導電材料的層。金屬化層可藉由任何合適的製程(例如沉積、金屬鑲嵌、雙鑲嵌或其類似者)形成。在一些實施例中，基底248 大致上不具有主動和被動裝置。
基底248可具有在基底248的第一側上以耦合到堆疊晶粒362的接合墊252，以及在基底248的第二側上以耦合到導電連接件244的接合墊246，第二側與基底248的第一側相對。在一些實施例中，接合墊246和接合墊252藉由在基底248的第一和第二側上的介電層(未單獨示出)中形成凹陷(未單獨示出)而形成的。凹陷可形成為允許接合墊246和接合墊252嵌入到介電層中。在一些實施例中，省略了凹陷，並且可在介電層上形成接合墊246和接合墊252。在一些實施例中，接合墊246和接合墊252包括由銅、鈦、鎳、金、鈀等或其組合製成的薄晶種層(未單獨示出)。接合墊246和接合墊252的導電材料可沉積在薄晶種層之上。導電材料可藉由電化學電鍍製程、無電電鍍製程、CVD、ALD、PVD等或其組合而形成。在一些實施例中，接合墊246和接合墊252的導電材料為銅、鎢、鋁、銀、金、其類似物或其組合。
在一些實施例中，接合墊246和接合墊252是凸塊下金屬，其包括3個導電材料層，例如鈦、銅、鎳的層。接合墊246和接合墊252的形成可用其他排列方式(例如鉻/鉻銅合金/銅/金的排列、鈦/鈦鎢/銅的排列或銅/鎳/金的排列)的材料和層。在一些實施例中，導通孔250延伸穿過基底248並將接合墊246中的至少一個耦合到接合墊252中的至少一個。
在所示的實施例中，堆疊晶粒362藉由金屬線接合256耦合到基底248，但可使用其他連接方式，例如導電凸塊。在一些實施例中，堆疊晶粒362是堆疊記憶體晶粒。舉例來說，堆疊晶粒362可以是記憶體晶粒，例如低功耗(low-power，LP)雙倍資 料傳輸速率(double data rate，DDR)記憶體模組，例如LPDDR1、LPDDR2、LPDDR3、LPDDR4或其類似的記憶體模組。堆疊晶粒362和金屬線接合256可被模塑材料254所包封。模塑材料254可在堆疊晶粒362和金屬線接合256上使用壓縮成型成型。在一些實施例中，模塑材料254為模塑化合物、聚合物、環氧、氧化矽填料材料、其類似物或其組合。執行固化製程以固化模塑材料254。固化製程可以是熱固化、UV固化、其類似者或其組合。在固化模塑材料254之後，進行平坦化步驟(例如研磨)以移除模塑材料254的多餘部分，並為第二封裝組件360提供大致平坦的表面。
在形成第二封裝組件360之後，第二封裝組件360藉由導電連接件244、接合墊246、通孔226與第一封裝組件350進行機械和電性接合。在一些實施例中，堆疊晶粒362可藉由金屬線接合256、接合墊252、導通孔250、接合墊246、導電連接件244、通孔226、重佈線結構230和背側內連線結構140耦合到裝置晶粒200。在一些實施例中，阻焊劑(未單獨示出)形成在基底248的與堆疊晶粒362相對的一側。導電連接件144可設置在阻焊劑的開口中，以電性和機械地耦合到基底248的導電特徵(例如接合墊246)。阻焊劑可用於保護基底248的區域免受外部損壞。在一些實施例中，導電連接件244具有在它們被回焊之前形成於其上的環氧助焊劑(未單獨示出)，在第二封裝組件360貼合到第一封裝組件350之後，剩下環氧助焊劑的環氧部分中的至少一些。
在第一封裝組件350和第二封裝組件360之間形成底膠258，其圍繞導電連接件244。底膠258可減少壓力並保護因導電 連接件244回焊而產生的接頭。底膠258可在貼附第二封裝組件360之後藉由毛細製程而形成，或可在貼附第二封裝組件360之前藉由合適的沉積方法形成。在形成環氧焊劑的實施例中，環氧焊劑可充當底膠258。第一封裝組件350、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件350(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置600。
支撐晶粒210和熱導電蓋212是形成在裝置晶粒200的前側上的散熱結構。支撐晶粒210可稱為前側散熱器。熱導電蓋212可稱為導電蓋散熱器。支撐晶粒210和熱導電蓋212與裝置晶粒200熱耦合，並改善了裝置晶粒200的散熱。這改善了裝置效能並減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。支撐晶粒210改善了第一封裝組件350的結構和機械穩定性。
圖36至圖43根據一些實施例示出了熱導電蓋212的各種配置。圖36至圖39示出了剖視圖，而圖40至圖43示出了俯視圖。為了清楚和便於說明，在圖40至圖43中省略了各種特徵，例如通孔226。圖36示出一實施例，其中熱導電蓋212在形成鈍化材料218之前形成。如圖36所示，導電填充材料216的側表面可與晶種層214的側表面和導電填充材料216的側表面對齊，並且晶種層214可與鈍化材料218接觸。
圖37示出了一實施例，其中形成了熱導電蓋212而省略了鈍化材料218。如圖37所示，導電填充材料216和晶種層214的側表面可與隔離層208的側表面和導電填充材料216的側表面對齊，並且晶種層214可與包封體228接觸。熱導電蓋212可熱 耦合到裝置晶粒200並與裝置晶粒200電性隔離。在一些實施例中，熱導電蓋212可以是電性浮置的。省略了鈍化材料218可減少用以形成熱導電蓋212的處理步驟和成本，同時仍提供熱導電蓋212和支撐晶粒210改善的散熱。
圖38示出了一實施例，其中熱導電蓋212從包封體228突出，並省略了黏著劑224。如圖36所示，導電填充材料216的側表面可與晶種層214的側表面和導電填充材料216的側表面對齊，並且晶種層214可與鈍化材料218接觸。通孔226的頂面可與包封體228的頂面齊平，鈍化材料218的頂面可與導電填充材料216的頂面齊平，並且鈍化材料218和導電填充材料216的頂面可設置在通孔226和包封體228的頂面之上。在一些實施例中，通孔226也可以從包封體228突出，並可與導電填充材料216及/或鈍化材料218的頂面齊平。可在形成包封體228之後執行初始平坦化製程(例如CMP)以暴露出通孔226和熱導電蓋212。此後，可執行在包封體228的材料和通孔226及/或熱導電蓋212之間具有高蝕刻選擇性的一或多個濕式蝕刻製程，從而使熱導電蓋212及/或通孔226從包封體228的背側突出，如圖38所示。熱導電蓋212可熱耦合到裝置晶粒200並與裝置晶粒200電性隔離。在一些實施例中，熱導電蓋212可以是電性浮置的。提供從包封體228的背側突出的熱導電蓋212可提供增加的散熱，同時減少經封裝的半導體裝置的厚度。
圖39示出了一實施例，其中形成了熱導電蓋212而省略了鈍化材料218。如圖39所示，導電填充材料216的側表面可與晶種層214的側表面和導電填充材料216的側表面對齊，並且晶 種層214可與鈍化材料218接觸。熱導電蓋212可藉由如上文關於圖31所討論的與通孔226類似或相同的方法形成。熱導電蓋212可熱耦合到裝置晶粒200並與裝置晶粒200電性隔離。在一些實施例中，熱導電蓋212可以是電性浮置的。省略鈍化材料218可減少用以形成熱導電蓋212的處理步驟和成本，同時仍提供熱導電蓋212和支撐晶粒210改進的散熱。
圖40至圖43示出了根據一些實施例的包封體228、熱導電蓋212和支撐晶粒210的俯視圖。在圖40到43中為了清楚和便於說明而省略某些特徵(例如通孔226)。圖40示出了圖35的實施例，其中鈍化材料218圍繞著熱導電蓋212。鈍化材料218的側表面可與下面的支撐晶粒210的側表面對齊。如圖40所示，晶種層214可圍繞導電填充材料216的側表面，鈍化材料218可圍繞晶種層214的側表面，並且包封體228可圍繞鈍化材料218的側表面。熱導電蓋212可熱耦合到裝置晶粒200並與裝置晶粒200電性隔離。在一些實施例中，熱導電蓋212可以是電性浮置的。在圖40的實施例中，熱導電蓋212具有大面積，例如支撐晶粒210及/或裝置晶粒200的面積的約50%至約100%的面積，從而藉由熱導電蓋212提供了改善的散熱。這改善了裝置效能並減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖41示出了實施例，其中熱導電蓋212形成為彼此分開的多個區段。熱導電蓋212的每個區段可藉由間隙而與相鄰的區段分開。將導電蓋的每個區段與相鄰的區段分開的間隙可具有大於約10μm的寬度。儘管圖41將熱導電蓋212示出為包括六個區段，但熱導電蓋212可包括更多或更少的區段。熱導電蓋212可 藉由與如上文關於圖31所討論的通孔226類似或相同的方法形成。如圖41所示，包封體228可在熱導電蓋212的區段之間延伸，並可填充熱導電蓋212的區段之間的間隙。形成有多個區段熱導電蓋212以及用包封體228填充區段之間的間隙減少了在熱導電蓋212和包封體228之間的熱膨脹係數(coefficient of thermal expansion，CTE)的不匹配，從而減少了封裝翹曲、減少裝置缺陷並改善了裝置性能。
圖42示出了一實施例，其中熱導電蓋212形成在裝置晶粒200的熱點之上。儘管熱導電蓋212被示出為具有圓形形狀，但熱導電蓋212可具有任何合適的形狀，例如正方形、矩形、橢圓形或其類似的形狀。在裝置晶粒200的熱點之上提供熱導電蓋212減少了熱導電蓋212的面積，其減少了成本同時仍提供改善的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖43示出了一實施例，其中熱導電蓋212包括多個區段，並且熱導電蓋212的至少一部分形成在裝置晶粒200的熱點之上。儘管熱導電蓋212被示出為具有矩形區段，但熱導電蓋212的各個區段可具有任何合適的形狀，例如正方形、矩形、橢圓形、圓形或其類似的形狀。在裝置晶粒200的熱點之上提供熱導電蓋212減少了熱導電蓋212的面積，從而減少了成本同時仍提供改善的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。形成有多個區段的熱導電蓋212以及用包封體228填充區段之間的間隙減少了在熱導電蓋212和包封體228之間的CTE不匹配，從而減少了封裝翹曲、減少裝置缺陷並改善 裝置性能。
在圖28至圖43包括支撐晶粒210和熱導電蓋212的實施例可改善經封裝的半導體裝置的結構和機械穩定性，同時提供改善的裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖44A至圖48C示出了一實施例，其中散熱結構包括貼合到前側內連線結構120的支撐晶粒310和貼合到背側內連線結構140的中介物晶粒320。支撐晶粒310是前側散熱器的示例，其消散裝置晶粒200(例如包括根據圖2至圖27C的製程所製造的nano-FET的裝置晶粒)中產生的熱量。中介物晶粒320是背側散熱器的示例，其消散裝置晶粒200中產生的熱量。在裝置晶粒200之上提供支撐晶粒310和中介物晶粒320改善了裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖44A和圖44B中，裝置晶粒200的背側內連線結構140藉由離型層204貼合到承載基底202，支撐晶粒310藉由接合層260貼合到裝置晶粒200的前側內連線結構120。圖44B示出了支撐晶粒310的接合層260和圖44A的區域261中的裝置晶粒200之間的接合的詳細視圖。背側內連線結構140可藉由離型層204貼合到承載基底202，其方式與上面關於圖28討論的方式相同或相似。
支撐晶粒310是剛性結構，其貼合到是裝置晶粒200以提供結構或機械穩定性並提供散熱。支撐晶粒310可藉由第一接合層260A和第二接合層260B(統稱為接合層260)與裝置晶粒 200的前側內連線結構120中的頂面接合。支撐晶粒310可包括支撐基底312，其可以是高熱導率基底。支撐基底312用作散熱結構的一部分，其將熱量從裝置晶粒200傳導出去。在一些實施例中，支撐基底312可包括矽、碳化矽、氮化鋁等。在一些實施例中，支撐基底312可以是空白晶粒，如圖44A和圖44B所示。在一些實施例中，支撐基底312可包括主動及/或被動裝置、各種導電特徵，例如金屬柱、內連線結構、穿孔、其他熱導電特徵等。
支撐晶粒310可包括形成在支撐基底312之上的介電層316以及延伸穿過介電層316進入支撐基底312的導電特徵314。介電層316可包括聚合物，例如PBO、聚醯亞胺、BCB等。在一些實施例中，介電層316可包括氧化矽、氮化矽、碳化矽、氮氧化矽等非有機介電材料。可藉由例如CVD、PVD、ALD等來沉積介電層316。在一些實施例中，介電層316可由熱氧化形成。
導電特徵314可藉由形成延伸穿過介電層316並進入支撐基底312中的開口以及用合適的導電材料填充開口來形成。開口可使用合適的微影和蝕刻方法形成。開口可填充有銅、銅合金、銀、金、鎢、鉭、鋁、鋁合金、其組合或其類似物，並使用PVD、ALD、電化學鍍敷、無電電鍍、其組合等形成。在一些實施例中，可在開口中形成襯層及/或黏著層，然後用合適的導電材料填充開口。襯層可包括介電材料，例如氧化矽、氮化矽、氮氧化矽或其類似物或其組合。黏著層可包括Ta、TaN、Ti、TiN或其組合。可執行平坦化製程(例如CMP、研磨、回蝕或其類似者)以移除形成在介電層316上方的導電特徵314的多餘部分。導電特徵314可以是導熱的虛設特徵。導電特徵314可形成在支撐晶粒310中 以改善從裝置晶粒200到支撐晶粒310的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
可使用合適的技術(例如介電與介電接合等)將支撐晶粒310接合到前側內連線結構120。介電與介電接合可包括將第一接合層260A沉積在前側內連線結構120上。在一些實施例中，第一接合層260A包括藉由CVD、ALD、PVD等沉積的氧化矽(例如高密度電漿(HDP)氧化物或其類似物)。第二接合層260B可同樣是在接合之前使用例如CVD、ALD、PVD、熱氧化等方式形成在支撐晶粒310的表面上的氧化物層。其他合適的材料可用於第一接合層260A和第二接合層260B。介電與介電接合可與上面關於圖22A至圖22C所討論的介電與介電接合製程相同或相似。可包括支撐晶粒310以提供裝置晶粒200改善的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖45A和圖45B中，翻轉圖44A和44B的結構並貼合到承載基底220，移除承載基底202，中介物晶粒320貼合到裝置晶粒200的背側內連線結構140，並且通孔226形成在承載基底220上。支撐晶粒310可藉由黏附到支撐晶粒310的黏著劑224和貼合到承載基底220的離型層222貼合到承載基底220。承載基底220、離型層222和黏著劑224可與上面關於圖31所討論的那些相同或相似。
執行承載基底剝離以從背側內連線結構140與承載基底202分離(或“去除接合”)。在一些實施例中，去除接合包括在離型層204上投射光線(例如雷射光線或UV光線)以使離型層204在光線的熱量下分解並可移除承載基底202。在移除承載基底202 和離型層204之後，鈍化層139和重佈線層138的表面可被暴露出來。
中介物晶粒320可藉由混合接合等貼合到裝置晶粒200。中介物晶粒320可包括中介物基底322、接合層324、鈍化層326、電性導通孔327和熱導通孔325。中介物基底322可包括半導體基底，例如矽、經摻雜或未經摻雜、或絕緣體上覆半導體(SOI)基底的主動層。中介物基底322可包括其他半導體材料，例如鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。也可使用其他基底，例如多層或梯度基底。中介物基底322可不具有主動裝置並可在背側內連線結構140和外部裝置之間提供內連線。中介物基底322可包括選擇性的被動裝置。
可使用例如CVD、ALD、PVD、熱氧化等在中介物基底322之上形成接合層324。在一些實施例中，接合層324包括氧化矽(例如高密度電漿(HDP)氧化物或其類似物)。其他合適的材料可用於接合層324。鈍化層326可包括聚合物，例如PBO、聚醯亞胺、BCB等。在一些實施例中，鈍化層326可包括氧化矽、氮化矽、碳化矽、氮氧化矽等非有機介電材料。可藉由例如CVD、PVD、ALD等來沉積鈍化層326。
中介物基底322可包括電性導通孔327和熱導通孔325(有時稱為矽穿孔或基底穿孔(through substrate via，TSV))，並且還可包括金屬化層(未單獨示出)。金屬化層可設計成連接各種裝置以形成功能電路。金屬化層可由交替的介電材料層(例如低k 介電材料)和導電材料(例如銅)來形成，其中通孔內連導電材料的層。電性導通孔327、熱導通孔325和金屬化層可藉由任何合適的製程(例如沉積、金屬鑲嵌、雙鑲嵌或其類似者)來形成。
電性導通孔327可藉由背側內連線結構140電性耦合到裝置層109的主動裝置。熱導通孔325可以是虛設特徵，其不藉由背側內連線結構140電性耦合到裝置層109的主動裝置。熱導通孔325可熱耦合到背側內連線結構140的虛設特徵。舉例來說，圖45B示出了圖45A的區域321中在背側內連線結構140的熱導電特徵328和中介物晶粒320的熱導通孔325之間的接合的詳細視圖。熱導電特徵328可由與上面關於圖27A至圖27C所討論的導電特徵136和重佈線層138相同或相似的材料和方法來形成。熱導電特徵328可以是虛設特徵，其不電性耦合到裝置層109的主動裝置。在一些實施例中，熱導通孔325和熱導電特徵328可以是電性浮置的。在中介物晶粒320和背側內連線結構140中分別提供熱導通孔325和熱導電特徵328改善了從裝置晶粒200到背側內連線結構140和中介物晶粒320的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。熱導電特徵328是選擇性的並可在一些實施例中被省略，如圖45A所示。
在一些實施例中，中介物晶粒320可藉由混合接合而接合到裝置晶粒200。舉例來說，中介物晶粒320的接合層324可直接接合到裝置晶粒200的鈍化層139，並且中介物晶粒320的電性導通孔327和熱導通孔325可直接接合到裝置晶粒200的重佈線層138和熱導電特徵328。在一實施例中，在接合層324和鈍化層 139之間的接合可以是氧化物與氧化物接合等。混合接合製程進一步直接將電性導通孔327和熱導通孔325分別藉由直接金屬與金屬接合而直接接合到重佈線層138和熱導電特徵328。因此，藉由電性導通孔327和熱導通孔325分別到重佈線層138和熱導電特徵328的物理連接來提供中介物晶粒320和裝置晶粒200之間的電氣連接和熱連接。裝置晶粒200、支撐晶粒310和中介物晶粒320共同形成晶粒結構302。熱導通孔325和熱導電特徵328之間的直接熱連接進一步改善了裝置晶粒200到背側內連線結構140和中介物晶粒320的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
舉例來說，混合接合製程可藉由對中介物晶粒320的接合層324及/或裝置晶粒200的鈍化層139進行表面處理開始。表面處理可包括電漿處理。電漿處理可在真空環境中進行。在電漿處理之後，表面處理可進一步包括可應用於接合層324及/或鈍化層139的清潔製程(例如用去離子水或其類似者進行沖洗)。然後，混合接合製程可繼續將電性導通孔327和熱導通孔325與重佈線層138和熱導電特徵328對齊。接下來，混合接合包括預接合步驟，在此期間，電性導通孔327和熱導通孔325分別與重佈線層138和熱導電特徵328物理接觸。可在室溫(例如在約21℃和約25℃之間)執行預接合。混合接合製程繼續在約150℃至約400℃的溫度範圍內執行退火，持續時間為約0.5小時至約3小時的範圍。退火使電性導通孔327和熱導通孔325(例如銅)的金屬和重佈線層138和熱導電特徵328(例如銅)的金屬相互擴散，而形成直接的金屬與金屬接合。退火可進一步在接合層324和鈍化層139 之間形成共價接合。在一些實施例中，可使用其他接合參數及/或方法(例如焊料接合)。
通孔226形成在離型層222上並遠離承載基底220延伸。作為形成通孔226的示例，在離型層222上形成晶種層(未單獨示出)。在一些實施例中，晶種層是金屬層，其可為單層也可由不同的材料形成的包括多個子層的複合物層。在特定的實施例中，晶種層包括鈦層和在鈦層之上的銅層。晶種層可使用例如PVD等形成。在晶種層上形成並圖案化光阻。光阻可由旋塗或其類似物形成並可暴露於光線以獲得圖案化。光阻的圖案對應於導通孔。圖案化製程藉由光阻形成開口以暴露出晶種層。導電材料形成在光阻的開口中和晶種層的被暴露出來的部分上。導電材料可由鍍敷(例如電鍍或無電電鍍等)形成。導電材料可包括金屬，例如銅、鈦、鎢、鋁等。移除光阻和未在其上形成導電材料的晶種層的部分。光阻可藉由可接受的灰化或剝離製程移除，例如使用氧氣電漿等。一旦光阻被移除，例如藉由使用可接受的蝕刻製程(如藉由濕式或乾式蝕刻)移除晶種層的被暴露出來的部分。晶種層和導電材料的剩餘部分形成了通孔226。
在圖46中，包封體228形成在晶粒結構302、承載基底220和通孔226上以及在晶粒結構302和通孔226周圍、重佈線結構230形成在包封體228、通孔226和晶粒結構302之上以及鈍化層236、凸塊下金屬238和導電連接件240形成在重佈線結構230之上。包封體228可由與上面關於圖32所討論的相同或相似的材料和方法形成。重佈線結構230可包括形成在堆疊介電層234中的導電特徵232的疊層。重佈線結構230可由上面關於圖33所討 論的相同或相似的材料和方法形成。鈍化層236、凸塊下金屬238和導電連接件240可由上面關於圖34所討論的相同或相似的材料和方法形成。晶粒結構302、包封體228、通孔226、重佈線結構230、鈍化層236、凸塊下金屬238、導電連接件240共同形成第一封裝組件352。
在圖47中，翻轉第一封裝組件352、移除承載基底220、在包封體228、通孔226和晶粒結構302之上形成鈍化層242並且第二封裝組件360耦合到第一封裝組件352。圖47中所執行的製程與上面關於圖35所討論的那些相似或相同。第一封裝組件352、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件352(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置602。經封裝的半導體裝置602可以是積體扇出(integrated fan-out，InFO)疊層封裝(package on package，PoP)結構，其可以是具有高密度重佈線層的晶圓級封裝。
支撐晶粒310是形成在裝置晶粒200的前側上的散熱結構並可稱為前側散熱器。支撐晶粒310可包含在圖47的經封裝的半導體裝置602中以改善第一封裝組件352的結構和機械穩定性，同時提供改善的散熱。中介物晶粒320是形成在裝置晶粒200的背側上的散熱結構並可稱為背側散熱器。中介物晶粒320提供電氣內連線並改善了散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖48A至圖48C示出了用以將支撐晶粒310A接合到裝置晶粒200以及用以從裝置晶粒200到中介物晶粒320和重佈線 結構230A提供散熱路徑的替代配置。在圖48A和圖48B中，支撐晶粒310A包括形成在支撐基底312上的裝置318、在裝置318和支撐基底312上的金屬化層319、在金屬化層319之上的介電層316、在介電層316之上的第二接合層260B以及延伸穿過第二接合層260B和介電層316的導電特徵314A和熱導電特徵317。圖48B示出了圖48A的區域263的詳細視圖。支撐晶粒310A藉由混合接合等貼合到裝置晶粒200。裝置晶粒200、支撐晶粒310A和中介物晶粒320A共同形成晶粒結構302A。晶粒結構302A、包封體228、通孔226、重佈線結構230A、鈍化層236、凸塊下金屬238和導電連接件240共同形成第一封裝組件352A。
裝置318可包括主動及/或被動裝置。各種裝置(如電晶體、電容器、電阻器、其組合和類似者)可用於產生對晶粒結構302A的設計結構和功能需求。裝置可使用任何合適的方法形成。支撐晶粒310A還可包括金屬化層319。金屬化層319可形成在裝置318之上並被設計用於連接裝置318以形成功能電路。金屬化層319可由交替的介電材料層(例如低k介電材料)和導電材料(例如銅)來形成，其中通孔內連導電材料的層。金屬化層319可藉由任何合適的製程(例如沉積、金屬鑲嵌、雙鑲嵌或其類似者)形成。
介電層316和第二接合層260B可與上面關於圖44A和圖44B所討論的那些相同或相似。導電特徵314A和熱導電特徵317可由如上文關於圖44A和圖44B所討論的用於形成導電特徵314的材料和方法形成，除了導電特徵314A和熱導電特徵317是在形成第二接合層260B之後形成並延伸穿過第二接合層260B和介電 層316。導電特徵314A可在支撐晶粒310A的裝置318和裝置晶粒200之間提供電氣連接。導電特徵314A可電性耦合到前側內連線結構120的導電特徵122和金屬化層319。熱導電特徵317可以是虛設特徵，其為熱導電且不電性耦合到裝置晶粒200的裝置318或主動裝置。在一些實施例中，熱導電特徵317可以是電性浮置的。熱導電特徵317可形成在支撐晶粒310A中以改善從裝置晶粒200到支撐晶粒310A的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
裝置晶粒200的前側內連線結構120還包括與導電特徵314A接合的導電特徵262。導電特徵262可由如上文關於圖44A和44B所討論的材料和方法形成。導電特徵262可形成為延伸穿過第一接合層260A和前側內連線結構120的最頂部介電層124。導電特徵262可在支撐晶粒310A的裝置318和裝置晶粒200之間提供電氣連接。導電特徵262可電性耦合到前側內連線結構120的導電特徵122和導電特徵314A。
支撐晶粒310A可藉由混合接合接合到裝置晶粒200的前側內連線結構120，所述混合接合可以是與以上關於圖45A和圖45B所描述的混合接合製程相似或相同的製程。具體來說，介電與介電接合(例如氧化物與氧化物接合)可形成在第二接合層260B和第一接合層260A之間。金屬與金屬接合可形成在導電特徵314A和導電特徵262之間。導電特徵314A和導電特徵262之間的直接熱連接進一步地改善了從裝置晶粒200到前側內連線結構120和支撐晶粒310A的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
進一步在圖48A和圖48C中，從裝置晶粒200藉由中介物晶粒320和重佈線結構230A提供散熱路徑。圖48C示出了圖48A的區域330的詳細視圖。如圖48A和圖48C所示，重佈線結構230A包括熱導電特徵329。熱導電特徵329可包括一或多種凸塊下金屬238和導電連接件240。重佈線結構230A中的熱導電特徵329可與上面關於圖33所討論的導電特徵232相同或相似。包括凸塊下金屬238和導電連接件240的熱導電特徵329可與上面關於圖34所討論的凸塊下金屬238和導電連接件240相同或相似。熱導電特徵329可以是虛設特徵，其為熱導電並且不電性耦合到裝置晶粒200的主動裝置。在一些實施例中，熱導電特徵329可以是電性浮置的。熱導電特徵329可與熱導通孔325熱耦合以提供通過中介物晶粒320和重佈線結構230A至經封裝的半導體裝置外部的散熱路徑。因此，熱導電特徵329進一步地改善從裝置晶粒200到背側內連線結構140、中介物晶粒320和重佈線結構230A的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖49到圖58說明了實施例，其中散熱結構包括貼合到和裝置晶粒200的前側內連線結構120的支撐晶粒210、貼合到裝置晶粒200的側表面的熱導電特徵507或熱導電特徵513以及形成為穿過裝置晶粒200的部分的熱導通孔141或熱導電特徵510。支撐晶粒210是前側散熱器的示例，其消散在裝置晶粒200中產生的熱量(例如包括根據圖2至圖27C的製程所製造的nano-FET的裝置晶粒)。熱導電特徵507/513是側向散熱器的示例，其用於消散裝置晶粒200中產生的熱量。熱導通孔141/熱導電特徵510 是熱導電虛設特徵的示例，其可消散裝置晶粒200中產生的熱量。提供支撐晶粒210、熱導電特徵507/513和熱導通孔141/熱導電特徵510改善了裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖49示出了類似於圖29的結構，不同之處在於熱導通孔141形成為延伸穿過背側內連線結構140並省略了隔離層208。更具體來說，圖49的結構包括藉由離型層204貼合到承載基底202的裝置晶粒200和藉由接合層206貼合到裝置晶粒200的支撐晶粒210。雖然支撐晶粒210被示出為藉由接合層206貼合到裝置晶粒200，但在一些實施例中，支撐晶粒210可由支撐晶粒310代替，其可藉由與關於圖44A、圖44B、圖48A和圖48B所討論的那些相似或相同的材料及方法貼合到裝置晶粒200。裝置晶粒200、支撐晶粒210和熱導電蓋212共同形成晶粒結構304。
熱導通孔141可形成為延伸穿過鈍化層139、介電層137和介電層134。熱導通孔141可以是虛設特徵，其不電性耦合到裝置層109的主動裝置。在一些實施例中，熱導通孔141可以是電性浮置的。可藉由蝕刻延伸穿過鈍化層139、介電層137和介電層134的開口並用熱導電材料填充開口來形成熱導通孔141。熱導通孔141可各自包括一或多層，例如阻障層、擴散層和導電填充材料。舉例來說，在一些實施例中，每個熱導通孔141包括阻障層和導電填充材料。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等。導電填充材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行平坦化製程(例如CMP)以移除熱導通孔141的多餘部分，其中多餘部分在鈍化層139的頂面之上。熱導通孔141提供遠離 裝置晶粒200的裝置層109的散熱路徑，從而改善了裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖50A到圖50C中，翻轉晶粒結構304、貼合到到承載基底220、移除承載基底202，並且熱導電特徵507形成在承載基底220之上鄰近晶粒結構304。晶粒結構304的背側內連線結構140可藉由貼合到承載基底220的離型層222貼合到承載基底220。承載基底220和離型層222可與上面關於圖31所討論的那些相同或相似。承載基底202可藉由與關於圖31討論的製程相同或相似的製程從裝置晶粒200中移除。
鈍化層502形成在承載基底220和晶粒結構304之上。鈍化層502可包括聚合物，例如PBO、聚醯亞胺、BCB等。在一些實施例中，鈍化層502可包括氧化矽、氮化矽、碳化矽、氮氧化矽等非有機介電材料。鈍化層502可包括高熱導率材料，例如氮化鋁(AlN)。可藉由例如CVD、PVD、ALD等來沉積鈍化層502。鈍化層502可藉由共形沉積製程來沉積，並可沿著離型層222及晶粒結構304的水平頂面以及晶粒結構304的垂直側表面延伸。
熱導電特徵507是形成在鈍化層502上鄰近晶粒結構304。作為形成熱導電特徵507的示例，晶種層504形成在鈍化層502之上。在一些實施例中，晶種層504是金屬層，可為單層也可為由不同的材料組成的包括多個子層的複合物層。在特定的實施例中，晶種層504包括鈦層和在鈦層之上的銅層。晶種層504可使用例如PVD等形成。在晶種層504上形成並圖案化光阻(未單獨示出)。光阻可由旋塗或其類似物形成並可暴露於光線以獲得圖 案化。光阻的圖案對應於熱導電特徵507。圖案化製程藉由光阻形成開口以暴露出晶種層504。導電材料506形成在光阻的開口中和晶種層504的被暴露出來的部分上。導電材料506可由鍍敷形成，例如電鍍或無電電鍍等。導電材料506可包括金屬，例如銅、鈦、鎢、鋁等。移除光阻和未在其上形成導電材料506的晶種層504的部分。光阻可藉由可接受的灰化或剝離製程移除，例如使用氧氣電漿等。一旦移除光阻，移除晶種層504的被暴露出來的部分，例如藉由使用可接受的蝕刻製程(如藉由濕式或乾式蝕刻)。晶種層504和導電材料506的剩餘部分形成了熱導電特徵507。可執行平坦化製程(例如CMP)以移除鈍化層502、晶種層504和導電材料506的多餘部分，其中多餘部分在晶粒結構304的頂面之上。這樣一來，鈍化層502、晶種層504和導電材料506的頂面可與晶粒結構304的頂面(例如鈍化層139、重佈線層138和熱導通孔141的頂面)齊平。熱導電特徵507可形成為具有垂直於晶粒結構304的側表面的寬度W1，其範圍從約1μm到約100μm。這藉由熱導電特徵507提供了改善的散熱，而熱導電特徵507沒有延伸到晶粒結構304和隨後形成的通孔(例如下面關於圖51所討論的通孔226)之間的禁止區域(keep-out zone)中。
圖50B和圖50C示出了熱導電特徵507的各種實施例的俯視圖。如圖50B所示，熱導電特徵507可以是連續的結構，其圍繞晶粒結構304的側表面。這藉由熱導電特徵507提供了改善的散熱。在圖50C所示的實施例中，熱導電特徵507被分成多個區段。如將在下文詳細討論的，包封體(例如在下文關於圖51所討論的包封體228)可形成在熱導電特徵507的鄰近區段之間。分 區段形成熱導電特徵507降低了成本並減少了由熱導電特徵507和包封體之間的CTE不匹配所引起的應力，從而減少了封裝翹曲、減少裝置缺陷並提高裝置性能。分區段形成的熱導電特徵507也提供了改善的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖51中，通孔226形成在承載基底220上，並且包封體228形成在承載基底220、通孔226和晶粒結構304上並在通孔226和晶粒結構304周圍。通孔226和包封體228可由與上面關於圖31和圖32所討論的那些相同或相似的材料和製程來形成。通孔226可與熱導電特徵507分離垂直於晶粒結構304的側表面的距離D1(稱為禁止區域)，其範圍從約1μm到約10μm或大於約1μm。這確保了通孔226和熱導電特徵507的充分隔離，從而改善了裝置效能和減少裝置缺陷。在形成通孔226和包封體228之後，對包封體228進行平坦化製程，以暴露出通孔226、熱導電特徵507和晶粒結構304。平坦化製程還可移除通孔226、重佈線層138、熱導通孔141、熱導電特徵507及/或鈍化層139的材料，直到重佈線層138、熱導通孔141、熱導電特徵507和通孔226被暴露出來。在平坦化製程之後，通孔226、重佈線層138、熱導通孔141、鈍化層139、熱導電特徵507和包封體228的頂面在製程變化範圍內大致上共面。平坦化製程可例如是CMP、研磨製程等。在一些實施例中，例如假設通孔226、熱導通孔141、熱導電特徵507及/或重佈線層138已經被暴露出來，則可省略平坦化。
在圖52中，重佈線結構230形成在包封體228、通孔226和晶粒結構304之上，並且鈍化層236、凸塊下金屬238和導電連 接件240形成在重佈線結構230之上。重佈線結構230可類似於前側內連線結構120和背側內連線結構140。舉例來說，重佈線結構230可由與前側內連線結構120和背側內連線結構140相同或相似的材料和製程形成。重佈線結構230可包括形成在堆疊介電層234中的導電特徵232的疊層。重佈線結構230還可包括形成在堆疊介電層234中的熱導電特徵239。導電特徵232可包括導線(例如用於往返於隨後形成的接觸墊和導電連接件的路由)。導電特徵232可包括在介電層234中延伸的導通孔，以在導線的疊層之間提供垂直內連線。導電特徵232可包括一或多個嵌入式被動裝置，例如電阻器、電容器、電感器等。嵌入式被動裝置可與晶粒結構304整合以提供電路。
熱導電特徵239將熱導通孔141與熱導電特徵507熱耦合。熱導電特徵239可包括導線(例如用於熱導通孔141和熱導電特徵507之間的路由)。熱導電特徵239可包括在介電層234中延伸的導通孔，以在導線的疊層之間提供垂直內連線。熱導電特徵507可藉由熱導電特徵239和熱導通孔141熱耦合到裝置晶粒200，並且熱導電特徵507、熱導電特徵239和熱導通孔141中的每一個可與裝置晶粒200電性隔離。在一些實施例中，熱導電特徵507、熱導電特徵239和熱導通孔141可以是電性浮置的。提供熱導電特徵239改善了從裝置晶粒200的裝置層109通過熱導通孔141到熱導電特徵507的散熱，從而提高了散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
鈍化層236、凸塊下金屬238和導電連接件240可採用與上面關於圖34所討論相同或相似的材料和方法形成。晶粒結構 304、熱導電特徵507、鈍化層502、包封體228、通孔226、重佈線結構230、鈍化層236、凸塊下金屬238和導電連接件240共同形成第一封裝組件354。
在圖53中，翻轉第一封裝組件354、移除承載基底220以及第二封裝組件360耦合到第一封裝組件354。圖53中所執行的製程與上面關於圖35所討論的那些相似或相同。第一封裝組件354、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件354(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置604。
熱導電特徵507為形成於晶粒結構304的側表面的散熱結構，其可簡稱為側向散熱器。熱導通孔141和熱導電特徵239是散熱結構，其提供了從裝置晶粒200的裝置層109到熱導電特徵507的散熱路徑，並可稱為熱導電虛設特徵。熱導電特徵507、熱導通孔141和熱導電特徵239可包括在圖53的經封裝的半導體裝置604中，以改善裝置晶粒200的主動裝置的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖54示出了實施例，其中上面關於圖50A至圖53所討論的熱導電特徵507的晶種層504被熱介面材料508替換，並且在支撐晶粒210和裝置晶粒200中提供散熱路徑。散熱路徑可從裝置層109通過前側內連線結構120和支撐晶粒210提供，並且從裝置層109通過背側內連線結構140提供。裝置晶粒200、支撐晶粒210、熱導電蓋212共同形成晶粒結構306。如圖54所示，前側內連線結構120、裝置層109、背側內連線結構140包含熱導電特徵510，並且支撐晶粒210包含熱導通孔512。前側內連線結 構120、裝置層109和背側內連線結構140中的熱導電特徵510可與如上面關於圖21A至圖27C所討論的導電特徵122、背側通孔130、導線132、導電特徵136和重佈線層138相同或相似。
圖54所示的支撐晶粒210包括熱導通孔512(有時稱為矽穿孔或基底穿孔(TSV))並可進一步包括金屬化層(未單獨示出)。金屬化層可設計成藉由支撐晶粒210提供散熱路徑。金屬化層可由交替的介電材料層(例如低k介電材料)和導電材料(例如銅)形成，其中通孔內連導電材料的層。熱導通孔512和金屬化層可藉由任何合適的製程(例如沉積、金屬鑲嵌、雙鑲嵌或其類似者)形成。
熱導電特徵510和熱導通孔512可以是虛設特徵，其為熱導電並且不電性耦合到裝置晶粒200的主動裝置。換言之，熱導電特徵510和熱導通孔512與裝置晶粒200的主動裝置熱耦合並且電性隔離。在一些實施例中，熱導電特徵510和熱導通孔512可以是電性浮置的。熱導電特徵510和熱導通孔512藉由前側內連線結構120和背側內連線結構140兩者向經封裝的半導體裝置外部提供散熱路徑。因此，熱導電特徵510和熱導通孔512改善了裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
上面關於圖50A到圖53所討論的熱導電特徵507的晶種層504在圖54中被熱介面材料508代替。因此，熱導電特徵507包括導電材料506和熱介面材料508。鈍化層502可由與以上關於圖50A至圖50C所討論的那些相同或相似的材料和製程形成。然後將熱介面材料508塗覆到鈍化層502上。熱介面材料508可包 括但不限於導熱膏(thermal grease)、相變材料、金屬填充聚合物基體(metal filled polymer matrix)、其他聚合物材料、鉛、錫、銦、銀的焊料膏、焊料合金、銅、鉍、其組合或類似物。可使用熱介面材料508以將導電材料506黏附到下面的結構。在此類實施例中，導電材料506可單獨形成並可貼合到熱介面材料508。導電材料506可由高熱導率材料形成，例如金屬，包括銅、鋼、鐵、鎳、銀、金、鎢、鋁、鈷、鎢、釕、其組合等。
導電材料506可為晶粒結構306提供機械增強，可防止晶粒結構306的翹曲，並可為晶粒結構306提供改善的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。藉由熱介面材料508貼合導電材料506減少了由導電材料506和晶粒結構306之間的CTE不匹配所引起的應力，從而提高減少封裝翹曲、減少裝置缺陷並改善裝置的性能。
在圖55中，通孔226形成在承載基底220上，包封體228形成在承載基底220、通孔226、熱導電特徵507和晶粒結構306上並在通孔226和熱導電特徵507周圍，重佈線結構230形成在包封體228、通孔226、熱導電特徵507和晶粒結構300之上，並且鈍化層236、凸塊下金屬238和導電連接件240形成在重佈線結構230之上。通孔226和包封體228可由與上面關於圖31、圖32和圖51所討論的那些相同或相似的材料和製程形成。在形成通孔226和包封體228之後，對包封體228進行平坦化製程，以暴露出通孔226、熱導電特徵507和晶粒結構300。平坦化製程還可移除通孔226、熱導電特徵507、熱導電特徵510、重佈線層138及/或鈍化層139的材料，直到重佈線層138、熱導電特徵507、熱導 電特徵510和通孔226被暴露出來。在平坦化製程之後，通孔226、重佈線層138、熱導電特徵510、鈍化層139、熱導電特徵507和包封體228的頂面在製程變化範圍內大致上共面。平坦化製程可例如是CMP、研磨製程等。在一些實施例中，例如假設通孔226、熱導電特徵507、熱導電特徵510及/或重佈線層138已被暴露出來，則可省略平坦化。
重佈線結構230可類似於前側內連線結構120和背側內連線結構140。舉例來說，重佈線結構230可由與前側內連線結構120和背側內連線結構140相同或相似的材料和製程形成。重佈線結構230可包括形成在堆疊介電層234中的導電特徵232的疊層。重佈線結構230還可包括形成在堆疊介電層234中的熱導電特徵239。導電特徵232可包括導線(例如用於往返於隨後形成的接觸墊和導電連接件的路由)。導電特徵232可包括在介電層234中延伸的導通孔，以在導線的疊層之間提供垂直內連線。導電特徵232可包括一或多個嵌入式被動裝置，例如電阻器、電容器、電感器等。嵌入式被動裝置可與晶粒結構300整合以提供電路。
熱導電特徵239將熱導電特徵510與熱導電特徵507熱耦合。熱導電特徵239可包括導線(例如用於熱導電特徵510和熱導電特徵507之間的路由)。熱導電特徵239可包括在介電層234中延伸的導通孔，以在導線的疊層之間提供垂直內連線。熱導電特徵507可藉由熱導電特徵239和熱導電特徵510熱耦合到裝置晶粒200，並且熱導電特徵507、熱導電特徵239和熱導電特徵510中的每一個可與裝置晶粒200電性隔離。在一些實施例中，熱導電特徵507、熱導電特徵239和熱導電特徵510可以是電性浮置 的。提供熱導電特徵239改善了從裝置晶粒200的裝置層109通過熱導電特徵510到熱導電特徵507的散熱，從而提高了散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
鈍化層236、凸塊下金屬238和導電連接件240可由與上面關於圖34和圖52所討論的方法相同或相似的材料和方法形成。晶粒結構300、熱導電特徵507、鈍化層502、包封體228、通孔226、重佈線結構230、鈍化層236、凸塊下金屬238和導電連接件240共同形成第一封裝組件356。
在圖56中，翻轉第一封裝組件356，移除承載基底220，並且第二封裝組件360耦合到第一封裝組件356。圖53中執行的製程類似於或相同於上面關於圖35和53所討論的那些。第一封裝組件356、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件356(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置606。
熱導電特徵507是形成在晶粒結構300的側表面的散熱結構，可稱為側向散熱器。熱導通孔512和熱導電特徵510是散熱結構，其從裝置晶粒200的裝置層109到熱導電特徵507再經過支撐晶粒210提供散熱路徑，可稱為散熱導電虛設特徵。支撐晶粒210是形成在裝置晶粒200的前側的散熱結構，可稱為前側散熱器。熱導電特徵507、熱導通孔512、熱導電特徵510、支撐晶粒210和熱導電特徵239可涵蓋在圖56的經封裝的半導體裝置606中，以改善裝置晶粒200的主動裝置的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。支撐 晶粒210還可改善第一封裝組件356的結構和機械穩定性。
在圖57和圖58中，圖53的熱導電特徵507被熱導電特徵513代替，其形成為包括網格部分517及/或實心部分518。圖57和圖58示出了熱導電特徵513的網格部分517的俯視圖，其中結構的側視圖沿俯視圖中所示的參考線A-A’所截取。熱導電特徵513包括在鈍化層502上的晶種層515和在晶種層515上的導電材料514。晶種層515和導電材料514可由分別與上面關於圖50A到圖50C所討論的晶種層504和導電材料506的那些相同或相似的材料和製程形成。用於圖案化晶種層515和導電材料514的光阻被圖案化以形成熱導電特徵513的網格部分517及/或實心部分518。
如圖57所示，熱導電特徵513可包括形成在晶粒結構304的相對側上的網格部分517。網格部分517可形成在圍繞晶粒結構304的整個熱導電特徵513中，例如在沿著晶粒結構304的所有四個側面的熱導電特徵513的部分中。晶粒結構304、熱導電特徵513、鈍化層502、包封體228、通孔226、重佈線結構230、鈍化層236、凸塊下金屬238和導電連接件240共同形成第一封裝組件357。第一封裝組件357、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件357(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置608。
如圖58所示，熱導電特徵513的部分可包括網格部分517(例如在晶粒結構304的右側)，並且熱導電特徵513的部分可包括實心部分518(例如在晶粒結構304的左側)。網格部分517和實心部分518可形成在熱導電特徵513的任何期望的部分中。晶 粒結構304、熱導電特徵513、鈍化層502、包封體228、通孔226、重佈線結構230、鈍化層236、凸塊下金屬238和導電連接件240共同形成第一封裝組件358。第一封裝組件358、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件358(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置610。
在一些實施例中，例如圖57和圖58所示的實施例，熱導電特徵513可如上文關於圖50C所述的被分段，或者如上文關於圖54到圖56所述的熱導電特徵513的晶種層515可替換為熱介面材料。包封體228可填滿在熱導電特徵513的網格部分517中的間隙。形成包括網格部分517的熱導電特徵513並用包封體228填充網格部分517中的間隙可降低熱導電特徵513和包封體228之間的CTE不匹配所引起的應力，從而減少封裝翹曲、減少裝置缺陷並提高裝置性能。此外，包括熱導電特徵513改善了裝置晶粒200的主動裝置的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖59A到圖60說明了一實施例，其中散熱結構包括貼合到裝置晶粒200的前側內連線結構120的支撐晶粒210、貼合到裝置晶粒200的側表面的熱導電特徵507或熱導電特徵513、形成在裝置晶粒200的背側內連線結構140中的熱導電特徵141、以及形成在熱導電特徵507/513和支撐晶粒210上的熱導電蓋516。支撐晶粒210是前側散熱器的示例，其消散在裝置晶粒200中產生的熱量(例如包括根據圖2至圖27C的製程所製造的nano-FET的裝置晶粒)。熱導電特徵507/513是側向散熱器的示例，其用於消散 裝置晶粒200中產生的熱量。熱導通孔141是熱導電虛設特徵的示例，其可消散裝置晶粒200中產生的熱量。熱導電蓋516是導電蓋散熱器的示例，其用於消散裝置晶粒200中產生的熱量。提供支撐晶粒210、熱導電特徵507/513、熱導通孔141和熱導電蓋516改善了裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖59A示出了在形成重佈線結構230、鈍化層236、凸塊下金屬238和導電連接件240之後的圖58的結構，其中翻轉第一封裝組件358並且移除承載基底220。在圖59中，執行平坦化製程，並且熱導電蓋516形成在熱導電特徵513和支撐晶粒210之上。可對通孔226、包封體228、鈍化層502、熱導電特徵513和支撐晶粒210執行平坦化製程。在平坦化製程之後，通孔226、包封體228、鈍化層502、熱導電特徵513和支撐晶粒210的頂面在製程變化範圍內大致上共面。平坦化製程可例如是CMP、研磨製程等。
熱導電蓋516可由類似於上面關於圖30所討論的熱導電蓋212的材料和製程形成。舉例來說，熱導電蓋516可藉由沉積晶種層(未單獨示出)在通孔226、包封體228、導電特徵513、鈍化層502和支撐晶粒210之上而形成。在晶種層上形成並圖案化光阻。導電材料形成在光阻的開口中以及在晶種層的被暴露出來的部分上。移除光阻和未在其上形成導電材料的晶種層的部分。導電材料和晶種層的剩餘部分形成了熱導電蓋516。熱導電蓋516可熱耦合到熱導電特徵513和支撐晶粒210。在一些實施例中，熱導電蓋516可以是電性浮置的。提供熱導電蓋516改善了 裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
圖59B和圖59C示出了根據一些實施例的圖59A的結構的俯視圖。具體來說，圖59B和圖59C示出了包封體228、熱導電蓋516、熱導電特徵507/513、鈍化層502、裝置晶粒200和支撐晶粒210的俯視圖。為了清楚和便於說明，圖59B和圖59C中省略了某些特徵，例如通孔226。在圖59B中，與以上關於圖51所討論的那些相同或相似的熱導電特徵507形成在包封體228中，並且熱導電蓋516包括單個連續特徵。如圖59B所示，熱導電蓋516的側表面可與熱導電特徵507的側表面對齊。熱導電蓋516可覆蓋包括熱導電特徵507、鈍化層502、裝置晶粒200和支撐晶粒210的區域。提供圍繞支撐晶粒210和裝置晶粒200的熱導電特徵507並將熱導電蓋516作為為單個連續的特徵改善了通過熱導電特徵507和熱導電蓋516的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖59C中，提供了關於圖59A所討論的熱導電特徵513，並且熱導電蓋516包括由間隙彼此分開的區段。熱導電特徵513還包括由間隙彼此分開的區段。儘管熱導電特徵513被示出為包括9個實心部分518和單個網格部分517，但可包括實心部分518和網格部分517的任意組合。此外，熱導電特徵513可以是連續的且相鄰的區段可不被間隙所分開。熱導電蓋516可部分地在熱導電特徵513、包封體228、鈍化層502、裝置晶粒200和支撐晶粒210之上延伸。
將熱導電特徵513形成為多個區段降低了在熱導電特徵 513和包封體228之間的CTE不匹配所引起的應力，從而減少封裝翹曲、減少裝置缺陷並改善了裝置的性能。類似地，將熱導電蓋516形成為多個區段降低了在熱導電蓋516和隨後沉積的底膠材料(例如下面關於圖60討論的底膠258)之間的CTE不匹配所引起的應力，從而減少封裝翹曲、減少裝置缺陷並改善了裝置的性能。提供熱導電特徵513和熱導電蓋516改善了裝置晶粒200的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。
在圖60中，第二封裝組件360耦合到第一封裝組件358。圖53中所執行的製程與上面關於圖35、圖53和圖56所討論的那些類似或相同。如圖60所示，底膠258可形成為圍繞熱導電蓋516。雖然熱導電蓋516被示出為藉由底膠258與基底248分開，但在一些實施例中，基底248可貼合到與熱導電蓋516接觸的第一封裝組件358。第一封裝組件358、第二封裝組件360和用於將第二封裝組件360耦合到第一封裝組件358(例如鈍化層242、導電連接件244、底膠258)的中間結構共同形成經封裝的半導體裝置612。
熱導電特徵507/513是形成於晶粒結構304的側表面的散熱結構，可簡稱為側向散熱器。熱導通孔141是散熱結構，其提供了從裝置晶粒200的裝置層109經過背側內連線結構140到熱導電特徵507的散熱路徑，並可稱為熱導電虛設特徵。支撐晶粒210和熱導電蓋516是形成在裝置晶粒200的前側的散熱結構。支撐晶粒210可稱為前側散熱器。熱導電蓋516可稱為導電蓋散熱器。熱導電特徵507/513、熱導通孔141、支撐晶粒210和熱導電 蓋516可涵蓋在圖60的經封裝的半導體裝置612中，以改善裝置晶粒200的主動裝置的散熱。這改善了裝置效能和減少由裝置晶粒200中產生的熱量所引起的裝置缺陷。支撐晶粒210還可改善第一封裝組件358的結構和機械穩定性。
實施例可獲得多個優勢。舉例來說，包括上面所討論的各種散熱結構有助於改善經封裝的半導體裝置的散熱。散熱結構可包括前側散熱器、背側散熱器、熱導電虛設特徵、導電蓋散熱器、側向散熱器或其任意組合。改進經封裝的半導體裝置的散熱提高了裝置效能並減少了由經封裝的半導體裝置中包含的主動裝置中產生的熱量所引起的裝置缺陷。
根據一實施例，一種半導體封裝包括包含基底、在基底的前側上的前側內連線結構以及在基底的與前側內連線結構相對的背側上的背側內連線結構的半導體晶粒；設置在前側內連線結構上的支撐晶粒；在支撐晶粒上的散熱結構，散熱結構與半導體晶粒和支撐晶粒熱耦合；在與基底相對的背側內連線結構上的重佈線結構，重佈線結構與半導體晶粒電性耦合；在重佈線結構上並與半導體晶粒、支撐晶粒和散熱結構的側表面相鄰的包封體。在一實施例中，半導體封裝還包括在散熱結構和包封體之間延伸的鈍化材料，散熱結構包括金屬層。在一實施例中，散熱結構包括在半導體晶粒的背側內連線結構和重佈線結構之間的中介物，中介物包括熱導通孔，並且熱導通孔是電性浮置的。在一實施例中，散熱結構在垂直於支撐晶粒的主表面的方向上圍繞半導體晶粒和支撐晶粒的側表面。在一實施例中，包封體物理接觸散熱結構的側表面。在一實施例中，支撐晶粒在垂直於支撐晶粒的主表 面的第一方向上具有第一厚度，散熱結構在第一方向上具有第二厚度，第二厚度與第一厚度的比例為40%至60%。在一實施例中，散熱結構包括多個區段，包封體在所述多個區段的相鄰的區段之間延伸。
根據另一實施例，一種封裝裝置包括裝置晶粒，所述裝置晶粒包含在半導體通道上方的閘極結構、與閘極結構和半導體通道相鄰的第一源極/汲極、耦合到閘極結構的面對第一方向的表面的閘極接觸件、在第一方向上的閘極接觸件上的前側內連線結構，前側內連線結構與閘極接觸件耦合、耦合到第一源極/汲極的面對與第一方向相對的第二方向的表面的第一源極/汲極接觸件、以及在第二方向上的第一源極/汲極接觸件上的背側內連線結構，背側內連線結構與第一源極/汲極接觸件耦合；與裝置晶粒熱耦合的支撐晶粒；以及熱耦合到裝置晶粒的第一散熱結構。在一實施例中，支撐晶粒包括氮化鋁。在一實施例中，支撐晶粒設置在第一方向上的前側內連線結構上，並且第一散熱結構設置在第一方向上的支撐晶粒上。在一實施例中，封裝裝置還包括在支撐晶粒和第一散熱結構之間的隔離層，隔離層包括氮化矽。在一實施例中，支撐晶粒設置在第一方向上的前側內連線結構上，第一散熱結構設置在第二方向上的背側內連線結構上，並且第一散熱結構包括中介物晶粒。在一實施例中，支撐晶粒設置在第三方向上的裝置晶粒的側表面上，第三方向垂直於第一方向和第二方向。在一實施例中，支撐晶粒藉由熱介面材料耦合到裝置晶粒。
根據另一實施例，一種方法包括提供裝置晶粒，裝置晶粒包括裝置層、在裝置層的前側上的前側內連線結構、以及在裝 置層的背側上的背側內連線結構；將支撐晶粒貼合到裝置晶粒，支撐晶粒與裝置晶粒熱耦合；將散熱結構貼合到裝置晶粒，散熱結構與裝置晶粒熱耦合；用包封體包封裝置晶粒、支撐晶粒和散熱結構。在一實施例中，將支撐晶粒貼合到裝置晶粒包括將支撐晶粒熔融接合到前側內連線結構。在一實施例中，將散熱結構貼合到裝置晶粒包括將散熱結構混合接合到背側內連線結構。在一實施例中，將散熱結構貼合到裝置晶粒包括鍍敷散熱結構在相對於裝置晶粒的支撐晶粒上。在一實施例中，將散熱結構貼合到裝置晶粒包括鍍敷散熱結構在裝置晶粒和支撐晶粒的側表面上。在一實施例中，將散熱結構貼合到裝置晶粒包括鍍敷散熱結構在裝置晶粒上，並且包封散熱結構包括在散熱結構的鄰近部分之間形成包封體。
以上概略描述了幾個實施例的特徵，使得所屬技術領域中具有通常知識者可以更好地理解本揭露的各個面向。所屬技術領域中具有通常知識者應該理解的是，他們可以使用本揭露內容作為設計或修改其他製程及結構的基礎，以實現與本文說明的實施例相同的目的及/或達成相同的優點。所屬技術領域中具有通常知識者應該知道，等效的構成並不脫離本揭露的精神和範圍，因此在不背離本揭露的精神和範圍的情況下，可以進行各種改變、替換及變更。
109:裝置層
120:前側內連線結構
138:重佈線層
139、236、242:鈍化層
140:背側內連線結構
240、244:導電連接件
206:接合層
200:裝置晶粒
208:隔離層
210:支撐晶粒
212:熱導電蓋
218:鈍化材料
224:黏著劑
226:通孔
228:包封體
230:重佈線結構
232:導電特徵
234:堆疊介電層
238:凸塊下金屬
246、252:接合墊
248:基底
250:導通孔
254:模塑材料
256:金屬線接合
258:底膠
300:晶粒結構
350:第一封裝組件
360:第二封裝組件
362:堆疊晶粒
362A:第一堆疊晶粒
362B:第二堆疊晶粒
600:經封裝的半導體裝置

Claims (10)

  1. 一種半導體封裝，包括：半導體晶粒，包括基底、在所述基底的前側上的前側內連線結構、以及在所述基底的與所述前側內連線結構相對的背側上的背側內連線結構；支撐晶粒，設置在所述前側內連線結構上；散熱結構，在所述支撐晶粒上，其中所述散熱結構與所述半導體晶粒和所述支撐晶粒熱耦合；重佈線結構，在與所述基底相對的所述背側內連線結構上，其中所述重佈線結構與所述半導體晶粒電性耦合，所述散熱結構包括在所述半導體晶粒的所述背側內連線結構和所述重佈線結構之間的中介物，所述中介物包括電性浮置的熱導通孔；以及包封體，在所述重佈線結構上並與所述半導體晶粒、所述支撐晶粒和所述散熱結構的側表面相鄰。
  2. 如請求項1所述的半導體封裝，還包括在所述散熱結構和所述包封體之間延伸的鈍化材料，其中所述散熱結構包括金屬層。
  3. 如請求項1所述的半導體封裝，其中所述支撐晶粒在垂直於所述支撐晶粒的主表面的第一方向上具有第一厚度，所述散熱結構在所述第一方向上具有第二厚度，並且所述第二厚度與所述第一厚度的比例為40%至60%。
  4. 如請求項1所述的半導體封裝，其中所述散熱結構在垂直於所述支撐晶粒的主表面的方向上圍繞所述半導體晶粒和所述支撐晶粒的側表面。
  5. 如請求項1所述的半導體封裝，其中所述包封體物理接觸所述散熱結構的所述側表面。
  6. 如請求項1所述的半導體封裝，其中所述散熱結構包括多個區段，所述包封體在所述區段中的相鄰的區段之間延伸。
  7. 一種封裝裝置，包括：裝置晶粒，包括：閘極結構，在半導體通道之上；源極/汲極，鄰近所述閘極結構和所述半導體通道；閘極接觸件，耦合到面對第一方向的所述閘極結構的表面；前側內連線結構，在所述第一方向上的所述閘極接觸件上，其中所述前側內連線結構耦合到所述閘極接觸件；源極/汲極接觸件，耦合到面對與所述第一方向相對的第二方向的所述源極/汲極的表面；及背側內連線結構，在所述第二方向上的所述源極/汲極接觸件上，其中所述背側內連線結構耦合到所述源極/汲極接觸件；支撐晶粒，熱耦合到所述裝置晶粒；以及散熱結構，熱耦合到所述裝置晶粒，所述散熱結構包括在所述裝置晶粒的所述背側內連線結構上的中介物，所述中介物包括電性浮置的熱導通孔。
  8. 如請求項7所述的封裝裝置，其中所述支撐晶粒設置在所述第一方向上的所述前側內連線結構上，並且所述散熱結構設置在所述第一方向上的所述支撐晶粒上。
  9. 一種半導體封裝的製造方法，包括：提供裝置晶粒，所述裝置晶粒包括：裝置層；前側內連線結構，在所述裝置層的前側上；及背側內連線結構，在所述裝置層的背側上；將支撐晶粒貼合至所述裝置晶粒，其中所述支撐晶粒與所述裝置晶粒熱耦合；將散熱結構貼合至所述裝置晶粒，其中所述散熱結構與所述裝置晶粒熱耦合，其中所述散熱結構包括在所述裝置晶粒的所述背側內連線結構上的中介物，所述中介物包括電性浮置的熱導通孔；以及用包封體包封所述裝置晶粒、所述支撐晶粒和所述散熱結構。
  10. 如請求項9所述半導體封裝的製造方法，其中將所述散熱結構貼合到所述裝置晶粒包括將所述散熱結構混合接合到所述背側內連線結構。
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