KR102460887B1 - 후면 전력 레일을 포함하는 패키징된 반도체 디바이스 및 그 형성 방법 - Google Patents

후면 전력 레일을 포함하는 패키징된 반도체 디바이스 및 그 형성 방법 Download PDF

Info

Publication number
KR102460887B1
KR102460887B1 KR1020200180890A KR20200180890A KR102460887B1 KR 102460887 B1 KR102460887 B1 KR 102460887B1 KR 1020200180890 A KR1020200180890 A KR 1020200180890A KR 20200180890 A KR20200180890 A KR 20200180890A KR 102460887 B1 KR102460887 B1 KR 102460887B1
Authority
KR
South Korea
Prior art keywords
layer
interconnect structure
die
dielectric
integrated circuit
Prior art date
Application number
KR1020200180890A
Other languages
English (en)
Other versions
KR20210139123A (ko
Inventor
치이 추앙
허우위 천
쿠안륀 청
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/994,223 external-priority patent/US11239208B2/en
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210139123A publication Critical patent/KR20210139123A/ko
Application granted granted Critical
Publication of KR102460887B1 publication Critical patent/KR102460887B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

후면 전력 레일을 포함하는 패키징된 반도체 디바이스를 형성하기 위한 방법 및 이에 의해 형성된 패키징된 반도체 디바이스가 개시된다. 일 실시예에서, 디바이스는 제1 집적 회로 디바이스 - 제1 집적 회로 디바이스는 제1 디바이스 층 내의 제1 트랜지스터 구조체; 제1 디바이스 층의 전면 상의 전면 상호연결 구조체; 및 제1 디바이스 층의 후면 상의 후면 상호연결 구조체 - 후면 상호연결 구조체는 제1 디바이스 층의 후면 상의 제1 유전체 층을 포함함 -; 및 제1 유전체 층을 관통하여 제1 트랜지스터 구조체의 소스/드레인 영역까지 연장되는 제1 콘택트를 포함함 -; 및 제2 집적 회로 디바이스 - 제2 집적 회로 디바이스는 제2 디바이스 층 내의 제2 트랜지스터 구조체; 및 제2 디바이스 층 상의 제1 상호연결 구조체 - 제1 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 전면 상호연결 구조체에 본딩됨 - 를 포함한다.

Description

후면 전력 레일을 포함하는 패키징된 반도체 디바이스 및 그 형성 방법{PACKAGED SEMICONDUCTOR DEVICES INCLUDING BACKSIDE POWER RAILS AND METHODS OF FORMING THE SAME}
관련 출원의 상호 참조
본 출원은 2020년 5월 12일자로 출원된 발명의 명칭이 “Semiconductor Chip Stack with Back Side Power Rail and Method of Forming the Same”인 미국 가출원 제63/023,317호의 이익을 주장하고, 이 특허 출원은 참조에 의해 본 명세서에 포함된다.
반도체 디바이스는, 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연 재료 층 또는 유전체 재료 층, 전도성 재료 층, 및 반도체 재료 층을 순차적으로 성막시키는 것, 및 다양한 재료 층을 리소그래피를 사용하여 패터닝하여 그 상에 회로 컴포넌트 및 요소를 형성하는 것에 의해 제조된다.
반도체 산업은, 주어진 영역 내에 더 많은 컴포넌트가 집적될 수 있게 하는, 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선시킨다. 그렇지만, 최소 피처 크기가 감소됨에 따라, 해결되어야 하는 추가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른, 나노구조 전계 효과 트랜지스터(나노-FET)의 예를 3차원 뷰로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 27a, 도 27b, 도 27c, 도 28a, 도 28b, 도 28c, 도 29a, 도 29b, 및 도 29c는 일부 실시예에 따른, 나노-FET의 제조에서의 중간 스테이지의 단면도이다.
도 30 내지 도 51은 일부 실시예에 따른, 집적 회로 다이의 패키징에서의 중간 스테이지의 단면도이다.
이하의 개시는 본 발명의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접적으로 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 설명의 용이성을 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향으로 회전됨), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예는 하이브리드 본딩을 사용하여 패키징된 반도체 디바이스를 형성하기 위한 방법 및 이에 의해 형성되는 패키징된 반도체 디바이스를 제공한다. 패키징된 반도체 디바이스는 적층된 집적 회로(IC) 다이를 포함하며, 그 중 적어도 하나는 후면 전력 레일을 갖는 후면 상호연결 구조체를 포함한다. 후면 전력 레일은 후면 비아를 통해 적층된 IC 다이의 소스/드레인 영역에 연결될 수 있다. 일부 실시예에서, 제1 IC 다이의 전면 상호연결 구조체는 제2 IC 다이의 전면 상호연결 구조체에 하이브리드 본딩되거나; 제1 다이의 전면 상호연결 구조체는 제2 다이의 후면 상호연결 구조체에 하이브리드 본딩되거나; 또는 제1 다이의 후면 상호연결 구조체는 제2 다이의 후면 상호연결 구조체에 하이브리드 본딩된다. 후면 전력 레일을 포함하는 IC 다이를 갖는 패키징된 반도체 디바이스를 형성하는 것은 IC 다이가 더 큰 트랜지스터 밀도로 형성될 수 있게 하고, 본딩된 IC 다이들 사이의 거리를 감소시키며, IC 다이 적층 및 패키징에서 더 큰 유연성을 제공한다.
본 명세서에서 논의되는 일부 실시예는 나노-FET를 포함하는 IC 다이의 맥락에서 설명된다. 그렇지만, 다양한 실시예가 나노-FET 대신에 또는 이와 조합하여 다른 유형의 트랜지스터(예를 들면, 핀 전계 효과 트랜지스터(FinFET), 평면 트랜지스터 등)를 포함하는 IC 다이에 적용될 수 있다.
도 1은 일부 실시예에 따른, 나노-FET(예를 들면, 나노와이어 FET, 나노시트 FET 등)의 예를 3차원 뷰로 예시한다. 나노-FET는 기판(50)(예를 들면, 반도체 기판) 상의 핀(66) 위에 나노구조체(55)(예를 들면, 나노시트, 나노와이어 등)를 포함하고, 여기서 나노구조체(55)는 나노-FET에 대한 채널 영역으로서 작용한다. 나노구조체(55)는 p-형 나노구조체, n-형 나노구조체, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(STI) 영역(68)은 인접한 핀들(66) 사이에 배치되고, 이러한 핀(66)은 이웃하는 STI 영역들(68) 사이로부터 위로 돌출할 수 있다. 비록 STI 영역(68)이 기판(50)과 분리된 것으로 설명/예시되지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역의 조합을 지칭할 수 있다. 추가적으로, 비록 핀(66)의 바닥 부분이 기판(50)과 단일의 연속적인 재료인 것으로 예시되어 있지만, 핀(66)의 바닥 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(66)은 이웃하는 STI 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층(100)은 핀(66)의 상부 표면 위에 그리고 나노구조체(55)의 상부 표면, 측벽, 및 하부 표면을 따라 있다. 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 게이트 유전체 층(100) 및 게이트 전극(102)의 양측(opposing sides)에서 핀(66) 상에 배치된다.
도 1은 추후의 도면에서 사용되는 기준 단면을 추가로 예시한다. 단면(A-A')은, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향에 수직인 방향으로 게이트 전극(102)의 길이방향 축을 따라 있다. 단면(B-B')은 단면(A-A')과 평행하고, 다수의 나노 FET의 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 단면(C-C')은 단면(A-A')에 수직이고, 예를 들어, 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향으로 나노-FET의 핀(66)의 길이방향 축에 평행하다. 후속 도면은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트-라스트 프로세스(gate-last process)를 사용하여 형성되는 나노-FET의 맥락에서 논의된다. 다른 실시예에서는, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예는, 평면 FET와 같은, 평면 디바이스에서 또는 핀 전계 효과 트랜지스터(FinFET)에서 사용되는 양상을 고려한다.
도 2 내지 도 29c는 일부 실시예에 따른, 나노-FET의 제조에서의 중간 스테이지의 단면도이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 및 도 29a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 12d, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 및 도 29b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 11d, 도 12c, 도 12e, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 21d, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 및 도 29c는 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 30 내지 도 51은 일부 실시예에 따른, IC 다이의 패키징에서의 중간 스테이지의 단면도이다. 도 30 내지 도 51은 도 1에 예시된 기준 단면(C-C')을 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예를 들면, p-형 또는 n-형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 기판 또는 구배 기판과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-형 영역(50N) 및 p-형 영역(50P)을 갖는다. n-형 영역(50N)은, NMOS 트랜지스터와 같은, n-형 디바이스, 예를 들면, n-형 나노-FET를 형성하기 위한 것일 수 있고, p-형 영역(50P)은, PMOS 트랜지스터와 같은, p-형 디바이스, 예를 들어, p-형 나노-FET를 형성하기 위한 것일 수 있다. n-형 영역(50N)은 (분할부(divider)(20)에 의해 예시된 바와 같이) p-형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 개수의 디바이스 피처(예를 들면, 다른 능동 디바이스, 도핑 영역, 격리 구조체 등)가 n-형 영역(50N)과 p-형 영역(50P) 사이에 배치될 수 있다. 비록 하나의 n-형 영역(50N) 및 하나의 p-형 영역(50P)이 예시되어 있지만, 임의의 개수의 n-형 영역(50N) 및 p-형 영역(50P)이 제공될 수 있다.
게다가 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A 내지 51C)(집합적으로 제1 반도체 층(51)이라고 지칭됨)과 제2 반도체 층(53A 내지 53C)(집합적으로 제2 반도체 층(53)이라고 지칭됨)의 교호 층을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제1 반도체 층(51)이 제거될 것이고 제2 반도체 층(53)이 패터닝되어 n-형 영역(50N) 및 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 것이다. 그렇지만, 일부 실시예에서, 제1 반도체 층(51)이 제거될 수 있고 제2 반도체 층(53)이 패터닝되어 n-형 영역(50N)에 나노-FET의 채널 영역을 형성할 수 있으며, 제2 반도체 층(53)이 제거될 수 있고 제1 반도체 층(51)이 패터닝되어 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 수 있다. 일부 실시예에서, 제2 반도체 층(53)이 제거될 수 있고 제1 반도체 층(51)이 패터닝되어 n-형 영역(50N)에 나노-FET의 채널 영역을 형성할 수 있으며, 제1 반도체 층(51)이 제거될 수 있고 제2 반도체 층(53)이 패터닝되어 p-형 영역(50P)에 나노-FET의 채널 영역을 형성할 수 있다. 일부 실시예에서, 제2 반도체 층(53)이 제거될 수 있고 제1 반도체 층(51)이 패터닝되어 n-형 영역(50N) 및 p-형 영역(50P) 둘 모두에 나노-FET의 채널 영역을 형성할 수 있다.
다층 스택(64)은 예시 목적으로 제1 반도체 층(51) 및 제2 반도체 층(53) 각각의 3개의 층을 포함하는 것으로 예시되어 있다. 일부 실시예에서, 다층 스택(64)은 임의의 개수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 층들 각각은 화학적 기상 퇴적(CVD), 원자 층 퇴적(ALD), 기상 에피택시(VPE), 분자 빔 에피택시(MBE) 등과 같은 프로세스를 사용하여 에피택셜적으로 성장될 수 있다. 다양한 실시예에서, 제1 반도체 층(51)은, 실리콘 게르마늄 등과 같은, p-형 나노 FET에 적합한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층(53)은, 실리콘, 실리콘 탄소 등과 같은, n-형 나노-FET에 적합한 제2 반도체 재료로 형성될 수 있다. 다층 스택(64)은 예시 목적으로 p-형 나노-FET에 적합한 최하부 반도체 층을 갖는 것으로 예시되어 있다. 일부 실시예에서, 최하부 층이 n-형 나노-FET에 적합한 반도체 층이도록 다층 스택(64)이 형성될 수 있다.
제1 반도체 재료와 제2 반도체 재료는 서로에 대해 높은 에칭 선택도를 갖는 재료일 수 있다. 이에 따라, 제2 반도체 재료의 제2 반도체 층(53)을 상당히 제거하지 않으면서 제1 반도체 재료의 제1 반도체 층(51)이 제거될 수 있어, 이에 의해 제2 반도체 층(53)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있게 한다. 유사하게, 제2 반도체 층(53)이 제거되고 제1 반도체 층(51)이 패터닝되어 채널 영역을 형성하는 실시예에서, 제1 반도체 재료의 제1 반도체 층(51)을 상당히 제거하지 않으면서 제2 반도체 재료의 제2 반도체 층(53)이 제거될 수 있어, 이에 의해 제1 반도체 층(51)이 패터닝되어 나노-FET의 채널 영역을 형성할 수 있게 한다.
이제 도 3을 참조하면, 일부 실시예에 따라, 핀(66)이 기판(50)에 형성되고 나노구조체(55)가 다층 스택(64)에 형성된다. 일부 실시예에서, 나노 구조체(55) 및 핀(66)은, 제각기, 다층 스택(64) 및 기판(50)에 트렌치를 에칭함으로써 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은, 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭함으로써 나노구조체(55)를 형성하는 것은 추가로 제1 반도체 층(51)으로부터 제1 나노구조체(52A 내지 52C)(집합적으로 제1 나노구조체(52)라고 지칭됨)를 규정하고 제2 반도체 층(53)으로부터 제2 나노구조체(54A 내지 54C)(집합적으로 제2 나노구조체(54)라고 지칭됨)를 규정할 수 있다. 제1 나노구조체(52)와 제2 나노구조체(54)은 집합적으로 나노구조체(55)라고 지칭될 수 있다.
핀(66)과 나노구조체(55)는 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66)과 나노구조체(55)는, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 조합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득 가능한 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 나란히 스페이서가 형성된다. 희생 층이 이어서 제거되고, 남아 있는 스페이서는 이어서 핀(66)을 패터닝하는 데 사용될 수 있다.
도 3은 예시 목적으로 n-형 영역(50N) 및 p-형 영역(50P)에서의 핀(66)을 실질적으로 동일한 폭을 갖는 것으로 예시한다. 일부 실시예에서, n-형 영역(50N)에서의 핀(66)의 폭은 p-형 영역(50P)에서의 핀(66)보다 크거나 얇을 수 있다. 게다가, 핀(66) 및 나노구조체(55) 각각이 전체에 걸쳐 일정한 폭을 갖는 것으로 예시되어 있지만, 다른 실시예에서, 핀(66) 및/또는 나노구조체(55) 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 핀(66) 및/또는 나노구조체(55)는 테이퍼형 측벽을 가질 수 있다. 그러한 실시예에서, 나노구조체(55) 각각은 상이한 폭을 가질 수 있고 사다리꼴 형상일 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역(68)은 핀(66)에 인접하여 형성된다. STI 영역(68)은 인접한 핀(66) 사이에서 기판(50), 핀(66), 및 나노구조체(55) 위에 절연 재료를 성막시키는 것에 의해 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라스마(high-density plasma) CVD(HDP-CVD), 유동성(flowable) CVD(FCVD) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일 실시예에서, 절연 재료는 잉여 절연 재료가 나노구조체(55)를 덮도록 형성된다. 비록 절연 재료가 단일 층으로 예시되어 있지만, 일부 실시예는 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 예시되지 않음)가 먼저 기판(50), 핀(66), 및 나노구조체(55)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것과 같은, 충전 재료가 라이너 위에 형성될 수 있다.
나노구조체(55) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 이어서 절연 재료에 적용된다. 일부 실시예에서, 화학적 기계적 폴리싱(CMP), 에치백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 활용될 수 있다. 평탄화 프로세스가 완료된 후에 나노구조체(55)의 상부 표면과 절연 재료가 동일한 높이에 있도록 평탄화 프로세스는 나노구조체(55)를 노출시킨다.
절연 재료가 이어서 리세싱되어 STI 영역(68)을 형성한다. n-형 영역(50N) 및 p-형 영역(50P)에서의 핀(66)의 상부 부분이 이웃하는 STI 영역들(68) 사이로부터 돌출하도록 절연 재료가 리세싱된다. 게다가, STI 영역(68)의 상부 표면은 예시된 바와 같은 평평한 표면(flat surface), 볼록한 표면(convex surface), (디싱(dishing)과 같은) 오목한 표면(concave surface), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역(68)은, 절연 재료의 재료에 대해 선택적인(예를 들면, 핀(66) 및 나노구조체(55)의 재료보다 빠른 속도로 절연 재료의 재료를 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 위에서 설명된 프로세스는 핀(66) 및 나노구조체(55)가 어떻게 형성될 수 있는지의 일 예일 뿐이다. 일부 실시예에서, 핀(66) 및/또는 나노구조체(55)는 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치가 아래에 놓인 기판(50)을 노출시키도록 유전체 층을 관통하여 에칭될 수 있다. 에피택셜 구조체가 트렌치 내에 에피택셜적으로 성장될 수 있으며, 에피택셜 구조체가 유전체 층으로부터 돌출하여 핀(66) 및/또는 나노구조체(55)를 형성하도록 유전체 층이 리세싱될 수 있다. 에피택셜 구조체는, 제1 반도체 재료 및 제2 반도체 재료와 같은, 위에서 논의된 교호하는 반도체 재료를 포함할 수 있다. 에피택셜 구조체가 에피택셜적으로 성장되는 일부 실시예에서, 에피택셜적으로 성장된 재료는 성장 동안 인시츄(in situ) 도핑될 수 있고, 이는 선행 주입 및 후속 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
추가적으로, 제1 반도체 층(51)(및 결과적인 제1 나노구조체(52)) 및 제2 반도체 층(53)(및 결과적인 제2 나노구조체(54))은 예시 목적으로만 p-형 영역(50P) 및 n-형 영역(50N)에 동일한 재료를 포함하는 것으로 본 명세서에서 예시되고 논의된다. 이에 따라, 일부 실시예에서, 제1 반도체 층(51) 및 제2 반도체 층(53) 중 하나 또는 둘 모두는 p-형 영역(50P) 및 n-형 영역(50N)에서 상이한 재료일 수 있거나 상이한 순서로 형성될 수 있다.
게다가 도 4에서, 적절한 웰(별도로 도시되지 않음)이 핀(66), 나노구조체(55), 및/또는 STI 영역(68)에 형성될 수 있다. 상이한 웰 유형을 깆는 실시예에서, n-형 영역(50N) 및 p-형 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n-형 영역(50N) 및 p-형 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p-형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n-형 불순물 주입이 p-형 영역(50P)에서 수행되고, 포토레지스트는 n-형 불순물이 n-형 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. n-형 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3의 범위의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거된다.
p-형 영역(50P)의 주입 이후에 또는 그 이전에, 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)가 p-형 영역(50P) 및 n-형 영역(50N)에서 핀(66), 나노구조체(55), 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n-형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p-형 불순물 주입이 n-형 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-형 불순물이 p-형 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 작용할 수 있다. p-형 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3의 범위의 농도로 영역에 주입되는 붕소, 플루오르화 붕소, 인듐 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해, 제거될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)의 주입 이후에, 주입 손상(implant damage)을 회복(repair)시키기 위해 그리고 주입된 p-형 불순물 및/또는 n-형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 동안 인시츄 도핑될 수 있고, 이는 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(70)은 핀(66) 및/또는 나노구조체(55) 상에 형성된다. 더미 유전체 층(70)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 성막되거나 열적으로 성장될 수 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)은 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막될 수 있고 이어서, 예컨대, CMP에 의해, 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 성막될 수 있다. 더미 게이트 층(72)은 전도성 또는 비-전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 성막시키기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 이루어질 수 있다. 마스크 층(74)은, 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n-형 영역(50N) 및 p-형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)이 예시 목적으로만 핀(66) 및 나노구조체(55)만을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시예에서, 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(68) 사이에 연장되도록, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역(68)을 덮도록 성막될 수 있다.
도 6a 내지 도 18c는 실시예 디바이스의 제조에서의 다양한 추가 단계를 예시한다. 도 6a 내지 도 18c는 n-형 영역(50N) 또는 p-형 영역(50P) 중 어느 하나에서의 피처를 예시한다. 도 6a 내지 도 6c에서, 마스크 층(74)(도 5 참조)은 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 마스크(78)를 형성할 수 있다. 마스크(78)의 패턴은 이어서 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사되어, 제각기, 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성할 수 있다. 더미 게이트(76)는 핀(66)의 각자의 채널 영역을 덮는다. 마스크(78)의 패턴은 더미 게이트(76) 각각을 인접한 더미 게이트(76)로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트(76)는 또한 각자의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 내지 도 7c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 도 6a 내지 도 6c에 예시된 구조체 위에 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 자기 정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 후속하여 패터닝될 것이다. 도 7a 내지 도 7c에서, 제1 스페이서 층(80)은 STI 영역(68)의 상부 표면; 핀(66), 나노구조체(55), 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 성막된다. 제1 스페이서 층(80)은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있거나 또는 CVD, ALD 등에 의해 성막될 수 있다. 제2 스페이서 층(82)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은, 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 갖는 재료로 형성될 수 있으며, CVD, ALD 등에 의해 성막될 수 있다.
제1 스페이서 층(80)이 형성된 후 제2 스페이서 층(82)을 형성하기 전에, 저농도로 도핑된 소스/드레인(LDD) 영역(별도로 예시하지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형을 갖는 실시예에서, 도 4에서 위에서 논의된 주입과 유사하게, 포토레지스트와 같은, 마스크가, p-형 영역(50P)을 노출시키면서, n-형 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들어, p-형) 불순물이 p-형 영역(50P)에서의 노출된 핀(66) 및 나노구조체(55) 내로 주입될 수 있다. 마스크는 이어서 제거될 수 있다. 후속하여, 포토레지스트와 같은, 마스크가 n-형 영역(50N)을 노출시키면서 p-형 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물(예를 들면, n-형)이 n-형 영역(50N)에서의 노출된 핀(66) 및 나노구조체(55) 내로 주입될 수 있다. 마스크는 이어서 제거될 수 있다. n-형 불순물은 이전에 논의된 n-형 불순물 중 임의의 것일 수 있고, p-형 불순물은 이전에 논의된 p-형 불순물 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 범위의 불순물 농도를 가질 수 있다. 주입 손상을 회복시키기 위해 그리고 주입된 불순물을 활성화시키기 위해 어닐링이 사용될 수 있다.
도 8a 내지 도 8c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 에칭되어 제1 스페이서(81) 및 제2 스페이서(83)를 형성한다. 아래에서 더 상세히 논의될 것인 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 후속하여 형성된 소스 드레인 영역을 자기 정렬시키는 것은 물론 후속 프로세스 동안 핀(66) 및/또는 나노구조체(55)의 측벽을 보호하는 작용을 한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은, 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서 층(82)을 패터닝할 때 제1 스페이서 층(80)이 에칭 스톱 층으로서 작용할 수 있도록 그리고 제1 스페이서 층(80)을 패터닝할 때 제2 스페이서 층(82)이 마스크로서 작용할 수 있도록, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와 상이한 에칭 속도를 갖는다. 예를 들어, 제2 스페이서 층(82)은 제1 스페이서 층(80)이 에칭 스톱 층으로서 작용하는 이방성 에칭 프로세스를 사용하여 에칭될 수 있고, 여기서 제2 스페이서 층(82)의 남아 있는 부분은 도 8b에 예시된 바와 같이 제2 스페이서(83)를 형성한다. 그 후에, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하는 동안 마스크로서 작용하여, 이에 의해 도 8b 및 도 8c에 예시된 바와 같이 제1 스페이서(81)를 형성한다.
도 8b에 예시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조체(55)의 측벽 상에 배치된다. 도 8c에 예시된 바와 같이, 일부 실시예에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있고, 제1 스페이서(81)는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서 층(82)의 일 부분은 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남아 있을 수 있다.
상기 개시가 스페이서 및 LDD 영역을 형성하는 프로세스를 전반적으로 설명하고 있음에 유의한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 활용될 수 있고, 상이한 단계 시퀀스가 활용될 수 있으며(예를 들면, 제1 스페이서(81)가 제2 스페이서 층(82)을 성막시키기 전에 패터닝될 수 있음), 추가의 스페이서가 형성되고 제거될 수 있으며, 기타 등등이다. 게다가, n-형 디바이스와 p-형 디바이스가 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 9a 내지 도 9c에서, 일부 실시예에 따라, 제1 리세스(86)가 핀(66), 나노구조체(55), 및 기판(50)에 형성된다. 에피택셜 소스/드레인 영역은 후속하여 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노구조체(52) 및 제2 나노구조체(54)를 관통하여 기판(50) 내로 연장될 수 있다. 도 9a에 도시된 바와 같이, STI 영역(68)의 상부 표면은 제1 리세스(86)의 하부 표면과 동일한 높이에 있을 수 있다. 다양한 실시예에서, 제1 리세스(86)의 하부 표면이 STI 영역(68)의 상부 표면보다 아래에 배치되도록 핀(66)이 에칭될 수 있거나 기타일 수 있다. 제1 리세스(86)는, RIE, NBE 등과 같은, 이방성 에칭 프로세스를 사용하여 핀(55), 나노구조체(55), 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(78)는 제1 리세스(86)를 형성하는 데 사용되는 에칭 프로세스 동안 핀(55), 나노구조체(55), 및 기판(50)의 부분을 마스킹한다. 단일 에칭 프로세스 또는 다중 에칭 프로세스가 나노구조체(55) 및/또는 핀(66)의 각각의 층을 에칭하는 데 사용될 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후에 제1 리세스(86)의 에칭을 정지시키기 위해 시간 설정된 에칭 프로세스가 사용될 수 있다.
도 10a 내지 도 10c에서, 제1 리세스(86)에 의해 노출되는 제1 반도체 재료(예를 들면, 제1 나노구조체(52))로 형성되는 다층 스택(64)의 층의 측벽의 부분은 에칭되어 측벽 리세스(88)를 형성한다. 비록 측벽 리세스(88)에 인접한 제1 나노구조체(52)의 측벽이 도 10c에서 직선인 것으로 예시되어 있지만, 측벽이 오목하거나 볼록할 수 있다. 측벽은, 습식 에칭 등과 같은, 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 나노구조체(52)가, 예를 들면, SiGe를 포함하고, 제2 나노구조체(54)가, 예를 들면, Si 또는 SiC를 포함하는 일 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용하는 건식 에칭 프로세스가 제1 나노구조체(52)의 측벽을 에칭하는 데 사용될 수 있다.
도 11a 내지 도 11d에서, 제1 내부 스페이서(90)는 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 10a 내지 도 10c에 예시된 구조체 위에 내부 스페이서 층(별도로 예시되지 않음)을 성막시킴으로써 형성될 수 있다. 제1 내부 스페이서(90)는 후속하여 형성된 소스/드레인 영역과 게이트 구조체 사이의 격리 피처(isolation feature)로서 작용한다. 아래에서 더 상세히 논의될 것인 바와 같이, 소스/드레인 영역은 제1 리세스(86)에 형성될 것인 반면, 제1 나노구조체(52)는 대응하는 게이트 구조체로 대체될 것이다.
내부 스페이서 층은, CVD, ALD 등과 같은, 컨포멀 퇴적(conformal deposition) 프로세스에 의해 성막될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k(low-k)) 재료와 같은, 임의의 적합한 재료가 활용될 수 있다. 내부 스페이서 층은 이어서 이방성으로 에칭되어 제1 내부 스페이서(90)를 형성할 수 있다. 비록 제1 내부 스페이서(90)의 외부 측벽이 제2 나노구조체(54)의 측벽과 동일 평면(flush)인 것으로 예시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조체(54)의 측벽을 넘어 연장될 수 있거나 제2 나노구조체(54)의 측벽으로부터 리세싱될 수 있다.
더욱이, 비록 제1 내부 스페이서(90)의 외부 측벽이 도 11c에서 직선인 것으로 예시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예로서, 도 11d는 제1 나노구조체(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하며, 제1 내부 스페이서(90)가 제2 나노구조체(54)의 측벽으로부터 리세싱되는 일 실시예를 예시한다. 내부 스페이서 층은, RIE, NBE 등과 같은, 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는, 게이트 구조체를 형성하는 데 사용된 에칭 프로세스와 같은, 후속 에칭 프로세스에 의해 후속하여 형성된 소스/드레인 영역(예컨대, 도 12a 내지 도 12e와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역(92))에 대한 손상을 방지하기 위해 사용될 수 있다.
도 12a 내지 도 12e에서, 에피택셜 소스/드레인 영역(92)은 제1 리세스(86)에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 제2 나노구조체(54)에 응력을 가하여, 이에 의해 성능을 개선시킬 수 있다. 도 12c에 예시된 바와 같이, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각자의 이웃하는 쌍 사이에 배치되도록 에피택셜 소스/드레인 영역(92)이 제1 리세스(86)에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 에피택셜 소스/드레인 영역(92)을 더미 게이트(76)로부터 분리시키는 데 사용되고, 에피택셜 소스/드레인 영역(92)이 결과적인 나노-FET의 후속하여 형성된 게이트와 단락(short out)하지 않도록, 제1 내부 스페이서(90)는 적절한 측방 거리만큼 에피택셜 소스/드레인 영역(92)을 제1 나노구조체(52)로부터 분리시키는 데 사용된다.
n-형 영역(50N), 예를 들면, NMOS 영역에 있는 에피택셜 소스/드레인 영역(92)은 p-형 영역(50P), 예를 들면, PMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(92)은 n-형 영역(50N)에 있는 제1 리세스(86)에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(92)은 n-형 나노-FET에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조체(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 제2 나노구조체(54)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노구조체(55)의 각자의 상부 표면으로부터 융기된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
p-형 영역(50P), 예를 들면, PMOS 영역에 있는 에피택셜 소스/드레인 영역(92)은 n-형 영역(50N), 예를 들면, NMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역(92)은 p-형 영역(50P)에 있는 제1 리세스(86)에 에피택셜적으로 성장된다. 에피택셜 소스/드레인 영역(92)은 p-형 나노-FET에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조체(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제2 나노구조체(54)에 압축 변형(compressive strain)을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노구조체(55)의 각자의 상부 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 제2 나노구조체(54), 및/또는 기판(50)은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 어닐링이 뒤따를 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 불순물 및/또는 p-형 불순물은 이전에 논의된 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인시츄 도핑될 수 있다.
n-형 영역(50N) 및 p-형 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(92)의 상부 표면은 나노구조체(55)의 측벽을 넘어 측방으로 외측으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 12b에 의해 예시된 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역(92)을 병합시킨다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 12d에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다. 도 12b 및 도 12d에 예시된 실시예에서, 제1 스페이서(81)는 STI 영역(68)의 상부 표면에 형성되어, 이에 의해 에피택셜 성장을 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 나노구조체(55)의 측벽의 부분을 덮어 에피택셜 성장을 추가로 차단할 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는 데 사용되는 스페이서 에칭은 에피택셜적으로 성장된 영역이 STI 영역(58)의 표면까지 연장될 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)에 대해 임의의 개수의 반도체 재료 층이 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C) 각각은 상이한 반도체 재료로 형성될 수 있고 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료 층(92A)은 제2 반도체 재료 층(92B)보다는 작고 제3 반도체 재료 층(92C)보다는 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시예에서, 제1 반도체 재료 층(92A)은 성막될 수 있고, 제2 반도체 재료 층(92B)은 제1 반도체 재료 층(92A) 위에 성막될 수 있으며, 제3 반도체 재료 층(92C)은 제2 반도체 재료 층(92B) 위에 성막될 수 있다.
도 12e는 제1 나노구조체(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하며, 제1 내부 스페이서(90)가 제2 나노구조체(54)의 측벽으로부터 리세싱되는 일 실시예를 예시한다. 도 12e에 예시된 바와 같이, 에피택셜 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하게 형성될 수 있고 제2 나노구조체(54)의 측벽을 넘어 연장될 수 있다.
도 13a 내지 도 13c에서, 제1 층간 유전체(ILD)(96)는 도 12a 내지 도 12c에 예시된 구조체 위에 성막된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 콘택트 에칭 스톱 층(CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(78), 및 제1 스페이서(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료와 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 14a 내지 도 14c에서, 제1 ILD(96)의 상부 표면을 더미 게이트(76) 또는 마스크(78)의 상부 표면과 동일한 높이로 레벨링하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(76) 상의 마스크(78), 및 마스크(78)의 측벽을 따라 있는 제1 스페이서(81)의 부분을 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트(76)의 상부 표면, 제1 스페이서(81)의 상부 표면, 및 제1 ILD(96)의 상부 표면은 프로세스 변동 내에서 동일한 높이에 있다. 그에 따라, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(96)의 상부 표면을 마스크(78)의 상부 표면 및 제1 스페이서(81)의 상부 표면과 동일한 높이로 레벨링한다.
도 15a 내지 도 15c에서, 제3 리세스(98)가 형성되도록, 더미 게이트(76) 및, 존재하는 경우, 마스크(78)가 하나 이상의 에칭 단계에서 제거된다. 제3 리세스(98)에 있는 더미 게이트 유전체(60)의 부분이 또한 제거된다. 일부 실시예에서, 더미 게이트(76) 및 더미 게이트 유전체(60)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제3 리세스(98) 각각은 후속하여 완성된 나노-FET에서 채널 영역으로서 작용하는 나노구조체(55)의 부분을 노출시키고 그리고/또는 그 위에 놓인다. 채널 영역으로서 작용하는 나노구조체(55)의 부분은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트 유전체(60)는 더미 게이트(76)가 에칭될 때 에칭 스톱 층으로서 사용될 수 있다. 더미 게이트 유전체(60)는 이어서 더미 게이트(76)의 제거 이후에 제거될 수 있다.
도 16a 내지 도 16c에서, 제1 나노구조체(52)가 제거되어 제3 리세스(98)를 연장시킨다. 제1 나노구조체(52)는 제1 나노구조체(52)의 재료에 대해 선택적인 에천트를 사용하는 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 제2 나노구조체(54), 기판(50), STI 영역(58)은 제1 나노구조체(52)에 비해 상대적으로 에칭되지 않은 채로 있다. 제1 나노구조체(52)가, 예를 들면, SiGe를 포함하고, 제2 나노구조체(54A 내지 54C)가, 예를 들면, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 제1 나노구조체(52)를 제거하는 데 사용될 수 있다.
도 17a 내지 도 17c에서, 대체 게이트를 위한 게이트 유전체 층(100) 및 게이트 전극(102)이 형성된다. 게이트 유전체 층(100)은 제3 리세스(98)에 컨포멀하게 성막된다. 게이트 유전체 층(100)은 기판(50)의 상부 표면 및 측벽 상에 그리고 제2 나노구조체(54)의 상부 표면, 측벽, 및 하부 표면 상에 형성될 수 있다. 게이트 유전체 층(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 STI 영역(68)의 상부 표면 상에 그리고 제1 스페이서(81) 및 제1 내부 스페이서(90)의 측벽 상에 성막될 수 있다.
일부 실시예에 따르면, 게이트 유전체 층(100)은, 산화물, 금속 산화물 등, 또는 이들의 조합과 같은, 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위에 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(100)은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층(100)은 약 7.0 초과의 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납의 실리케이트, 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(100)의 구조는 n-형 영역(50N)과 p-형 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층(100)의 형성 방법은 분자 빔 퇴적(MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(102)은, 제각기, 게이트 유전체 층(100) 위에 성막되고, 제3 리세스(98)의 남아 있는 부분을 충전한다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 비록 단일 층 게이트 전극(102)이 도 17a 및 도 17c에 예시되어 있지만, 게이트 전극(102)은 임의의 개수의 라이너 층, 임의의 개수의 일함수 튜닝 층, 및 충전 재료를 포함할 수 있다. 게이트 전극(102)을 구성하는 층의 임의의 조합은 제2 나노구조체(54) 중 인접한 제2 나노구조체(54) 사이에 그리고 제2 나노구조체(54A)와 기판(50) 사이에 성막될 수 있다.
각각의 영역에서의 게이트 유전체 층(100)이 동일한 재료로 형성되도록 n-형 영역(50N) 및 p-형 영역(50P)에서의 게이트 유전체 층(100)의 형성이 동시에 일어날 수 있으며, 각각의 영역에서의 게이트 전극(102)이 동일한 재료로 형성되도록 게이트 전극(102)의 형성이 동시에 일어날 수 있다. 일부 실시예에서, 게이트 유전체 층(100)이 상이한 재료일 수 있고 그리고/또는 상이한 개수의 층을 가질 수 있도록, 각각의 영역에서의 게이트 유전체 층(100)이 별개의 프로세스에 의해 형성될 수 있고, 그리고/또는 게이트 전극(102)이 상이한 재료일 수 있고 그리고/또는 상이한 개수의 층을 가질 수 있도록, 각각의 영역에서의 게이트 전극(102)이 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수 있다.
제3 리세스(108)의 충전 이후에, 게이트 유전체 층(100) 및 게이트 전극(108)의 재료의 잉여 부분을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분은 제1 ILD(96)의 상부 표면 위에 있다. 게이트 전극(102)의 재료 및 게이트 유전체 층(100)의 남아 있는 부분은 따라서 결과적인 나노-FET의 대체 게이트 구조체를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 구조체"라고 지칭될 수 있다.
도 18a 내지 도 18c에서, 리세스가 제1 스페이서(81)의 대향하는 부분 사이에서 게이트 구조체 바로 위에 형성되도록, 게이트 구조체(게이트 유전체 층(100) 및 대응하는 위에 놓인 게이트 전극(102)을 포함함)가 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은, 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 충전되고, 이어서 제1 ILD(96) 위에 연장되는 유전체 재료의 잉여 부분을 제거하기 위해 평탄화 프로세스가 뒤따른다. 후속하여 형성된 게이트 콘택트(예컨대, 도 20a 내지 도 20c와 관련하여 아래에서 논의되는, 게이트 콘택트(114))는 리세싱된 게이트 전극(102)의 상부 표면과 접촉하도록 게이트 마스크(104)를 관통한다.
도 18a 내지 도 18c에 의해 추가로 예시된 바와 같이, 제2 ILD(106)는 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 성막된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성되는 유동성 막이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은, 임의의 적합한 방법에 의해 성막될 수 있다.
도 19a 내지 도 19c에서, 제2 ILD(106), 제1 ILD(96), CESL(94), 및 게이트 마스크(104)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체의 표면을 노출시키는 제4 리세스(108)를 형성하도록 에칭된다. 제4 리세스(108)는, RIE, NBE 등과 같은, 이방성 에칭 프로세스를 사용하여 에칭함으로써 형성될 수 있다. 일부 실시예에서, 제4 리세스(108)는 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 관통하게 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크(104)를 관통하게 에칭될 수 있으며; 이어서 제3 에칭 프로세스를 사용하여 CESL(94)을 관통하게 에칭될 수 있다. 포토레지스트와 같은 마스크는 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 부분을 마스킹하기 위해 제2 ILD(106) 위에 형성되고 패터닝될 수 있다. 일부 실시예에서, 에칭 프로세스는 오버 에칭(over-etch)할 수 있고, 따라서 제4 리세스(108)는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체 내로 연장되며, 제4 리세스(108)의 바닥은 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체와 동일한 높이에 있을 수 있거나(예를 들면, 동일한 레벨에 있거나, 또는 기판(50)으로부터 동일한 거리를 가짐), 또는 에피택셜 소스/드레인 영역(92) 및/또는 게이트 구조체보다 낮을 수 있다(예를 들면, 기판(50)에 더 가까움). 비록 도 19c가 동일한 단면으로 에피택셜 소스/드레인 영역(92) 및 게이트 구조체를 노출시키는 것으로 제4 리세스(108)를 예시하지만, 다양한 실시예에서, 에피택셜 소스/드레인 영역(92) 및 게이트 구조체는 상이한 단면으로 노출될 수 있어, 이에 의해 후속하여 형성된 콘택트를 단락시킬 위험을 감소시킬 수 있다.
제4 리세스(108)가 형성된 후에, 에피택셜 소스/드레인 영역(92) 위에 제1 실리사이드 영역(110)이 형성된다. 일부 실시예에서, 제1 실리사이드 영역(110)은 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금과 같은, 실리사이드 또는 게르마나이드 영역을 형성하기 위해 아래에 놓인 에피택셜 소스/드레인 영역(92)(예를 들면, 실리콘, 실리콘 게르마늄, 게르마늄)의 반도체 재료와 반응할 수 있는 금속(별도로 예시되지 않음)을 먼저 성막시키고 이어서 열 어닐링 프로세스를 수행하여 제1 실리사이드 영역(110)을 형성함으로써 형성된다. 성막된 금속의 반응되지 않은 부분은 이어서, 예를 들면, 에칭 프로세스에 의해 제거된다. 비록 제1 실리사이드 영역(110)이 실리사이드 영역이라고 지칭되지만, 제1 실리사이드 영역(110)은 또한 게르마나이드 영역 또는 실리콘 게르마나이드 영역(예를 들면, 실리사이드와 게르마나이드를 포함하는 영역)일 수 있다. 일 실시예에서, 제1 실리사이드 영역(110)은 TiSi를 포함하고 약 2 nm 내지 약 10 nm 범위의 두께를 갖는다.
도 20a 내지 도 20c에서, 소스/드레인 콘택트(112) 및 게이트 콘택트(114)(콘택 플러그라고도 지칭됨)는 제4 리세스(108)에 형성된다. 소스/드레인 콘택트(112) 및 게이트 콘택트(114)는 각각, 장벽 층, 확산 층 및 충전 재료와 같은, 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 콘택트(112) 및 게이트 콘택트(114)는 각각 장벽 층 및 전도성 재료를 포함하고, 각각 아래에 놓인 전도성 피처(예를 들면, 게이트 전극(102) 및/또는 제1 실리사이드 영역(110))에 전기적으로 결합된다. 게이트 콘택트(114)는 게이트 전극(102)에 전기적으로 결합되고 소스/드레인 콘택트(112)는 제1 실리사이드 영역(110)에 전기적으로 결합된다. 장벽 층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 잉여 재료를 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 에피택셜 소스/드레인 영역(92), 제2 나노구조체(54), 및 게이트 구조체(게이트 유전체 층(100) 및 게이트 전극(102)을 포함함)는 집합적으로 트랜지스터 구조체(109)라고 지칭될 수 있다. 트랜지스터 구조체(109)는 디바이스 층에 형성될 수 있으며, 제1 상호연결 구조체(예컨대, 도 21a 내지 도 21d와 관련하여 아래에서 논의되는, 전면 상호연결 구조체(120))는 그의 전면 위에 형성되고 제2 상호연결 구조체(예컨대, 도 28a 내지 도 28c와 관련하여 아래에서 논의되는, 후면 상호연결 구조체(136))는 그의 후면 위에 형성된다. 비록 디바이스 층이 나노-FET를 갖는 것으로 설명되지만, 다른 실시예는 상이한 유형의 트랜지스터(예를 들면, 평면 FET, finFET, 박막 트랜지스터(TFT) 등)를 갖는 디바이스 층을 포함할 수 있다.
비록 도 20a 내지 도 20c가 에피택셜 소스/드레인 영역(92) 각각으로 연장되는 소스/드레인 콘택트(112)를 예시하지만, 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(92) 중 특정 에피택셜 소스/드레인 영역(92)으로부터 생략될 수 있다. 예를 들어, 아래에서 더 상세히 설명되는 바와 같이, 전도성 피처(예를 들면, 후면 비아 또는 전력 레일)는 에피택셜 소스/드레인 영역(92) 중 하나 이상의 에피택셜 소스/드레인 영역(92)의 후면을 통해 후속하여 부착될 수 있다. 이러한 특정 에피택셜 소스/드레인 영역(92)에 대해, 소스/드레인 콘택트(112)는 생략될 수 있거나 또는 임의의 위에 놓인 전도성 라인(예컨대, 도 21a 내지 도 21d와 관련하여 아래에서 논의되는, 제1 전도성 피처(122))에 전기적으로 연결되지 않은 더미 콘택트일 수 있다.
도 21a 내지 도 29c는 트랜지스터 구조체(109) 상에 전면 상호연결 구조체 및 후면 상호연결 구조체를 형성하는 중간 단계를 예시한다. 전면 상호연결 구조체 및 후면 상호연결 구조체는 각각 기판(50) 상에 형성된 나노-FET에 전기적으로 연결되는 전도성 피처를 포함할 수 있다. 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 및 도 29a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 및 도 29b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 21c, 도 21d, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 및 도 29c는 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 21a 내지 도 29c에 설명된 프로세스 단계는 n-형 영역(50N) 및 p-형 영역(50P) 둘 모두에 적용될 수 있다. 위에서 언급된 바와 같이, 후면 전도성 피처(예를 들면, 후면 비아, 전력 레일 등)는 에피택셜 소스/드레인 영역(92) 중 하나 이상에 연결될 수 있다. 이에 따라, 소스/드레인 콘택트(112)는 에피택셜 소스/드레인 영역(92)으로부터 선택적으로 생략될 수 있다.
도 21a 내지 도 21d에서, 전면 상호연결 구조체(120)는 제2 ILD(106) 상에 형성된다. 전면 상호연결 구조체(120)는, 트랜지스터 구조체(109)의 전면(예를 들면, 능동 디바이스가 형성되는 트랜지스터 구조체(109)의 측면)에 형성되기 때문에, 전면 상호연결 구조체라고 지칭될 수 있다.
전면 상호연결 구조체(120)는 하나 이상의 적층된 제1 유전체 층(124)에 형성되는 제1 전도성 피처(122)의 하나 이상의 층을 포함할 수 있다. 적층된 제1 유전체 층(124) 각각은, 로우-k 유전체 재료, ELK(extra low-k) 유전체 재료 등과 같은, 유전체 재료를 포함할 수 있다. 제1 유전체 층(124)은, CVD, ALD, PVD, PECVD 등과 같은, 적절한 프로세스를 사용하여 성막될 수 있다.
제1 전도성 피처(122)는 전도성 라인 및 전도성 라인의 층을 상호연결시키는 전도성 비아를 포함할 수 있다. 전도성 비아는 전도성 라인의 층 사이에 수직 연결을 제공하기 위해 제1 유전체 층(124)의 각자의 제1 유전체 층(124)을 관통하여 연장될 수 있다. 제1 전도성 피처(122)는, 다마신 프로세스, 듀얼 다마신 프로세스 등과 같은, 임의의 허용 가능한 프로세스를 통해 형성될 수 있다.
일부 실시예에서, 제1 전도성 피처(122)는 제1 전도성 피처(122)의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 기술과 에칭 기술의 조합을 활용하여 각자의 제1 유전체 층(124)이 패터닝되는 다마신 프로세스를 사용하여 형성될 수 있다. 선택적인 확산 장벽 층 및/또는 선택적인 접착제 층이 성막될 수 있으며 트렌치는 이어서 전도성 재료로 충전될 수 있다. 장벽 층에 적합한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물, 이들의 조합 등을 포함하고, 전도성 재료에 적합한 재료는 구리,은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 일 실시예에서, 제1 전도성 피처(122)는 구리 또는 구리 합금의 시드 층을 성막시키고 전기도금에 의해 트렌치를 충전함으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 프로세스 등은 각자의 제1 유전체 층(124)의 표면으로부터 잉여 전도성 재료를 제거하고 후속 프로세싱을 위해 제1 유전체 층(124) 및 제1 전도성 피처(122)의 표면을 평탄화하는 데 사용될 수 있다.
도 21a 내지 도 21d는 전면 상호연결 구조체(120)에서의 제1 전도성 피처(122)와 제1 유전체 층(124)의 5개의 층을 예시한다. 그렇지만, 전면 상호연결 구조체(120)가 임의의 개수의 제1 유전체 층(124)에 배치된 임의의 개수의 제1 전도성 피처(122)를 포함할 수 있다는 것이 이해되어야 한다. 전면 상호연결 구조체(120)는 기능 회로를 형성하기 위해 게이트 콘택트(114) 및 소스/드레인 콘택트(112)에 전기적으로 연결될 수 있다. 일부 실시예에서, 전면 상호연결 구조체(120)에 의해 형성되는 기능 회로는 로직 회로, 메모리 회로, 이미지 센서 회로 등을 포함할 수 있다.
도 30 내지 도 32 및 도 42 내지 도 51과 관련하여 아래에서 더 상세히 논의될 것인 바와 같이, 도 21a 내지 도 21c에 예시된 구조체는 제1 집적 회로 다이(200A)를 형성하기 위해 다이싱될 수 있고, 제1 집적 회로 다이(200A)는 후속하여 (도 30 내지 도 32와 관련하여 아래에서 논의되는, 제1 패키징된 반도체 디바이스(300A), 도 42 내지 도 46과 관련하여 아래에서 논의되는, 제4 패키징된 반도체 디바이스(300D), 및 도 47 내지 도 51과 관련하여 아래에서 논의되는, 제5 패키징된 반도체 디바이스(300E)와 같은) 패키징된 반도체 디바이스를 형성하는 데 사용될 수 있다. 다이싱 프로세스는 소잉, 레이저 어블레이션 방법, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다.
도 21d는 전면 상호연결 구조체(120)가 제2 ILD(106), 소스/드레인 콘택트(112), 및 게이트 콘택트(114) 위에 형성된 제1 전도성 라인(118) 및 제2 유전체 층(116)을 추가로 포함하는 일 실시예를 예시한다. 도 21d에 예시된 바와 같이, 제1 전도성 피처(122) 및 제1 유전체 층(124)은 제1 전도성 라인(118) 및 제2 유전체 층(116) 위에 형성될 수 있다. 제2 유전체 층(116)은 제1 유전체 층(124)과 유사할 수 있다. 예를 들어, 제2 유전체 층(116)은 제1 유전체 층(124)과 유사한 프로세스를 사용하여 유사한 재료로 형성될 수 있다.
제1 전도성 라인(118)이 제2 유전체 층(116)에 형성된다. 제1 전도성 라인(118)을 형성하는 것은, 예를 들어, 포토리소그래피 프로세스와 에칭 프로세스의 조합을 사용하여 제2 유전체 층(116)에 리세스를 패터닝하는 것을 포함할 수 있다. 제2 유전체 층(116)에서의 리세스의 패턴은 제1 전도성 라인(118)의 패턴에 대응할 수 있다. 이어서, 제1 전도성 라인(118)이 리세스에 전도성 재료를 성막시킴으로써 형성된다. 일부 실시예에서, 제1 전도성 라인(118)은, 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층을 포함한다. 일부 실시예에서, 제1 전도성 라인(118)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨, 루테늄 등을 포함한다. 선택적인 확산 장벽 층 및/또는 선택적인 접착제 층은 리세스를 전도성 재료로 충전하기 전에 성막될 수 있다. 장벽 층/접착제 층에 적합한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물 등을 포함한다. 제1 전도성 라인(118)은, 예를 들어, CVD, ALD, PVD, 도금 등을 사용하여 형성될 수 있다. 제1 전도성 라인(118)은 소스/드레인 콘택트(112) 및 제1 실리사이드 영역(110)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 결합될 수 있고 게이트 콘택트(114)를 통해 게이트 전극(102)에 전기적으로 결합될 수 있다.
평탄화 프로세스(예를 들면, CMP, 그라인딩, 에치백 등)은 제2 유전체 층(116) 위에 형성된 제1 전도성 라인(118)의 잉여 부분을 제거하기 위해 수행될 수 있다. 일부 실시예에서, 제1 전도성 라인(118)은, 에피택셜 소스/드레인 영역(92) 및/또는 게이트 전극(102)을 기준 전압, 공급 전압 등에 전기적으로 연결시키는 전도성 라인인, 전면 전력 레일이다.
도 30 내지 도 36과 관련하여 아래에서 더 상세히 논의될 것인 바와 같이, 도 21d에 예시된 구조체는 제2 집적 회로 다이(200B)를 형성하기 위해 다이싱될 수 있고, 제2 집적 회로 다이(200B)는 후속하여 (도 30 내지 도 32와 관련하여 아래에서 논의되는, 제1 패키징된 반도체 디바이스(300A) 및, 도 33 내지 도 36과 관련하여 아래에서 논의되는, 제2 패키징된 반도체 디바이스(300B)와 같은) 패키징된 반도체 디바이스를 형성하는 데 사용될 수 있다. 다이싱 프로세스는 소잉, 레이저 어블레이션 방법, 에칭 프로세스, 이들의 조합 등을 포함할 수 있다.
도 22a 내지 도 22c에서, 제1 캐리어 기판(150)은 제1 본딩 층(152A) 및 제2 본딩 층(152B)(집합적으로 본딩 층(152)이라고 지칭됨)에 의해 전면 상호연결 구조체(120)의 상부 표면에 본딩된다. 제1 캐리어 기판(150)은 유리 캐리어 기판, 세라믹 캐리어 기판, 웨이퍼(예를 들면, 실리콘 웨이퍼) 등일 수 있다. 제1 캐리어 기판(150)은 후속 프로세싱 단계 동안 및 완성된 디바이스에서 구조적 지지를 제공할 수 있다.
다양한 실시예에서, 제1 캐리어 기판(150)은, 유전체 대 유전체 본딩 등과 같은, 적합한 기술을 사용하여 전면 상호연결 구조체(120)에 본딩될 수 있다. 유전체 대 유전체 본딩은 전면 상호연결 구조체(120) 상에 제1 본딩 층(152A)을 성막시키는 것을 포함할 수 있다. 일부 실시예에서, 제1 본딩 층(152A)은 CVD, ALD, PVD 등에 의해 성막되는 실리콘 산화물(예를 들면, 고밀도 플라스마(HDP) 산화물 등)을 포함한다. 제2 본딩 층(152B)은 마찬가지로, 예를 들어, CVD, ALD, PVD, 열 산화 등을 사용하여 본딩 이전에 제1 캐리어 기판(150)의 표면 상에 형성되는 산화물 층일 수 있다. 다른 적합한 재료가 제1 본딩 층(152A) 및 제2 본딩 층(152B)에 사용될 수 있다.
유전체 대 유전체 본딩 프로세스는 제1 본딩 층(152A) 및 제2 본딩 층(152B) 중 하나 이상에 표면 처리를 적용하는 것을 추가로 포함할 수 있다. 표면 처리는 플라스마 처리를 포함할 수 있다. 플라스마 처리는 진공 환경에서 수행될 수 있다. 플라스마 처리 이후에, 표면 처리는 본딩 층(152) 중 하나 이상에 적용될 수 있는 세정 프로세스(예를 들면, 탈이온수를 사용한 린스(rinse) 등)를 추가로 포함할 수 있다. 이어서, 제1 캐리어 기판(150)은 전면 상호연결 구조체(120)와 정렬되고 이 둘은 전면 상호연결 구조체(120)에 대한 제1 캐리어 기판(150)의 프리 본딩(pre-bonding)을 개시하기 위해 서로에 대해 압착된다. 프리 본딩은 실온(예를 들면, 약 21℃ 내지 약 25℃)에서 수행될 수 있다. 프리 본딩 이후에, 예를 들어, 전면 상호연결 구조체(120) 및 제1 캐리어 기판(150)을 약 170℃의 온도로 가열함으로써 어닐링 프로세스가 적용될 수 있다.
게다가 도 22a 내지 도 22c에서, 제1 캐리어 기판(150)이 전면 상호연결 구조체(120)에 본딩된 후에, 트랜지스터 구조체(109)의 후면이 위쪽으로 향하도록 디바이스가 뒤집힐 수 있다. 트랜지스터 구조체(109)의 후면은 능동 디바이스가 형성되는 트랜지스터 구조체(109)의 전면의 반대편 측면을 지칭할 수 있다.
도 23a 내지 도 23c에서, 박형화 프로세스가 기판(50)의 후면에 적용될 수 있다. 박형화 프로세스는 평탄화 프로세스(예를 들면, 기계적 그라인딩, CMP 등), 에치백 프로세스, 이들의 조합 등을 포함할 수 있다. 박형화 프로세스는 전면 상호연결 구조체(120)의 반대편에 있는 에피택셜 소스/드레인 영역(92), 게이트 유전체 층(100), 핀(66), 제1 스페이서(81), 및 CESL(94)의 표면을 노출시킬 수 있다. 기판(50)의 부분이 박형화 프로세스 이후에 게이트 구조체(예를 들면, 게이트 전극(102) 및 게이트 유전체 층(100)) 및 나노구조체(55) 위에 남아 있을 수 있다.
도 24a 내지 도 24c에서, 제3 유전체 층(126)은 디바이스의 후면 상에 성막된다. 제3 유전체 층(126)은 에피택셜 소스/드레인 영역(92), 기판(50)의 남아 있는 부분, 게이트 유전체 층(100), 핀(66), 제1 스페이서(81), 및 CESL(94) 위에 성막될 수 있다. 제3 유전체 층(126)은 에피택셜 소스/드레인 영역(92)의 표면, 기판(50)의 남아 있는 부분의 표면, 게이트 유전체 층(100)의 표면, 핀(66)의 표면, 제1 스페이서(81)의 표면, 및 CESL(94)의 표면과 물리적으로 접촉할 수 있다. 제3 유전체 층(126)은 위에서 설명된 제2 ILD(106)와 실질적으로 유사할 수 있다. 예를 들어, 제3 유전체 층(126)은 제2 ILD(106)와 유사한 프로세스를 사용하여 유사한 재료로 형성될 수 있다.
도 25a 내지 도 25c에서, 제5 리세스(128)는 제3 유전체 층(126)에 패터닝된다. 제5 리세스(128)는, 도 19a 내지 도 19c와 관련하여 위에서 설명된, 제4 리세스(108)를 형성하는 데 사용된 것과 동일하거나 유사한 프로세스를 사용하여 패터닝될 수 있다. 제5 리세스(128)는 에피택셜 소스/드레인 영역(92)의 표면을 노출시킬 수 있다. 또한 도 25b 및 도 25c에 예시된 바와 같이, 제2 실리사이드 영역(129)은 에피택셜 소스/드레인 영역(92)의 후면에 형성된다. 제2 실리사이드 영역(129)은, 도 19a 내지 도 19c와 관련하여 위에서 설명된, 제1 실리사이드 영역(110)과 유사할 수 있다. 예를 들어, 제2 실리사이드 영역(129)은 제1 실리사이드 영역(110)에 사용된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 26a 내지 도 26c에서, 후면 비아(130)는 제5 리세스(128)에 형성된다. 후면 비아(130)는 제3 유전체 층(126)을 관통하여 연장될 수 있고 제2 실리사이드 영역(129)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 결합될 수 있다. 후면 비아(130)는, 도 20a 내지 도 20c와 관련하여 위에서 설명된, 소스/드레인 콘택트(112)와 유사할 수 있다. 예를 들어, 후면 비아(130)는 소스/드레인 콘택트(112)에 사용된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 27a 내지 도 27c에서, 제2 전도성 라인(134) 및 제4 유전체 층(132)은 제3 유전체 층(126), STI 영역(68), 및 후면 비아(130) 위에 형성된다. 제4 유전체 층(132)은 제3 유전체 층(126)과 유사할 수 있다. 예를 들어, 제4 유전체 층(132)은 제2 유전체 층(125)에 사용된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
제2 전도성 라인(134)이 제4 유전체 층(132)에 형성된다. 제2 전도성 라인(134)을 형성하는 것은, 예를 들어, 포토리소그래피 프로세스와 에칭 프로세스의 조합을 사용하여 제4 유전체 층(132)에 리세스를 패터닝하는 것을 포함할 수 있다. 제4 유전체 층(132)에서의 리세스의 패턴은 제2 전도성 라인(134)의 패턴에 대응할 수 있다. 이어서, 제2 전도성 라인(134)이 리세스에 전도성 재료를 성막시킴으로써 형성된다. 일부 실시예에서, 제2 전도성 라인(134)은, 단일 층 또는 상이한 재료로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는, 금속 층을 포함한다. 일부 실시예에서, 제2 전도성 라인(134)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨, 루테늄 등을 포함한다. 선택적인 확산 장벽 층 및/또는 선택적인 접착제 층은 리세스를 전도성 재료로 충전하기 전에 성막될 수 있다. 장벽 층/접착제 층에 적합한 재료는 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물 등을 포함한다. 제2 전도성 라인(134)은, 예를 들어, CVD, ALD, PVD, 도금 등을 사용하여 형성될 수 있다. 제2 전도성 라인(134)은 후면 비아(130) 및 제2 실리사이드 영역(129)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 결합된다. 평탄화 프로세스(예를 들면, CMP, 그라인딩, 에치백 등)은 제4 유전체 층(132) 위에 형성된 제2 전도성 라인(134)의 잉여 부분을 제거하기 위해 수행될 수 있다.
일부 실시예에서, 제2 전도성 라인(134)은, 에피택셜 소스/드레인 영역(92)을 기준 전압, 공급 전압 등에 전기적으로 연결시키는 전도성 라인인, 후면 전력 레일이다. 반도체 다이의 전면이 아닌 결과적인 반도체 다이의 후면 상에 전력 레일을 배치함으로써, 장점이 달성될 수 있다. 예를 들어, 나노-FET의 게이트 밀도 및/또는 전면 상호연결 구조체(120)의 인터커넥트 밀도가 증가될 수 있다. 게다가, 반도체 다이의 후면은 더 넓은 전력 레일을 수용할 수 있어, 저항을 감소시키고 나노-FET로의 전력 전달의 효율을 증가시킬 수 있다. 예를 들어, 제2 전도성 라인(134)의 폭은 전면 상호연결 구조체(120)의 제1 레벨 전도성 라인(예를 들면, 제1 전도성 피처(122) 및/또는 제1 전도성 라인(118))의 폭의 적어도 두 배일 수 있다.
도 28a 내지 도 28c에서, 후면 상호연결 구조체(136)의 나머지 부분은 제4 유전체 층(132) 및 제2 전도성 라인(134) 위에 형성된다. 후면 상호연결 구조체(136)는, 트랜지스터 구조체(109)의 후면(예를 들면, 능동 디바이스가 형성되는 트랜지스터 구조체(109)의 측면의 반대편에 있는 트랜지스터 구조체(109)의 측면)에 형성되기 때문에, 후면 상호연결 구조체라고 지칭될 수 있다. 후면 상호연결 구조체(136)는 제3 유전체 층(126), 제4 유전체 층(132), 후면 비아(130), 및 제2 전도성 라인(134)을 포함할 수 있다.
후면 상호연결 구조체(136)의 나머지 부분은, 도 21a 내지 도 21c와 관련하여 위에서 논의된, 전면 상호연결 구조체(120)에 사용된 것과 동일하거나 유사한 재료를 포함할 수 있고 동일하거나 유사한 프로세스를 사용하여 형성될 수 있다. 특히, 후면 상호연결 구조체(136)는 제5 유전체 층(138)에 형성된 제2 전도성 피처(140)의 적층된 층을 포함할 수 있다. 제2 전도성 피처(140)는 (예를 들면, 후속하여 형성되는 콘택트 패드 및 외부 커넥터로의 및 그로부터의 라우팅을 위한) 라우팅 라인을 포함할 수 있다. 제2 전도성 피처(140)는 저항기, 커패시터, 인덕터 등과 같은 하나 이상의 매립된 수동 디바이스를 포함하도록 추가로 패터닝될 수 있다. 예를 들어, 도 28a 내지 도 28c에서, 제2 전도성 피처(140)는 금속-절연체-금속(MIM) 인덕터를 포함할 수 있다. 매립된 수동 디바이스는 나노-FET의 후면에 회로(예를 들면, 전력 회로)를 제공하기 위해 제2 전도성 라인(134)(예를 들면, 전력 레일)과 통합될 수 있다.
도 29a 내지 도 29c에서, 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)가 후면 상호연결 구조체(136) 위에 형성된다. 패시베이션 층(144)은 PBO, 폴리이미드, BCB 등과 같은 폴리머를 포함할 수 있다. 대안적으로, 패시베이션 층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비유기 유전체 재료를 포함할 수 있다. 패시베이션 층(144)은, 예를 들어, CVD, PVD, ALD 등에 의해 성막될 수 있다.
UBM(146)은 패시베이션 층(144)을 관통하여 후면 상호연결 구조체(136) 내의 제2 전도성 피처(140)까지 형성되고, 외부 커넥터(148)는 UBM(146) 상에 형성된다. UBM(146)은 도금 프로세스 등에 의해 형성되는, 구리, 니켈, 금 등의 하나 이상의 층을 포함할 수 있다. 외부 커넥터(148)(예를 들면, 솔더 볼)는 UBM(146) 상에 형성된다. 외부 커넥터(148)의 형성은 UBM(146)의 노출된 부분 상에 솔더 볼을 배치하고 솔더 볼을 리플로하는 것을 포함할 수 있다. 일부 실시예에서, 외부 커넥터(148)의 형성은 도금 단계를 수행하여 최상부 제2 전도성 피처(140) 위에 솔더 영역을 형성하고 이어서 솔더 영역을 리플로하는 것을 포함한다. UBM(146) 및 외부 커넥터(148)는, 다른 디바이스 다이, 재분배 구조체, 인쇄 회로 보드(PCB), 마더 보드 등과 같은, 다른 전기 컴포넌트에 대한 입력/출력 연결을 제공하는 데 사용될 수 있다. UBM(146) 및 외부 커넥터(148)는 위에서 설명된 나노-FET에 대한 신호, 공급 전압, 및/또는 접지 연결을 제공할 수 있는 후면 입력/출력 패드라고도 지칭될 수 있다.
도 30 내지 도 51은 위에서 설명된 프로세스에 의해 형성된 나노-FET를 포함할 수 있는 패키징된 반도체 디바이스를 형성하는 중간 단계를 예시한다. 도 30 내지 도 51은 도 1에 예시된 기준 단면(C-C')을 예시한다. 도 30 내지 도 51에 설명된 프로세스 단계는 n-형 나노 FET 및 p-형 나노 FET 둘 모두를 사용하여 적용될 수 있다.
도 30에서, 제2 캐리어 기판(160)은 제1 이형 층(162)을 사용하여 제1 IC 다이(200A)(예를 들면, 도 21a 내지 도 21c와 관련하여 위에서 논의됨)의 후면 표면에 부착되고, 제2 IC 다이(200B)(예를 들면, 도 21d와 관련하여 위에서 논의됨)의 전면은 제1 IC 다이(200A)의 전면에 본딩된다. 제2 캐리어 기판(160)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제1 IC 다이(200A)와 제2 IC 다이(200B)가 제2 캐리어 기판(160) 상에서 동시에 프로세싱될 수 있도록, 제2 캐리어 기판(160)은 웨이퍼일 수 있다.
제1 이형 층(162)은 폴리머계 재료로 형성될 수 있으며, 제1 이형 층(162)은 위에 놓인 제1 IC 다이(200A)로부터 제2 캐리어 기판(160)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제1 이형 층(162)은 광열 변환(light-to-heat-conversion; LTHC) 이형 코팅과 같은, 가열될 때 접착성(adhesive property)을 상실하는, 에폭시계 열 이형 재료(epoxy-based thermal-release material)이다. 다른 실시예에서, 제1 이형 층(162)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루(glue)일 수 있다. 제1 이형 층(162)은 액체로서 디스펜싱(dispense)되어 경화될 수 있거나, 제2 캐리어 기판(160) 상에 라미네이팅된 라미네이트 막(laminate film)일 수 있거나, 또는 기타일 수 있다. 제1 이형 층(162)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도(planarity)를 가질 수 있다.
이어서, 제2 IC 다이(200B)는 제1 IC 다이(200A)에 본딩된다. 제2 IC 다이(200B)는 제1 IC 다이(200A)에 페이스-투-페이스 본딩(face-to-face bond)된다. 예를 들어, 도 30에 예시된 바와 같이, 제2 IC 다이(200B)의 전면 상호연결 구조체(120)는 제1 IC 다이(200A)의 전면 상호연결 구조체(120)에 하이브리드 본딩에 의해 페이스-투-페이스 방식으로 직접적으로 본딩된다. 구체적으로, 제1 IC 다이(200A)의 제1 유전체 층(124)과 제2 IC 다이(200B)의 제1 유전체 층(124) 사이에 유전체 대 유전체 본드가 형성되고, 제1 IC 다이(200A)의 제1 전도성 피처(122)와 제2 IC 다이(200B)의 제1 전도성 피처(122) 사이에 금속 대 금속 본드가 형성된다.
예로서, 하이브리드 본딩 프로세스는 제1 IC 다이(200A)의 제1 유전체 층(124) 및/또는 제2 IC 다이(200B)의 제1 유전체 층(124)에 표면 처리를 적용하기 시작한다. 표면 처리는 플라스마 처리를 포함할 수 있다. 플라스마 처리는 진공 환경에서 수행될 수 있다. 플라스마 처리 이후에, 표면 처리는 제1 IC 다이(200A)의 제1 유전체 층(124) 및/또는 제2 IC 다이(200B)의 제1 유전체 층(124)에 적용될 수 있는 세정 프로세스(예를 들면, 탈이온수를 사용한 린스 등)를 추가로 포함할 수 있다. 하이브리드 본딩 프로세스는 이어서 제2 IC 다이(200B)의 제1 전도성 피처(122)를 제1 IC 다이(200A)의 제1 전도성 피처(122)와 정렬시키는 것으로 진행할 수 있다. 제2 IC 다이(200B)가 제1 IC 다이(200A)와 정렬될 때, 제2 IC 다이(200B)의 제1 전도성 피처(122)는 제1 IC 다이(200A)의 대응하는 제1 전도성 피처(122)와 오버랩할 수 있다. 다음으로, 하이브리드 본딩은 제2 IC 다이(200B)가 제1 IC 다이(200A)와 접촉하게 되는 프리 본딩 단계를 포함한다. 프리 본딩은 실온(예를 들면, 약 21°C 내지 약 25°C)에서 수행될 수 있다. 하이브리드 본딩 프로세스는, 제2 IC 다이(200B)의 제1 전도성 피처(122)의 금속(예를 들면, 구리)과 제1 IC 다이(200A)의 제1 전도성 피처(122)의 금속(예를 들면, 구리)이 상호 확산(inter-diffuse)되고, 직접 금속 대 금속 본드(direct metal-to-metal bond)가 형성되도록, 예를 들어, 약 150°C 내지 약 400°C의 온도에서 약 0.5 시간 내지 약 3 시간의 지속기간 동안 어닐링을 수행하는 것으로 계속된다. 비록 단일 제2 IC 다이(200B)가 제1 IC 다이(200A)에 본딩되는 것으로 예시되어 있지만, 다른 실시예는 하나 이상의 제1 IC 다이(200A)에 본딩될 수 있는 다수의 제2 IC 다이(200B)를 포함할 수 있다. 그러한 실시예에서, 다수의 제2 IC 다이(200B) 및/또는 다수의 제1 IC 다이(200A)는 적층된 구성(예를 들면, 다수의 적층된 다이를 가짐) 및/또는 사이드 바이 사이드 구성(side-by-side configuration)으로 되어 있을 수 있다.
제1 IC 다이(200A) 및 제2 IC 다이(200B)는 로직 다이(예를 들면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), FPGA(field-programmable gate array), 마이크로컨트롤러 등), 메모리 다이(예를 들면, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예를 들면, PMIC(power management integrated circuit) 다이), 라디오 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예를 들면, DSP(digital signal processing) 다이), 프런트 엔드 다이(예를 들면, AFE(analog front-end) 다이) 등, 또는 이들의 조합일 수 있다.
도 31에서, 박형화 프로세스가 제2 IC 다이(200B)의 기판(50)의 후면에 적용되고, 후면 상호연결 구조체(136), 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)가 제2 IC 다이(200B)의 기판(50) 및 에피택셜 소스/드레인 영역(92)의 후면 위에 형성된다. 기판(50)은 도 23a 내지 도 23c와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스를 사용하여 박형화될 수 있다. 후면 상호연결 구조체(136), 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)는 도 24a 내지 도 29c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 32에서, 제1 IC 다이(200A)로부터 제2 캐리어 기판(160)을 분리(detach)(또는 "디본딩(debond)")하기 위해 캐리어 기판 디본딩이 수행되고, 제1 패키징된 반도체 디바이스(300A)가 형성된다. 일부 실시예에서, 디본딩은, 제1 이형 층(162)이 광의 열을 받아 분해되고 제2 캐리어 기판(160)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 제1 이형 층(162) 상으로 투영하는 것을 포함한다. 제2 캐리어 기판(160)을 제거하는 것은 제1 IC 다이(200A)의 후면 상의 기판(50)을 노출시킨다.
종래의 프로세스는 집적 회로 다이에 대한 후면 연결을 제공하기 위해 기판을 관통하게 기판 관통 비아(through substrate via)를 형성할 수 있다. 대조적으로, 제1 패키징된 반도체 디바이스(300A)에 대한 후면 연결을 제공하기 위해 제2 전도성 라인(134)(예를 들면, 전력 레일) 및 후면 상호연결 구조체(136)를 형성하는 것은 후면 연결에 요구되는 면적을 감소시켜, 디바이스 밀도를 증가시키며, 후면 연결의 유연성을 개선시킨다. 더욱이, 하이브리드 본딩을 사용하여 제2 IC 다이(200B)를 제1 IC 다이(200A)에 본딩하는 것은 제2 IC 다이(200B)와 제1 IC 다이(200A) 사이의 라우팅 거리를 단축시키고 제2 IC 다이(200B)와 제1 IC 다이(200A) 사이의 저항을 감소시킨다. 이에 따라, 제1 패키징된 반도체 디바이스(300A)는 더 큰 디바이스 밀도, 더 큰 유연성, 및 개선된 성능으로 형성될 수 있다.
도 33은 패키징된 반도체 디바이스에 사용될 수 있는 제3 IC 다이(200C)를 예시한다. 제3 IC 다이(200C)는 도 2 내지 도 17c와 관련하여 위에서 설명된 프로세스를 수행하여 트랜지스터 구조체(109)를 형성하고, 이어서 도 22a 내지 도 28c와 관련하여 위에서 설명된 프로세스를 수행하여 후면 상호연결 구조체(136)를 형성함으로써 형성될 수 있다. 도 18a 내지 도 23c와 관련하여 위에서 설명된 프로세스(예를 들면, 소스/드레인 콘택트(112), 게이트 콘택트(114), 및 전면 상호연결 구조체(120)를 형성하는 데 사용되는 프로세스)는 제3 IC 다이(200C)를 형성하는 데 생략될 수 있다. 소잉, 레이저 어블레이션 방법, 에칭 프로세스, 이들의 조합 등과 같은 다이싱 프로세스가 이어서 제3 IC 다이(200C)를 형성하는 데 사용될 수 있다. 제3 IC 다이(200C)는 로직 다이(예를 들면, 중앙 프로세싱 유닛(CPU), 그래픽 프로세싱 유닛(GPU), 시스템 온 칩(SoC), 애플리케이션 프로세서(AP), FPGA(field-programmable gate array), 마이크로컨트롤러 등), 메모리 다이(예를 들면, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예를 들면, PMIC(power management integrated circuit) 다이), 라디오 주파수(RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예를 들면, DSP(digital signal processing) 다이), 프런트 엔드 다이(예를 들면, AFE(analog front-end) 다이) 등, 또는 이들의 조합일 수 있다.
도 34에서, 제2 캐리어 기판(160)은 제1 이형 층(162)을 사용하여 제2 IC 다이(200B)(도 21d와 관련하여 위에서 논의됨)의 후면 표면에 부착되고, 제3 IC 다이(200C)(도 33과 관련하여 위에서 논의됨)의 후면은 제2 IC 다이(200B)의 전면에 본딩된다. 제2 캐리어 기판(160)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제2 IC 다이(200B)와 제3 IC 다이(200C)가 제2 캐리어 기판(160) 상에서 동시에 프로세싱될 수 있도록, 제2 캐리어 기판(160)은 웨이퍼일 수 있다.
제1 이형 층(162)은 폴리머계 재료로 형성될 수 있으며, 제1 이형 층(162)은 위에 놓인 제2 IC 다이(200B)로부터 제2 캐리어 기판(160)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제1 이형 층(162)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제1 이형 층(162)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제1 이형 층(162)은 액체로서 디스펜싱되어 경화될 수 있거나, 제2 캐리어 기판(160) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제1 이형 층(162)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
제3 IC 다이(200C)는 이어서 제2 IC 다이(200B)에 본딩된다. 제3 IC 다이(200C)는 제2 IC 다이(200B)에 백-투-페이스 본딩(back-to-face bond)된다. 예를 들어, 도 34에 예시된 바와 같이, 제3 IC 다이(200C)의 후면 상호연결 구조체(136)는 제2 IC 다이(200B)의 전면 상호연결 구조체(120)에 하이브리드 본딩에 의해 백-투-페이스 방식으로 직접적으로 본딩된다. 구체적으로, 제2 IC 다이(200B)의 제1 유전체 층(124)과 제3 IC 다이(200C)의 제5 유전체 층(138) 사이에 유전체 대 유전체 본드가 형성되고, 제2 IC 다이(200B)의 제1 전도성 피처(122)와 제3 IC 다이(200C)의 제2 전도성 피처(140) 사이에 금속 대 금속 본드가 형성된다.
도 35에서, 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 전면 상호연결 구조체(120), 패시베이션 층(154), UBM(156), 및 외부 커넥터(158)가 제3 IC 다이(200C)의 전면 위에 형성된다. 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 및 전면 상호연결 구조체(120)는 도 18a 내지 도 21c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
패시베이션 층(154), UBM(156), 및 외부 커넥터(158)는 이어서 전면 상호연결 구조체(120) 위에 형성된다. 패시베이션 층(154)은 PBO, 폴리이미드, BCB 등과 같은 폴리머를 포함할 수 있다. 대안적으로, 패시베이션 층(154)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 등과 같은 비유기 유전체 재료를 포함할 수 있다. 패시베이션 층(154)은, 예를 들어, CVD, PVD, ALD 등에 의해 성막될 수 있다.
UBM(156)은 패시베이션 층(154)을 관통하여 전면 상호연결 구조체(120) 내의 제1 전도성 피처(122)까지 형성되고, 외부 커넥터(158)는 UBM(156) 상에 형성된다. UBM(156)은 도금 프로세스 등에 의해 형성되는, 구리, 니켈, 금 등의 하나 이상의 층을 포함할 수 있다. 외부 커넥터(158)(예를 들면, 솔더 볼)는 UBM(156) 상에 형성된다. 외부 커넥터(158)의 형성은 UBM(156)의 노출된 부분 상에 솔더 볼을 배치하고 솔더 볼을 리플로하는 것을 포함할 수 있다. 일부 실시예에서, 외부 커넥터(158)의 형성은 도금 단계를 수행하여 최상부 제1 전도성 피처(122) 위에 솔더 영역을 형성하고 이어서 솔더 영역을 리플로하는 것을 포함한다. UBM(156) 및 외부 커넥터(158)는, 다른 디바이스 다이, 재분배 구조체, 인쇄 회로 보드(PCB), 마더 보드 등과 같은, 다른 전기 컴포넌트에 대한 입력/출력 연결을 제공하는 데 사용될 수 있다. UBM(156) 및 외부 커넥터(158)는 제3 IC 다이(200C) 및 제2 IC 다이(200B)의 나노-FET에 대한 신호, 공급 전압, 및/또는 접지 연결을 제공할 수 있는 전면 입력/출력 패드라고도 지칭될 수 있다.
도 36에서, 제2 IC 다이(200B)로부터 제2 캐리어 기판(160)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행되고, 제2 패키징된 반도체 디바이스(300B)가 형성된다. 일부 실시예에서, 디본딩은, 제1 이형 층(162)이 광의 열을 받아 분해되고 제2 캐리어 기판(160)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 제1 이형 층(162) 상으로 투영하는 것을 포함한다. 제2 캐리어 기판(160)을 제거하는 것은 제2 IC 다이(200B)의 후면 상의 기판(50)을 노출시킨다.
종래의 프로세스는 집적 회로 다이에 대한 후면 연결을 제공하기 위해 기판을 관통하게 기판 관통 비아를 형성할 수 있다. 대조적으로, 제2 패키징된 반도체 디바이스(300B)에 대한 후면 연결을 제공하기 위해 제2 전도성 라인(134)(예를 들면, 전력 레일) 및 후면 상호연결 구조체(136)를 형성하는 것은 후면 연결에 요구되는 면적을 감소시켜, 디바이스 밀도를 증가시키며, 후면 연결의 유연성을 개선시킨다. 더욱이, 하이브리드 본딩을 사용하여 제3 IC 다이(200C)를 제2 IC 다이(200B)에 본딩하는 것은 제3 IC 다이(200C)와 제2 IC 다이(200B) 사이의 라우팅 거리를 단축시키고 제3 IC 다이(200C)와 제2 IC 다이(200B) 사이의 저항을 감소시킨다. 이에 따라, 제2 패키징된 반도체 디바이스(300B)는 더 큰 디바이스 밀도, 더 큰 유연성, 및 개선된 성능으로 형성될 수 있다.
도 37에서, 제2 캐리어 기판(160)은 제1 이형 층(162)을 사용하여 제3 IC 다이(200Ci)(도 33과 관련하여 위에서 논의됨)의 전면 표면에 부착되고, 제3 IC 다이(200Cii)(도 33과 관련하여 위에서 논의됨)의 후면은 제3 IC 다이(200Ci)의 후면에 본딩된다. 제2 캐리어 기판(160)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제3 IC 다이(200Ci)와 제3 IC 다이(200Cii)가 제2 캐리어 기판(160) 상에서 동시에 프로세싱될 수 있도록, 제2 캐리어 기판(160)은 웨이퍼일 수 있다.
제1 이형 층(162)은 폴리머계 재료로 형성될 수 있으며, 제1 이형 층(162)은 위에 놓인 제3 IC 다이(200Ci)로부터 제2 캐리어 기판(160)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제1 이형 층(162)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제1 이형 층(162)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제1 이형 층(162)은 액체로서 디스펜싱되어 경화될 수 있거나, 제2 캐리어 기판(160) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제1 이형 층(162)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
제3 IC 다이(200Cii)는 이어서 제3 IC 다이(200Ci)에 본딩된다. 제3 IC 다이(200Cii)는 제3 IC 다이(200Ci)에 백-투-백 본딩된다. 예를 들어, 도 37에 예시된 바와 같이, 제3 IC 다이(200Cii)의 후면 상호연결 구조체(136)는 제3 IC 다이(200Ci)의 후면 상호연결 구조체(136)에 하이브리드 본딩에 의해 백-투-백 방식으로 직접적으로 본딩된다. 구체적으로, 제3 IC 다이(200Ci)의 제5 유전체 층(138)과 제3 IC 다이(200Cii)의 제5 유전체 층(138) 사이에 유전체 대 유전체 본드가 형성되고, 제3 IC 다이(200Ci)의 제2 전도성 피처(140)와 제3 IC 다이(200Cii)의 제2 전도성 피처(140) 사이에 금속 대 금속 본드가 형성된다.
도 38에서, 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 전면 상호연결 구조체(120), 패시베이션 층(154), UBM(156), 및 외부 커넥터(158)가 제3 IC 다이(200Cii)의 전면 위에 형성된다. 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 및 전면 상호연결 구조체(120)는 도 18a 내지 도 21c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다. 게다가, 패시베이션 층(154), UBM(156), 및 외부 커넥터(158)는 도 35와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 39에서, 제3 IC 다이(200Ci)의 전면이 위쪽으로 향하고 제3 캐리어 기판(170)이 제2 이형 층(172)을 사용하여 제3 IC 다이(200Cii)의 전면 위에 형성된 전면 상호연결 구조체(120)의 전면에 부착되도록 도 38의 구조체가 뒤집힌다. 제3 캐리어 기판(170)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제3 IC 다이(200Ci)와 제3 IC 다이(200Cii)가 제3 캐리어 기판(170) 상에서 동시에 프로세싱될 수 있도록, 제3 캐리어 기판(170)은 웨이퍼일 수 있다.
제2 이형 층(172)은 폴리머계 재료로 형성될 수 있으며, 제2 이형 층(172)은 위에 놓인 제3 IC 다이(200Cii)로부터 제3 캐리어 기판(170)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제2 이형 층(172)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제2 이형 층(172)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제2 이형 층(172)은 액체로서 디스펜싱되어 경화될 수 있거나, 제3 캐리어 기판(170) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제2 이형 층(172)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
제3 IC 다이(200Cii)는 이어서 제3 IC 다이(200Ci)에 본딩된다. 제3 IC 다이(200Cii)는 제3 IC 다이(200Ci)에 백-투-백 본딩된다. 예를 들어, 도 39에 예시된 바와 같이, 제3 IC 다이(200Cii)의 후면 상호연결 구조체(136)는 제3 IC 다이(200Ci)의 후면 상호연결 구조체(136)에 하이브리드 본딩에 의해 백-투-백 방식으로 직접적으로 본딩된다. 구체적으로, 제3 IC 다이(200Ci)의 제5 유전체 층(138)과 제3 IC 다이(200Cii)의 제5 유전체 층(138) 사이에 유전체 대 유전체 본드가 형성되고, 제3 IC 다이(200Ci)의 제2 전도성 피처(140)와 제3 IC 다이(200Cii)의 제2 전도성 피처(140) 사이에 금속 대 금속 본드가 형성된다.
도 40에서, 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 전면 상호연결 구조체(120), 패시베이션 층(154), UBM(156), 및 외부 커넥터(158)가 제3 IC 다이(200Ci)의 전면 위에 형성된다. 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 및 전면 상호연결 구조체(120)는 도 38과 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다. 게다가, 패시베이션 층(154), UBM(156), 및 외부 커넥터(158)는 도 38과 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 41에서, 제3 IC 다이(200Cii)로부터 제3 캐리어 기판(170)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행되고, 제3 패키징된 반도체 디바이스(300C)가 형성된다. 일부 실시예에서, 디본딩은, 제2 이형 층(172)이 광의 열을 받아 분해되고 제3 캐리어 기판(170)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 제2 이형 층(172) 상으로 투영하는 것을 포함한다. 제3 캐리어 기판(170)을 제거하는 것은 제3 IC 다이(200Cii)의 전면 상의 전면 상호연결 구조체(120)를 노출시킨다.
종래의 프로세스는 집적 회로 다이에 대한 후면 연결을 제공하기 위해 기판을 관통하게 기판 관통 비아를 형성할 수 있다. 대조적으로, 제3 패키징된 반도체 디바이스(300C)에 대한 후면 연결을 제공하기 위해 제2 전도성 라인(134)(예를 들면, 전력 레일) 및 후면 상호연결 구조체(136)를 형성하는 것은 후면 연결에 요구되는 면적을 감소시켜, 디바이스 밀도를 증가시키며, 후면 연결의 유연성을 개선시킨다. 더욱이, 하이브리드 본딩을 사용하여 제3 IC 다이(200Cii)를 제3 IC 다이(200Ci)에 본딩하는 것은 제3 IC 다이(200Cii)와 제3 IC 다이(200Ci) 사이의 라우팅 거리를 단축시키고 제3 IC 다이(200Cii)와 제3 IC 다이(200Ci) 사이의 저항을 감소시킨다. 이에 따라, 제3 패키징된 반도체 디바이스(300C)는 더 큰 디바이스 밀도, 더 큰 유연성, 및 개선된 성능으로 형성될 수 있다.
도 42에서, 제2 캐리어 기판(160)은 제1 이형 층(162)을 사용하여 제1 IC 다이(200Ai)(도 21a 내지 도 21c와 관련하여 위에서 논의됨)의 후면 표면에 부착되고, 제1 IC 다이(200Aii)(도 21a 내지 도 21c와 관련하여 위에서 논의됨)의 전면은 제1 IC 다이(200Ai)의 전면에 본딩된다. 제2 캐리어 기판(160)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제1 IC 다이(200Ai)와 제1 IC 다이(200Aii)가 제2 캐리어 기판(160) 상에서 동시에 프로세싱될 수 있도록, 제2 캐리어 기판(160)은 웨이퍼일 수 있다.
제1 이형 층(162)은 폴리머계 재료로 형성될 수 있으며, 제1 이형 층(162)은 위에 놓인 제1 IC 다이(200Ai)로부터 제2 캐리어 기판(160)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제1 이형 층(162)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제1 이형 층(162)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제1 이형 층(162)은 액체로서 디스펜싱되어 경화될 수 있거나, 제2 캐리어 기판(160) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제1 이형 층(162)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
제1 IC 다이(200Aii)는 이어서 제1 IC 다이(200Ai)에 본딩된다. 제1 IC 다이(200Aii)는 제1 IC 다이(200Ai)에 페이스-투-페이스 본딩된다. 예를 들어, 도 42에 예시된 바와 같이, 제1 IC 다이(200Aii)의 전면 상호연결 구조체(120)는 제1 IC 다이(200Ai)의 전면 상호연결 구조체(120)에 하이브리드 본딩에 의해 페이스-투-페이스 방식으로 직접적으로 본딩된다. 구체적으로, 제1 IC 다이(200Ai)의 제1 유전체 층(124)과 제1 IC 다이(200Aii)의 제1 유전체 층(124) 사이에 유전체 대 유전체 본드가 형성되고, 제1 IC 다이(200Ai)의 제1 전도성 피처(122)와 제1 IC 다이(200Aii)의 제1 전도성 피처(122) 사이에 금속 대 금속 본드가 형성된다.
도 43에서, 박형화 프로세스가 제1 IC 다이(200Aii)의 기판(50)의 후면에 적용되고, 후면 상호연결 구조체(136)가 제1 IC 다이(200Aii)의 기판(50) 및 에피택셜 소스/드레인 영역(92)의 후면 위에 형성된다. 기판(50)은 도 23a 내지 도 23c와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스를 사용하여 박형화될 수 있다. 후면 상호연결 구조체(136)는 도 24a 내지 도 28c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 44에서, 제1 IC 다이(200Ai)의 후면이 위쪽으로 향하고 제3 캐리어 기판(170)이 제2 이형 층(172)을 사용하여 제1 IC 다이(200Aii)의 후면 위에 형성된 후면 상호연결 구조체(136)의 후면에 부착되도록 도 43의 구조체가 뒤집힌다. 제3 캐리어 기판(170)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제1 IC 다이(200Ai)와 제1 IC 다이(200Aii)가 제3 캐리어 기판(170) 상에서 동시에 프로세싱될 수 있도록, 제3 캐리어 기판(170)은 웨이퍼일 수 있다.
제2 이형 층(172)은 폴리머계 재료로 형성될 수 있으며, 제2 이형 층(172)은 위에 놓인 제1 IC 다이(200Aii)로부터 제3 캐리어 기판(170)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제2 이형 층(172)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제2 이형 층(172)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제2 이형 층(172)은 액체로서 디스펜싱되어 경화될 수 있거나, 제3 캐리어 기판(170) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제2 이형 층(172)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
도 45에서, 박형화 프로세스가 제1 IC 다이(200Ai)의 기판(50)의 후면에 적용되고, 후면 상호연결 구조체(136), 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)가 제1 IC 다이(200Ai)의 기판(50) 및 에피택셜 소스/드레인 영역(92)의 후면 위에 형성된다. 기판(50)은 도 23a 내지 도 23c와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스를 사용하여 박형화될 수 있다. 후면 상호연결 구조체(136), 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)는 도 24a 내지 도 29c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 46에서, 제1 IC 다이(200Aii)로부터 제3 캐리어 기판(170)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행되고, 제4 패키징된 반도체 디바이스(300D)가 형성된다. 일부 실시예에서, 디본딩은, 제2 이형 층(172)이 광의 열을 받아 분해되고 제3 캐리어 기판(170)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 제2 이형 층(172) 상으로 투영하는 것을 포함한다. 제3 캐리어 기판(170)을 제거하는 것은 제1 IC 다이(200Aii)의 후면 상의 후면 상호연결 구조체(136)를 노출시킨다.
종래의 프로세스는 집적 회로 다이에 대한 후면 연결을 제공하기 위해 기판을 관통하게 기판 관통 비아를 형성할 수 있다. 대조적으로, 제4 패키징된 반도체 디바이스(300D)에 대한 후면 연결을 제공하기 위해 제2 전도성 라인(134)(예를 들면, 전력 레일) 및 후면 상호연결 구조체(136)를 형성하는 것은 후면 연결에 요구되는 면적을 감소시켜, 디바이스 밀도를 증가시키며, 후면 연결의 유연성을 개선시킨다. 더욱이, 하이브리드 본딩을 사용하여 제1 IC 다이(200Aii)를 제1 IC 다이(200Ai)에 본딩하는 것은 제1 IC 다이(200Aii)와 제1 IC 다이(200Ai) 사이의 라우팅 거리를 단축시키고 제1 IC 다이(200Aii)와 제1 IC 다이(200Ai) 사이의 저항을 감소시킨다. 이에 따라, 제4 패키징된 반도체 디바이스(300D)는 더 큰 디바이스 밀도, 더 큰 유연성, 및 개선된 성능으로 형성될 수 있다.
도 47에서, 제2 캐리어 기판(160)은 제1 이형 층(162)을 사용하여 제1 IC 다이(200A)(도 21a 내지 도 21c와 관련하여 위에서 논의됨)의 후면 표면에 부착되고, 제3 IC 다이(200C)(도 33과 관련하여 위에서 논의됨)의 후면은 제1 IC 다이(200A)의 전면에 본딩된다. 제2 캐리어 기판(160)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제1 IC 다이(200A)와 제3 IC 다이(200C)가 제2 캐리어 기판(160) 상에서 동시에 프로세싱될 수 있도록, 제2 캐리어 기판(160)은 웨이퍼일 수 있다.
제1 이형 층(162)은 폴리머계 재료로 형성될 수 있으며, 제1 이형 층(162)은 위에 놓인 제1 IC 다이(200A)로부터 제2 캐리어 기판(160)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제1 이형 층(162)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제1 이형 층(162)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제1 이형 층(162)은 액체로서 디스펜싱되어 경화될 수 있거나, 제2 캐리어 기판(160) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제1 이형 층(162)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
제3 IC 다이(200C)는 이어서 제1 IC 다이(200A)에 본딩된다. 제3 IC 다이(200C)는 제1 IC 다이(200A)에 백-투-페이스 본딩된다. 예를 들어, 도 47에 예시된 바와 같이, 제3 IC 다이(200C)의 후면 상호연결 구조체(136)는 제1 IC 다이(200A)의 전면 상호연결 구조체(120)에 하이브리드 본딩에 의해 백-투-페이스 방식으로 직접적으로 본딩된다. 구체적으로, 제1 IC 다이(200A)의 제1 유전체 층(124)과 제3 IC 다이(200C)의 제5 유전체 층(138) 사이에 유전체 대 유전체 본드가 형성되고, 제1 IC 다이(200A)의 제1 전도성 피처(122)와 제3 IC 다이(200C)의 제2 전도성 피처(140) 사이에 금속 대 금속 본드가 형성된다.
도 48에서, 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 및 전면 상호연결 구조체(120)가 제3 IC 다이(200C)의 전면 위에 형성된다. 소스/드레인 콘택트(112), 게이트 콘택트(114), 제2 ILD(106), 및 전면 상호연결 구조체(120)는 도 18a 내지 도 21c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 49에서, 제1 IC 다이(200A)의 후면이 위쪽으로 향하고 제3 캐리어 기판(170)이 제2 이형 층(172)을 사용하여 제3 IC 다이(200C)의 전면 위에 형성된 전면 상호연결 구조체(120)의 전면에 부착되도록 도 48의 구조체가 뒤집힌다. 제3 캐리어 기판(170)은 유리 캐리어 기판, 세라믹 캐리어 기판 등일 수 있다. 다수의 제1 IC 다이(200A)와 제3 IC 다이(200C)가 제3 캐리어 기판(170) 상에서 동시에 프로세싱될 수 있도록, 제3 캐리어 기판(170)은 웨이퍼일 수 있다.
제2 이형 층(172)은 폴리머계 재료로 형성될 수 있으며, 제2 이형 층(172)은 위에 놓인 제3 IC 다이(200C)로부터 제3 캐리어 기판(170)과 함께 후속하여 제거될 수 있다. 일부 실시예에서, 제2 이형 층(172)은 광열 변환(LTHC) 이형 코팅과 같은, 가열될 때 접착성을 상실하는, 에폭시계 열 이형 재료이다. 다른 실시예에서, 제2 이형 층(172)은, UV 광에 노출될 때 접착성을 상실하는, 자외선(UV) 글루일 수 있다. 제2 이형 층(172)은 액체로서 디스펜싱되어 경화될 수 있거나, 제3 캐리어 기판(170) 상에 라미네이팅된 라미네이트 막일 수 있거나, 또는 기타일 수 있다. 제2 이형 층(172)의 상부 표면은 레벨링될 수 있고 높은 정도의 평탄도를 가질 수 있다.
도 50에서, 박형화 프로세스가 제1 IC 다이(200A)의 기판(50)의 후면에 적용되고, 후면 상호연결 구조체(136), 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)가 제1 IC 다이(200A)의 기판(50) 및 에피택셜 소스/드레인 영역(92)의 후면 위에 형성된다. 기판(50)은 도 23a 내지 도 23c와 관련하여 위에서 설명된 것과 동일하거나 유사한 프로세스를 사용하여 박형화될 수 있다. 후면 상호연결 구조체(136), 패시베이션 층(144), UBM(146), 및 외부 커넥터(148)는 도 24a 내지 도 29c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스를 사용하여 동일하거나 유사한 재료로 형성될 수 있다.
도 51에서, 제3 IC 다이(200C)로부터 제3 캐리어 기판(170)을 분리(또는 "디본딩")하기 위해 캐리어 기판 디본딩이 수행되고, 제5 패키징된 반도체 디바이스(300E)가 형성된다. 일부 실시예에서, 디본딩은, 제2 이형 층(172)이 광의 열을 받아 분해되고 제3 캐리어 기판(170)이 제거될 수 있도록, 레이저 광 또는 UV 광과 같은 광을 제2 이형 층(172) 상으로 투영하는 것을 포함한다. 제3 캐리어 기판(170)을 제거하는 것은 제3 IC 다이(200C)의 전면 상의 전면 상호연결 구조체(120)를 노출시킨다.
종래의 프로세스는 집적 회로 다이에 대한 후면 연결을 제공하기 위해 기판을 관통하게 기판 관통 비아를 형성할 수 있다. 대조적으로, 제5 패키징된 반도체 디바이스(300E)에 대한 후면 연결을 제공하기 위해 제2 전도성 라인(134)(예를 들면, 전력 레일) 및 후면 상호연결 구조체(136)를 형성하는 것은 후면 연결에 요구되는 면적을 감소시켜, 디바이스 밀도를 증가시키며, 후면 연결의 유연성을 개선시킨다. 더욱이, 하이브리드 본딩을 사용하여 제3 IC 다이(200C)를 제1 IC 다이(200A)에 본딩하는 것은 제3 IC 다이(200C)와 제1 IC 다이(200A) 사이의 라우팅 거리를 단축시키고 제3 IC 다이(200C)와 제1 IC 다이(200A) 사이의 저항을 감소시킨다. 이에 따라, 제5 패키징된 반도체 디바이스(300E)는 더 큰 디바이스 밀도, 더 큰 유연성, 및 개선된 성능으로 형성될 수 있다.
실시예는 장점을 달성할 수 있다. 예를 들어, 후면 상호연결 구조체를 포함하는 IC 다이를 형성하고 후면 상호연결 구조체에 후면 전력 레일을 포함시키는 것은 상호연결 영역을 감소시키고, 라우팅 거리를 단축시켜, 상호연결 영역 레이아웃의 유연성을 증가시키며, 디바이스 밀도를 증가시킨다. 더욱이, 패키징된 반도체 디바이스에서 IC 다이들 사이의 하이브리드 본딩을 사용하는 것은 상호연결 영역 레이아웃의 유연성을 증가시키는 데 도움을 주고 라우팅 거리를 단축시키며, 이는 디바이스 성능을 개선시킨다.
일 실시예에 따르면, 디바이스는 제1 집적 회로 디바이스 - 제1 집적 회로 디바이스는 제1 디바이스 층 내의 제1 트랜지스터 구조체; 제1 디바이스 층의 전면 상의 전면 상호연결 구조체; 및 제1 디바이스 층의 후면 상의 후면 상호연결 구조체를 포함하고, 후면 상호연결 구조체는 제1 디바이스 층의 후면 상의 제1 유전체 층; 및 제1 유전체 층을 관통하여 제1 트랜지스터 구조체의 소스/드레인 영역까지 연장되는 제1 콘택트를 포함함 -; 및 제2 집적 회로 디바이스 - 제2 집적 회로 디바이스는 제2 디바이스 층 내의 제2 트랜지스터 구조체; 및 제2 디바이스 층 상의 제1 상호연결 구조체를 포함하고, 제1 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 전면 상호연결 구조체에 본딩됨 - 를 포함한다. 일 실시예에서, 제1 상호연결 구조체는 제2 디바이스 층의 전면 상에 배치된다. 일 실시예에서, 제1 상호연결 구조체는 전면 전력 레일을 포함하고, 후면 상호연결 구조체는 제1 콘택트를 통해 제1 트랜지스터 구조체의 소스/드레인 영역에 전기적으로 결합된 후면 전력 레일을 포함한다. 일 실시예에서, 제2 집적 회로 디바이스는 제2 디바이스 층의 후면 상에 배치된 제2 상호연결 구조체를 추가로 포함하고, 제2 상호연결 구조체는 제2 디바이스 층의 후면 상의 제2 유전체 층; 및 제2 유전체 층을 관통하여 제2 트랜지스터 구조체의 소스/드레인 영역까지 연장되는 제2 콘택트를 포함한다. 일 실시예에서, 후면 상호연결 구조체는 제1 콘택트를 통해 제1 트랜지스터 구조체의 소스/드레인 영역에 전기적으로 결합된 제1 후면 전력 레일을 포함하고, 제2 상호연결 구조체는 제2 콘택트를 통해 제2 트랜지스터 구조체의 소스/드레인 영역에 전기적으로 결합된 제2 후면 전력 레일을 포함한다. 일 실시예에서, 제1 상호연결 구조체는 제2 디바이스 층의 후면 상에 배치된다. 일 실시예에서, 제1 상호연결 구조체는 제2 디바이스 층의 후면 상의 제2 유전체 층; 및 제2 유전체 층을 관통하여 제2 트랜지스터 구조체의 소스/드레인 영역까지 연장되는 제2 콘택트를 포함한다. 일 실시예에서, 후면 상호연결 구조체는 제1 콘택트를 통해 제1 트랜지스터 구조체의 소스/드레인 영역에 전기적으로 결합된 제1 후면 전력 레일을 포함하고, 제1 상호연결 구조체는 제2 콘택트를 통해 제2 트랜지스터 구조체의 소스/드레인 영역에 전기적으로 결합된 제2 후면 전력 레일을 포함한다.
다른 실시예에 따르면, 디바이스는 제1 집적 회로 디바이스 - 제1 집적 회로 디바이스는 제1 기판; 제1 기판 위의 제1 디바이스 층 - 제1 디바이스 층은 제1 트랜지스터 구조체를 포함함 -; 및 제1 디바이스 층 위의 제1 상호연결 구조체를 포함하고, 제1 상호연결 구조체는 제1 디바이스 층의 후면 상에 제1 전력 레일을 포함하고, 제1 전력 레일은 제1 후면 비아를 통해 제1 트랜지스터 구조체의 제1 소스/드레인 영역에 전기적으로 결합됨 -; 및 제2 집적 회로 디바이스 - 제2 집적 회로 디바이스는 제2 기판; 제2 기판 위의 제2 디바이스 층 - 제2 디바이스 층은 제2 트랜지스터 구조체를 포함함 -; 및 제2 디바이스 층 위의 제2 상호연결 구조체를 포함하고, 제2 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 제1 상호연결 구조체에 본딩됨 - 를 포함한다. 일 실시예에서, 후면 비아는 제1 실리사이드 영역을 통해 제1 소스/드레인 영역에 전기적으로 결합된다. 일 실시예에서, 제2 상호연결 구조체는 제2 디바이스 층의 후면 위의 제2 유전체 층; 및 제2 유전체 층 위의 제2 전력 레일 - 제2 전력 레일은 제2 후면 비아를 통해 제2 트랜지스터 구조체의 제2 소스/드레인 영역에 전기적으로 결합됨 - 을 포함한다. 일 실시예에서, 제2 상호연결 구조체는 제2 디바이스 층의 전면 상에 있고, 제2 집적 회로 디바이스는 제2 디바이스 층 위의 제3 상호연결 구조체 - 제3 상호연결 구조체는 제2 디바이스 층의 후면 상에 제2 전력 레일을 포함하고, 제2 전력 레일은 제2 후면 비아를 통해 제2 트랜지스터 구조체의 제2 소스/드레인 영역에 전기적으로 결합됨 - 를 추가로 포함한다. 일 실시예에서, 제2 집적 회로 디바이스는 제2 디바이스 층의 반대편에 있는 제3 상호연결 구조체의 표면 상의 패시베이션 층; 패시베이션 층 내의 언더범프 금속화부(underbump metallization; UBM); 및 UBM 상의 외부 커넥터 - 외부 커넥터는 UBM을 통해 제3 상호연결 구조체에 전기적으로 결합됨 - 를 추가로 포함한다. 일 실시예에서, 제2 집적 회로 디바이스는 제2 트랜지스터 구조체의 게이트 구조체에 전기적으로 결합된 게이트 콘택트 - 제2 상호연결 구조체는 제2 디바이스 층의 전면 위에 제2 전력 레일을 포함하고, 제2 전력 레일은 게이트 콘택트를 통해 게이트 구조체에 전기적으로 결합됨 - 를 포함한다.
또 다른 실시예에 따르면, 방법은 제1 기판 상에 제1 트랜지스터를 형성하는 단계; 제1 트랜지스터 위에 제1 상호연결 구조체를 형성하는 단계; 제1 트랜지스터의 제1 소스/드레인 영역을 노출시키는 단계 - 제1 소스/드레인 영역을 노출시키는 단계는 제1 기판을 박형화하는 단계를 포함함 -; 제1 소스/드레인 영역을 노출시킨 후에, 제1 상호연결 구조체의 반대편에서 제1 트랜지스터 위에 제2 상호연결 구조체를 형성하는 단계 - 제2 상호연결 구조체를 형성하는 단계는 제1 트랜지스터 위에 제1 유전체 층을 성막시키는 단계; 제1 유전체 층을 통해 제1 트랜지스터의 제1 소스/드레인 영역에 전기적으로 결합되는 제1 후면 비아를 형성하는 단계; 및 제1 후면 비아에 전기적으로 연결된 제1 전도성 라인을 형성하는 단계를 포함함 -; 및 제1 집적 회로 디바이스를 제1 상호연결 구조체에 본딩하는 단계 - 제1 집적 회로 디바이스를 제1 상호연결 구조체에 본딩하는 단계는 제1 집적 회로 디바이스와 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함함 - 를 포함한다. 일 실시예에서, 방법은 제1 집적 회로 디바이스를 형성하는 단계를 추가로 포함하며, 제1 집적 회로 디바이스를 형성하는 단계는 제2 기판 상에 제2 트랜지스터를 형성하는 단계; 및 제2 기판의 반대편에서 제2 트랜지스터 위에 제3 상호연결 구조체를 형성하는 단계를 포함하고, 제1 집적 회로 디바이스를 제1 상호연결 구조체에 본딩하는 단계는 제3 상호연결 구조체와 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한다. 일 실시예에서, 제3 상호연결 구조체를 형성하는 단계는 제2 트랜지스터에 전기적으로 결합되는 제2 전도성 라인을 제2 트랜지스터 위에 형성하는 단계를 포함하며, 제1 전도성 라인은 제1 전력 레일이고, 제2 전도성 라인은 제2 전력 레일이다. 일 실시예에서, 방법은 제1 집적 회로 디바이스를 형성하는 단계를 추가로 포함하며, 제1 집적 회로 디바이스를 형성하는 단계는 제2 기판 상에 제2 트랜지스터를 형성하는 단계; 제2 트랜지스터의 제2 소스/드레인 영역을 노출시키는 단계 - 제2 소스/드레인 영역을 노출시키는 단계는 제2 기판을 박형화하는 단계를 포함함 -; 및 제2 소스/드레인 영역을 노출시킨 후에, 제2 트랜지스터 위에 제3 상호연결 구조체를 형성하는 단계를 포함하고, 제3 상호연결 구조체를 형성하는 단계는 제2 트랜지스터 위에 제2 유전체 층을 성막시키는 단계; 제2 유전체 층을 통해 제2 트랜지스터의 제2 소스/드레인 영역에 전기적으로 결합되는 제2 후면 비아를 형성하는 단계; 및 제2 후면 비아에 전기적으로 연결된 제2 전도성 라인을 형성하는 단계를 포함한다. 일 실시예에서, 제1 집적 회로 디바이스를 제1 상호연결 구조체에 본딩하는 단계는 제3 상호연결 구조체와 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한다. 일 실시예에서, 제1 집적 회로 디바이스를 형성하는 단계는 제3 상호연결 구조체의 반대편에서 제2 트랜지스터 위에 제4 상호연결 구조체를 형성하는 단계를 추가로 포함하며, 제1 집적 회로 디바이스를 제1 상호연결 구조체에 본딩하는 단계는 제4 상호연결 구조체와 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하는 것 및/또는 동일한 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 디바이스로서,
제1 집적 회로 디바이스; 및
제2 집적 회로 디바이스
를 포함하고,
상기 제1 집적 회로 디바이스는,
제1 디바이스 층 내의 제1 트랜지스터 구조체;
상기 제1 디바이스 층의 전면 상의 전면 상호연결 구조체; 및
상기 제1 디바이스 층의 후면 상의 후면 상호연결 구조체
를 포함하고,
상기 후면 상호연결 구조체는,
상기 제1 디바이스 층의 상기 후면 상의 제1 유전체 층; 및
상기 제1 유전체 층을 관통하여 상기 제1 트랜지스터 구조체의 소스/드레인 영역까지 연장된 제1 콘택트
를 포함하고,
상기 제2 집적 회로 디바이스는,
제2 디바이스 층 내의 제2 트랜지스터 구조체; 및
상기 제2 디바이스 층 상의 제1 상호연결 구조체
를 포함하고,
상기 제1 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 상기 전면 상호연결 구조체에 본딩된 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 상호연결 구조체는 상기 제2 디바이스 층의 전면 상에 배치된 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 상호연결 구조체는 전면 전력 레일을 포함하고,
상기 후면 상호연결 구조체는 상기 제1 콘택트를 통해 상기 제1 트랜지스터 구조체의 상기 소스/드레인 영역에 전기적으로 결합된 후면 전력 레일을 포함한 것인, 디바이스.
실시예 4. 실시예 2에 있어서,
상기 제2 집적 회로 디바이스는 상기 제2 디바이스 층의 후면 상에 배치된 제2 상호연결 구조체를 더 포함하고,
상기 제2 상호연결 구조체는,
상기 제2 디바이스 층의 상기 후면 상의 제2 유전체 층; 및
상기 제2 유전체 층을 관통하여 상기 제2 트랜지스터 구조체의 소스/드레인 영역까지 연장된 제2 콘택트
를 포함한 것인, 디바이스.
실시예 5. 실시예 4에 있어서,
상기 후면 상호연결 구조체는 상기 제1 콘택트를 통해 상기 제1 트랜지스터 구조체의 상기 소스/드레인 영역에 전기적으로 결합된 제1 후면 전력 레일을 포함하고,
상기 제2 상호연결 구조체는 상기 제2 콘택트를 통해 상기 제2 트랜지스터 구조체의 상기 소스/드레인 영역에 전기적으로 결합된 제2 후면 전력 레일을 포함한 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 제1 상호연결 구조체는 상기 제2 디바이스 층의 후면 상에 배치된 것인, 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제1 상호연결 구조체는,
상기 제2 디바이스 층의 후면 상의 제2 유전체 층; 및
상기 제2 유전체 층을 관통하여 상기 제2 트랜지스터 구조체의 소스/드레인 영역까지 연장된 제2 콘택트
를 포함한 것인, 디바이스.
실시예 8. 실시예 7에 있어서,
상기 후면 상호연결 구조체는 상기 제1 콘택트를 통해 상기 제1 트랜지스터 구조체의 상기 소스/드레인 영역에 전기적으로 결합된 제1 후면 전력 레일을 포함하고,
상기 제1 상호연결 구조체는 상기 제2 콘택트를 통해 상기 제2 트랜지스터 구조체의 상기 소스/드레인 영역에 전기적으로 결합된 제2 후면 전력 레일을 포함한 것인, 디바이스.
실시예 9. 디바이스로서,
디바이스로서,
제1 집적 회로 디바이스; 및
제2 집적 회로 디바이스
를 포함하고,
상기 제1 집적 회로 디바이스는,
제1 기판;
상기 제1 기판 위의 제1 디바이스 층; 및
상기 제1 디바이스 층 위의 제1 상호연결 구조체
를 포함하고,
상기 제1 디바이스 층은 제1 트랜지스터 구조체를 포함하고,
상기 제1 상호연결 구조체는 상기 제1 디바이스 층의 후면 상에 있는 제1 전력 레일을 포함하고,
상기 제1 전력 레일은 제1 후면 비아를 통해 상기 제1 트랜지스터 구조체의 제1 소스/드레인 영역에 전기적으로 결합되어 있고,
상기 제2 집적 회로 디바이스는,
제2 기판;
상기 제2 기판 위의 제2 디바이스 층; 및
상기 제2 디바이스 층 위의 제2 상호연결 구조체
를 포함하고,
상기 제2 디바이스 층은 제2 트랜지스터 구조체를 포함하고,
상기 제2 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 상기 제1 상호연결 구조체에 본딩된 것인, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 후면 비아는 제1 실리사이드 영역을 통해 상기 제1 소스/드레인 영역에 전기적으로 결합된 것인, 디바이스.
실시예 11. 실시예 9에 있어서,
상기 제2 상호연결 구조체는,
상기 제2 디바이스 층의 후면 위의 제2 유전체 층; 및
상기 제2 유전체 층 위의 제2 전력 레일
을 포함하며,
상기 제2 전력 레일은 제2 후면 비아를 통해 상기 제2 트랜지스터 구조체의 제2 소스/드레인 영역에 전기적으로 결합된 것인, 디바이스.
실시예 12. 실시예 9에 있어서,
상기 제2 상호연결 구조체는 상기 제2 디바이스 층의 전면 상에 있고,
상기 제2 집적 회로 디바이스는 상기 제2 디바이스 층 위의 제3 상호연결 구조체를 더 포함하고,
상기 제3 상호연결 구조체는 상기 제2 디바이스 층의 후면 상에 있는 제2 전력 레일을 포함하고,
상기 제2 전력 레일은 제2 후면 비아를 통해 상기 제2 트랜지스터 구조체의 제2 소스/드레인 영역에 전기적으로 결합된 것인, 디바이스.
실시예 13. 실시예 12에 있어서,
상기 제2 집적 회로 디바이스는,
상기 제2 디바이스 층과는 반대편에 있는 상기 제3 상호연결 구조체의 표면 상의 패시베이션 층;
상기 패시베이션 층 내의 언더범프 금속화부(underbump metallization; UBM); 및
상기 UBM 상의 외부 커넥터
를 더 포함하며,
상기 외부 커넥터는 상기 UBM을 통해 상기 제3 상호연결 구조체에 전기적으로 결합된 것인, 디바이스.
실시예 14. 실시예 9에 있어서,
상기 제2 집적 회로 디바이스는 상기 제2 트랜지스터 구조체의 게이트 구조체에 전기적으로 결합된 게이트 콘택트를 포함하고,
상기 제2 상호연결 구조체는 상기 제2 디바이스 층의 전면 위의 제2 전력 레일을 포함하며,
상기 제2 전력 레일은 상기 게이트 콘택트를 통해 상기 게이트 구조체에 전기적으로 결합된 것인, 디바이스.
실시예 15. 방법으로서,
제1 기판 상에 제1 트랜지스터를 형성하는 단계;
상기 제1 트랜지스터 위에 제1 상호연결 구조체를 형성하는 단계;
상기 제1 트랜지스터의 제1 소스/드레인 영역을 노출시키는 단계 - 상기 제1 소스/드레인 영역을 노출시키는 단계는 상기 제1 기판을 박형화하는 단계를 포함함 -;
상기 제1 소스/드레인 영역을 노출시킨 후에, 상기 제1 상호연결 구조체와는 반대편에서 상기 제1 트랜지스터 위에 제2 상호연결 구조체를 형성하는 단계 - 상기 제2 상호연결 구조체를 형성하는 단계는,
상기 제1 트랜지스터 위에 제1 유전체 층을 성막시키는 단계;
상기 제1 유전체 층을 통해 상기 제1 트랜지스터의 제1 소스/드레인 영역에 전기적으로 결합되는 제1 후면 비아를 형성하는 단계; 및
상기 제1 후면 비아에 전기적으로 연결된 제1 전도성 라인을 형성하는 단계
를 포함함 -; 및
제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계
를 포함하며,
상기 제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계는 상기 제1 집적 회로 디바이스와 상기 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 집적 회로 디바이스를 형성하는 단계
를 더 포함하며,
상기 제1 집적 회로 디바이스를 형성하는 단계는,
제2 기판 상에 제2 트랜지스터를 형성하는 단계; 및
상기 제2 기판과는 반대편에서 상기 제2 트랜지스터 위에 제3 상호연결 구조체를 형성하는 단계
를 포함하고,
상기 제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계는 상기 제3 상호연결 구조체와 상기 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제3 상호연결 구조체를 형성하는 단계는 상기 제2 트랜지스터에 전기적으로 결합되는 제2 전도성 라인을 상기 제2 트랜지스터 위에 형성하는 단계를 포함하며,
상기 제1 전도성 라인은 제1 전력 레일이고,
상기 제2 전도성 라인은 제2 전력 레일인 것인, 방법.
실시예 18. 실시예 15에 있어서,
상기 제1 집적 회로 디바이스를 형성하는 단계
를 더 포함하며,
상기 제1 집적 회로 디바이스를 형성하는 단계는,
제2 기판 상에 제2 트랜지스터를 형성하는 단계;
상기 제2 트랜지스터의 제2 소스/드레인 영역을 노출시키는 단계 - 상기 제2 소스/드레인 영역을 노출시키는 단계는 상기 제2 기판을 박형화하는 단계를 포함함 -; 및
상기 제2 소스/드레인 영역을 노출시킨 후에, 상기 제2 트랜지스터 위에 제3 상호연결 구조체를 형성하는 단계
를 포함하고,
상기 제3 상호연결 구조체를 형성하는 단계는,
상기 제2 트랜지스터 위에 제2 유전체 층을 성막시키는 단계;
상기 제2 유전체 층을 통해 상기 제2 트랜지스터의 제2 소스/드레인 영역에 전기적으로 결합되는 제2 후면 비아를 형성하는 단계; 및
상기 제2 후면 비아에 전기적으로 연결된 제2 전도성 라인을 형성하는 단계
를 포함한 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계는 상기 제3 상호연결 구조체와 상기 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한 것인, 방법.
실시예 20. 실시예 18에 있어서,
상기 제1 집적 회로 디바이스를 형성하는 단계는 상기 제3 상호연결 구조체와는 반대편에서 상기 제2 트랜지스터 위에 제4 상호연결 구조체를 형성하는 단계를 더 포함하며, 상기 제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계는 상기 제4 상호연결 구조체와 상기 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한 것인, 방법.

Claims (10)

  1. 디바이스로서,
    제1 집적 회로 디바이스; 및
    제2 집적 회로 디바이스
    를 포함하고,
    상기 제1 집적 회로 디바이스는,
    제1 디바이스 층 내의 제1 트랜지스터 구조체;
    상기 제1 디바이스 층의 전면 상의 전면 상호연결 구조체; 및
    상기 제1 디바이스 층의 후면 상의 후면 상호연결 구조체
    를 포함하고,
    상기 후면 상호연결 구조체는,
    상기 제1 디바이스 층의 상기 후면 상의 제1 유전체 층; 및
    상기 제1 유전체 층을 관통하여 상기 제1 트랜지스터 구조체의 소스/드레인 영역까지 연장된 제1 콘택트
    를 포함하고,
    상기 제2 집적 회로 디바이스는,
    제2 디바이스 층 내의 제2 트랜지스터 구조체; 및
    상기 제2 디바이스 층 상의 제1 상호연결 구조체
    를 포함하고,
    상기 제1 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 상기 전면 상호연결 구조체에 본딩된 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제1 상호연결 구조체는 상기 제2 디바이스 층의 전면 상에 배치된 것인, 디바이스.
  3. 제1항에 있어서,
    상기 제1 상호연결 구조체는 상기 제2 디바이스 층의 후면 상에 배치된 것인, 디바이스.
  4. 디바이스로서,
    제1 집적 회로 디바이스; 및
    제2 집적 회로 디바이스
    를 포함하고,
    상기 제1 집적 회로 디바이스는,
    제1 기판;
    상기 제1 기판 위의 제1 디바이스 층; 및
    상기 제1 디바이스 층 위의 제1 상호연결 구조체
    를 포함하고,
    상기 제1 디바이스 층은 제1 트랜지스터 구조체를 포함하고,
    상기 제1 상호연결 구조체는 상기 제1 디바이스 층의 후면 상에 있는 제1 전력 레일을 포함하고,
    상기 제1 전력 레일은 제1 후면 비아를 통해 상기 제1 트랜지스터 구조체의 제1 소스/드레인 영역에 전기적으로 결합되어 있고,
    상기 제2 집적 회로 디바이스는,
    제2 기판;
    상기 제2 기판 위의 제2 디바이스 층; 및
    상기 제2 디바이스 층 위의 제2 상호연결 구조체
    를 포함하고,
    상기 제2 디바이스 층은 제2 트랜지스터 구조체를 포함하고,
    상기 제2 상호연결 구조체는 유전체 대 유전체 본드 및 금속 대 금속 본드에 의해 상기 제1 상호연결 구조체에 본딩된 것인, 디바이스.
  5. 제4항에 있어서,
    상기 제1 후면 비아는 제1 실리사이드 영역을 통해 상기 제1 소스/드레인 영역에 전기적으로 결합된 것인, 디바이스.
  6. 제4항에 있어서,
    상기 제2 상호연결 구조체는,
    상기 제2 디바이스 층의 후면 위의 제2 유전체 층; 및
    상기 제2 유전체 층 위의 제2 전력 레일
    을 포함하며,
    상기 제2 전력 레일은 제2 후면 비아를 통해 상기 제2 트랜지스터 구조체의 제2 소스/드레인 영역에 전기적으로 결합된 것인, 디바이스.
  7. 제4항에 있어서,
    상기 제2 상호연결 구조체는 상기 제2 디바이스 층의 전면 상에 있고,
    상기 제2 집적 회로 디바이스는 상기 제2 디바이스 층 위의 제3 상호연결 구조체를 더 포함하고,
    상기 제3 상호연결 구조체는 상기 제2 디바이스 층의 후면 상에 있는 제2 전력 레일을 포함하고,
    상기 제2 전력 레일은 제2 후면 비아를 통해 상기 제2 트랜지스터 구조체의 제2 소스/드레인 영역에 전기적으로 결합된 것인, 디바이스.
  8. 제7항에 있어서,
    상기 제2 집적 회로 디바이스는,
    상기 제2 디바이스 층과는 반대편에 있는 상기 제3 상호연결 구조체의 표면 상의 패시베이션 층;
    상기 패시베이션 층 내의 언더범프 금속화부(underbump metallization; UBM); 및
    상기 UBM 상의 외부 커넥터
    를 더 포함하며,
    상기 외부 커넥터는 상기 UBM을 통해 상기 제3 상호연결 구조체에 전기적으로 결합된 것인, 디바이스.
  9. 제4항에 있어서,
    상기 제2 집적 회로 디바이스는 상기 제2 트랜지스터 구조체의 게이트 구조체에 전기적으로 결합된 게이트 콘택트를 포함하고,
    상기 제2 상호연결 구조체는 상기 제2 디바이스 층의 전면 위의 제2 전력 레일을 포함하며,
    상기 제2 전력 레일은 상기 게이트 콘택트를 통해 상기 게이트 구조체에 전기적으로 결합된 것인, 디바이스.
  10. 방법으로서,
    제1 기판 상에 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터 위에 제1 상호연결 구조체를 형성하는 단계;
    상기 제1 트랜지스터의 제1 소스/드레인 영역을 노출시키는 단계 - 상기 제1 소스/드레인 영역을 노출시키는 단계는 상기 제1 기판을 박형화하는 단계를 포함함 -;
    상기 제1 소스/드레인 영역을 노출시킨 후에, 상기 제1 상호연결 구조체와는 반대편에서 상기 제1 트랜지스터 위에 제2 상호연결 구조체를 형성하는 단계 - 상기 제2 상호연결 구조체를 형성하는 단계는,
    상기 제1 트랜지스터 위에 제1 유전체 층을 성막시키는 단계;
    상기 제1 유전체 층을 통해 상기 제1 트랜지스터의 제1 소스/드레인 영역에 전기적으로 결합되는 제1 후면 비아를 형성하는 단계; 및
    상기 제1 후면 비아에 전기적으로 연결된 제1 전도성 라인을 형성하는 단계
    를 포함함 -; 및
    제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계
    를 포함하며,
    상기 제1 집적 회로 디바이스를 상기 제1 상호연결 구조체에 본딩하는 단계는 상기 제1 집적 회로 디바이스와 상기 제1 상호연결 구조체 사이에 유전체 대 유전체 본드를 형성하는 단계를 포함한 것인, 방법.
KR1020200180890A 2020-05-12 2020-12-22 후면 전력 레일을 포함하는 패키징된 반도체 디바이스 및 그 형성 방법 KR102460887B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063023317P 2020-05-12 2020-05-12
US63/023,317 2020-05-12
US16/994,223 2020-08-14
US16/994,223 US11239208B2 (en) 2020-05-12 2020-08-14 Packaged semiconductor devices including backside power rails and methods of forming the same

Publications (2)

Publication Number Publication Date
KR20210139123A KR20210139123A (ko) 2021-11-22
KR102460887B1 true KR102460887B1 (ko) 2022-10-28

Family

ID=78512846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200180890A KR102460887B1 (ko) 2020-05-12 2020-12-22 후면 전력 레일을 포함하는 패키징된 반도체 디바이스 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR102460887B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155932A1 (en) 2008-12-24 2010-06-24 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
US20180122714A1 (en) 2016-04-25 2018-05-03 International Business Machines Corporation Flipped vertical field-effect-transistor
US20190348389A1 (en) 2017-03-30 2019-11-14 Intel Corporation Apparatus with multi-wafer based device comprising embedded active and/or passive devices and method for forming such
US20200006329A1 (en) 2018-06-29 2020-01-02 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155932A1 (en) 2008-12-24 2010-06-24 International Business Machines Corporation Bonded semiconductor substrate including a cooling mechanism
US20180122714A1 (en) 2016-04-25 2018-05-03 International Business Machines Corporation Flipped vertical field-effect-transistor
US20190348389A1 (en) 2017-03-30 2019-11-14 Intel Corporation Apparatus with multi-wafer based device comprising embedded active and/or passive devices and method for forming such
US20200006329A1 (en) 2018-06-29 2020-01-02 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors

Also Published As

Publication number Publication date
KR20210139123A (ko) 2021-11-22

Similar Documents

Publication Publication Date Title
CN113299628B (zh) 封装半导体器件及其形成方法
KR102515296B1 (ko) 디커플링 커패시터를 포함한 반도체 디바이스
US11664374B2 (en) Backside interconnect structures for semiconductor devices and methods of forming the same
US11799002B2 (en) Semiconductor devices and methods of forming the same
US20240021684A1 (en) Semiconductor devices and methods of forming the same
US11862561B2 (en) Semiconductor devices with backside routing and method of forming same
US11355410B2 (en) Thermal dissipation in semiconductor devices
US20240194559A1 (en) Thermal dissipation in semiconductor devices
US20240266285A1 (en) Heat dissipation for semiconductor devices and methods of manufacture
US20230369433A1 (en) Thin Film Transfer Using Substrate with Etch Stop Layer and Diffusion Barrier Layer
US20230386993A1 (en) Semiconductor Devices Including Decoupling Capacitors
US20240096805A1 (en) Semiconductor devices with backside routing and method of forming same
TW202414552A (zh) 半導體裝置及其製造方法
US20230013764A1 (en) Semiconductor Devices Including Backside Capacitors and Methods of Manufacture
US20220328363A1 (en) Dual-Side Power Rail Design and Method of Making Same
KR102460887B1 (ko) 후면 전력 레일을 포함하는 패키징된 반도체 디바이스 및 그 형성 방법
TWI852036B (zh) 半導體裝置及其形成方法
TWI854580B (zh) 具有背面電源通孔的半導體裝置及其形成方法
US20240274485A1 (en) Heat dissipation in semiconductor devices
TW202303773A (zh) 半導體裝置的製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant