TW202139361A - 製作雙側半導體裝置之方法及相關裝置、總成、封裝及系統 - Google Patents

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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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Abstract

半導體裝置可包括一晶粒，該晶粒包括一半導體材料。該晶粒可在該晶粒之一第一側上包括一第一主動表面且在該晶粒之一第二相對側上包括一第二主動表面，該第一主動表面包括第一積體電路系統，該第二主動表面包括第二積體電路系統。在一些實施例中，該晶粒可包括兩個晶粒部分：包括該第一主動表面之一第一晶粒部分及包括該第二主動表面之一第二晶粒部分。該第一晶粒部分及該第二晶粒部分可接合在一起，其中該第一主動表面背對該第二主動表面。

Description

製作雙側半導體裝置之方法及相關裝置、總成、封裝及系統
本發明大體上係關於製作半導體裝置之方法及所得半導體裝置、封裝、總成及系統。更具體言之，所揭示實施例係關於製作半導體裝置之技術，其可增加電路密度，改善熱管理，減小包括此類半導體裝置之半導體裝置總成及封裝之高度，且減少此類總成及封裝之基板的翹曲。
當形成半導體裝置時，發明人已知之習知技術可涉及在半導體裝置之晶粒之主動表面上形成積體電路系統，提供路由路徑以使信號利用通孔穿過晶粒，及在位於半導體裝置之晶粒之與主動表面相對的一側上之非主動表面上形成互連件以連接至通孔。舉例而言，圖9為發明人已知之習知半導體裝置900的簡化橫截面側視圖。半導體裝置900包括晶粒902，該晶粒包括半導體材料及/或由半導體材料形成。晶粒902包括位於晶粒902之一側上的主動表面904。主動表面904包括前段製程(FEOL)結構906，該FEOL結構用於形成支撐於晶粒902上且與該晶粒接觸的積體電路系統且電連接至該積體電路系統。用於保護且電連接至所支撐之積體電路系統且用於跨越主動表面904路由信號的後段製程(BEOL)結構908位於FEOL結構906之與晶粒902相對的一側上。用於連接至積體電路系統且視情況用於跨越主動表面904路由信號之互連件910支撐於BEOL結構908之與FEOL結構906相對的一側上。包括導電材料之通孔914穿過晶粒902之半導體材料自主動表面904之一或多個部分延伸至非主動表面916。非主動表面916亦包括用於保護晶粒902之材料的鈍化層，且包括藉助於通孔914電連接至主動電路系統之互連件912，該互連件視情況跨越非主動表面916路由信號，且用於將半導體裝置900連接至另一部件。
圖10為發明人已知之半導體裝置900之習知總成1000的簡化橫截面側視圖。圖11為對應於圖10中之矩形封閉區1100的圖10之總成1000之一部分的放大圖。組合參考圖10及圖11，總成1000包括堆疊於彼此頂部上且彼此電連接之多個半導體裝置900。如圖9中所展示那樣組態之半導體裝置900中之每一者可使其主動表面904在相同方向上定向，該方向如圖10及圖11中所展示那樣為向上。總成1000可包括在非主動表面916上不具有通孔914及第二互連件912之一或多個其他半導體裝置900，該第二互連件可諸如在如圖10中所展示之覆晶定向中之堆疊的頂部上連接至總成1000。相鄰半導體裝置900及/或1002可藉由插置於相鄰互連件910及912之導電支柱1104與導電墊1106之間且接合至該等導電支柱及該等導電墊的導電材料1102 (例如，焊料、銅銅接合、無焊混合接合)彼此電連接且機械連接。
在一些實施例中，半導體裝置可包括一晶粒，該晶粒包括一半導體材料。該晶粒可包括兩個晶粒部分：一第一晶粒部分上之一第一主動表面，其包含第一主動電路系統；及一第二晶粒部分上之一第二主動表面，其包括第二主動電路系統。該第一晶粒部分及該第二晶粒部分可接合在一起，其中該第一主動表面背對該第二主動表面。
在其他實施例中，半導體裝置之總成可包括堆疊的半導體記憶體裝置。該等半導體裝置中之至少一者可包括一複合半導體晶粒，其包括背對背接合之兩個晶粒部分：一第一晶粒部分上之一第一主動表面，其包括第一積體記憶體電路系統；及一第二晶粒部分上之一第二主動表面，其包括第二積體記憶體電路系統。
在其他實施例中，製作半導體裝置之方法可涉及在包括一半導體材料之一晶粒之一第一側上的一第一主動表面上形成第一積體電路系統。第二積體電路系統可形成於該晶粒之一第二相對側上的一第二主動表面上。
在其他實施例中，形成半導體裝置之方法可涉及在包含半導體材料之兩個分開之晶粒部分之各者之主動表面上獨立地形成一FEOL結構、一BEOL結構及一互連件。該兩個分開之晶粒部分可藉由其與該等主動表面相對之背側接合。
在其他實施例中，電子系統可包括：輸入裝置；輸出裝置；至少一個處理器；及至少一個記憶體裝置。該記憶體裝置可包括一半導體材料，該記憶體裝置在其相對側上具有包含積體電路系統之主動表面。
優先權要求
本申請案主張2020年1月24日申請之美國專利申請案第16/751,676號「METHODS FOR MAKING DOUBLE-SIDED SEMICONDUCTOR DEVICES AND RELATED DEVICES, ASSEMBLIES, PACKAGES AND SYSTEMS」之申請日的權益。
本發明中所呈現之圖示並不意欲為任何特定半導體裝置、在製造半導體裝置之製程中的中間部件或其部件之實際視圖，而僅僅為用以描述說明性實施例之理想化表示。因此，圖式未必按比例。
所揭示實施例大體上係關於製作半導體裝置之技術，其可增加電路密度，改善熱管理，減小半導體裝置總成及封裝之高度，且減少翹曲。更具體言之，揭示了製作半導體裝置及相關總成之技術的實施例，且可涉及在位於給定半導體裝置之相對側上的兩個主動表面上形成FEOL結構及BEOL結構。視情況，半導體裝置之相對側上之FEOL結構之積體電路系統的兩個至少實質上相同圖案可使具有至少實質上類似功能性之單一半導體裝置能夠代替總成(例如，堆疊)中之兩個習知半導體裝置。在半導體裝置之相對側上具有積體電路系統之兩個至少實質上相同圖案亦可較好地平衡裝置之基板(亦即，半導體晶粒)上的應力及應變，從而減少半導體裝置中之翹曲。在提供等效功能性之同時減少總成中之半導體裝置之數目，且減少呈插置於相鄰半導體裝置之間的導電元件及接合線材料之形式的對應材料之量可同時減小總成高度，改善熱管理且改善信號速度及品質。
如本文中所使用，術語「包含」、「包括」、「含有」、「其特徵在於」及其文法等效物為包括性或開放性術語，其不排除額外未列舉之要素或方法動作，且亦包括更具限制性的術語「由……組成」及「基本上由……組成」及其文法等效物。
如本文中所使用，關於材料、結構、特徵或方法動作之術語「可」指示此預期用於實施本發明之實施例，且此類術語之使用優先於更具限制性的術語「為」，以避免應或必須排除可與其組合使用之其他相容材料、結構、特徵及方法的任何暗示。
如本文中所使用，術語「縱向」、「垂直」、「橫向」及「水平」係參考其中或其上形成及未必由地球重力場界定一或多個結構及/或特徵的基板(例如基底材料、基底結構、基底構造等)之主要平面。「橫向」或「水平」方向為實質上平行於基板之主要平面的方向，而「縱向」或「垂直」方向為實質上垂直於基板之主要平面的方向。基板之主要平面係由與基板之其他表面相比較具有相對大面積的基板之表面界定。
如本文中所使用，可使用諸如「之下」、「下方」、「下部」、「底部」、「上方」、「之上」、「上部」、「頂部」、「前」、「後」、「左」、「右」及其類似者之空間相對術語，以便描述一個元件或特徵與圖中如所說明之另一元件或特徵的關係。除非另外說明，否則除圖式中所描繪之定向外，空間相對術語意欲涵蓋材料之不同定向。舉例而言，若圖式中之材料反轉，則描述為在其他元件或特徵「之上」或「上方」或「上」或「上方」的元件將接著定向為在其他元件或特徵「下方」或「之下」或「下」或「底部上」。因此，取決於使用術語之上下文，術語「之上」可涵蓋上方及下方兩個定向，其將為一般熟習此項技術者所顯而易見。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉)且本文中使用之空間相對描述詞相應地進行解釋。
如本文中所使用，除非上下文另有清晰指示，否則單數形式「一」及「該」意欲亦包括複數形式。
如本文中所使用，術語「經組態」及「組態」係指至少一個結構及至少一個設備中之一或多者以預定方式促進該結構及該設備中之一或多者之操作的大小、形狀、材料組成、定向及配置。
如本文中所使用，術語「實質上」參考給定參數、性質或條件，意謂且包括一般熟習此項技術者將在一定程度上理解給定參數、性質或條件符合一程度之差異(諸如在可接受的製造公差內)。藉助於實例，取決於實質上符合之特定參數、性質或條件，可至少90.0%符合、至少95.0%符合、至少99.0%符合或甚至至少99.9%符合參數、性質或條件。
如本文中所使用，指代特定參數之數值的「約」或「大致」包括該數值，且一般熟習此項技術者應瞭解的自該數值的變化程度處於該特定參數之可接受公差內。舉例而言，指代一數值的「約」或「大致」可包括處於自該數值之90.0%至110.0%之範圍內的額外數值，諸如處於自該數值之95.0%至105.0%之範圍內、處於自該數值之97.5%至102.5%之範圍內、處於自該數值之99.0%至101.0%之範圍內、處於自該數值之99.5%至100.5%之範圍內，或處於自該數值之99.9%至100.1%之範圍內。
如本文中所使用，術語「層」及「膜」意謂且包括駐存於結構上之材料之層、薄片或塗層，除非另外指明，否則該層或塗層在材料之部分之間可為連續或非連續的，且該層級或塗層可為保形或非保形的。
如本文中所使用，術語「基板」意謂且包括說明形成有額外材料之基底材料或構造。基板可為半導體基板、支撐結構上之基底半導體層、金屬電極或上面形成有一或多種材料、層、結構或區之半導體基板。半導體基板上之材料可包括但不限於半導體材料、絕緣材料、導電材料等。基板可為習知矽基板或包含半導體材料層之其他大塊基板。如本文中所使用，術語「大塊基板」不僅意謂且包括矽晶圓，且亦意謂且包括絕緣體上矽(「SOI」)基板，諸如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板，基底半導體基礎上之磊晶矽層，及其他半導體或光學電子材料，諸如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦。基板可經摻雜或未經摻雜。
圖1為根據本發明之半導體裝置100的簡化橫截面側視圖。半導體裝置100可包括例如晶粒102 (例如，晶片)，該晶粒包括半導體材料且主要由半導體材料形成。晶粒102之半導體材料可包括例如矽、鍺、鎵-V族材料(例如，GaN)、銦-V族材料(例如，InP)。第一主動表面104可位於晶粒102之第一側上，且第二主動表面106可位於晶粒102之第二相對側上。舉例而言，第一主動表面104可位於且支撐於晶粒102之第一主表面108上，且第二主動表面106可位於且支撐於第二主表面110上，該第二主表面位於晶粒102之與第一主動表面104相對的一側上。
在實施例中，半導體裝置100包含揮發性或非揮發性半導體記憶體裝置。舉例而言，半導體裝置100可包含動態隨機存取記憶體(DRAM)、自旋力矩轉移磁性隨機存取記憶體(STT-MRAM)、磁性隨機存取記憶體(MRAM)、靜態隨機存取記憶體(SRAM)、NAND快閃記憶體或另一已知記憶體類型。如將自以下描述及隨附圖式瞭解，半導體裝置100以及其他實施例經組態以使每晶粒之記憶體密度實質上加倍，同時維持或甚至減小每晶粒之形狀因數且減小晶粒堆疊中之形狀因數，增加信號速度及品質，且促進晶粒堆疊中之熱轉移。如本文中所使用的術語「半導體裝置」應被廣泛地解釋，且涵蓋可展現除了依賴於半導體材料之功能性以外之功能性的微電子裝置。
第一主動表面104可包括例如相鄰於晶粒102之其餘部分的第一FEOL結構112。更具體言之，第一FEOL結構112可包括例如晶粒102之半導體材料以及上覆量之介電材料及導電材料的摻雜區，該等介電材料及導電材料經選擇性地定位以形成嵌入於晶粒102之第一主表面108內及/或支撐於該第一主表面上的第一積體(亦即，主動)電路系統114。作為特定非限制性實例，第一FEOL結構112可包括嵌入於晶粒102之第一主表面108內及/或支撐於該第一主表面上的電晶體及其他電部件，諸如電容器、電阻器、電感器及/或其類似者，其中保護性介電材料上覆於電部件之部分，且離散量之導電材料與各別電部件之適當接合點(例如，源極、汲極)電連通。用於第一FEOL結構112之介電材料可包括例如氧化物、氮化物及/或玻璃(例如，TEOS、SiO、SiN)。用於第一FEOL結構112之導電材料可包括例如金屬(例如，鎢、銅)、金屬合金及可能具有污染晶粒102之半導體材料之低風險的金屬混合物，該等材料可藉由物理或化學氣相沈積製程(例如，濺鍍)而置於適當位置。
第一主動表面104亦可包括例如相鄰於第一FEOL結構112之第一BEOL結構116。更具體言之，第一BEOL結構116可包括例如一定量之介電材料及導電材料，其經選擇性地定位且組態以形成定位於第一FEOL結構112之與晶粒102相對之側上(例如，支撐於第一FEOL結構112正上方，其中第一FEOL結構112插置於第一BEOL結構116與晶粒102之間)的路由元件(例如，管線、跡線、墊、通孔)。作為特定非限制性實例，第一BEOL結構116可包括上覆於第一FEOL結構112之部分的一或多個量之保護性介電材料，及與第一FEOL結構112之對應量之導電材料電連通的離散量之導電材料，介電材料及導電材料協作地橫向跨越第一主表面108及/或遠離第一主表面108縱向穿過第一BEOL結構116路由信號、電力或信號及電力。用於第一BEOL結構116之介電材料可包括例如氧化物及/或氮化物(例如，旋塗介電材料、SiO、SiN)。用於第一BEOL結構116之導電材料可包括例如金屬、金屬合金及金屬混合物，諸如鎢、銅、金、鋁、其合金及/或其混合物，該等材料可藉由電鍍製程(例如，電鍍、化學電鍍)及隨後之圖案化而置於適當位置。
在一些實施例中，第一主動表面104可包括例如相鄰於第一BEOL結構116之第一互連件118。更具體言之，第一互連件118可包括例如一定量之介電材料及導電材料，其經選擇性地定位且組態以形成定位於第一BEOL結構116之與第一FEOL結構112相對之側上(例如，支撐於第一BEOL結構116正上方，其中第一BEOL結構116插置於第一互連件118與第一FEOL結構112之間)的路由及/或連接元件(例如，管線、跡線、墊、凸塊、支柱、管柱)。作為特定非限制性實例，第一互連件118可包括上覆於第一BEOL結構116之下部部分的一或多個量之保護性介電材料，及與第一BEOL結構116之對應量之導電材料電連通的離散量之導電材料，介電材料及導電材料協作地橫向跨越第一主表面108及/或遠離第一主表面108縱向穿過第一互連件118路由信號、電力或信號及電力。第一互連件118可包括例如導電元件，諸如在第一互連件118之外部曝露以連接至其他裝置及/或結構的第一接合墊128、凸塊、支柱、管柱及其類似者。用於第一互連件118之介電材料可包括例如聚合物材料、氧化物、氮化物及/或玻璃(例如，聚醯亞胺、旋塗介電材料、SiO、SiN)。用於第一互連件118之導電材料可包括例如金屬、金屬合金及金屬混合物，諸如銅、金、鋁、錫、鉛、焊料、其合金及/或其混合物，該等材料可藉由電鍍及圖案化及/或焊料定位及回焊製程而置於適當位置。
第二主動表面106可包括例如第二FEOL結構120，其相鄰於晶粒102在晶粒102之與第一主動表面104相對之側上的其餘部分。更具體言之，第二FEOL結構120可包括例如晶粒102之半導體材料以及下伏量之介電材料及導電材料的摻雜區，該等介電材料及導電材料經選擇性地定位且組態以形成嵌入於晶粒102之第二主表面110內及/或支撐於該第二主表面上的第二積體電路系統122。作為特定非限制性實例，第二FEOL結構120可包括嵌入於晶粒102之第二主表面110內及/或支撐於該第二主表面上的電晶體及其他電部件，諸如電容器、電阻器、電感器及/或其類似者，其中保護性介電材料下伏於電部件之部分，且離散量之導電材料與各別電部件之適當接合點(例如，源極、汲極)電連通。用於第二FEOL結構120之介電材料可包括例如氧化物、氮化物及/或玻璃(例如，TEOS、SiO、SiN)。用於第二FEOL結構120之導電材料可包括例如金屬(例如，鎢)、金屬合金及可能具有污染晶粒102之半導體材料之低風險的金屬混合物，該等材料可藉由物理或化學氣相沈積製程(例如，濺鍍)而置於適當位置。
第二主動表面106亦可包括例如相鄰於第二FEOL結構120之第二BEOL結構124。更具體言之，第二BEOL結構124可包括例如一定量之介電材料及導電材料，其經選擇性地定位且組態以形成定位於第二FEOL結構120之與晶粒102相對之側上(例如，支撐於第二FEOL結構120正上方，其中第二FEOL結構120插置於第二BEOL結構124與晶粒102之間)的路由元件(例如，管線、跡線、墊、通孔)。作為特定非限制性實例，第二BEOL結構124可包括下伏於第一FEOL結構112之部分的一或多個量之保護性介電材料及與第二FEOL結構120之對應量之導電材料電連通的離散量之導電材料，介電材料及導電材料協作地橫向跨越第二主表面110及/或遠離第二主表面110縱向穿過第二BEOL結構124路由信號。用於第二BEOL結構124之介電材料可包括例如氧化物、氮化物及/或玻璃(例如，旋塗介電材料、SiO、SiN)。用於第二BEOL結構124之導電材料可包括例如金屬、金屬合金及金屬混合物，諸如銅、金、鋁、其合金及/或其混合物，該等材料可藉由電鍍製程(例如，電鍍、化學電鍍)及隨後之圖案化而置於適當位置。
在一些實施例中，第二主動表面106可包括例如相鄰於第一BEOL結構116之第二互連件126。更具體言之，第二互連件126可包括例如一定量之介電材料及導電材料，其經選擇性地定位且組態以形成定位於第二BEOL結構124之與第二FEOL結構120相對之側上(例如，支撐於第二BEOL結構124之其餘部分正上方，其中第二BEOL結構124插置於第二互連件126與第二FEOL結構120之間)的路由及/或連接元件(例如，管線、跡線、墊、凸塊、支柱、管柱)。作為特定非限制性實例，第二互連件126可包括下伏於第二BEOL結構124之部分的一或多個量之保護性介電材料及與第二BEOL結構124之對應量之導電材料電連通的離散量之導電材料，介電材料及導電材料協作地橫向跨越第二主表面110及/或遠離第二主表面110縱向穿過第二互連件126路由信號。第二互連件126可包括例如導電元件，諸如在第二互連件126之外部曝露以連接至其他裝置及/或結構的第二接合墊130、凸塊、支柱、管柱及其類似者。用於第二互連件126之介電材料可包括例如聚合物材料、氧化物、氮化物及/或玻璃(例如，旋塗介電材料、聚醯亞胺、SiO、SiN)。用於第二互連件126之導電材料可包括例如金屬、金屬合金及金屬混合物，諸如銅、金、鋁、錫、鉛、焊料、其合金及/或其混合物，該等材料可藉由電鍍、圖案化及焊料定位及回焊製程而置於適當位置。
在一些實施例中，第一主動表面104可至少實質上與第二主動表面106相同。舉例而言，第一主動表面104之材料及結構以及其定位及組態可在第二主動表面106中直接跨越晶粒102的位置中自相同材料及結構複製，使得半導體裝置100可至少實質上相對於在第一主表面108與第二主表面110之間延伸且至少實質上平行於該第一主表面及該第二主表面的平面反射對稱。作為另一實例，用於第一主動表面104之材料及結構之相同圖案可在第二主動表面106中橫向偏移之位置中自相同材料及結構複製，使得半導體裝置100可至少實質上相對於位於第一主表面108與第二主表面110之間且至少實質上平行於該第一主表面及該第二主表面延伸的至少一個軸線旋轉對稱。使第一主動表面104至少實質上與第二主動表面106相同可減少所得半導體裝置100之翹曲，此係因為在製造之後，晶粒102上之殘餘應力及所得應變可在晶粒102之相對側上較好地平衡。
半導體裝置100可包括在第一主動表面104與第二主動表面106之間延伸且使該第一主動表面及該第二主動表面互連的一或多個通孔132。結合下圖2及圖3提供關於通孔132之額外細節。
圖2為圖1之矩形加框區200的放大簡化橫截面側視圖。通孔132可穿過晶粒102之半導體材料自第一主動表面104之一部分延伸至第二主動表面106之一部分，且可包括可操作地將第一主動表面104連接至第二主動表面106之導電材料。更具體言之，每一通孔132可包括金屬(例如，銅)、金屬合金或至少由介電材料橫向包圍以降低晶粒102之半導體材料受污染或短路之可能性的金屬混合物材料之塊，該塊縱向穿過晶粒102之半導體材料自晶粒102之第一主表面108或第一主動表面104內之位置延伸至第二主表面110或第二主動表面106內之位置。
圖3為類似於圖1之突出顯示區的另一放大簡化橫截面側視圖，其描繪通孔形成及定位之方法。在一些實施例中，半導體裝置100可包括第一通孔302，如圖3之左手側上所展示，該第一通孔可藉由採用用於通孔形成之通孔優先(vias-first)方法而產生。舉例而言，第一通孔302可穿過晶粒102自至少實質上在晶粒102與第一FEOL結構112之間的位置延伸至至少實質上在晶粒102與第二FEOL結構120之間的位置。更具體言之，第一通孔302可穿過晶粒102之半導體材料自例如第一主表面108延伸至第二主表面110。此類結構可藉由在形成第一主動表面104之任何部分之前且在形成第二主動表面106之任何部分之前形成第一通孔302而產生。
在其他實施例中，半導體裝置100可包括第二通孔304，如圖3中橫向居中地展示，該第二通孔可藉由採用用於通孔形成之通孔在中(vias-middle)方法而產生。舉例而言，第二通孔304可穿過晶粒102自至少實質上在第一FEOL結構112與第一BEOL結構116之間的一位置或至少實質上在第一BEOL結構116與第一互連件118之間的一位置延伸到至少實質上在第二FEOL結構120與第二BEOL結構124之間的一位置或至少實質上在第二BEOL結構124與第二互連件126之間的一位置。更具體言之，第二通孔304可穿過晶粒102之半導體材料自例如至少實質上在第一BEOL結構116與第一互連件118之間的一位置延伸到至少實質上在第二FEOL結構120與第二BEOL結構124之間的一位置。此類結構可藉由以下操作而產生：在形成第一主動表面104及/或第二主動表面106時，諸如在形成第一FEOL結構112之至少一部分及第二FEOL結構120之至少一部分之後，視情況在形成第一BEOL結構116之至少一部分及第二BEOL結構124之至少一部分之後，及在形成第一互連件118之任何部分及第二互連件126之任何部分之前，形成第二通孔304。
在其他實施例中，半導體裝置100可包括第三通孔306，如圖3之右手側上所展示，該第三通孔可藉由採用用於通孔形成之通孔最末(vias-last)方法而產生。舉例而言，第三通孔306可穿過晶粒102自至少實質上縱向上在第一互連件118內之位置延伸至至少實質上縱向上在第二互連件126內之位置。更具體言之，第三通孔306可自例如至少實質上在第一主動表面104之第一互連件118中在第一BEOL結構116與半導體裝置100之外部之間的位置(諸如下伏於第一接合墊128且與該第一接合墊接觸之位置)延伸至至少實質上在第二主動表面106之第二互連件126中在第二BEOL結構與半導體裝置100之外部之間的位置(諸如上覆於第二接合墊130且與該第二接合墊接觸之位置)。此類結構可藉由以下操作而產生：在形成第一互連件118之至少一部分及第二互連件126之至少一部分之後，視情況在形成除了第一接合墊128及第二接合墊130以外的所有第一主動表面104及第二主動表面106之後，或甚至在完成形成第一主動表面104及第二主動表面106之後，形成第三通孔306。
換言之，根據本發明之半導體裝置可包括晶粒，該晶粒包括半導體材料。該晶粒可在晶粒之第一側上包括第一主動表面且在晶粒之第二相對側上包括第二主動表面，該第一主動表面包括第一積體電路系統，該第二主動表面包括第二積體電路系統。
在一些實施例中，根據本發明之半導體裝置可包括晶粒，該晶粒包括半導體材料，該晶粒包括兩個晶粒部分。包括第一主動電路系統之第一主動表面可位於第一晶粒部分上。包括第二主動電路系統之第二主動表面可位於第二晶粒部分上。第一晶粒部分及第二晶粒部分可接合在一起，其中第一主動表面背對第二主動表面。
圖4為描繪根據本發明之製作半導體裝置之方法400的流程圖。共同參考圖1及圖4，方法400可涉及在包含半導體材料之晶粒102之第一側上的第一主動表面104上形成第一積體電路系統114，如在動作402處所展示。更具體言之，動作404可涉及在晶粒102之第一主表面108上形成第一FEOL結構112，隨後在第一FEOL結構112之與晶粒102相對的一側上形成第一BEOL結構116，且隨後在第一BEOL結構116之與第一FEOL結構112相對的一側上形成第一互連件118。方法400亦可涉及在晶粒102之第二相對側上之第二主動表面上形成第二積體電路系統122，如在動作404處所展示。更具體言之，動作404可涉及在位於晶粒102之與第一主表面108相對的一側上之第二主表面110上形成第二FEOL結構120，隨後在第二FEOL結構120之與晶粒102相對的一側上形成第二BEOL結構124，且隨後在第二BEOL結構124之與第二FEOL結構120相對的一側上形成第二互連件126。方法400亦可涉及形成一或多個通孔132，其穿過晶粒102之半導體材料使第一主動表面104及第二主動表面106電互連，如在動作406處所反映。舉例而言，可根據結合圖3所論述之通孔優先方法，在第一主動表面104及第二主動表面106上形成第一FEOL結構112及第二FEOL結構120之任何部分之前形成每一第一通孔302。作為另一實例，可根據結合圖3所論述之通孔中間方法，在至少實質上完成形成第一FEOL結構112及第二FEOL結構120之後形成每一第二通孔304。舉例而言，可根據結合圖3所論述之通孔最末方法，在至少實質上完成形成第一BEOL結構116及第二BEOL結構124之後形成每一第三通孔306。
在一些實施例中，可在晶圓級下形成第一主動表面104、第二主動表面106及通孔132之FEOL結構及BEOL結構。舉例而言，在處理晶粒102之第一主動表面104、第二主動表面106及通孔132上之結構時，晶粒102可為半導體材料之晶圓之未單粒化(unsingulated)區，該晶圓包括多個區，在該晶圓經單粒化時，該等區可形成各自包括其自身離散晶粒102 (例如，晶片)之離散半導體裝置。更具體言之，方法400之動作402可涉及在每一各別晶粒102之第一側上的各別第一主動表面104上形成各別第一積體電路系統114，該晶粒包含晶圓之各別區。方法400之動作404可涉及在晶圓之每一各別晶粒102之相對側上的各別第二主動表面106上形成各別第二積體電路系統122。方法400之動作406可涉及形成至少一個各別通孔132，直至晶圓之具有各別第一主動表面104及各別第二主動表面106的每一晶粒102包括至少一個通孔132為止，該通孔穿過每一給定晶粒102之半導體材料使給定第一主動表面104及給定第二主動表面106上之結構電互連。在形成之後，可諸如藉由用切割鋸沿對應於晶粒102之積體電路系統之區與其他各別晶粒102之間的道切割晶圓而自晶圓之其餘部分使晶粒102及每一其他各別晶粒102單粒化。在一些實施例中，至少完成FEOL結構及BEOL結構在晶粒之第一主動表面104、第二主動表面106及通孔132之部分上的相對定位可獨立地且在晶圓級下(例如，使用疊層晶圓(wafer-on-wafer)方法)在不同晶圓上進行。舉例而言，FEOL結構及BEOL結構可形成於晶粒102之第一離散部分之第一主動表面104上，該第一離散部分最初可為晶圓之部分。繼續實例，FEOL結構及BEOL結構可形成於晶粒102之第二離散部分之第二主動表面106上，該第二離散部分最初可為另一不同晶圓之部分。呈彼此對準之圖案的通孔132之部分可形成於晶粒102之第一離散部分及第二離散部分中之每一者中。隨後，包括第一離散部分及第二離散部分之晶圓可藉由其非主動表面而背對背接合以形成晶粒102。此後，各自包括自身各別晶粒102之個別半導體裝置可自彼此單粒化。
在其他實施例中，至少完成FEOL結構及BEOL結構在第一主動表面104、第二主動表面106及通孔132之部分上的相對定位可在晶片級下(例如，使用疊層晶片(chip-on-chip)方法)進行。舉例而言，FEOL結構及BEOL結構可形成於晶粒102之第一離散部分之第一主動表面104上，該第一離散部分最初可為晶圓之可經單粒化以形成第一離散部分的部分。繼續實例，FEOL結構及BEOL結構可形成於晶粒102之第二離散部分的第二主動表面106上，該第二離散部分最初可為同一或另一晶圓之可經單粒化以形成第二離散部分的部分。通孔132之部分可形成於第一離散部分及第二離散部分中之每一者中。隨後，第一離散部分及第二離散部分可藉由其非主動表面而背對背接合以形成晶粒102。
在另其他實施例中，至少完成FEOL結構及BEOL結構在第一主動表面104、第二主動表面106及通孔132之部分上的相對定位可在晶片級及晶圓級兩者下(例如，使用晶圓上晶片(chip-on-wafer)方法，使用疊層晶圓(wafer-on-wafer)方法)進行。舉例而言，第一主動表面104上之FEOL結構及BEOL結構可形成於晶粒102之第一離散部分上，該第一離散部分最初可為晶圓之已經單粒化以形成第一離散部分的部分。繼續實例，第二主動表面106上之FEOL結構及BEOL結構可形成於晶粒102之第二離散部分上，該第二離散部分最初可為另一晶圓之未單粒化部分。通孔132之部分可形成於第一離散部分及第二離散部分中之每一者中。隨後，第一離散部分及第二離散部分可經接合以形成晶粒102，同時第二離散部分保留另一晶圓之部分。此後，各自包括自身各別晶粒102之個別半導體裝置100可自彼此單粒化，從而完成FEOL結構及BEOL結構在第一主動表面104、第二主動表面106及通孔132上的形成及相對定位。
圖5描繪根據製作半導體裝置之某些方法形成之中間產品的簡化橫截面側視圖。舉例而言，圖5中之最上位置中所描繪的第一中間產品500可對應於製作一或多個半導體裝置之方法中的第一階段。第一中間產品500可包括例如晶圓502。更具體言之，第一中間產品500可包括半導體材料之晶圓502，該晶圓具有多個區，在該等區上可形成對應半導體裝置之各別晶粒102的FEOL結構及BEOL結構及通孔部分。該等區可諸如藉由以柵格排列而定位於跨越晶圓502之圖案中。當採用通孔優先方法時，可形成穿過晶圓502自第一主表面108縱向延伸至第二主表面110之通孔132，隨後在第一主動表面104上形成FEOL結構及BEOL結構之任何部分且在第二主動表面106上形成FEOL結構及BEOL結構之任何部分。
第一主動表面104組態於晶圓502之第一主表面108上且部分地組態於該第一主表面內。舉例而言，包含晶粒位置之第一主動表面104的各別區域可用以形成包含第一積體電路系統及相關聯結構之第一FEOL結構112、第一BEOL結構116及第一互連件118的各別區域，以使區中之至少一些且直至全部單粒化成半導體裝置之個別晶粒102。
如在圖5中之第一中間產品500下方的中上位置中所描繪，可藉由將晶圓502支撐於載體上之反轉位置中而產生第二中間產品504。舉例而言，第一主動表面104可經定位而接近於載體506，使得第一主動表面104可插置於載體506與晶粒102之半導體材料之間。載體506可包括例如半導體材料之另一晶圓502、玻璃材料、陶瓷材料之晶圓，或此項技術中已知的任何其他合適載體。
當晶圓502支撐於載體506上時，且在第二主動表面106上形成FEOL結構及BEOL結構之前，第二主表面110可經平坦化。圖5之中下部展示第三中間產品512，其描繪在第二主動表面106上形成FEOL結構及BEOL結構之製程期間的晶圓502及載體506。舉例而言，在通孔132已經形成為盲孔之實施例中，可藉由研磨及/或拋光製程自第二主表面110移除晶圓502之半導體材料及通孔132之材料，以使晶圓502實質上薄化且曝露通孔132。平坦化亦可使晶圓502薄化，如在垂直於第二主表面110之方向上所量測。如自第一主表面108至第二主表面110所量測，在平坦化之後，晶圓502之剩餘厚度508可為例如約50 µm或更小。更具體言之，晶圓502之最終厚度508可介於約20微米與約50微米之間。作為特定非限制性實例，晶圓502之最終厚度508可介於約20 µm與約40 µm之間(例如，約30微米)。
當晶圓502保持支撐於載體506上時，第二FEOL結構及第二BEOL結構可形成於在晶圓502之第二主表面110上且視情況部分地在該第二主表面內的第二主動表面106上。舉例而言，第二主動表面106之對應於半導體晶粒位置(由於在自第一中間產品500轉變至第二中間產品504時反轉晶圓502)的各別區域可用以形成包含第二積體電路系統及相關聯結構之第二FEOL結構120、第二BEOL結構124及第二互連件126之各別區域以使區中之至少一些且直至全部單個化成半導體裝置之個別晶粒102。
當在第二主動表面106上形成FEOL結構及BEOL結構時，晶圓502之部分及/或晶圓502所曝露於之環境的部分可主動地冷卻。舉例而言，至少第一主動表面104上之第一FEOL結構及第一BEOL結構及/或環境中接近於第一主動表面104之部分可冷卻至低溫(例如，低於原本將為晶圓502之相關部分及/或不存在冷卻之環境之溫度的溫度)以降低與在第二主動表面106上形成第二FEOL結構及第二BEOL結構相關聯的高溫處理條件可能會影響(例如，損壞)第一FEOL結構及第一BEOL結構的可能性。更具體言之，晶圓502及載體506可在第二FEOL結構及BEOL結構形成於第二主動表面106上期間安裝於冷卻夾盤510上。冷卻夾盤510可定位於載體506之與晶圓502相對的一側上，或冷卻夾盤可經組態以充當載體，該載體在任一情況下可將冷卻夾盤510置放為接近於第一主動表面104以向該第一主動表面提供冷卻，且遠離第二主動表面106以降低在形成第二FEOL結構及第二BEOL結構期間在第一FEOL結構及第一BEOL結構中引入缺陷的可能性。
在完成在第二主動表面106上形成第二FEOL結構120、第二BEOL結構124及互連件126之後，晶圓502可單粒化成個別半導體裝置100。圖5之底部處展示第四中間產品514，其描繪在單粒化之後的半導體裝置100及載體506中之一者。單粒化可涉及用切割鋸沿對應於每一各別半導體裝置100之積體電路系統之區之間的道切割晶圓502。
在完成單粒化之後，可自載體506移除使用晶圓502形成之每一各別半導體裝置100及任何其他半導體裝置。
圖6描繪根據製作半導體裝置之其他方法形成之其他中間產品的簡化橫截面側視圖。在此實施例中，各自具有單一主動表面之兩個離散晶粒部分背對背接合以形成具有在主動表面之間延伸之通孔的晶粒602，該單一主動表面具有自主動表面延伸至各別晶粒部分之背側的FEOL結構、BEOL結構、互連件、接合墊及通孔部分。換言之，兩個半導體晶粒經背對背接合以形成具有在相對主動表面之間延伸之通孔的複合晶粒。
舉例而言，圖6之上部部分中展示第一其他中間產品600，其描繪晶粒602之具有第一主動表面104的第一離散部分。更具體言之，第一其他中間產品600可包括晶粒602之第一離散部分，其可呈具有以柵格排列之各別晶粒之多個離散部分的晶圓502之區的形式(例如，用於疊層晶圓或晶圓上晶片方法)，或呈晶粒或晶片之單粒化部分的形式(例如，用於晶圓上晶片或疊層晶片方法)。晶粒602之第一離散部分可包括包含第一FEOL結構112、第一BEOL結構116及第一互連件118之第一主動表面104，以及第一接合墊128及縱向延伸穿過晶粒602之第一離散部分之半導體材料的通孔604之第一離散部分。
圖6之上部部分中展示第二其他中間產品606，其描繪晶粒608之具有第二主動表面106的第二離散部分。更具體言之，第二其他中間產品606可包括晶粒608之第二離散部分，其可呈具有以柵格排列之各別晶粒之多個離散部分的晶圓502 (圖5)之區的形式(例如，用於疊層晶圓或晶圓上晶片方法)，或呈晶粒或晶片之單粒化部分的形式(例如，用於晶圓上晶片或疊層晶片方法)。晶粒608之第二離散部分可包括包含第二FEOL結構120、第二BEOL結構124及第二互連件126之第二主動表面106，以及第二接合墊130及縱向延伸穿過晶粒608之第二離散部分之半導體材料的通孔610之第二離散部分。
在FEOL結構、BEOL結構、互連件、接合墊及通孔部分形成於離散晶粒部分602、608上之後，晶粒602之第一離散部分及晶粒608之第二離散部分中之每一者可分別自與第一主動表面104相對之第三主表面612朝向第一主動表面104及自與第二主動表面106相對之第四主表面614朝向第二主動表面106薄化。可利用本文中先前所論述之平坦化製程中之任一者實現薄化。在平坦化之後，如自第一主表面108至第三主表面612所量測的晶粒602之第一離散部分之剩餘厚度616及如自第二主表面110至第四主表面614所量測的晶粒608之第二離散部分之剩餘厚度618可例如為約40微米或更小。更具體言之，晶粒602之第一離散部分的最終厚度616及晶粒608之第二離散部分的最終厚度618中之每一者可在約15微米與約40微米之間。作為特定非限制性實例，晶粒602之第一離散部分之最終厚度616及晶粒608之第二離散部分之最終厚度618可介於約15微米與約30微米之間(例如，約20微米)。比獨立晶圓502更大程度地薄化晶粒602之第一離散部分及晶粒608之第二離散部分中之每一者可使得由晶粒602之第一離散部分及晶粒608之第二離散部分形成的半導體裝置之所得晶粒能夠具有至少實質上等於或不過分大於晶圓502之厚度508的總組合厚度(參見圖5)。
在形成及薄化之後，晶粒602之第一離散部分及晶粒608之第二離散部分可彼此接合以形成包括第一主動表面104及第二主動表面106之晶粒102 (參見圖1)。舉例而言，晶粒602之第一離散部分的第三主表面612可與晶粒608之第二離散部分的第四主表面614接觸，且晶粒602之第一離散部分及晶粒608之第二離散部分可曝露於高溫(例如，高於室溫之溫度)以將晶粒602之第一離散部分接合至晶粒608之第二離散部分。晶粒602之第一離散部分之半導體材料接合至晶粒608之第二離散部分之半導體材料的特徵可在於兩個離散部分之半導體材料(亦即，二氧化矽至二氧化矽)的表面活化化學鍵結，該化學鍵結藉由曝露於電漿以活化待接合表面而受刺激，且與如在下文所描述之通孔間擴散接合相關聯地進行，此在下文可描述為混合接合。
當將第三主表面612與第四主表面614接觸時，通孔604之第一離散部分可與通孔610之第二離散部分對準且與其接觸。將通孔604之第一離散部分與通孔610之第二離散部分合併亦可藉由將熱施加至總成以將通孔604之每一第一離散部分的導電材料擴散接合至通孔610之對應第二離散部分的導電材料(例如銅)而進行。
換言之，根據本發明之製作半導體裝置之方法可涉及在包括半導體材料之晶粒之第一側上的一第一主動表面上形成第一積體電路系統。第二積體電路系統可形成於晶粒之第二相對側上的第二主動表面上。
在一些實施例中，形成半導體裝置之方法可涉及在包含半導體材料之兩個分開之晶粒部分之各者之主動表面上獨立地形成FEOL結構、BEOL結構及互連件。兩個分開之晶粒部分可藉由其與主動表面相對之背側接合。
根據本發明之形成半導體裝置之方法亦可涉及在包含半導體材料之兩個分開之晶粒部分之各者之主動表面上獨立地形成FEOL結構、BEOL結構及互連件。兩個分開之晶粒部分可藉由其與主動表面相對之背側接合。
圖7為根據本發明之半導體裝置之總成700的簡化橫截面側視圖。圖8為圖7之加框矩形區800的簡化橫截面側視圖。組合參考圖7及圖8，總成700可包括例如圖1中所展示且貫穿本發明描述之呈堆疊形式的多個半導體裝置100。更具體言之，總成700中之每一下伏各別半導體裝置100可如結合圖1及貫穿本發明所大體描述而組態，且總成700中除最頂端各別半導體裝置702以外之所有上覆各別半導體裝置100可如結合圖1及貫穿本發明所大體描述而組態。在一些實施例中，最頂端各別半導體裝置702可包括例如：晶粒706，其包括半導體材料，該半導體材料不具有縱向延伸穿過其之任何通孔132；主動表面708，其面向下伏各別半導體裝置100之第一主動表面104且經由晶粒706之主動表面708上的接合墊710電連接至該第一主動表面。
每一上覆各別半導體裝置100或702可藉由上覆各別半導體裝置100或702之各別第二主動表面106或分開之主動表面708與下伏各別半導體裝置100之各別第一主動表面104之間的電連接而連接至下伏各別半導體裝置100。舉例而言，導電元件712可插置於下伏各別半導體裝置100之第一接合墊128與上覆各別半導體裝置100或702之第二接合墊130或分開之接合墊710之間，且電連接且機械連接至該第一接合墊及該第二接合墊或分開之接合墊。導電元件712可包括例如塊、球、凸塊、管柱、支柱或導電材料(例如，焊料)之其他結構。
每一各別半導體裝置100或除堆疊中之最頂端各別半導體裝置702以外之每一各別半導體裝置100的各別第一主動表面104可藉由延伸穿過各別晶粒102之至少一個通孔132電連接至各別第二主動表面106。舉例而言，由堆疊中之半導體裝置100及702產生的信號可利用接合墊710、導電元件712、第一接合墊128、通孔132及第二接合墊130縱向地路由穿過堆疊。
介電材料704可定位於相鄰半導體裝置100與702之間的接合線中。舉例而言，介電材料704可位於縱向上處於相鄰第一主動表面104與第二主動表面106或相鄰分開之主動表面708與第一主動表面104之間且橫向上處於第一接合墊128、第二接合墊130、接合墊710以及導電元件712之間的空間中。介電材料704可包括例如可固化聚合物材料(例如，非導電膜(NCF)、晶圓級底部填充劑(WLUF)、毛細管底部填充劑(CUF))。如此項技術中已知，堆疊亦可囊封於諸如環氧樹脂模製化合物之囊封體中，且安裝至中介層或其他基板以形成用於連接至較高層級封裝之封裝。
換言之，根據本發明之半導體裝置之總成可包括在堆疊中彼此支撐之半導體裝置。半導體裝置中之至少一者可包括晶粒，該晶粒包括半導體材料，該晶粒具有：第一主動表面，其包括晶粒之第一側上之第一積體電路系統；及第二主動表面，其包括晶粒之第二相對側上之第二積體電路系統。
在一些實施例中，半導體裝置之總成可包括堆疊的半導體記憶體裝置。半導體裝置中之至少一者可包括複合半導體晶粒，其包括背對背接合之兩個晶粒部分。包括第一積體記憶體電路系統之第一主動表面可位於第一晶粒部分上。包括第二積體記憶體電路系統之第二主動表面可位於第二晶粒部分上。
參考圖12，描繪了基於處理器之系統1200。基於處理器之系統1200可包括根據本發明之實施例製造的各種半導體裝置。基於處理器之系統1200可為多種類型中之任一者，諸如電腦、尋呼機、蜂巢式電話、個人記事本、控制電路或其他電子裝置。基於處理器之系統1200可包括一或多個處理器1202，諸如微處理器，以控制基於處理器之系統1200中之系統功能及請求的處理。基於處理器之系統1200之處理器1202及其他子部件可包括根據本發明之實施例製造的微電子裝置(例如，包括微電子裝置結構100、200、300、500中之一或多者的微電子裝置)。
基於處理器之系統1200可包括與處理器1202可操作地通信之電源供應器1204。舉例而言，若基於處理器之系統1200為攜帶型系統，則電源供應器1204可包括燃料電池、電力收集裝置、永久電池、可更換電池及可充電電池中之一或多者。電源供應器1204亦可包括AC配接器；因此，基於處理器之系統1200可插入至例如壁式插座中。電源供應器1204亦可包括DC配接器，使得基於處理器之系統1200可插入至例如車輛點菸器或車輛電源埠中。
各種其他裝置可取決於基於處理器之系統1200執行之功能而耦接至處理器1202。舉例而言，使用者介面1206可耦接至處理器1202。使用者介面1206可包括輸入裝置，諸如按鈕、開關、鍵盤、光筆、滑鼠、數化器及觸控筆、觸控式螢幕、語音辨識系統、麥克風或其組合。顯示器1208亦可耦接至處理器1202。顯示器1208可包括LCD顯示器、SED顯示器、CRT顯示器、DLP顯示器、電漿顯示器、OLED顯示器、LED顯示器、三維投影、音訊顯示器或其組合。此外，RF子系統/基頻處理器1210亦可耦接至處理器1202。RF子系統/基頻處理器1210可包括耦接至RF接收器及RF傳輸器(未圖示)之天線。一通信埠1212或多於一個通信埠1212亦可耦接至處理器1202。通信埠1212可經調適以耦接至一或多個周邊裝置1214，諸如數據機、印表機、電腦、掃描儀或攝影機，或耦接至網路，諸如區域網路、遠端區域網路、企業內部網路或網際網路。
處理器1202可藉由實施儲存於記憶體中之軟體程式來控制基於處理器之系統1200。舉例而言，軟體程式可包括作業系統、資料庫軟體、製圖軟體、文字處理軟體、媒體編輯軟體或媒體播放軟體。記憶體可操作地耦接至處理器1202以儲存及促進各種程式之執行。舉例而言，處理器1202可耦接至系統記憶體1216，該系統記憶體可包括自旋力矩轉移磁性隨機存取記憶體(STT-MRAM)、磁性隨機存取記憶體(MRAM)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、軌道記憶體及其他已知記憶體類型中之一或多者。系統記憶體1216可包括揮發性記憶體、非揮發性記憶體或其組合。系統記憶體1216通常很大，使得其可儲存動態載入之應用程式及資料。在一些實施例中，系統記憶體1216可包括一或多個半導體裝置，諸如上文所描述之半導體裝置，包括此類半導體裝置之堆疊。
處理器1202亦可耦接至非揮發性記憶體1218，此並非暗示系統記憶體1216必定為揮發性的。非揮發性記憶體1218可包括以下各者中之一或多者：STT-MRAM、MRAM、唯讀記憶體(ROM) (諸如EPROM、電阻性唯讀記憶體(RROM))及結合系統記憶體1216使用之快閃記憶體。非揮發性記憶體1218之大小通常選擇為恰好足以儲存任何必要的作業系統、應用程式及固定資料。另外，非揮發性記憶體1218可包括諸如磁碟機記憶體之大容量記憶體，諸如混合驅動器，包括電阻式記憶體或其他類型之非揮發性固態記憶體。非揮發性記憶體1218可包括半導體裝置，諸如上文所描述之半導體裝置。
換言之，根據本發明之電子系統可包括輸入裝置、輸出裝置、至少一個處理器及至少一個記憶體裝置。至少一個記憶體裝置可包括半導體材料，該至少一個記憶體裝置在其相對側上具有包括積體電路系統之主動表面。
藉由在半導體裝置之兩側(而非僅一側)上提供包括積體電路系統之主動表面，可增加半導體裝置之電路密度。舉例而言，當積體電路系統以及主動表面之其他特徵至少實質上相同時，在記憶體裝置之情況下，半導體裝置之記憶體密度可加倍。因此，半導體裝置之操作效能亦可加倍。另外，在半導體裝置之兩個相對側上提供主動表面可使單一半導體裝置能夠代替將習知地需要兩個半導體裝置之情況。減少達成所要效能所需之半導體裝置之數目可減小半導體裝置之總成之高度。另外，減少半導體裝置之數目亦可減少半導體裝置之間的互連件之數目，從而改善信號品質及速度。減少半導體裝置之間的互連件之數目亦可減少半導體裝置之間的接合線中之介電材料之實例的數目，該介電材料之存在通常阻止熱流過及離開總成。因此，尤其與在半導體裝置之一側上僅提供一個主動表面的習知方法相比，根據本發明之總成及半導體裝置可具有增加功率密度及效能同時改善熱管理之協同益處。
本發明之額外非限制性實例實施例在下文進行闡述。
實施例1：一種半導體裝置，其包含：一晶粒，其包含一半導體材料，該晶粒包含兩個晶粒部分：一第一晶粒部分上之一第一主動表面，其包含第一主動電路系統；及一第二晶粒部分上之一第二主動表面，其包含第二主動電路系統；該第一晶粒部分及該第二晶粒部分接合在一起，其中該第一主動表面背對該第二主動表面。
實施例2：如實施例1之半導體裝置，其進一步包含至少一個通孔，該至少一個通孔包含自該第一主動表面延伸穿過該第一晶粒部分之一第一通孔部分及自該第二主動表面延伸穿過該第二晶粒部分之一第二通孔部分，該第二通孔部分與該第一通孔部分對準且接觸該第一通孔部分。
實施例3：如實施例1或實施例2之半導體裝置，其中：相鄰於該第一晶粒部分之一第一FEOL結構包括該第一主動電路系統，一第一BEOL結構位於該第一FEOL結構之與該第一晶粒部分相對的一側上，且相鄰於該第一BEOL結構之一第一互連件經定位而與該第一FEOL結構相對；且相鄰於該第二晶粒部分之一第二FEOL結構包括該第二主動電路系統，一第二BEOL結構位於該第二FEOL結構之與該第二晶粒部分相對的一側上，且相鄰於該第二BEOL結構之一第二互連件經定位而與該第二FEOL結構相對。
實施例4：如實施例3之半導體裝置，其進一步包含通孔，該等通孔各自包含自該第一主動表面延伸穿過該第一晶粒部分之第一通孔部分及自該第二主動表面延伸穿過該第二晶粒部分之第二通孔部分，該等第二通孔部分與該等第一通孔部分對準且接觸該等第一通孔部分。
實施例5：如實施例4之半導體裝置，其中該等通孔中之每一者自該第一FEOL結構與該第二FEOL結構之間、該第一BEOL結構與該第二BEOL結構之間或該第一互連件與該第二互連件之間延伸。
實施例6：如實施例3至5中任一項之半導體裝置，其中該第一FEOL結構及該第一BEOL結構在結構及功能上至少實質上與該第二FEOL結構及該第二BEOL結構相同。
實施例7：一種半導體裝置之總成，其包含：堆疊的半導體記憶體裝置，該等半導體裝置中之至少一者包含：一複合半導體晶粒，其包含背對背接合之兩個晶粒部分；一第一晶粒部分上之一第一主動表面，其包含第一積體記憶體電路系統；及一第二晶粒部分上之一第二主動表面，其包含第二積體記憶體電路系統。
實施例8：如實施例7之總成，其中在堆疊中位於一上覆各別半導體記憶體裝置下方之至少每一下伏各別半導體記憶體裝置包含：一複合半導體晶粒，其包含背對背接合之兩個晶粒部分；一第一晶粒部分上之一第一主動表面，其包含第一積體記憶體電路系統；及一第二晶粒部分上之一第二主動表面，其包含第二積體記憶體電路系統。
實施例9：如實施例8之總成，其中：每一上覆各別半導體記憶體裝置或除一最頂端各別半導體記憶體裝置以外之每一上覆各別半導體記憶體裝置藉由該上覆各別半導體記憶體裝置之各別第二主動表面與一下伏各別記憶體半導體裝置之各別第一主動表面之間的一電連接而連接至該下伏各別半導體記憶體裝置；每一下伏各別半導體記憶體裝置藉由該下伏各別半導體記憶體裝置之該各別第一主動表面與一上覆各別半導體記憶體裝置之該各別第二主動表面之間的一電連接而連接至該上覆各別半導體記憶體裝置；且除該堆疊中之該最頂端各別半導體記憶體裝置以外之每一各別半導體記憶體裝置之該各別第一主動表面藉由延伸穿過各別晶粒之至少一個通孔電連接至該各別第二主動表面，該至少一個通孔包含該第一晶粒部分之一通孔部分及該第二晶粒部分之一第二通孔部分。
實施例10：一種製作一半導體裝置之方法，其包含：在包含一半導體材料之一晶粒之一第一側上的一第一主動表面上形成第一積體電路系統；及在該晶粒之一第二相對側上的一第二主動表面上形成第二積體電路系統。
實施例11：如實施例10之方法，其進一步包含：在形成該第一積體電路系統之後且在形成該第二積體電路系統之前，使該晶粒之該第二相對側平坦化；在形成該第一主動表面之後、在形成該第二積體電路系統之前及在形成該第二積體電路系統時，將該第一主動表面支撐於一載體上；及在形成該第二積體電路系統之後，移除該載體。
實施例12：如實施例11之方法，其進一步包含在形成該第二積體電路系統時，將該載體支撐於一冷卻夾盤上。
實施例13：如實施例10至12中任一項之方法，其中形成該第一積體電路系統包含在該晶粒之一第一離散部分上形成該第一積體電路系統；其中形成該第二積體電路系統包含在該晶粒之一第二離散部分上形成該第二積體電路系統；且該方法進一步包含將該第一離散部分接合至該第二離散部分。
實施例14：如實施例13之方法，其中接合該第一離散部分及該第二離散部分包含使該第一離散部分之與該第一主動表面相對的一表面與該第二離散部分之與該第二主動表面相對的一表面接觸，且使該第一離散部分及該第二離散部分曝露於一高溫以接合該第一離散部分及該第二離散部分。
實施例15：如實施例14之方法，其進一步包含在該第一離散部分之半導體材料與該第二離散部分之半導體材料之間的電漿刺激接合。
實施例16：如實施例14或實施例15之方法，其中該第一離散部分及該第二離散部分中之每一者包含至少一個通孔部分，該至少一個通孔部分包含一導電材料，該至少一個通孔部分延伸穿過該第一離散部分或該第二離散部分中之各別者之該半導體材料；該方法進一步包含對準該第一離散部分之通孔部分與該第二離散部分之對應通孔部分；且其中使該第一離散部分及該第二離散部分曝露於該高溫包含將每一通孔部分之該導電材料及每一對應通孔部分之該導電材料彼此擴散接合。
實施例17：如實施例10至16中任一項之方法，其中該晶粒包含該半導體材料之一晶圓之一區，且該方法進一步包含：在包含該晶圓之一各別區的每一各別晶粒之一各別第一側上形成各別第一積體電路系統；在每一各別晶粒之一各別第二相對側上形成各別第二積體電路系統；及使該晶粒及每一各別晶粒自該晶圓之一其餘部分單粒化。
實施例18：如實施例17之方法，其進一步包含在形成該第二積體電路系統時將該第一積體電路系統維持在一低溫下。
實施例19：如實施例10至18中任一項之方法，其進一步包含在完成該第一主動表面、該第二主動表面及通孔中之一或多者之相對定位之前，使該晶粒自該半導體材料之一晶圓單粒化。
實施例20：如實施例10至18中任一項之方法，其進一步包含在形成該第一積體電路系統之前、在形成該第一積體電路系統時、在形成該第二積體電路系統時、或在形成該第一積體電路系統及該第二積體電路系統之後，形成包含導電材料之至少一個通孔，該至少一個通孔延伸穿過該晶粒之該半導體材料。
實施例21：一種形成一半導體裝置之方法，其包含：在包含半導體材料之兩個分開之晶粒部分之各者之主動表面上獨立地形成一FEOL結構、一BEOL結構及一互連件；及藉由該兩個分開之晶粒部分之與該等主動表面相對的背側接合該兩個分開之晶粒部分。
實施例22：如實施例21之方法，其中接合該兩個分開之晶粒部分包含電漿增強接合。
實施例23：如實施例21或實施例22之方法，其中該兩個分開之晶粒部分中之每一者包含至少自該兩個分開之晶粒部分之該主動表面延伸至該兩個分開之晶粒部分之一背側的導電通孔，且其中接合該兩個分開之晶粒部分包含經對準之導電通孔之擴散接合。
實施例24：一種電子系統，其包含：一輸入裝置；一輸出裝置；至少一個處理器；及至少一個記憶體裝置，其包含一半導體材料，該至少一個記憶體裝置在其相對側上具有包含積體電路系統之主動表面。
實施例25：如實施例24之電子系統，其中該至少一個記憶體裝置包含記憶體裝置之一堆疊。
實施例26：如實施例24或實施例25之電子系統，其中該半導體材料包含形成一複合晶粒之兩個晶粒部分。
雖然已結合諸圖描述了某些說明性實施例，但一般熟習此項技術者將認識到並理解，本發明之範疇並不限於本發明中明確展示且描述的彼等實施例。實際上，可對本發明中所描述之實施例進行許多添加、刪除及修改以產生在本發明之範疇內的實施例，諸如下文所主張的彼等實施例，包括法定等效物。此外，來自一個所揭示實施例之特徵可與另一所揭示實施例之特徵組合，同時仍在本發明之如由發明人預期的範疇內。
100:半導體裝置/微電子裝置結構 102:晶粒 104:第一主動表面 106:第二主動表面 108:第一主表面 110:第二主表面 112:第一前段製程(FEOL)結構 114:第一積體電路系統 116:第一後段製程(BEOL)結構 118:第一互連件 120:第二前段製程(FEOL)結構 122:第二積體電路系統 124:第二後段製程(BEOL)結構 126:第二互連件 128:第一接合墊 130:第二接合墊 132:通孔 200:區/微電子裝置結構 300:微電子裝置結構 302:第一通孔 304:第二通孔 306:第三通孔 400:方法 402:動作 404:動作 406:動作 500:第一中間產品/微電子裝置結構 502:晶圓 504:第二中間產品 506:載體 508:厚度 510:冷卻夾盤 512:第三中間產品 514:第四中間產品 600:第一其他中間產品 602:晶粒之第一離散部分 604:通孔之第一離散部分 606:第二其他中間產品 608:晶粒之第二離散部分 610:通孔之第二離散部分 612:第三主表面 614:第四主表面 616:厚度 618:厚度 700:總成 702:最頂端各別半導體裝置 704:介電材料 706:晶粒 708:主動表面 710:接合墊 712:導電元件 800:區 900:半導體裝置 902:晶粒 904:主動表面 906:前段製程(FEOL)結構 908:後段製程(BEOL)結構 910:互連件 912:第二互連件 914:通孔 916:非主動表面 1000:總成 1002:半導體裝置 1100:區 1102:導電材料 1104:導電支柱 1106:導電墊 1200:基於處理器之系統 1202:處理器 1204:電源供應器 1206:使用者介面 1208:顯示器 1210:RF子系統/基頻處理器 1212:通信埠 1214:周邊裝置 1216:系統記憶體 1218:非揮發性記憶體
雖然本發明以特別指出且明確地主張特定實施例之申請專利範圍結束，但在結合隨附圖式閱讀時，可自以下描述更容易地確定本發明之範疇內之實施例的各種特徵及優點，在該等圖式中： 圖1為根據本發明之半導體裝置的簡化橫截面側視圖； 圖2為圖1之突出顯示區的放大簡化橫截面側視圖； 圖3為類似於圖1之突出顯示區的另一放大簡化橫截面側視圖，其描繪通孔形成及定位之方法； 圖4為描繪根據本發明之製作半導體裝置之方法的流程圖； 圖5描繪根據本發明之根據製作半導體裝置之某些方法形成之中間產品的簡化橫截面側視圖； 圖6描繪根據本發明之根據製作半導體裝置之其他方法形成之其他中間產品的簡化橫截面側視圖； 圖7為根據本發明之半導體裝置之總成的簡化橫截面側視圖； 圖8為圖7之突出顯示區的簡化橫截面側視圖； 圖9為發明人已知之半導體裝置的簡化橫截面側視圖； 圖10為發明人已知之半導體裝置之總成的簡化橫截面側視圖；且 圖11為圖10之突出顯示區的放大簡化橫截面側視圖；且 圖12為根據本發明之包括一或多個半導體裝置之基於處理器之系統1200的示意圖。
100:半導體裝置/微電子裝置結構
102:晶粒
104:第一主動表面
106:第二主動表面
108:第一主表面
110:第二主表面
112:第一前段製程(FEOL)結構
114:第一積體電路系統
116:第一後段製程(BEOL)結構
118:第一互連件
120:第二前段製程(FEOL)結構
122:第二積體電路系統
124:第二後段製程(BEOL)結構
126:第二互連件
128:第一接合墊
130:第二接合墊
132:通孔
200:區/微電子裝置結構

Claims (26)

  1. 一種半導體裝置，其包含： 一晶粒，其包含一半導體材料，該晶粒包含兩個晶粒部分： 一第一晶粒部分上之一第一主動表面，其包含第一主動電路系統；及 一第二晶粒部分上之一第二主動表面，其包含第二主動電路系統； 該第一晶粒部分及該第二晶粒部分接合在一起，其中該第一主動表面背對該第二主動表面。
  2. 如請求項1之半導體裝置，其進一步包含至少一個通孔，該至少一個通孔包含自該第一主動表面延伸穿過該第一晶粒部分之一第一通孔部分及自該第二主動表面延伸穿過該第二晶粒部分之一第二通孔部分，該第二通孔部分與該第一通孔部分對準且接觸該第一通孔部分。
  3. 如請求項1或請求項2之半導體裝置，其中： 相鄰於該第一晶粒部分之一第一FEOL結構包括該第一主動電路系統，一第一BEOL結構位於該第一FEOL結構之與該第一晶粒部分相對的一側上，且相鄰於該第一BEOL結構之一第一互連件經定位而與該第一FEOL結構相對；且 相鄰於該第二晶粒部分之一第二FEOL結構包括該第二主動電路系統，一第二BEOL結構位於該第二FEOL結構之與該第二晶粒部分相對的一側上，且相鄰於該第二BEOL結構之一第二互連件經定位而與該第二FEOL結構相對。
  4. 如請求項3之半導體裝置，其進一步包含通孔，該等通孔各自包含自該第一主動表面延伸穿過該第一晶粒部分之第一通孔部分及自該第二主動表面延伸穿過該第二晶粒部分之第二通孔部分，該等第二通孔部分與該等第一通孔部分對準且接觸該等第一通孔部分。
  5. 如請求項4之半導體裝置，其中該等通孔中之每一者自該第一FEOL結構與該第二FEOL結構之間、該第一BEOL結構與該第二BEOL結構之間或該第一互連件與該第二互連件之間延伸。
  6. 如請求項3之半導體裝置，其中該第一FEOL結構及該第一BEOL結構在結構及功能上至少實質上與該第二FEOL結構及該第二BEOL結構相同。
  7. 一種半導體裝置之總成，其包含： 堆疊的半導體記憶體裝置，該等半導體裝置中之至少一者包含： 一複合半導體晶粒，其包含背對背接合之兩個晶粒部分； 一第一晶粒部分上之一第一主動表面，其包含第一積體記憶體電路系統；及 一第二晶粒部分上之一第二主動表面，其包含第二積體記憶體電路系統。
  8. 如請求項7之總成，其中在堆疊中位於一上覆各別半導體記憶體裝置下方之至少每一下伏各別半導體記憶體裝置包含： 一複合半導體晶粒，其包含背對背接合之兩個晶粒部分； 一第一晶粒部分上之一第一主動表面，其包含第一積體記憶體電路系統；及 一第二晶粒部分上之一第二主動表面，其包含第二積體記憶體電路系統。
  9. 如請求項8之總成，其中： 每一上覆各別半導體記憶體裝置或除一最頂端各別半導體記憶體裝置以外之每一上覆各別半導體記憶體裝置藉由該上覆各別半導體記憶體裝置之各別第二主動表面與一下伏各別記憶體半導體裝置之各別第一主動表面之間的一電連接而連接至該下伏各別半導體記憶體裝置； 每一下伏各別半導體記憶體裝置藉由該下伏各別半導體記憶體裝置之該各別第一主動表面與一上覆各別半導體記憶體裝置之該各別第二主動表面之間的一電連接而連接至該上覆各別半導體記憶體裝置；且 除該堆疊中之該最頂端各別半導體記憶體裝置以外之每一各別半導體記憶體裝置之該各別第一主動表面藉由延伸穿過各別晶粒之至少一個通孔電連接至該各別第二主動表面，該至少一個通孔包含該第一晶粒部分之一通孔部分及該第二晶粒部分之一第二通孔部分。
  10. 一種製作一半導體裝置之方法，其包含： 在包含一半導體材料之一晶粒之一第一側上的一第一主動表面上形成第一積體電路系統；及 在該晶粒之一第二相對側上的一第二主動表面上形成第二積體電路系統。
  11. 如請求項10之方法，其進一步包含： 在形成該第一積體電路系統之後且在形成該第二積體電路系統之前，使該晶粒之該第二相對側平坦化； 在形成該第一主動表面之後、在形成該第二積體電路系統之前及在形成該第二積體電路系統時，將該第一主動表面支撐於一載體上；及 在形成該第二積體電路系統之後，移除該載體。
  12. 如請求項11之方法，其進一步包含在形成該第二積體電路系統時，將該載體支撐於一冷卻夾盤上。
  13. 如請求項10之方法， 其中形成該第一積體電路系統包含在該晶粒之一第一離散部分上形成該第一積體電路系統； 其中形成該第二積體電路系統包含在該晶粒之一第二離散部分上形成該第二積體電路系統；且 該方法進一步包含將該第一離散部分接合至該第二離散部分。
  14. 如請求項13之方法，其中接合該第一離散部分及該第二離散部分包含使該第一離散部分之與該第一主動表面相對的一表面與該第二離散部分之與該第二主動表面相對的一表面接觸，且使該第一離散部分及該第二離散部分曝露於一高溫以接合該第一離散部分及該第二離散部分。
  15. 如請求項14之方法，其進一步包含在該第一離散部分之半導體材料與該第二離散部分之半導體材料之間的電漿刺激接合。
  16. 如請求項14之方法， 其中該第一離散部分及該第二離散部分中之每一者包含至少一個通孔部分，該至少一個通孔部分包含一導電材料，該至少一個通孔部分延伸穿過該第一離散部分或該第二離散部分中之各別者之該半導體材料； 該方法進一步包含對準該第一離散部分之通孔部分與該第二離散部分之對應通孔部分；且 其中使該第一離散部分及該第二離散部分曝露於該高溫包含將每一通孔部分之該導電材料及每一對應通孔部分之該導電材料彼此擴散接合。
  17. 如請求項10之方法，其中該晶粒包含該半導體材料之一晶圓之一區，且該方法進一步包含： 在包含該晶圓之一各別區的每一各別晶粒之一各別第一側上形成各別第一積體電路系統； 在每一各別晶粒之一各別第二相對側上形成各別第二積體電路系統；及 使該晶粒及每一各別晶粒自該晶圓之一其餘部分單粒化。
  18. 如請求項17之方法，其進一步包含在形成該第二積體電路系統時將該第一積體電路系統維持在一低溫下。
  19. 如請求項10至18中任一項之方法，其進一步包含在完成該第一主動表面、該第二主動表面及通孔中之一或多者之相對定位之前，使該晶粒自該半導體材料之一晶圓單粒化。
  20. 如請求項10至18中任一項之方法，其進一步包含在形成該第一積體電路系統之前、在形成該第一積體電路系統時、在形成該第二積體電路系統時、或在形成該第一積體電路系統及該第二積體電路系統之後，形成包含導電材料之至少一個通孔，該至少一個通孔延伸穿過該晶粒之該半導體材料。
  21. 一種形成一半導體裝置之方法，其包含： 在包含半導體材料之兩個分開之晶粒部分之各者之主動表面上獨立地形成一FEOL結構、一BEOL結構及一互連件；及 藉由該兩個分開之晶粒部分之與該等主動表面相對的背側接合該兩個分開之晶粒部分。
  22. 如請求項21之方法，其中接合該兩個分開之晶粒部分包含電漿增強接合。
  23. 如請求項21或請求項22之方法，其中該兩個分開之晶粒部分中之每一者包含至少自該兩個分開之晶粒部分之該主動表面延伸至該兩個分開之晶粒部分之一背側的導電通孔，且其中接合該兩個分開之晶粒部分包含經對準之導電通孔之擴散接合。
  24. 一種電子系統，其包含： 一輸入裝置； 一輸出裝置； 至少一個處理器；及 至少一個記憶體裝置，其包含一半導體材料，該至少一個記憶體裝置在其相對側上具有包含積體電路系統之主動表面。
  25. 如請求項24之電子系統，其中該至少一個記憶體裝置包含記憶體裝置之一堆疊。
  26. 如請求項24或請求項25之電子系統，其中該半導體材料包含形成一複合晶粒之兩個晶粒部分。
TW110100738A 2020-01-24 2021-01-08 製作雙側半導體裝置之方法及相關裝置、總成、封裝及系統 TWI778489B (zh)

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