TW202414748A - 半導體裝置 - Google Patents

Abstract

一種半導體裝置及製造方法，其中第一半導體晶粒沿第一重佈線結構設置，且第二重佈線結構沿第一重佈線結構的相對側設置。第三重佈線結構可沿該半導體晶粒的與該第一重佈線結構相反的表面設置。連通柱結構至少穿過該第一重佈線結構以將至少一個重佈線結構連接至該半導體晶粒的主動表面。

Description

半導體裝置及形成導電元素的重佈線結構的方法

無

半導體裝置普遍存在於大多數行業的若干應用及裝置中。例如，個人電腦、蜂巢式電話及穿戴式裝置等消費型電子裝置可能含有若干半導體裝置。類似地，測試儀器、車輛及自動化系統等工業產品通常包含大量半導體裝置。隨著半導體製造的改進，半導體繼續用於新的應用，進而導致對半導體性能、成本、可靠性等的需求增加。

這些半導體裝置藉由製造半導體(例如，矽)晶粒的前段製程(front end of line，FEOL)製程及將一或多個這些晶粒封裝至半導體裝置的後段製程(back end of line，BEOL)製程的組合製造，該半導體裝置可以與其他裝置介接。例如，封裝可組合複數個半導體晶粒且可用以附接至印刷電路板或其他互連基板，進而可允許半導體裝置的該些半導體晶粒與附加半導體裝置或其他裝置、電源、通信通道等介接。

對裝置小型化、增加連接性及功率效率的實體需求正推動半導體裝置密度的增加。密度增加的部分原因可歸因於FEOL製程的改進，包括晶粒小型化。現代封裝技術(例如，堆疊封裝(package on package，PoP)、扇出封裝(Fan-Out packaging，FO)等)亦推動小型化、互通、節能及其他改進。這些現代封裝的一或多個晶粒可藉由接合線、矽連通柱(through-silicon via，TSV)、耦合至矽晶粒的金屬化層/連通柱等互連或連接至封裝輸入及/或輸出(input/output，I/O)。儘管此類連接使用複雜的技術，但仍需要進一步改進以推進現有技術。

無

以下揭示內容提供了用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，且不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。

此外，為便於描述，本文中可使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如附圖中說明的一個元件或特徵與另一元件或特徵的關係。除附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。

選擇重佈線結構幾何形狀以最小化半導體裝置的各種電流路徑的電阻，諸如承載垂直電流的重佈線結構層的z高度相對較低，及承載橫向電流的結構層的z高度相對較高可以提高半導體裝置的PDN，最小化熱串擾，且提高訊號完整性。此外，由於某些半導體晶粒(本文亦稱為晶片)可在較低溫度下更有效地運行，因此可以實現比僅自電阻考慮所預測的更高的效率。例如，減少1瓦的熱量可將總封裝功率提高2瓦或更多。此外，藉由在某些半導體晶粒中使用TIV而非TSV，那些晶粒的熱質量可能會增加。由於許多現代半導體裝置經常經歷突發(即間歇性)操作，因此增加的熱質量可能會在特定持續時間(例如，直至晶粒變得熱飽和或達到功率限制)提高裝置性能。

重佈線結構包含電連接的導電襯墊，用以諸如在包含複數個層的半導體裝置的單一層內或沿該單一層在半導體裝置內重佈線連接(例如，熱、電力、接地、訊號、時脈等)。一或多個襯墊之間的電連接實現電子裝置的複數個層之間的連接。例如，若半導體晶粒設置在封裝的VCC輸入上方，則重佈線結構可包含電連接至封裝的VCC輸入的第一電襯墊。在一些封裝(例如，高功率封裝)中，可能需要複數個類似的(例如，VCC或VSS)輸入，且電軌道及襯墊可連接至至少一些該些襯墊。例如，軌道可連接每一VSS輸入。或者，軌道可僅連接複數個相似輸入中的一些。例如，在實施例中，一個軌道連接至可用VCC輸入的一部分以形成子網路VCC_1。另一軌道連接VCC輸入的剩餘部分以形成單獨的子網路VCC_2，可以有利地最小化需要電連接至VCC的複數個裝置之間的干擾。導電軌道(例如，包含諸如銅、鋁、鎢、鎳、金或其合金之類的金屬)可以在諸如未設置在半導體裝置下方的位置處電連接至第二導電襯墊，以使裝置能夠垂直地(例如，向上或向下)電連接至半導體裝置中的另一層，而無需連接至半導體晶粒，且不穿過半導體晶粒(例如，藉由使用矽連通柱(through-silicon via，TSV))。例如，連通柱結構(有時稱為層間連通柱或扇出間連通柱(Through-Interlayer-Via或Through-InFO-Via，TIV))垂直穿過半導體裝置，而不穿過半導體晶粒。熟習此項技術者將理解，各種實施方式具有各種好處及壞處。

在實施例中，導電軌道電連接至第三電襯墊、第四電襯墊等。每一電襯墊定位成實現一或多個連接。例如，第三電襯墊置放在半導體晶粒下方，以實現至半導體晶粒的連接，該鏈接可為直接或間接的(例如，經由中間金屬化層)，且第四電襯墊置放在整合電壓調節器(integrated voltage regulator，IVR)，以熱及電連接至IVR。一些半導體裝置可包含複數個重佈線結構，每一重佈線結構設置在半導體裝置的不同層內或沿半導體裝置的不同層設置。為防止意外連接及訊號完整性問題，重佈線結構包含沿其一或多個表面的絕緣體，諸如聚合物或氧化物，以電隔離其各種導電元素。

重佈線結構的各種導電元素(諸如，襯墊及軌道)的期望厚度變化，因此重佈線結構的厚度變化。例如，可能需要相對厚的承載系統VSS的軌道及電襯墊以最小化電阻。可能需要另一種相對薄的軌道及電襯墊，例如，以保持訊號的特性阻抗、最小化半導體裝置的z高度等。在一個實施例中，為簡化半導體裝置的製造，每一重佈線結構由具有相似厚度的複數個元素組成。例如，半導體裝置的所有軌道的厚度為0.8T，其中T代表整個重佈線結構的厚度。重佈線結構的電襯墊及/或絕緣層具有0.1T的厚度，使得設置在兩個電襯墊或絕緣層之間的重佈線軌道可跨越重佈線結構的總厚度，這可以實現複數個相互連接的重佈線結構之間的級聯連接。用於描述該實施例的特定數字並非旨在限制，且僅旨在說明重佈線結構包含導電元素，且亦可包含一或多個絕緣層。另一實施例由厚度為0.2T的導電元素(例如，軌道)及兩個各為0.4T的絕緣層(或單一0.8T的絕緣層)構成。

一些實施例含有包含導電元素的重佈線結構，諸如具有多種厚度的軌道。如本文所用，重佈線結構的導電元素的厚度係指至少51%的導電元素。例如，包含40%的厚度為3 μm的PDN軌道、覆蓋在軌道上的15%的總厚度為4 μm的電襯墊及45%的厚度為2 μm的保護軌道的重佈線結構稱為至少3 μm厚。

可替代地或除形成在軌道上的電襯墊之外，TIV、TSV等可直接或與焊料、助焊劑等結合耦合至軌道。在這些實施例中，用以連接至TSV、TIV等的軌道的區域稱為電襯墊。在一些半導體裝置中，包括在重佈線結構之間包含半導體晶粒的那些半導體裝置，諸如整合扇出(Integrated Fan-Out，InFO)封裝，兩個不相鄰的層可藉由使用接合線、焊料凸塊、TSV、TIV等來連接，其中任一者可經由中間電襯墊等直接連接至重佈線結構的軌道。在一些實施例中，使用TIV代替TSV(或除TSV之外)可最小化矽處理步驟、最大化訊號完整性且以其他方式對半導體裝置有利。

第1a圖至第1h圖說明根據一些實施例的形成半導體裝置的中間階段的剖面圖。參看第1a圖，提供載體基板C1。載體基板C1可為玻璃、陶瓷、聚合物基材料或材料的組合。例如，可以在硼矽玻璃體上沈積諸如光熱轉換釋放層的脫黏層，此舉可以有利地使載體基板C1能夠自臨時耦合層移除，同時最小化在隨後處理步驟中的熱膨脹及收縮。包含第一表面100 a及與第一表面100 a相對的第二表面100 b的第一重佈線結構100形成在載體基板C1上方，其中第一重佈線結構100的第一表面100 a在稱為「向下」的方向朝向載體基板C1，因此第一重佈線結構100的第二表面100 b朝「上」。z軸099表示該向上方向，與兩個橫向平面(例如，向左及向右平面，以及向後及向前平面)相反。

一些實施例可將複數個電襯墊112連接至複數個端。在實施例中，複數個電襯墊112中的至少一者設置在重佈線結構的第一表面100 a上且用以連接至BGA球(例如，扇出連接以將半導體裝置耦合至PCB)，且該些電襯墊112中的至少一者用以連接至焊料凸塊(例如，連接至重佈線結構的第一表面100 a上的IPD)，此外，電襯墊中的至少一者可以連接至沿重佈線結構的第二表面100 b設置的金屬化層(例如，以連接至矽晶粒)，或連接至半導體裝置的其他導電元素。第一導電元素110包含導電材料，諸如銅、鎳、鈦或其組合等。

第一重佈線結構100可包含複數個第一導電元素110。例如，導電元素包含用以連接至導電端的電襯墊112。在一個實施例中，電襯墊112直接耦合至焊球、球柵陣列(ball grid array，BGA)球、受控塌陷晶片連接(C4)、連通柱等。可替代地或除直接連接之外，可以使用助焊劑或中間導電元素，諸如球下冶金圖案(under-ball metallurgy pattern，UBM)連接電襯墊。重佈線結構的至少一側包含或覆蓋有第一絕緣層122。第一絕緣層122由根據其絕緣及介電特性選擇的一或多種材料組成。例如，絕緣材料可包含：聚合物，諸如聚苯并惡唑(PBO)、聚醯亞胺、BCB；氮化物，諸如氮化矽；氧化物，諸如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)等。可藉由模製、旋塗、沈積、CVD、PVD或熟習此項技術者已知的其他製程來形成第一絕緣層122。

在一些實施例中，第一重佈線結構100可包含附加層。例如，一些實施例包含導電元素110及絕緣層122的附加交替層。例如，由此可以創建接地或電力平面，這可以有利地提高電力及訊號完整性，且簡化諸如資料及電力的訊號選路。在一些實施例中，每一層的導電元素110的厚度為相似的。例如，約2-5 μm的厚度可用於第一導電元素110。

可以選擇性地移除第一絕緣層122 (例如，藉助於使用光阻劑的圖案化製程、藉由機械鑽孔、雷射剝蝕等)以形成曝露第一重佈線結構的第一導電元素110的複數個開口。這些曝露的導電元素110中的至少一些用於電連接(亦即，為電襯墊112)。在一些實施例中，可以在覆蓋絕緣層122之前填充電襯墊112 (亦即，接合至半導體裝置的另一導電部分)，這可以有利地避免附加製程步驟。

如第1b圖所說明，複數個第一TIV 230電連接至第一重佈線結構100的第一導電元素110。在一些實施例中，TIV (例如，第一TIV 230)可預製，且置放成與第一重佈線結構100的電襯墊112接觸。除置放的TIV之外或代替置放的TIV，第一TIV 230可以原位形成/生長。例如，種晶層(例如，鈦/銅複合層)可置放在電襯墊上。然後電鍍製程可在種晶層上沈積導電材料(例如，銅、金、鋁等)以形成TIV。若沈積種晶層亦覆蓋不希望的位置，諸如絕緣層，則這兩層可用光阻劑覆蓋、選擇性地遮蔽且曝露在光下，使得種晶層僅曝露在所需的位置，諸如電襯墊。熟習此項技術者將理解，使用負性光阻劑可以實現類似的結果，在此情況下，將反轉罩幕圖案。

現參看第1c圖，複數個第一半導體晶粒300沿第一重佈線結構100的第二表面100 b(亦即，自第一重佈線結構100向上)置放。該些第一晶粒300可包含處理功能、I/O功能、記憶體、R/F及類比處理功能，諸如濾波，或任何其他功能。在一些實施例中，該些晶粒可包括相對高功率及高I/O功能，因為晶粒置放得相對靠近半導體裝置的朝下側，這可有利地最小化電阻性功率損耗、最小化訊號選路距離及複雜性等。其他組態具有競爭優勢。例如，若裝置旨在與上部散熱器一起工作，則在裝置中更向上包括相對高功率裝置可以降低熱阻，且可以最小化晶粒與沿半導體裝置的上表面設置的被動PDN裝置之間的電阻損耗。

該些半導體晶粒300可為矽或另一半導體(例如，鍺、砷化鎵等)。該些晶粒300中的每一者可組態有至少一個主動表面300 a。所描繪的主動表面300 a面朝上，朝向第二重佈線結構400，以便與第二重佈線結構410的低電阻導電元素介接，如下文所述。在替代實施例中，置放晶粒時主動表面朝下(例如，作為倒裝晶片)，這可例如經由C4連接實現至訊號、PDN等的更直接的路徑。

最低程度地，該些晶粒300中的每一者含有具有主動表面300 a的半導體基板310。該些晶粒300亦可包含一或多個附加元素，諸如以使晶粒能夠(例如，機械地、熱氣地、電氣地等)連接至剩餘半導體裝置。這些附加元素包括複數個導電襯墊312、鈍化層及後鈍化層以及保護層。半導體裝置亦可包括晶粒連通柱314以沿z軸099 (亦即，向上或向下，取決於該些半導體晶粒300的定向)將各種晶粒連接至各種重佈線結構。若半導體晶粒不包括某些特徵(例如，保護層、晶粒連通柱314等)，則可以在置放晶粒之後(例如，沿著晶粒的表面或沿著半導體裝置的整個表面)形成那些特徵。半導體基板可包含至少一個主動表面300 a，其上具有主動電路(例如，電晶體及天線)及/或被動電路(例如，電容器及濾波器)。在一些實施例中，晶粒300的導電襯墊312設置在半導體基板上方，且可耦合至主動表面300 a的一或多個電路(例如，時脈、I/O、PDN等)。導電襯墊可為鋁、銅或其他導電材料，或合金或其他組合。

鈍化層可為氧化矽層、氮化矽層、氧氮化矽層或由其他合適的介電材料形成的介電層。後鈍化層設置(例如，形成)在鈍化層上方，且可為PI層、PBO層或由另一合適的聚合物/樹脂形成的介電層。鈍化層及後鈍化層中的每一者可包含可允許導電元素(例如，導電襯墊312或晶粒連通柱314)穿過相應層的接觸開口。保護層可包含任何合適的材料(例如，樹脂、聚合物)且可沿(例如，覆蓋)後鈍化層設置，且可含有用於導電元素穿過的開口。或者，保護層(或其他層)可不含有安裝至第一重佈線結構100的開口，且可(例如，藉由減法光阻劑製程)形成這些開口。

該些第一半導體晶粒300藉由晶粒附接膜(die attach film，DAF；未圖示)或其他方式附接至重佈線結構(例如，附接至第一絕緣層122)。晶粒置放成在垂直於z軸099的至少一個平面中與第一TIV 230分離(亦即，橫向隔開)，第一TIV 230本身可以生長或置放(例如，第一TIV 230可在晶粒之前、同時或之後生長或置放)。一旦晶粒及第一TIV 230包括在半導體裝置中，封裝可以覆蓋第一TIV 230、晶粒等，從而將第一TIV 230及晶粒300的至少一個表面嵌入封裝劑內。在該實施例中，可能需要將封裝劑研磨成平面以曝露第一TIV 230、晶粒連通柱及任何其他所需元素，諸如藉由化學機械研磨或平面化(chemical mechanical grinding or planarization，CMG/P)、機械研磨等。有利地，該製程可導致各種電觸點(例如，第一TIV 230及晶粒連通柱314)以相似的z高度曝露，(亦即，產生第一平坦化表面390)，這可進一步幫助製程操作。封裝劑可為模塑料，諸如底部填充化合物、樹脂、聚合物等。在一些實施例中，在第一TIV 230之前、同時或之後置放複數個晶粒300可以最小化製程步驟。例如，將晶粒的保護層形成為與第一TIV 230上的封裝劑相同的製程步驟的一部分可能為有利的。熟習此項技術者將認識到各種其他此類步驟可以替代、組合、合併或以其他方式適用於特定實施例。

現參看第1d圖，沿第一平坦化表面390設置第二重佈線結構400。該第二重佈線結構400允許該些第一半導體晶粒300、第一TIV 230、其他重佈線結構等之間的任何互連。第二重佈線結構的厚度可以根據資料訊號、功率訊號、時脈等的傳輸來判定。例如，在該些第一晶粒包含相對高功率的裝置或具有嚴格的功率調節裝置要求的裝置，諸如需要低損耗傳輸線的RF電路的情況下，可選擇較厚的重佈線結構。例如，重佈線結構的導電元素的厚度可為至少10 μm (例如，導電元素可為約10 μm、20 μm或30 μm)。

參看第1e圖，在替代實施例中，複數個替代半導體晶粒301的主動表面可面向向下方向，且面向第一重佈線結構100b的第二表面。替代半導體晶粒301可以代替該些半導體晶粒300置放或除該些半導體晶粒300之外置放。有利地，包括替代半導體晶粒301可以增加半導體裝置的密度及性能。

在一個實例中，該些第一半導體晶粒300為高性能處理器晶粒，且包含至其主動表面300 a的連接(例如，至電源連接、VCC及VSS)，在第1e圖中該些第一半導體晶粒300可以朝上。這些晶粒300需要高電流輸送，尤其在功率負載在幾毫秒甚至幾微秒內顯著變化的瞬時輸送。該些連接可以為至晶粒的複數個端銷。例如，晶粒可包含連接至VCC的超過10個端銷(例如，15、44或256個銷)。在一些實施例中，端銷可獨立地連接至第二重佈線結構410的導電元素。或者，複數個端銷可藉由金屬化層、連通柱等橋接，從而合併連接的數量且簡化第二重佈線層。

某些(例如，高功率)晶粒需要經由低電阻及低電抗路徑來傳遞功率。若第一重佈線結構100主要沿向上或向下方向傳遞該電流，則最小化該層的厚度亦使電流必須行進的距離最小化，且因此最小化傳輸損耗(例如，電阻損耗)。然而，由於第一TIV 230與晶粒300橫向隔開，電流可(例如，經由第二重佈線結構410的導電元素、接合線等)橫向流動。因此，最大化第二重佈線結構410的導電元素的厚度可以使電阻最小化且另外有利於傳輸參數。

在所揭示的實施例中，第二重佈線結構410的導電元素的朝下側沿著第二絕緣層422設置，且第二重佈線結構410的導電元素的朝上側沿著第三絕緣層423設置。如圖所描繪，這些(及各種其他)絕緣層亦覆蓋導電元素410的橫向極端，使得第二重佈線結構410的第一導電元素由絕緣層422包圍。第二(及各種其他)絕緣層422包含開口以允許TIV或其他連通柱或電襯墊穿過絕緣層422且(例如，熱氣地、電氣地、機械地)連接半導體裝置的各個層。在一些實施例中，可以最大化第二或第三絕緣層的厚度，這可以最小化第二重佈線結構400的導電元素之間的電容。在一些實施例中，可以最小化絕緣層422的厚度，這可以實現甚至更厚的導電元素410，這可以最小化某些電流路徑的電阻。其他實施例可類似地受益於優化第二重佈線結構410的導電元素的尺寸。例如，RF放大電路可受益於由較低電感PDN提供的提高的電能質量，而低功率熱敏晶粒，諸如包含產生隨機數的密碼電路的晶粒可受益於更薄的導電元素，這可以改善晶粒300的熱耗散(例如，至半導體連接的PCB中)。

藉由單獨增加導電元素410的厚度來提高訊號(例如，PDN)傳播的截面積可以降低電阻。然而，優化設計可能係不夠的，或者在特定情況下甚至會產生負面影響(例如，若第二重佈線結構410的導電元素的電阻明顯低於第一TIV 230的電阻，不連續性可能導致振鈴或其他訊號完整性問題，或其他問題，諸如較高電阻的第一TIV 230上的熱熱點)。因此，厚的第二重佈線結構400可以與高密度的第一TIV 230結合使用。例如，至少一些第一TIV 230的直徑可以超過第一TIV 230之間的間距。在另一實例中，至少一些第一TIV 230的半徑可以超過那些第一TIV 230之間的間距。在一個實施例中，TIV至TIV的間距可小於100 μm。間距可為格柵圖案、偏移圖案或其他形式的第一TIV 230之間的最小距離。在一些實施例中，除提供增加的PDN性能之外，增加數量的第一TIV 230亦可實現更大的I/O，例如，這可允許使用高帶寬記憶體及其他改進的連接選項。

稱為第三重佈線結構500的導電元素的另一組導電元素510可以直接設置在第二重佈線結構400上方。第三重佈線結構500的厚度與第二重佈線結構400相似，且沿第二重佈線結構400的上表面設置。參考「第三重佈線結構500」而非「第二重佈線結構400的附加組導電元素」僅為描述結構的一種方法，且與第一重佈線結構的附加層相比，不表示任何結構差異。例如，第一重佈線結構100的第一及第二組導電元素可以分別承載電力及接地訊號。第二重佈線結構400及第三重佈線結構500亦可承載電力及接地訊號。例如，第二重佈線結構400可承載VSS，且第二重佈線結構可承載VCC。

應注意，第二重佈線結構400及第三重佈線結構500中的任一者的導電元素亦可承載各種資料、時脈或其他訊號。實際上，若至少一些導電元素承載接地訊號，則在沿接地平面選路那些訊號時，將某些訊號與接地訊號相鄰選路可提供訊類似的完整性益處。在其他實施例中，電力及訊號接地可能為隔離的，且可能不建議在電力域導電元素附近運行某些訊號。

第三重佈線結構500可包含包圍第三組導電元素510的第四絕緣層522及第五絕緣層523。在替代實施例(未圖示)中，第三組導電元素510可以沿第三絕緣層423的上表面設置，且第四絕緣層522可以沿導電元素的上表面設置。當如上所述，當第二重佈線結構400及第三重佈線結構500承載電力且接地時，第三重佈線結構500可以具有與第二重佈線結構400相似的厚度(例如，第三重佈線結構500的金屬或其他導電部分的厚度為至少10 μm)。

參看第1f圖，第四重佈線結構600沿第三重佈線結構500的上表面設置。第四重佈線結構600可包含兩組或兩層導電元素610a及610b。再次，第四重佈線結構600 (而非例如第四及第五重佈線結構，各自具有一層導電元素)的描述不為限制性的，且僅用於更清楚地描述與本文一起呈現的圖式。如先前針對各種重佈線結構所描述，每組導電元素610可由絕緣層622包圍，該絕緣層622可含有用於連通柱、接合線、C4或其他凸塊的開口，或者以其他方式允許層的互連。例如，C4凸塊或其他電襯墊可以沿第四重佈線結構600的上表面設置，該上表面可用以沿第四重佈線結構600的上表面600 a接收附加晶粒700或複數個晶粒。

現轉向第1g圖，複數個第二TIV 730沿第四重佈線結構600的上表面設置。與第一TIV 230一樣，可以生長、置放或其某種組合第二TIV 730。第二TIV 730與附加晶粒700橫向隔開，且在一些實施例中，可以比該些第一TIV 230密度小。例如，若附加晶粒700由沿第四重佈線結構500的上表面設置的C4凸塊712供電，且第一TIV 230及第二TIV 730包括在PDN網路中，例如用於承載電力及接地，則通過第二TIV 730的總電流可以小於通過第一TIV 230的總電流。可選地或另外地，PDN元素(例如，體電容、濾波器等)可以沿半導體裝置的上表面設置，因此更大的電流可以流過第二TIV 730。

第二TIV 730的上表面可用以連接至焊料凸塊814或其他連接器(例如，可含有焊球、焊劑等)，這可以使第二TIV 730能夠連接至設置在附加晶粒700上方的層。在一個實施例中，記憶體裝置800 (例如，SRAM、DRAM、NAND FLASH等)可包含諸如經由上述焊料凸塊814連接至第二TIV、730的電襯墊812。在一些實施例中，記憶體裝置800可為晶粒，該晶粒可類似於上述該些晶粒。在其他實施例中，記憶體裝置800可進一步包含封裝，該封裝包括模製封裝體、焊球或凸塊、電襯墊等。在一些實施例中，複數個裝置(例如，記憶體裝置)可(例如，經由基板)連接至第二TIV 730。

轉向第1h圖，在記憶體裝置800上方形成封裝劑900。在一些實施例中，附加晶粒700及第二TIV 730亦可在添加記憶體裝置800之前密封(例如，在樹脂、聚合物等中)，或作為同一製程的一部分，可包括附加晶粒700的底部填充。如圖所展示，記憶體裝置800可與附加晶粒700隔開，這可有利地降低電雜訊、裝置之間的熱洩漏等。或者，記憶體裝置800可以直接設置在附加晶粒700上方，這可諸如直接經由使用焊球或其他電襯墊或經由TSV實現附加晶粒700與記憶體裝置800的主動表面之間的I/O。

一些實施例可以不包括該些第一半導體晶粒300、附加晶粒700或兩者中的TSV。基於某些製造技術，包括TSV可能需要將矽晶片研磨至相對薄的z高度(例如，約8-15 µm)。因為薄晶圓可以沿一或多個重佈線結構設置且含有非常少的熱質量，故這些裝置可能由於來自通過各種重佈線結構的元素的瞬時電流的熱傳遞而變熱。較厚的矽晶粒可以減輕或避免此類問題。因此，較厚的晶粒可以提供改進的性能，諸如更高的F _max及更低的功耗。此外，較厚的晶粒可受益於增加的可製造性、可靠性等。因此，在至少一些實施例中，在至少一些晶粒中使用沒有TSV的晶粒可能為有利的，且進一步地，包括一或多個厚度大於15 μm的晶粒，例如，可包括厚度為20 μm、100 μm或200 μm的晶粒。

如第1h圖所展示，封裝劑亦可包含裝置的末端，儘管可以經由化學或機械製程磨碎封裝劑(例如，以移除半導體裝置的各種部件與封裝劑900的上表面之間的熱阻，且在一些實施例中可包含磨碎以曝露記憶體裝置800的一部分)。替代地或另外地，封裝劑900 a的上表面可以與散熱器介接或用以組態有散熱器(例如，藉由熱連接記憶體裝置800的焊接製程)。

移除載體基板C1。在一種情況下，這可以包括在向下方向與向上方向之間翻轉半導體裝置，及將封裝劑900 a的表面黏附至膠帶。然後可藉由本領域已知的任何製程(例如，用膠帶黏著劑或剪切力、機械或化學研磨或拋光、藉由UV光(例如，雷射)照射沿第一重佈線結構100 b的第二表面等設置的脫黏表面)移除載體基板。複數個導電端912沿電襯墊914形成，該些電襯墊914沿第一重佈線結構100的第一表面100 a設置。在一些實施例中，導電端912可用以連接基板，諸如PCB。例如，導電端可為BGA球、引線(諸如，鷗翼引線)、引線框架等。

如上所述，所揭示的步驟的順序並非旨在進行限制，因此某些製程步驟可以可能不同於所揭示的順序的順序來實施，經過必要的修改。例如，導電端912可以直接連接至電襯墊112，如第1a圖所展示，可以形成替代的電襯墊914，或者可以在預先存在的電襯墊112上方形成另外的電襯墊914。例如，可形成電襯墊，如第1a圖所示，該電襯墊可形成在載體基板C1上方，且可在移除載體基板C1之後形成單獨的電襯墊(例如，UBM)。類似地，沿第一重佈線結構100的第一表面100 a設置的絕緣層可在早期製程操作中沈積(例如，直接在載體基板上方)，或者在可以在移除載體基板之後或甚至在將半導體裝置附接至另一基板(諸如，PCB) (例如，作為底部填充製程)之後的後續操作中沈積。因為一些步驟的順序可以改變，故對第一、第二等的參考將理解為僅為區分相似項目的目的，而非暗示特定的操作順序、位置等。

第2圖提供半導體裝置的重佈線結構的「向下」視圖。該視圖可以表示第1a圖所說明的第一重佈線結構的第一層的導電元素的一個實施例。重佈線層的導電元素包括複數個I/O訊號1110a、第一接地襯墊1110b及第二接地襯墊1110c。該些I/O訊號1110a在所描繪的平面的兩個橫向方向上傳播，這可有助於(例如，在矽晶粒與BGA球之間)進行選路，且可用以承載高速資料訊號，諸如快捷外設互聯標準(Peripheral Component Interconnect Express，PCIe)資料、時脈等。第一接地襯墊1110b可包含導電軌道1112b、第一電襯墊1114b及第二電襯墊1116b。在實施例中，第一電襯墊1114b向上連接至另一重佈線結構或層，且第二電襯墊1116b向下連接至另一層，諸如矽晶粒、BGA球等。導電軌道1112b連接兩個電襯墊以在各種連接之間建立電連接及熱連接。例如，第一接地襯墊1110b可經由金屬化層或連通柱將接地平面自連接至BGA球的PCB延伸至半導體晶粒。其他實施例可含有不同的連接，例如，接地襯墊可以沿多於一個表面連接(例如，亦可用作連通柱)。類似地，第二接地襯墊1110c包含導電軌道1112c及複數個電襯墊1114c、1116c、1118c，且可以類似地形成與半導體裝置的其他元素的各種連接。附加的重佈線結構或所說明的重佈線結構的層可含有類似的元素，這些元素旨在與電源電壓(例如，VCC)一起使用，而不與接地(例如，VSS)一起使用。在一些實施例中，每一元素可連接至一或多個半導體晶粒作為PDN網路的組件。在一些實施例中，VCC及VSS元素可以在幾何上相似，這可以有利地最小化任何附近訊號(例如，該些I/O訊號1110a)的訊號完整性問題。在其他實施例中，VCC及VSS (或相鄰重佈線結構的其他訊號)可以不同，在一些實施例中，這可以簡化訊號選路。

現轉向第3a圖，揭示附加半導體裝置。半導體裝置沿載體基板C2形成，該載體基板C2可具有與載體基板C1相似的結構。第一重佈線結構2100形成在基板上，具有用於承載VSS訊號的第一層2150及用於承載VCC訊號的第二層2170。為便於描述，在第3a圖所說明的非限制性實施例中沒有展示其他訊號。重佈線結構的每一層包含導電元素2110，每一導電元素2110可以設置在兩個絕緣層2122之間。在一些實施例中，可在單一製程步驟中製造相鄰的絕緣層，其中單一絕緣層2122b可以設置在兩個絕緣層2122之間。第一重佈線結構2100的分離層的導電元素2110。該單一絕緣層可具有任何厚度，例如，與可以協調各種製造步驟的最底部絕緣層2122d的厚度相同，或者厚度加倍，如圖所描繪，這可以更好地隔離VCC及VSS。類似地，第一重佈線結構的最上層絕緣層2122a的厚度可以與最下層絕緣層2122d的厚度相同，或為任何其他厚度。導電元素可具有任何厚度。例如，可以選擇2-5 µm範圍內的厚度。

在一些實施例中，電觸點可以沿第一重佈線結構2100a的最底部表面形成且可以例如藉由在載體基板C2上直接沈積種晶層且(例如，藉由諸如電鍍、CVD、PVD等的電鍍製程)將金屬施加至種晶來形成。或者，可以將金屬層置放在載體基板上，且可以使用消減製程移除金屬，除所需的電觸點之外。在一些實施例中，可以將附加金屬(可為相同或不同類型、合金等)添加至電襯墊2112以形成連通柱以到達第一層2150及第二層2170的導電元素。在一些實施例中，(如圖所描繪，為更好地將VSS及VCC隔離至第一重佈線結構2100的相應層)，TIV可用於直接自第一重佈線結構2100a的第一側行進至第一重佈線結構2100的第二層的導電元素)。然而，在許多實施例中，TIV不直接連接至第一重佈線結構2100的第二層，第一連通柱可以將第一重佈線結構2100a的第一表面上的電襯墊2112連接至第一重佈線結構2100的導電元素2110 (可以與第一重佈線結構2100的其他導電元素電隔離)，第二連通柱可以將重佈線結構2150的第一層的導電元素2110連接至第一重佈線結構2100的第二層的附加導電元素，且第三連通柱(例如，TIV或其他連通柱)可以進一步自第一重佈線結構2100的第二層的導電元素傳播連接。

複數個第一TIV 2230可以置放、形成、生長等在第一重佈線結構2100的導電元素上。一些實施例可以將TIV直接置放在導電元素2110的軌道上，(這可以最小化金屬對金屬結)，而其他實施例可包括中間電觸點、連通柱等，可以標準化第一TIV的z高度(亦即，沿z軸2099的長度)。第一TIV 2230與沿第一重佈線結構的第二表面置放的第一半導體晶粒2301橫向隔開。第一半導體晶粒2301包含面向向上方向(亦即，遠離第一重佈線結構)的主動表面。第一半導體晶粒2301可以包封在本文討論的任何封裝劑(例如，樹脂、聚合物、其他模製化合物等)中。在一些應用中，封裝劑可以在第一TIV 2230上方延伸，且可(例如，藉由研磨、切割或拋光)移除附加封裝劑。為將主動表面連接至VSS，在半導體上方形成具有設置在絕緣層之間的單層第二導電元素2210的第二重佈線結構2200，且VSS可(例如，經由中間連通柱及金屬化層)連接至沿第一半導體晶粒300的表面設置的若干晶粒銷。具有設置在絕緣層之間的單層第二導電元素2310的第三重佈線結構2300形成在第二重佈線結構2200上方，該第二重佈線結構2200可以類似地將第一半導體晶粒2301的主動表面連接至VCC。因為第一半導體晶粒2301與第一TIV 2230中的每一者橫向隔開，故VSS及VSS將沿著重佈線層的導電元素的長度橫向穿過以到達第一半導體晶粒2301。因此，第二及第三重佈線層中的每一者的導電元素可以選擇大於10 μm，且具有高導電性。例如，每一導電元素可能有約30 µm厚且包括銅。

轉向第3b圖，第四重佈線結構2600具有下層2650及上層2670，該下層2650包含第四導電元素2655，用於承載VSS，且該上層2670具有第五導電元素2675，用於承載VCC。第二半導體晶粒2700a的主動表面沿第四重佈線層2600a的頂表面設置。第二半導體晶粒可以熟習此項技術者已知的任何方式(例如，藉由將導電元素2655、2675結合至半導體裝置的金屬化層的連通柱及C4凸塊)電連接至第四重佈線結構的下層及上層。複數個相鄰重佈線結構的使用在訊號選路的情況下(例如，對於HBM或其他記憶體裝置)可能特別有用，且對於某些實施例可以省略。在本實施例中，下層2650將VSS自第二重佈線結構2200傳遞至第二半導體晶粒2700及沿第四重佈線層2600a的上表面設置的複數個第二TIV 2730。

第二TIV 2730可諸如經由焊球或凸塊2814連接至記憶體裝置2800的電襯墊2812。因為第一TIV 2230至少承載VCC/VSS電流以充分地為第一半導體晶粒2301、第二半導體晶粒2700、各種傳輸損耗以及記憶體裝置2800供電，故第二TIV的密度低於第一TIV。在替代實施例中，記憶體裝置2800、第二晶粒2700等可以封裝在一或多種封裝劑中(第3b圖未描繪)，該些封裝劑可藉由一或多個製程步驟施加。例如，可使用單一製程步驟來簡化裝置構造，而複數個製程步驟可以允許更黏的封裝劑，且避免模製製程中的空隙(這可能有利地有利於導熱性)。

現參看第3c圖，自半導體元素移除載體基板C2，且複數個第一導電端2902沿第一重佈線層的第一表面形成且電連接至複數個VSS電襯墊2112。複數個第二導電端2904沿第一重佈線層的第一表面形成，且電連接至複數個VCC電襯墊2112。半導體裝置隨後附接至工作基板(例如，PCB組件) C3，該工作基板C3包含設置在絕緣層(例如，FR-4、FR-5等)之間的複數個導電元素(例如，銅接地平面、銅電源平面等)。

第4圖包括根據一些實施例的製造半導體裝置的例示性方法4000的流程圖。方法4000可用於製造具有與TSV互連的複數個半導體晶粒的半導體裝置。例如，方法4000中描述的至少一些操作可產生第1a圖至第1h圖中描繪的半導體裝置。所揭示的方法4000揭示為非限制性實例，且可以在第4圖的方法4000之前、期間及之後提供附加操作。此外，本文可僅對一些操作進行簡要描述，然而，熟習此項技術者將理解，所揭示的操作可以結合本文揭示的或本領域公知的其他揭示方法來執行。例如，熟習此項技術者將理解，自操作環境中抽空顆粒物質可以在所揭示的製程步驟之前，而沒有任何明確的揭示內容。

方法4000開始於操作4002，其中在第一基板上方形成第一重佈線結構。方法4000進行至操作4004，其中複數個第一TIV電連接至第一重佈線結構。在操作4006，在第一重佈線結構上方沈積複數個半導體晶粒。在操作4008，在第一半導體晶粒及第一TIV上方形成第二重佈線結構。接著，在操作4010，在第二重佈線結構上方形成第三重佈線結構。操作4012用第四重佈線結構覆蓋第三重佈線結構。在操作4014，複數個第二TIV至少電連接至第四重佈線結構。在操作4016，將附加半導體晶粒置放在第四重佈線結構上方，且在操作4018，將記憶體裝置置放在附加半導體裝置上方且電連接至第二TIV。在操作4020，移除基板，露出表面半導體裝置，從而可以在操作4022形成底部電氣端。

參看操作4002，在第一基板上方形成第一重佈線結構。在實施例中，第一重佈線結構包含複數個層，每一層包含第一導電元素，該些第一導電元素承載傳播PDN裝置通過重佈線結構的複數個層，及另外的第一導電元素，該些第一導電元素傳播I/O通過重佈線結構的該些層。至少一些第一導電元素沿重佈線結構的下表面(亦即，面向載體基板)或上表面(亦即，與第一表面相對)設置，以使第一導電元素能夠連接至半導體裝置的其他元素。操作4002可包含複數個子操作。例如，子操作4002 a包含沿具有開口的載體基板的表面選擇性地形成(例如，選擇性地沈積)絕緣層，操作4002 b包含沿絕緣層的上表面添加3 μm厚的金屬層(例如，形成電源平面、跡線等)，使得金屬層進一步填充開口(亦即，金屬層厚度可以在開口處更厚，例如，金屬層可以延伸至載體基板)。子操作4002 c包含選擇性地形成附加絕緣層(例如，在半導體裝置的整個表面上添加層，然後移除部分層以形成開口)。子操作4002 d包含沿絕緣層的上表面添加附加3 μm厚的金屬層，使得金屬層進一步填充子操作4002 c中創建的開口。子操作4002 e包含在操作4002 d中形成的金屬層上方選擇性地形成又一絕緣層。最後，子操作4002 f包含用金屬填充在子操作4002 d中創建的開口(例如，用金屬覆蓋半導體裝置的表面，且使用諸如拋光或研磨的平坦化製程來移除可延伸超過上述絕緣層的上表面的金屬)。在一些實施例中，可以不執行某些子製程，或者可以不同地執行某些子製程。例如，一些實施例可以不執行操作4002 f，這可允許半導體裝置的其他元素或多或少地直接連接至在子操作4002 d中形成的金屬層。

參看操作4004，沿重佈線層的第一表面沈積複數個第一TIV (例如，沈積至子操作4002 f及/或4002 d的金屬)。在一些實施例中，第一TIV置放至子操作4002 e的開口中。在一些實施例中，第一TIV可以與4002 f中的金屬類似地形成。

參看操作4006，複數個第一晶粒置放在第一重佈線結構上，且與第一TIV橫向隔開。在TIV原位生長而非置放的一些實施例中，第一晶粒在操作4004之前置放。因此，形成絕緣材料(例如，樹脂、聚合物、氧化物等)以產生第一TIV的開口亦可覆蓋第一晶粒的一或多個表面。或者，在置放第一TIV的地方，類似的絕緣材料亦可覆蓋第一晶粒，這可以將第一晶粒機械地及熱地耦合至半導體裝置的附加元素。在一些實施例中，過量的絕緣材料覆蓋TIV及/或第一晶粒且藉助於平坦化子操作而移除。在許多實施例中，將晶粒連同DAF、晶粒附著糊劑等置放在第一重佈線結構上。

參看操作4008，在半導體晶粒上方形成第二重佈線結構。在一個實施例中，在子操作4008a，在操作4006的絕緣材料中形成開口。在操作4008b，在絕緣層上方形成金屬層，以將各種TIV連接至第一晶粒的各種晶粒銷。例如，PDN元素可包含各種電力及接地跡線及平面，且I/O元素可包含資料訊號、時脈等。在一些實施例中，諸如金屬結構的各種第二導電元素的z高度超過10 μm。

參看操作4010，在第三重佈線層上方形成第三重佈線結構，該第三重佈線結構包含第三導電元素，諸如在z高度上超過10 μm的金屬結構。類似於半導體裝置的各種其他結構，各種開口可允許半導體裝置的各個層之間的連接。例如，第三重佈線結構可經由第二重佈線層將各種TIV間接連接至半導體晶粒。換言之，第二重佈線層的各種元素可連接在第三重佈線層中以將第一晶粒耦合至第一TIV。

參看操作4012，在第三重佈線結構上方形成第四重佈線結構。第四重佈線結構包含複數層第四導電元素，其中每一層第四導電元素設置在兩個隔離層之間，該些隔離層可藉由與第一重佈線結構的各個元素類似的方式形成。第四導電元素用以電連接至第二或第三導電元素中的至少一者。第四導電元素亦用以包含或沿上表面(亦即，背離載體基板)連接至電氣端，這些電氣端用以經由隔離層中的開口連接至附加半導體晶粒及複數個附加TIV。

參看操作4014，將複數個第二TIV置放在第四重佈線結構上。這些第二TIV可以按步調、生長或其任何組合形成。在一些實施例中，第二TIV的z高度超過預期的附加半導體晶粒的z高度，且第二TIV電連接至第二導電元素、第三導電元素及第四導電元素中的任一者。例如，第二TIV可藉由與第四導電元素的中間連接而連接至第二及第三導電元素中的每一者(例如，包含至半導體裝置的PDN的連接)，且亦可連接至第四重佈線結構的電氣端的一部分。

參看操作4016，將附加半導體晶粒置放在第四重佈線結構上方。在一些實施例中，半導體晶粒的主動表面可以朝下(亦即，面向載體基板)且與沿第四重佈線層的表面設置的電氣端電匹配。例如，焊料凸塊或焊球可以將半導體晶粒與第四重佈線結構的電氣端黏合。在一些實施例中，第四導電元素將連接至第二TIV的電氣端與連接至半導體裝置的電氣端電連接且包含記憶體匯流排或其他連接。

參看操作4018，記憶體裝置連接至TIV的上表面，例如，直接連接至第二TIV或與焊料凸塊、助焊劑、膜、糊劑等結合。在一些實施例中，第一TIV的一部分可以將半導體裝置的PDN連接至記憶體裝置的端，且TIV的第二部分可以將記憶體匯流排或附加半導體晶粒的其他連接連接至記憶體裝置。記憶體、第二個附加晶粒及TIV可藉由附加的封裝劑、絕緣層等分開。

參看操作4020，藉由照射沿載體基板設置的脫黏表面自半導體裝置移除載體基板。其他實施例可以其他方式移除載體基板，或者可以保留載體基板作為半導體裝置的中間基板，該載體基板本身可用以(例如，成球)與諸如PCB的另一基板介接。

參看操作4022，導電端直接或經由中間層(UBM、銷、C2球、C4球等)電連接至第一導電元素。在一些實施例中，導電端用以直接附接至諸如PCB或剛性-柔性電路(例如，BGA)的工作基板。在其他實施例中，導電端可用以連接至插座(例如，地柵陣列、銷柵陣列)。更進一步的實施例可用以連接至中間基板，該中間基板又可用以連接至工作基板。

在本揭示內容的一個態樣中，揭示一種半導體裝置。該半導體裝置包括沿導電元素的第一重佈線結構設置的半導體晶片。導電元素的第二重佈線結構沿第一重佈線結構的與半導體晶片相反的一側設置。第三重佈線結構沿半導體晶片的與第一及第二重佈線結構相反的一側設置，且包括厚度顯著低於第一或第二重佈線結構中的至少一者的導電元素的導電元素。

在本揭示內容的另一態樣中，揭示一種半導體裝置。該半導體裝置包括具有複數個導電元素的第一重佈線結構、沿第一重佈線結構的第一側設置且具有複數個導電元素的第二重佈線結構、用以經由第一或第二重佈線結構中的至少一者輸送電源電壓至至少兩個橫向隔開的半導體晶片的複數個連通柱結構，該些半導體晶片設置在第二重佈線層的與第一重佈線層相對的表面。

在本揭示內容的又一態樣中，揭示一種用於製造半導體裝置的方法。該方法包括以下步驟：在第二重佈線結構上方形成第一重佈線結構，每一第一重佈線結構包含複數個導電元素；將該些半導體晶片及連通柱結構附接至與第二重佈線結構相對的第一重佈線結構，其中連通柱結構與每一半導體晶片橫向隔開；及在該些半導體晶片上形成具有複數個導電元素的第三重佈線結構。

如本文所用，術語「約」及「大約」通常係指所述值的正負10%。例如，約0.5將包括0.45及0.55，約10將包括9至11，且約1000將包括900至1100。

上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。

099:z軸 100:第一重佈線結構 100a:第一表面 100b:第二表面 110:第一導電元素 112:電襯墊 122:第一絕緣層 230:第一TIV 300:第一半導體晶粒 300a:主動表面 301:替代半導體晶粒 310:半導體基板 312:導電襯墊 314:晶粒連通柱 390:第一平坦化表面 400、410:第二重佈線結構 422:絕緣層 423:第三絕緣層 500:第三重佈線結構 510:導電元素 522:第四絕緣層 523:第五絕緣層 600:第四重佈線結構 600a:上表面 610a、610b:導電元素 622:絕緣層 700:附加晶粒 712:凸塊 730:第二TIV 800:記憶體裝置 812:電襯墊 814:焊料凸塊 900、900a:封裝劑 912:導電端 914:電襯墊 1110a:I/O訊號 1110b:第一接地襯墊 1110c:第二接地襯墊 1112b、1112c:導電軌道 1114b:第一電襯墊 1114c、1116c、1118c:電襯墊 1116b:第二電襯墊 2099:z軸 2100、2100a:第一重佈線結構 2110:導電元素 2112:電襯墊 2122a:絕緣層 2122b:絕緣層 2122d:絕緣層 2150:第一層 2170:第二層 2210:第二導電元素 2230:第一TIV 2300:第三重佈線結構 2301:第一半導體晶粒 2310:第二導電元素 2600:第四重佈線結構 2600a:第四重佈線層 2650:下層 2655:第四導電元素 2670:上層 2675:導電元素 2700a:第二半導體晶粒 2700:第二半導體晶粒 2730:第二TIV 2800:記憶體裝置 2812:電襯墊 2814:凸塊 2902:第一導電端 2904:第二導電端 4000:方法 4002、4004、4006、4008、4010、4012、4014、4016、4018、4020、4022:操作 C1、C2:載體基板 C3:工作基板

結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1a圖、第1b圖、第1c圖、第1d圖、第1e圖、第1f圖、第1g圖及第1h圖說明根據一些實施例的半導體裝置形成中的中間階段的剖面圖。 第2圖說明根據一些實施例的半導體裝置的重佈線層的剖面圖。 第3a圖、第3b圖及第3c圖說明根據一些實施例的形成另一半導體裝置的中間階段的剖面圖。 第4圖包括根據一些實施例的製造半導體裝置的例示性方法的流程圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

4000:方法

4002、4004、4006、4008、4010、4012、4014、4016、4018、4020、4022:操作

Claims (20)

1. 一種半導體裝置，包含： 一第一重佈線結構，包括複數個第一導電元素，該些第一導電元素中的每一者具有一第一厚度； 一第二重佈線結構，設置在該第一重佈線結構的一第一側且包括複數個第二導電元素，該些第二導電元素中的每一者具有一第二厚度； 一第一半導體晶片，設置在該第一重佈線結構的與其第一側相對的一第二側； 一第三重佈線結構，與該第一重佈線結構相對於該第一半導體晶片設置且包括複數個第三導電元素，該些第三導電元素中的每一者具有一第三厚度；及 複數個第一連通柱結構，與該第一半導體晶片橫向隔開； 其中該第三厚度實質上小於該第一厚度或該第二厚度中的任一者。
2. 如請求項1所述之半導體裝置，進一步包含一第二半導體晶片，設置在該第一重佈線結構的該第二側上且與該第一半導體晶片橫向隔開。
3. 如請求項2所述之半導體裝置，其中該些第一導電元素中的至少一者用以在該第一半導體晶片與該第二半導體晶片之間傳送一資料訊號或一時脈訊號中的至少一者。
4. 如請求項1所述之半導體裝置，其中該些第一連通柱結構各自用以經由該第一或第二重佈線結構中的至少一者將該第三重佈線結構耦合至該第一半導體晶片。
5. 如請求項1所述之半導體裝置，其中該些第一連通柱結構中的每一者的一直徑大於該些第一連通柱結構中的相鄰者之間的一橫向間距的約1.05倍。
6. 如請求項1所述之半導體裝置，其中該第一厚度及該第二厚度各自等於或大於約10微米。
7. 如請求項1所述之半導體裝置，其中該些第一導電元素中的至少一者用以向該第一半導體晶片輸送一第一電源電壓，且該些第二導電元素中的至少一者用以向該第一半導體晶片輸送一第二電源電壓。
8. 如請求項1所述之半導體裝置，進一步包含： 一第四重佈線結構，與該第一重佈線結構相對於該第二重佈線結構設置；及 一第三半導體晶片，設置在該第四重佈線結構的一第一側上，該第一側與該第四重佈線結構的面向該第二重佈線結構的一第二側相對。
9. 如請求項8所述之半導體裝置，進一步包含： 複數個第二連通柱結構，與該第三半導體晶片橫向隔開。
10. 如請求項9所述之半導體裝置，其中該些第一連通柱結構的一第一密度實質上大於該些第二連通柱結構的一第二密度。
11. 如請求項8所述之半導體裝置，進一步包含一第四半導體晶片，與該第四重佈線結構相對於該第三半導體晶片設置，其中該第四半導體晶片包括至少一個記憶體裝置。
12. 一種半導體裝置，包含： 一第一重佈線結構，包括複數個第一導電元素； 一第二重佈線結構，設置在該第一重佈線結構的一第一側上且包括複數個第二導電元素； 一第一半導體晶片及一第二半導體晶片，設置在該第一重佈線結構的與其第一側相對的一第二側，該第一半導體晶片及該第二半導體晶片彼此橫向隔開； 複數個第一連通柱結構，每一第一連通柱結構與該第一及第二半導體晶片橫向隔開； 一第三重佈線結構，與該第一重佈線結構相對於該第二重佈線結構設置；及 一第三半導體晶片，設置在該第三重佈線結構的一第一側上，該第一側與該第三重佈線結構的面向該第二重佈線結構的一第二側相對； 其中該些第一連通柱結構中的至少一者用以經由該第一或第二重佈線結構中的一者向該第一及第二半導體晶片輸送一電源電壓，且其中沒有矽連通柱穿過該第一半導體晶片或該第二半導體晶片。
13. 如請求項12所述之半導體裝置，其中該些第一連通柱結構中的每一者的一直徑大於該些第一連通柱結構中的相鄰者之間的一橫向間距的約1.05倍。
14. 如請求項12所述之半導體裝置，其中該些第一導電元素中的至少一者用以在該第一半導體晶片與該第二半導體晶片之間傳送一資料訊號或一時脈訊號中的至少一者。
15. 如請求項12所述之半導體裝置，進一步包含與該第三半導體晶片橫向隔開的複數個第二連通柱結構。
16. 如請求項15所述之半導體裝置，其中該些第一連通柱結構的一第一密度實質上大於該些第二連通柱結構的一第二密度。
17. 如請求項12所述之半導體裝置，進一步包含一第四半導體晶片，與該第三重佈線結構相對於該第三半導體晶片設置，其中該第四半導體晶片包括至少一個記憶體裝置。
18. 一種半導體裝置的製造方法，包含以下步驟： 在一第二重佈線結構上形成一第一重佈線結構，其中該第一重佈線結構的一第一側面向該第二重佈線結構，該第一重佈線結構包括複數個第一導電元素，且該第二重佈線結構包括複數個第二導電元素； 將複數個半導體晶片附接至該第一重佈線結構的一第二側，該第二側與其面對該第二重佈線結構的第一側相對； 在該第一重佈線結構的該第二側上形成複數個連通柱結構，其中該些連通柱結構中的每一者與該些半導體晶片中的任一者橫向隔開；及 在該些半導體晶片及該些第一連通柱結構上方形成一第三重佈線結構，其中該第三重佈線結構包括複數個第三導電元素； 其中該些第一導電元素中的每一者具有一第一厚度，該些第二導電元素中的每一者具有一第二厚度，且該些第三導電元素中的每一者具有一第三厚度，且其中該第三厚度實質上小於該第一厚度或該第二厚度。
19. 如請求項18所述之方法，其中該些連通柱結構中的至少一者用以經由該第一或第二重佈線結構中的一者向該些半導體晶片輸送一電源電壓。
20. 如請求項18所述之方法，其中該第一厚度及該第二厚度各自等於或大於約10微米。

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