CN115380372B - 制作双侧半导体装置的方法及相关装置、组合件、封装及系统 - Google Patents

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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

本申请案涉及制作双侧半导体装置的方法、组合件、封装及系统。半导体装置可包含裸片(102)，所述裸片包含半导体材料。所述裸片可在所述裸片的第一侧上包含第一有源表面(108)且在所述裸片的第二相对侧上包含第二有源表面(110)，所述第一有源表面包含第一集成电路系统(114)，所述第二有源表面包含第二集成电路系统(123)。在一些实施例中，所述裸片可包含两个裸片部分：包含所述第一有源表面的第一裸片部分及包含所述第二有源表面的第二裸片部分。所述第一裸片部分与所述第二裸片部分可接合在一起，其中所述第一有源表面背对所述第二有源表面。

Description

制作双侧半导体装置的方法及相关装置、组合件、封装及系统
优先权要求
本申请案是2020年12月23日提交的国际专利申请案PCT/US2020/066913的国家阶段申请案，所述国际专利申请案指定进入国家是中华人民共和国，且于2021年7月29日以英文公开为国际专利公开案WO 2021/150346 A1，其根据专利合作条约第8条要求2020年1月24日申请的第16/751,676号美国专利申请案“制作双侧半导体装置的方法及相关装置、组合件、封装及系统(METHODS FOR MAKING DOUBLE-SIDED SEMICONDUCTOR DEVICES ANDRELATED DEVICES,ASSEMBLIES,PACKAGES AND SYSTEMS)”的权益。
技术领域
本公开大体上涉及制作半导体装置的方法及所得半导体装置、封装、组合件及系统。更具体来说，所公开实施例涉及制作半导体装置的技术，其可增加电路密度，改善热管理，减小包含此类半导体装置的半导体装置组合件及封装的高度，且减少此类组合件及封装的衬底的翘曲。
背景技术
当形成半导体装置时，发明人已知的常规技术可涉及在半导体装置的裸片的有源表面上形成集成电路系统，提供路由路径以使信号利用通孔穿过裸片，及在位于半导体装置的裸片的与有源表面相对的一侧上的非有源表面上形成互连件以连接到通孔。举例来说，图9为发明人已知的常规半导体装置900的简化横截面侧视图。半导体装置900包含裸片902，所述裸片包含半导体材料及/或由半导体材料形成。裸片902包含位于裸片902的一侧上的有源表面904。有源表面904包含前段工艺(FEOL)结构906，所述FEOL结构用于形成支撑于裸片902上且与所述裸片接触的集成电路系统且电连接到所述集成电路系统。用于保护且电连接到所支撑的集成电路系统且用于跨越有源表面904路由信号的后段工艺(BEOL)结构908位于FEOL结构906的与裸片902相对的一侧上。用于连接到集成电路系统且任选地用于跨越有源表面904路由信号的互连件910支撑于BEOL结构908的与FEOL结构906相对的一侧上。包含导电材料的通孔914穿过裸片902的半导体材料从有源表面904的一或多个部分延伸到非有源表面916。非有源表面916还包含用于保护裸片902的材料的钝化层，且包含藉助于通孔914电连接到有源电路系统的互连件912，所述互连件任选地跨越非有源表面916路由信号，且用于将半导体装置900连接到另一部件。
图10为发明人已知的半导体装置900的常规组合件1000的简化横截面侧视图。图11为对应于图10中的矩形封闭区1100的图10的组合件1000的一部分的放大图。组合参考图10及图11，组合件1000包含堆叠于彼此顶部上且彼此电连接的多个半导体装置900。如图9中所展示那样配置的半导体装置900中的每一者可使其有源表面904在相同方向上定向，所述方向如图10及图11中所展示那样为向上。组合件1000可包含在非有源表面916上不具有通孔914及第二互连件912的一或多个其它半导体装置900，所述第二互连件可例如在如图10中所展示的覆晶定向中的堆叠的顶部上连接到组合件1000。相邻半导体装置900及/或1002可通过插置于相邻互连件910及912的导电支柱1104与导电垫1106之间且接合到所述导电支柱及所述导电垫的导电材料1102(例如，焊料、铜铜接合、无焊混合接合)彼此电连接且机械连接。
发明内容
在一些实施例中，半导体装置可包含裸片，所述裸片包含半导体材料。所述裸片可包含两个裸片部分：第一裸片部分上的第一有源表面，其包括第一有源电路系统；及第二裸片部分上的第二有源表面，其包含第二有源电路系统。所述第一裸片部分与所述第二裸片部分可接合在一起，其中所述第一有源表面背对所述第二有源表面。
在其它实施例中，半导体装置的组合件可包含堆叠的半导体存储器装置。所述半导体装置中的至少一者可包含复合半导体裸片，其包含背对背接合的两个裸片部分：第一裸片部分上的第一有源表面，其包含第一积体存储器电路系统；及第二裸片部分上的第二有源表面，其包含第二积体存储器电路系统。
在其它实施例中，制作半导体装置的方法可涉及在包含半导体材料的裸片的第一侧上的第一有源表面上形成第一集成电路系统。第二集成电路系统可形成于所述裸片的第二相对侧上的第二有源表面上。
在其它实施例中，形成半导体装置的方法可涉及在包括半导体材料的两个分开的裸片部分的各者的有源表面上独立地形成FEOL结构、BEOL结构及互连件。所述两个分开的裸片部分可通过其与所述有源表面相对的背侧接合。
在其它实施例中，电子系统可包含：输入装置；输出装置；至少一个处理器；及至少一个存储器装置。所述存储器装置可包含半导体材料，所述存储器装置在其相对侧上具有包括集成电路系统的有源表面。
附图说明
虽然本公开以特别指出且明确地主张特定实施例的权利要求书结束，但在结合随附图式阅读时，可从以下描述更容易地确定本公开的范围内的实施例的各种特征及优点，在所述图式中：
图1为根据本公开的半导体装置的简化横截面侧视图；
图2为图1的突出显示区的放大简化横截面侧视图；
图3为类似于图1的突出显示区的另一放大简化横截面侧视图，其描绘通孔形成及定位的方法；
图4为描绘根据本公开的制作半导体装置的方法的流程图；
图5描绘根据本公开的根据制作半导体装置的某些方法形成的中间产品的简化横截面侧视图；
图6描绘根据本公开的根据制作半导体装置的其它方法形成的其它中间产品的简化横截面侧视图；
图7为根据本公开的半导体装置的组合件的简化横截面侧视图；
图8为图7的突出显示区的简化横截面侧视图；
图9为发明人已知的半导体装置的简化横截面侧视图；
图10为发明人已知的半导体装置的组合件的简化横截面侧视图；且
图11为图10的突出显示区的放大简化横截面侧视图；且
图12为根据本公开的包含一或多个半导体装置的基于处理器的系统1200的示意图。
具体实施方式
本公开中所呈现的图示并不意欲为任何特定半导体装置、在制造半导体装置的工艺中的中间部件或其部件的实际视图，而仅仅为用以描述说明性实施例的理想化表示。因此，图式未必按比例。
所公开实施例大体上涉及制作半导体装置的技术，其可增加电路密度，改善热管理，减小半导体装置组合件及封装的高度，且减少翘曲。更具体来说，公开了制作半导体装置及相关组合件的技术的实施例，且可涉及在位于给定半导体装置的相对侧上的两个有源表面上形成FEOL结构及BEOL结构。任选地，半导体装置的相对侧上的FEOL结构的集成电路系统的两个至少实质上相同图案可使具有至少实质上类似功能性的单个半导体装置能够代替组合件(例如，堆叠)中的两个常规半导体装置。在半导体装置的相对侧上具有集成电路系统的两个至少实质上相同图案还可较好地平衡装置的衬底(即，半导体裸片)上的应力及应变，从而减少半导体装置中的翘曲。在提供等效功能性的同时减少组合件中的半导体装置的数目，且减少呈插置于相邻半导体装置之间的导电元件及接合线材料的形式的对应材料的量可同时减小组合件高度，改善热管理且改善信号速度及质量。
如本文中所使用，术语“包括”、“包含”、“含有”、“其特征在于”及其文法等效物为包含性或开放性术语，其不排除额外未列举的要素或方法动作，且还包含更具限制性的术语“由……组成”及“基本上由……组成”及其文法等效物。
如本文中所使用，关于材料、结构、特征或方法动作的术语“可”指示此预期用于实施本公开的实施例，且此类术语的使用优先于更具限制性的术语“为”，以避免应或必须排除可与其组合使用的其它兼容材料、结构、特征及方法的任何暗示。
如本文中所使用，术语“纵向”、“垂直”、“横向”及“水平”为参考其中或其上形成及未必由地球重力场界定一或多个结构及/或特征的衬底(例如基底材料、基底结构、基底构造等)的主要平面。“横向”或“水平”方向为实质上平行于衬底的主要平面的方向，而“纵向”或“垂直”方向为实质上垂直于衬底的主要平面的方向。衬底的主要平面是由与衬底的其它表面相比较具有相对大面积的衬底的表面界定。
如本文中所使用，可使用例如“之下”、“下方”、“下部”、“底部”、“上方”、“之上”、“上部”、“顶部”、“前”、“后”、“左”、“右”及其类似者的空间相对术语，以便描述一个元件或特征与图中如所说明的另一元件或特征的关系。除非另外说明，否则除图式中所描绘的定向外，空间相对术语意欲涵盖材料的不同定向。举例来说，如果图式中的材料反转，则描述为在其它元件或特征“之上”或“上方”或“上”或“上方”的元件将接着定向为在其它元件或特征“下方”或“之下”或“下”或“底部上”。因此，取决于使用术语的上下文，术语“之上”可涵盖上方及下方两个定向，其将为所属领域的一般技术人员所显而易见。材料可以其它方式定向(例如，旋转90度、反转、翻转)且本文中使用的空间相对描述词相应地进行解释。
如本文中所使用，除非上下文另有清晰指示，否则单数形式“一”及“所述”意欲还包含复数形式。
如本文中所使用，术语“经配置”及“配置”是指至少一个结构及至少一个设备中的一或多者以预定方式促进所述结构及所述设备中的一或多者的操作的大小、形状、材料组成、定向及配置。
如本文中所使用，术语“实质上”参考给定参数、性质或条件，意谓且包含所属领域的一般技术人员将在一定程度上理解给定参数、性质或条件符合一程度的差异(例如在可接受的制造公差内)。藉助于实例，取决于实质上符合的特定参数、性质或条件，可至少90.0％符合、至少95.0％符合、至少99.0％符合或甚至至少99.9％符合参数、性质或条件。
如本文中所使用，指代特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员应了解的从所述数值的变化程度处于所述特定参数的可接受公差内。举例来说，指代数值的“约”或“大致”可包含处于从所述数值的90.0％到110.0％的范围内的额外数值，例如处于从所述数值的95.0％到105.0％的范围内、处于从所述数值的97.5％到102.5％的范围内、处于从所述数值的99.0％到101.0％的范围内、处于从所述数值的99.5％到100.5％的范围内，或处于从所述数值的99.9％到100.1％的范围内。
如本文中所使用，术语“层”及“膜”意谓且包含驻存于结构上的材料的层、薄片或涂层，除非另外指明，否则所述层或涂层在材料的部分之间可为连续或非连续的，且所述层级或涂层可为保形或非保形的。
如本文中所使用，术语“衬底”意谓且包含说明形成有额外材料的基底材料或构造。衬底可为半导体衬底、支撑结构上的基底半导体层、金属电极或上面形成有一或多种材料、层、结构或区的半导体衬底。半导体衬底上的材料可包含但不限于半导体材料、绝缘材料、导电材料等。衬底可为常规硅衬底或包括半导体材料层的其它大块衬底。如本文中所使用，术语“大块衬底”不仅意谓且包含硅晶片，且还意谓且包含绝缘体上硅(“SOI”)衬底，例如蓝宝石上硅(“SOS”)衬底及玻璃上硅(“SOG”)衬底，基底半导体基础上的外延硅层，及其它半导体或光学电子材料，例如硅锗、锗、砷化镓、氮化镓及磷化铟。衬底可经掺杂或未经掺杂。
图1为根据本公开的半导体装置100的简化横截面侧视图。半导体装置100可包含例如裸片102(例如，芯片)，所述裸片包含半导体材料且主要由半导体材料形成。裸片102的半导体材料可包含例如硅、锗、镓-V族材料(例如，GaN)、铟-V族材料(例如，InP)。第一有源表面104可位于裸片102的第一侧上，且第二有源表面106可位于裸片102的第二相对侧上。举例来说，第一有源表面104可位于且支撑于裸片102的第一主表面108上，且第二有源表面106可位于且支撑于第二主表面110上，所述第二主表面位于裸片102的与第一有源表面104相对的一侧上。
在实施例中，半导体装置100包括易失性或非易失性半导体存储器装置。举例来说，半导体装置100可包括动态随机存取存储器(DRAM)、自旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、静态随机存取存储器(SRAM)、NAND快闪存储器或另一已知存储器类型。如将从以下描述及随附图式了解，半导体装置100以及其它实施例经配置以使每裸片的存储器密度实质上加倍，同时维持或甚至减小每裸片的形状因数且减小裸片堆叠中的形状因数，增加信号速度及质量，且促进裸片堆叠中的热转移。如本文中所使用的术语“半导体装置”应被广泛地解释，且涵盖可展现除了依赖于半导体材料的功能性以外的功能性的微电子装置。
第一有源表面104可包含例如相邻于裸片102的其余部分的第一FEOL结构112。更具体来说，第一FEOL结构112可包含例如裸片102的半导体材料以及一定量的上覆介电材料及导电材料的掺杂区，所述介电材料及导电材料经选择性地定位以形成嵌入于裸片102的第一主表面108内及/或支撑于所述第一主表面上的第一积体(即，有源)电路系统114。作为特定非限制性实例，第一FEOL结构112可包含嵌入于裸片102的第一主表面108内及/或支撑于所述第一主表面上的晶体管及其它电部件，例如电容器、电阻器、电感器及/或其类似者，其中保护性介电材料上覆于电部件的部分，且离散量的导电材料与相应电部件的适当接合点(例如，源极、漏极)电连通。用于第一FEOL结构112的介电材料可包含例如氧化物、氮化物及/或玻璃(例如，TEOS、SiO、SiN)。用于第一FEOL结构112的导电材料可包含例如金属(例如，钨、铜)、金属合金及可能具有污染裸片102的半导体材料的低风险的金属混合物，所述材料可通过物理或化学气相沉积工艺(例如，溅镀)而置于适当位置。
第一有源表面104还可包含例如相邻于第一FEOL结构112的第一BEOL结构116。更具体来说，第一BEOL结构116可包含例如一定量的介电材料及导电材料，其经选择性地定位且配置以形成定位于第一FEOL结构112的与裸片102相对的侧上(例如，支撑于第一FEOL结构112正上方，其中第一FEOL结构112插置于第一BEOL结构116与裸片102之间)的路由元件(例如，管线、迹线、垫、通孔)。作为特定非限制性实例，第一BEOL结构116可包含上覆于第一FEOL结构112的部分的一或多个量的保护性介电材料，及与第一FEOL结构112的对应量的导电材料电连通的离散量的导电材料，介电材料及导电材料协作地横向跨越第一主表面108及/或远离第一主表面108纵向穿过第一BEOL结构116路由信号、电力或信号及电力。用于第一BEOL结构116的介电材料可包含例如氧化物及/或氮化物(例如，旋涂介电材料、SiO、SiN)。用于第一BEOL结构116的导电材料可包含例如金属、金属合金及金属混合物，例如钨、铜、金、铝、其合金及/或其混合物，所述材料可通过电镀工艺(例如，电镀、化学电镀)及随后的图案化而置于适当位置。
在一些实施例中，第一有源表面104可包含例如相邻于第一BEOL结构116的第一互连件118。更具体来说，第一互连件118可包含例如一定量的介电材料及导电材料，其经选择性地定位且配置以形成定位于第一BEOL结构116的与第一FEOL结构112相对的侧上(例如，支撑于第一BEOL结构116正上方，其中第一BEOL结构116插置于第一互连件118与第一FEOL结构112之间)的路由及/或连接元件(例如，管线、迹线、垫、凸块、支柱、管柱)。作为特定非限制性实例，第一互连件118可包含上覆于第一BEOL结构116的下部部分的一或多个量的保护性介电材料，及与第一BEOL结构116的对应量的导电材料电连通的离散量的导电材料，介电材料及导电材料协作地横向跨越第一主表面108及/或远离第一主表面108纵向穿过第一互连件118路由信号、电力或信号及电力。第一互连件118可包含例如导电元件，例如在第一互连件118的外部暴露以连接到其它装置及/或结构的第一接合垫128、凸块、支柱、管柱及其类似者。用于第一互连件118的介电材料可包含例如聚合物材料、氧化物、氮化物及/或玻璃(例如，聚酰亚胺、旋涂介电材料、SiO、SiN)。用于第一互连件118的导电材料可包含例如金属、金属合金及金属混合物，例如铜、金、铝、锡、铅、焊料、其合金及/或其混合物，所述材料可通过电镀及图案化及/或焊料定位及回焊工艺而置于适当位置。
第二有源表面106可包含例如第二FEOL结构120，其相邻于裸片102在裸片102的与第一有源表面104相对的侧上的其余部分。更具体来说，第二FEOL结构120可包含例如裸片102的半导体材料以及一定量的下伏介电材料及导电材料的掺杂区，所述介电材料及导电材料经选择性地定位且配置以形成嵌入于裸片102的第二主表面110内及/或支撑于所述第二主表面上的第二集成电路系统122。作为特定非限制性实例，第二FEOL结构120可包含嵌入于裸片102的第二主表面110内及/或支撑于所述第二主表面上的晶体管及其它电部件，例如电容器、电阻器、电感器及/或其类似者，其中保护性介电材料下伏于电部件的部分，且离散量的导电材料与相应电部件的适当接合点(例如，源极、漏极)电连通。用于第二FEOL结构120的介电材料可包含例如氧化物、氮化物及/或玻璃(例如，TEOS、SiO、SiN)。用于第二FEOL结构120的导电材料可包含例如金属(例如，钨)、金属合金及可能具有污染裸片102的半导体材料的低风险的金属混合物，所述材料可通过物理或化学气相沉积工艺(例如，溅镀)而置于适当位置。
第二有源表面106还可包含例如相邻于第二FEOL结构120的第二BEOL结构124。更具体来说，第二BEOL结构124可包含例如一定量的介电材料及导电材料，其经选择性地定位且配置以形成定位于第二FEOL结构120的与裸片102相对的侧上(例如，支撑于第二FEOL结构120正上方，其中第二FEOL结构120插置于第二BEOL结构124与裸片102之间)的路由元件(例如，管线、迹线、垫、通孔)。作为特定非限制性实例，第二BEOL结构124可包含下伏于第一FEOL结构112的部分的一或多个量的保护性介电材料及与第二FEOL结构120的对应量的导电材料电连通的离散量的导电材料，介电材料及导电材料协作地横向跨越第二主表面110及/或远离第二主表面110纵向穿过第二BEOL结构124路由信号。用于第二BEOL结构124的介电材料可包含例如氧化物、氮化物及/或玻璃(例如，旋涂介电材料、SiO、SiN)。用于第二BEOL结构124的导电材料可包含例如金属、金属合金及金属混合物，例如铜、金、铝、其合金及/或其混合物，所述材料可通过电镀工艺(例如，电镀、化学电镀)及随后的图案化而置于适当位置。
在一些实施例中，第二有源表面106可包含例如相邻于第一BEOL结构116的第二互连件126。更具体来说，第二互连件126可包含例如一定量的介电材料及导电材料，其经选择性地定位且配置以形成定位于第二BEOL结构124的与第二FEOL结构120相对的侧上(例如，支撑于第二BEOL结构124的其余部分正上方，其中第二BEOL结构124插置于第二互连件126与第二FEOL结构120之间)的路由及/或连接元件(例如，管线、迹线、垫、凸块、支柱、管柱)。作为特定非限制性实例，第二互连件126可包含下伏于第二BEOL结构124的部分的一或多个量的保护性介电材料及与第二BEOL结构124的对应量的导电材料电连通的离散量的导电材料，介电材料及导电材料协作地横向跨越第二主表面110及/或远离第二主表面110纵向穿过第二互连件126路由信号。第二互连件126可包含例如导电元件，例如在第二互连件126的外部暴露以连接到其它装置及/或结构的第二接合垫130、凸块、支柱、管柱及其类似者。用于第二互连件126的介电材料可包含例如聚合物材料、氧化物、氮化物及/或玻璃(例如，旋涂介电材料、聚酰亚胺、SiO、SiN)。用于第二互连件126的导电材料可包含例如金属、金属合金及金属混合物，例如铜、金、铝、锡、铅、焊料、其合金及/或其混合物，所述材料可通过电镀、图案化及焊料定位及回焊工艺而置于适当位置。
在一些实施例中，第一有源表面104可至少实质上与第二有源表面106相同。举例来说，第一有源表面104的材料及结构以及其定位及配置可在第二有源表面106中直接跨越裸片102的位置中从相同材料及结构复制，使得半导体装置100可至少实质上相对于在第一主表面108与第二主表面110之间延伸且至少实质上平行于所述第一主表面及所述第二主表面的平面反射对称。作为另一实例，用于第一有源表面104的材料及结构的相同图案可在第二有源表面106中横向偏移的位置中从相同材料及结构复制，使得半导体装置100可至少实质上相对于位于第一主表面108与第二主表面110之间且至少实质上平行于所述第一主表面及所述第二主表面延伸的至少一个轴线旋转对称。使第一有源表面104至少实质上与第二有源表面106相同可减少所得半导体装置100的翘曲，这是因为在制造之后，裸片102上的残余应力及所得应变可在裸片102的相对侧上较好地平衡。
半导体装置100可包含在第一有源表面104与第二有源表面106之间延伸且使所述第一有源表面及所述第二有源表面互连的一或多个通孔132。结合下图2及图3提供关于通孔132的额外细节。
图2为图1的矩形加框区200的放大简化横截面侧视图。通孔132可穿过裸片102的半导体材料从第一有源表面104的一部分延伸到第二有源表面106的一部分，且可包含可操作地将第一有源表面104连接到第二有源表面106的导电材料。更具体来说，每一通孔132可包含金属(例如，铜)、金属合金或至少由介电材料横向包围以降低裸片102的半导体材料受污染或短路的可能性的金属混合物材料的块，所述块纵向穿过裸片102的半导体材料从裸片102的第一主表面108或第一有源表面104内的位置延伸到第二主表面110或第二有源表面106内的位置。
图3为类似于图1的突出显示区的另一放大简化横截面侧视图，其描绘通孔形成及定位的方法。在一些实施例中，半导体装置100可包含第一通孔302，如图3的左手侧上所展示，所述第一通孔可通过采用用于通孔形成的通孔优先(vias-first)方法而产生。举例来说，第一通孔302可穿过裸片102从至少实质上在裸片102与第一FEOL结构112之间的位置延伸到至少实质上在裸片102与第二FEOL结构120之间的位置。更具体来说，第一通孔302可穿过裸片102的半导体材料从例如第一主表面108延伸到第二主表面110。此类结构可通过在形成第一有源表面104的任何部分之前且在形成第二有源表面106的任何部分之前形成第一通孔302而产生。
在其它实施例中，半导体装置100可包含第二通孔304，如图3中横向居中地展示，所述第二通孔可通过采用用于通孔形成的通孔在中(vias-middle)方法而产生。举例来说，第二通孔304可穿过裸片102从至少实质上在第一FEOL结构112与第一BEOL结构116之间的位置或至少实质上在第一BEOL结构116与第一互连件118之间的位置延伸到至少实质上在第二FEOL结构120与第二BEOL结构124之间的位置或至少实质上在第二BEOL结构124与第二互连件126之间的位置。更具体来说，第二通孔304可穿过裸片102的半导体材料从例如至少实质上在第一BEOL结构116与第一互连件118之间的位置延伸到至少实质上在第二FEOL结构120与第二BEOL结构124之间的位置。此类结构可通过以下操作而产生：在形成第一有源表面104及/或第二有源表面106时，例如在形成第一FEOL结构112的至少一部分及第二FEOL结构120的至少一部分之后，任选地在形成第一BEOL结构116的至少一部分及第二BEOL结构124的至少一部分之后，及在形成第一互连件118的任何部分及第二互连件126的任何部分之前，形成第二通孔304。
在其它实施例中，半导体装置100可包含第三通孔306，如图3的右手侧上所展示，所述第三通孔可通过采用用于通孔形成的通孔最末(vias-last)方法而产生。举例来说，第三通孔306可穿过裸片102从至少实质上纵向上在第一互连件118内的位置延伸到至少实质上纵向上在第二互连件126内的位置。更具体来说，第三通孔306可从例如至少实质上在第一有源表面104的第一互连件118中在第一BEOL结构116与半导体装置100的外部之间的位置(例如下伏于第一接合垫128且与所述第一接合垫接触的位置)延伸到至少实质上在第二有源表面106的第二互连件126中在第二BEOL结构与半导体装置100的外部之间的位置(例如上覆于第二接合垫130且与所述第二接合垫接触的位置)。此类结构可通过以下操作而产生：在形成第一互连件118的至少一部分及第二互连件126的至少一部分之后，任选地在形成除了第一接合垫128及第二接合垫130以外的所有第一有源表面104及第二有源表面106之后，或甚至在完成形成第一有源表面104及第二有源表面106之后，形成第三通孔306。
换句话说，根据本公开的半导体装置可包含裸片，所述裸片包含半导体材料。所述裸片可在裸片的第一侧上包含第一有源表面且在裸片的第二相对侧上包含第二有源表面，所述第一有源表面包含第一集成电路系统，所述第二有源表面包含第二集成电路系统。
在一些实施例中，根据本公开的半导体装置可包含裸片，所述裸片包含半导体材料，所述裸片包含两个裸片部分。包含第一有源电路系统的第一有源表面可位于第一裸片部分上。包含第二有源电路系统的第二有源表面可位于第二裸片部分上。第一裸片部分及第二裸片部分可接合在一起，其中第一有源表面背对第二有源表面。
图4为描绘根据本公开的制作半导体装置的方法400的流程图。共同参考图1及图4，方法400可涉及在包括半导体材料的裸片102的第一侧上的第一有源表面104上形成第一集成电路系统114，如在动作402处所展示。更具体来说，动作404可涉及在裸片102的第一主表面108上形成第一FEOL结构112，随后在第一FEOL结构112的与裸片102相对的一侧上形成第一BEOL结构116，且随后在第一BEOL结构116的与第一FEOL结构112相对的一侧上形成第一互连件118。方法400还可涉及在裸片102的第二相对侧上的第二有源表面上形成第二集成电路系统122，如在动作404处所展示。更具体来说，动作404可涉及在位于裸片102的与第一主表面108相对的一侧上的第二主表面110上形成第二FEOL结构120，随后在第二FEOL结构120的与裸片102相对的一侧上形成第二BEOL结构124，且随后在第二BEOL结构124的与第二FEOL结构120相对的一侧上形成第二互连件126。方法400还可涉及形成一或多个通孔132，其穿过裸片102的半导体材料使第一有源表面104及第二有源表面106电互连，如在动作406处所反映。举例来说，可根据结合图3所论述的通孔优先方法，在第一有源表面104及第二有源表面106上形成第一FEOL结构112及第二FEOL结构120的任何部分之前形成每一第一通孔302。作为另一实例，可根据结合图3所论述的通孔中间方法，在至少实质上完成形成第一FEOL结构112及第二FEOL结构120之后形成每一第二通孔304。举例来说，可根据结合图3所论述的通孔最末方法，在至少实质上完成形成第一BEOL结构116及第二BEOL结构124之后形成每一第三通孔306。
在一些实施例中，可在晶片级下形成第一有源表面104、第二有源表面106及通孔132的FEOL结构及BEOL结构。举例来说，在处理裸片102的第一有源表面104、第二有源表面106及通孔132上的结构时，裸片102可为半导体材料的晶片的未单粒化(unsingulated)区，所述晶片包含多个区，在所述晶片经单粒化时，所述区可形成各自包含其自身离散裸片102(例如，芯片)的离散半导体装置。更具体来说，方法400的动作402可涉及在每一相应裸片102的第一侧上的相应第一有源表面104上形成相应第一集成电路系统114，所述裸片包括晶片的相应区。方法400的动作404可涉及在晶片的每一相应裸片102的相对侧上的相应第二有源表面106上形成相应第二集成电路系统122。方法400的动作406可涉及形成至少一个相应通孔132，直到晶片的具有相应第一有源表面104及相应第二有源表面106的每一裸片102包含至少一个通孔132为止，所述通孔穿过每一给定裸片102的半导体材料使给定第一有源表面104及给定第二有源表面106上的结构电互连。在形成之后，可例如通过用切割锯沿对应于裸片102的集成电路系统的区与其它相应裸片102之间的道切割晶片而从晶片的其余部分使裸片102及每一其它相应裸片102单粒化。在一些实施例中，至少完成FEOL结构及BEOL结构在裸片的第一有源表面104、第二有源表面106及通孔132的部分上的相对定位可独立地且在晶片级下(例如，使用叠层晶片(wafer-on-wafer)方法)在不同晶片上进行。举例来说，FEOL结构及BEOL结构可形成于裸片102的第一离散部分的第一有源表面104上，所述第一离散部分最初可为晶片的部分。继续实例，FEOL结构及BEOL结构可形成于裸片102的第二离散部分的第二有源表面106上，所述第二离散部分最初可为另一不同晶片的部分。呈彼此对准的图案的通孔132的部分可形成于裸片102的第一离散部分及第二离散部分中的每一者中。随后，包含第一离散部分及第二离散部分的晶片可通过其非有源表面而背对背接合以形成裸片102。此后，各自包含自身相应裸片102的个别半导体装置可从彼此单粒化。
在其它实施例中，至少完成FEOL结构及BEOL结构在第一有源表面104、第二有源表面106及通孔132的部分上的相对定位可在芯片级下(例如，使用叠层芯片(chip-on-chip)方法)进行。举例来说，FEOL结构及BEOL结构可形成于裸片102的第一离散部分的第一有源表面104上，所述第一离散部分最初可为晶片的可经单粒化以形成第一离散部分的部分。继续实例，FEOL结构及BEOL结构可形成于裸片102的第二离散部分的第二有源表面106上，所述第二离散部分最初可为同一或另一晶片的可经单粒化以形成第二离散部分的部分。通孔132的部分可形成于第一离散部分及第二离散部分中的每一者中。随后，第一离散部分及第二离散部分可通过其非有源表面而背对背接合以形成裸片102。
在另其它实施例中，至少完成FEOL结构及BEOL结构在第一有源表面104、第二有源表面106及通孔132的部分上的相对定位可在芯片级及晶片级两者下(例如，使用晶片上芯片(chip-on-wafer)方法，使用叠层晶片(wafer-on-wafer)方法)进行。举例来说，第一有源表面104上的FEOL结构及BEOL结构可形成于裸片102的第一离散部分上，所述第一离散部分最初可为晶片的已经单粒化以形成第一离散部分的部分。继续实例，第二有源表面106上的FEOL结构及BEOL结构可形成于裸片102的第二离散部分上，所述第二离散部分最初可为另一晶片的未单粒化部分。通孔132的部分可形成于第一离散部分及第二离散部分中的每一者中。随后，第一离散部分及第二离散部分可经接合以形成裸片102，同时第二离散部分保留另一晶片的部分。此后，各自包含自身相应裸片102的个别半导体装置100可从彼此单粒化，从而完成FEOL结构及BEOL结构在第一有源表面104、第二有源表面106及通孔132上的形成及相对定位。
图5描绘根据制作半导体装置的某些方法形成的中间产品的简化横截面侧视图。举例来说，图5中的最上位置中所描绘的第一中间产品500可对应于制作一或多个半导体装置的方法中的第一阶段。第一中间产品500可包含例如晶片502。更具体来说，第一中间产品500可包含半导体材料的晶片502，所述晶片具有多个区，在所述区上可形成对应半导体装置的相应裸片102的FEOL结构及BEOL结构及通孔部分。所述区可例如通过以栅格排列而定位于跨越晶片502的图案中。当采用通孔优先方法时，可形成穿过晶片502从第一主表面108纵向延伸到第二主表面110的通孔132，随后在第一有源表面104上形成FEOL结构及BEOL结构的任何部分且在第二有源表面106上形成FEOL结构及BEOL结构的任何部分。
第一有源表面104配置于晶片502的第一主表面108上且部分地配置于所述第一主表面内。举例来说，包括裸片位置的第一有源表面104的相应区域可用以形成包括第一集成电路系统及相关联结构的第一FEOL结构112、第一BEOL结构116及第一互连件118的相应区域，以使区中的至少一些且直到全部单粒化成半导体装置的个别裸片102。
如在图5中的第一中间产品500下方的中上位置中所描绘，可通过将晶片502支撑于载体上的反转位置中而产生第二中间产品504。举例来说，第一有源表面104可经定位而接近于载体506，使得第一有源表面104可插置于载体506与裸片102的半导体材料之间。载体506可包含例如半导体材料的另一晶片502、玻璃材料、陶瓷材料的晶片，或此项技术中已知的任何其它合适载体。
当晶片502支撑于载体506上时，且在第二有源表面106上形成FEOL结构及BEOL结构之前，第二主表面110可经平坦化。图5的中下部展示第三中间产品512，其描绘在第二有源表面106上形成FEOL结构及BEOL结构的工艺期间的晶片502及载体506。举例来说，在通孔132已经形成为盲孔的实施例中，可通过研磨及/或抛光工艺从第二主表面110移除晶片502的半导体材料及通孔132的材料，以使晶片502实质上薄化且暴露通孔132。平坦化还可使晶片502薄化，如在垂直于第二主表面110的方向上所测量。如从第一主表面108到第二主表面110所测量，在平坦化之后，晶片502的剩余厚度508可为例如约50μm或更小。更具体来说，晶片502的最终厚度508可介于约20微米与约50微米之间。作为特定非限制性实例，晶片502的最终厚度508可介于约20μm与约40μm之间(例如，约30微米)。
当晶片502保持支撑于载体506上时，第二FEOL结构及第二BEOL结构可形成于在晶片502的第二主表面110上且任选地部分地在所述第二主表面内的第二有源表面106上。举例来说，第二有源表面106的对应于半导体裸片位置(由于在从第一中间产品500转变到第二中间产品504时反转晶片502)的相应区域可用以形成包括第二集成电路系统及相关联结构的第二FEOL结构120、第二BEOL结构124及第二互连件126的相应区域以使区中的至少一些且直到全部单个化成半导体装置的个别裸片102。
当在第二有源表面106上形成FEOL结构及BEOL结构时，晶片502的部分及/或晶片502所暴露于的环境的部分可主动地冷却。举例来说，至少第一有源表面104上的第一FEOL结构及第一BEOL结构及/或环境中接近于第一有源表面104的部分可冷却到低温(例如，低于原本将为晶片502的相关部分及/或不存在冷却的环境的温度的温度)以降低与在第二有源表面106上形成第二FEOL结构及第二BEOL结构相关联的高温处理条件可能会影响(例如，损坏)第一FEOL结构及第一BEOL结构的可能性。更具体来说，晶片502及载体506可在第二FEOL结构及BEOL结构形成于第二有源表面106上期间安装于冷却夹盘510上。冷却夹盘510可定位于载体506的与晶片502相对的一侧上，或冷却夹盘可经配置以充当载体，所述载体在任一情况下可将冷却夹盘510放置为接近于第一有源表面104以向所述第一有源表面提供冷却，且远离第二有源表面106以降低在形成第二FEOL结构及第二BEOL结构期间在第一FEOL结构及第一BEOL结构中引入缺陷的可能性。
在完成在第二有源表面106上形成第二FEOL结构120、第二BEOL结构124及互连件126之后，晶片502可单粒化成个别半导体装置100。图5的底部处展示第四中间产品514，其描绘在单粒化之后的半导体装置100及载体506中的一者。单粒化可涉及用切割锯沿对应于每一相应半导体装置100的集成电路系统的区之间的道切割晶片502。
在完成单粒化之后，可从载体506移除使用晶片502形成的每一相应半导体装置100及任何其它半导体装置。
图6描绘根据制作半导体装置的其它方法形成的其它中间产品的简化横截面侧视图。在此实施例中，各自具有单个有源表面的两个离散裸片部分背对背接合以形成具有在有源表面之间延伸的通孔的裸片602，所述单个有源表面具有从有源表面延伸到相应裸片部分的背侧的FEOL结构、BEOL结构、互连件、接合垫及通孔部分。换句话说，两个半导体裸片经背对背接合以形成具有在相对有源表面之间延伸的通孔的复合裸片。
举例来说，图6的上部部分中展示第一其它中间产品600，其描绘裸片602的具有第一有源表面104的第一离散部分。更具体来说，第一其它中间产品600可包含裸片602的第一离散部分，其可呈具有以栅格排列的相应裸片的多个离散部分的晶片502的区的形式(例如，用于叠层晶片或晶片上芯片方法)，或呈裸片或芯片的单粒化部分的形式(例如，用于晶片上芯片或叠层芯片方法)。裸片602的第一离散部分可包含包括第一FEOL结构112、第一BEOL结构116及第一互连件118的第一有源表面104，以及第一接合垫128及纵向延伸穿过裸片602的第一离散部分的半导体材料的通孔604的第一离散部分。
图6的上部部分中展示第二其它中间产品606，其描绘裸片608的具有第二有源表面106的第二离散部分。更具体来说，第一其它中间产品600可包含裸片608的第二离散部分，其可呈具有以栅格排列的相应裸片的多个离散部分的晶片502(图5)的区的形式(例如，用于叠层晶片或晶片上芯片方法)，或呈裸片或芯片的单粒化部分的形式(例如，用于晶片上芯片或叠层芯片方法)。裸片608的第二离散部分可包含包括第二FEOL结构120、第二BEOL结构124及第二互连件126的第二有源表面106，以及第二接合垫130及纵向延伸穿过裸片608的第二离散部分的半导体材料的通孔610的第二离散部分。
在FEOL结构、BEOL结构、互连件、接合垫及通孔部分形成于离散裸片部分602、608上之后，裸片602的第一离散部分及裸片608的第二离散部分中的每一者可分别从与第一有源表面104相对的第三主表面612朝向第一有源表面104及从与第二有源表面106相对的第四主表面614朝向第二有源表面106薄化。可利用本文中先前所论述的平坦化工艺中的任一者实现薄化。在平坦化之后，如从第一主表面108到第三主表面612所测量的裸片602的第一离散部分的剩余厚度616及如从第二主表面110到第四主表面614所测量的裸片608的第二离散部分的剩余厚度618可例如为约40微米或更小。更具体来说，裸片602的第一离散部分的最终厚度616及裸片608的第二离散部分的最终厚度618中的每一者可在约15微米与约40微米之间。作为特定非限制性实例，裸片602的第一离散部分的最终厚度616及裸片608的第二离散部分的最终厚度618可介于约15微米与约30微米之间(例如，约20微米)。比独立晶片502更大程度地薄化裸片602的第一离散部分及裸片608的第二离散部分中的每一者可使得由裸片602的第一离散部分及裸片608的第二离散部分形成的半导体装置的所得裸片能够具有至少实质上等于或不过分大于晶片502的厚度508的总组合厚度(参见图5)。
在形成及薄化之后，裸片602的第一离散部分及裸片608的第二离散部分可彼此接合以形成包含第一有源表面104及第二有源表面106的裸片102(参见图1)。举例来说，裸片602的第一离散部分的第三主表面612可与裸片608的第二离散部分的第四主表面614接触，且裸片602的第一离散部分及裸片608的第二离散部分可暴露于高温(例如，高于室温的温度)以将裸片602的第一离散部分接合到裸片608的第二离散部分。裸片602的第一离散部分的半导体材料接合到裸片608的第二离散部分的半导体材料的特征可在于两个离散部分的半导体材料(即，二氧化硅到二氧化硅)的表面活化化学键结，所述化学键结通过暴露于等离子体以活化待接合表面而受刺激，且与如在下文所描述的通孔间扩散接合相关联地进行，此在下文可描述为混合接合。
当将第三主表面612与第四主表面614接触时，通孔604的第一离散部分可与通孔610的第二离散部分对准且与其接触。将通孔604的第一离散部分与通孔610的第二离散部分合并还可通过将热施加到组合件以将通孔604的每一第一离散部分的导电材料扩散接合到通孔610的对应第二离散部分的导电材料(例如铜)而进行。
换句话说，根据本公开的制作半导体装置的方法可涉及在包含半导体材料的裸片的第一侧上的第一有源表面上形成第一集成电路系统。第二集成电路系统可形成于裸片的第二相对侧上的第二有源表面上。
在一些实施例中，形成半导体装置的方法可涉及在包括半导体材料的两个分开的裸片部分的各者的有源表面上独立地形成FEOL结构、BEOL结构及互连件。两个分开的裸片部分可通过其与有源表面相对的背侧接合。
根据本公开的形成半导体装置的方法还可涉及在包括半导体材料的两个分开的裸片部分的各者的有源表面上独立地形成FEOL结构、BEOL结构及互连件。两个分开的裸片部分可通过其与有源表面相对的背侧接合。
图7为根据本公开的半导体装置的组合件700的简化横截面侧视图。图8为图7的加框矩形区800的简化横截面侧视图。组合参考图7及图8，组合件700可包含例如图1中所展示且贯穿本公开描述的呈堆叠形式的多个半导体装置100。更具体来说，组合件700中的每一下伏相应半导体装置100可如结合图1及贯穿本公开所大体描述而配置，且组合件700中除最顶端相应半导体装置702以外的所有上覆相应半导体装置100可如结合图1及贯穿本公开所大体描述而配置。在一些实施例中，最顶端相应半导体装置702可包含例如：裸片706，其包含半导体材料，所述半导体材料不具有纵向延伸穿过其的任何通孔132；有源表面708，其面向下伏相应半导体装置100的第一有源表面104且经由裸片706的有源表面708上的接合垫710电连接到所述第一有源表面。
每一上覆相应半导体装置100或702可通过上覆相应半导体装置100或702的相应第二有源表面106或分开的有源表面708与下伏相应半导体装置100的相应第一有源表面104之间的电连接而连接到下伏相应半导体装置100。举例来说，导电元件712可插置于下伏相应半导体装置100的第一接合垫128与上覆相应半导体装置100或702的第二接合垫130或分开的接合垫710之间，且电连接且机械连接到所述第一接合垫及所述第二接合垫或分开的接合垫。导电元件712可包含例如块、球、凸块、管柱、支柱或导电材料(例如，焊料)的其它结构。
每一相应半导体装置100或除堆叠中的最顶端相应半导体装置702以外的每一相应半导体装置100的相应第一有源表面104可通过延伸穿过相应裸片102的至少一个通孔132电连接到相应第二有源表面106。举例来说，由堆叠中的半导体装置100及702产生的信号可利用接合垫710、导电元件712、第一接合垫128、通孔132及第二接合垫130纵向地路由穿过堆叠。
介电材料704可定位于相邻半导体装置100与702之间的接合线中。举例来说，介电材料704可位于纵向上处于相邻第一有源表面104与第二有源表面106或相邻分开的有源表面708与第一有源表面104之间且横向上处于第一接合垫128、第二接合垫130、接合垫710以及导电元件712之间的空间中。介电材料704可包含例如可固化聚合物材料(例如，非导电膜(NCF)、晶片级底部填充剂(WLUF)、毛细管底部填充剂(CUF))。如此项技术中已知，堆叠还可囊封于例如环氧树脂模制化合物的囊封体中，且安装到中介层或其它衬底以形成用于连接到较高层级封装的封装。
换句话说，根据本公开的半导体装置的组合件可包含在堆叠中彼此支撑的半导体装置。半导体装置中的至少一者可包含裸片，所述裸片包含半导体材料，所述裸片具有：第一有源表面，其包含裸片的第一侧上的第一集成电路系统；及第二有源表面，其包含裸片的第二相对侧上的第二集成电路系统。
在一些实施例中，半导体装置的组合件可包含堆叠的半导体存储器装置。半导体装置中的至少一者可包含复合半导体裸片，其包含背对背接合的两个裸片部分。包含第一积体存储器电路系统的第一有源表面可位于第一裸片部分上。包含第二积体存储器电路系统的第二有源表面可位于第二裸片部分上。
参考图12，描绘了基于处理器的系统1200。基于处理器的系统1200可包含根据本公开的实施例制造的各种半导体装置。基于处理器的系统1200可为多种类型中的任一者，例如计算机、寻呼机、蜂窝式电话、个人记事本、控制电路或其它电子装置。基于处理器的系统1200可包含一或多个处理器1202，例如微处理器，以控制基于处理器的系统1200中的系统功能及请求的处理。基于处理器的系统1200的处理器1202及其它子部件可包含根据本公开的实施例制造的微电子装置(例如，包含微电子装置结构100、200、300、500中的一或多者的微电子装置)。
基于处理器的系统1200可包含与处理器1202可操作地通信的电力供应器1204。举例来说，如果基于处理器的系统1200为便携式系统，则电力供应器1204可包含燃料电池、电力收集装置、永久电池、可更换电池及可充电电池中的一或多者。电力供应器1204还可包含AC配接器；因此，基于处理器的系统1200可插入到例如壁式插座中。电力供应器1204还可包含DC配接器，使得基于处理器的系统1200可插入到例如车辆点烟器或车辆电源端口中。
各种其它装置可取决于基于处理器的系统1200执行的功能而耦合到处理器1202。举例来说，用户接口1206可耦合到处理器1202。用户接口1206可包含输入装置，例如按钮、开关、键盘、光笔、鼠标、数字化器及触控笔、触控式屏幕、语音辨识系统、麦克风或其组合。显示器1208还可耦合到处理器1202。显示器1208可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED显示器、三维投影、音频显示器或其组合。此外，RF子系统/基带处理器1210还可耦合到处理器1202。RF子系统/基带处理器1210可包含耦合到RF接收器及RF发射器(未展示)的天线。通信端口1212或多于一个通信端口1212还可耦合到处理器1202。通信端口1212可经调适以耦合到一或多个外围装置1214，例如调制解调器、打印机、计算机、扫描仪或摄影机，或耦合到网络，例如局域网、远程局域网、企业内部网络或因特网。
处理器1202可通过实施存储于存储器中的软件程序来控制基于处理器的系统1200。举例来说，软件程序可包含操作系统、数据库软件、制图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器1202以存储及促进各种程序的执行。举例来说，处理器1202可耦合到系统存储器1216，所述系统存储器可包含自旋力矩转移磁性随机存取存储器(STT-MRAM)、磁性随机存取存储器(MRAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、轨道存储器及其它已知存储器类型中的一或多者。系统存储器1216可包含易失性存储器、非易失性存储器或其组合。系统存储器1216通常很大，使得其可存储动态载入的应用程序及数据。在一些实施例中，系统存储器1216可包含一或多个半导体装置，例如上文所描述的半导体装置，包含此类半导体装置的堆叠。
处理器1202还可耦合到非易失性存储器1218，此并非暗示系统存储器1216必定为易失性的。非易失性存储器1218可包含以下各者中的一或多者：STT-MRAM、MRAM、只读存储器(ROM)(例如EPROM、电阻性只读存储器(RROM))及结合系统存储器1216使用的快闪存储器。非易失性存储器1218的大小通常选择为恰好足以存储任何必要的操作系统、应用程序及固定数据。另外，非易失性存储器1218可包含例如磁盘机存储器的大容量存储器，例如混合驱动器，包含电阻式存储器或其它类型的非易失性固态存储器。非易失性存储器1218可包含半导体装置，例如上文所描述的半导体装置。
换句话说，根据本公开的电子系统可包含输入装置、输出装置、至少一个处理器及至少一个存储器装置。至少一个存储器装置可包含半导体材料，所述至少一个存储器装置在其相对侧上具有包含集成电路系统的有源表面。
通过在半导体装置的两侧(而非仅一侧)上提供包含集成电路系统的有源表面，可增加半导体装置的电路密度。举例来说，当集成电路系统以及有源表面的其它特征至少实质上相同时，在存储器装置的情况下，半导体装置的存储器密度可加倍。因此，半导体装置的操作性能还可加倍。另外，在半导体装置的两个相对侧上提供有源表面可使单个半导体装置能够代替将常规地需要两个半导体装置的情况。减少实现所要性能所需的半导体装置的数目可减小半导体装置的组合件的高度。另外，减少半导体装置的数目还可减少半导体装置之间的互连件的数目，从而改善信号质量及速度。减少半导体装置之间的互连件的数目还可减少半导体装置之间的接合线中的介电材料的实例的数目，所述介电材料的存在通常阻止热流过及离开组合件。因此，尤其与在半导体装置的一侧上仅提供一个有源表面的常规方法相比，根据本公开的组合件及半导体装置可具有增加功率密度及性能同时改善热管理的协同益处。
本公开的额外非限制性实例实施例在下文进行阐述。
实施例1：一种半导体装置，其包括：裸片，其包括半导体材料，所述裸片包括两个裸片部分：第一裸片部分上的第一有源表面，其包括第一有源电路系统；及第二裸片部分上的第二有源表面，其包括第二有源电路系统；所述第一裸片部分与所述第二裸片部分接合在一起，其中所述第一有源表面背对所述第二有源表面。
实施例2：如实施例1所述的半导体装置，其进一步包括至少一个通孔，所述至少一个通孔包括从所述第一有源表面延伸穿过所述第一裸片部分的第一通孔部分及从所述第二有源表面延伸穿过所述第二裸片部分的第二通孔部分，所述第二通孔部分与所述第一通孔部分对准且接触所述第一通孔部分。
实施例3：如实施例1或实施例2所述的半导体装置，其中：相邻于所述第一裸片部分的第一FEOL结构包含所述第一有源电路系统，第一BEOL结构位于所述第一FEOL结构的与所述第一裸片部分相对的一侧上，且相邻于所述第一BEOL结构的第一互连件经定位而与所述第一FEOL结构相对；且相邻于所述第二裸片部分的第二FEOL结构包含所述第二有源电路系统，第二BEOL结构位于所述第二FEOL结构的与所述第二裸片部分相对的一侧上，且相邻于所述第二BEOL结构的第二互连件经定位而与所述第二FEOL结构相对。
实施例4：如实施例3所述的半导体装置，其进一步包括通孔，所述通孔各自包括从所述第一有源表面延伸穿过所述第一裸片部分的第一通孔部分及从所述第二有源表面延伸穿过所述第二裸片部分的第二通孔部分，所述第二通孔部分与所述第一通孔部分对准且接触所述第一通孔部分。
实施例5：如实施例4所述的半导体装置，其中所述通孔中的每一者从所述第一FEOL结构与所述第二FEOL结构之间、所述第一BEOL结构与所述第二BEOL结构之间或所述第一互连件与所述第二互连件之间延伸。
实施例6：如实施例3到5中任一项所述的半导体装置，其中所述第一FEOL结构及所述第一BEOL结构在结构及功能上至少实质上与所述第二FEOL结构及所述第二BEOL结构相同。
实施例7：一种半导体装置的组合件，其包括：堆叠的半导体存储器装置，所述半导体装置中的至少一者包括：复合半导体裸片，其包括背对背接合的两个裸片部分；第一裸片部分上的第一有源表面，其包括第一积体存储器电路系统；及第二裸片部分上的第二有源表面，其包括第二积体存储器电路系统。
实施例8：如实施例7所述的组合件，其中在堆叠中位于上覆相应半导体存储器装置下方的至少每一下伏相应半导体存储器装置包括：复合半导体裸片，其包括背对背接合的两个裸片部分；第一裸片部分上的第一有源表面，其包括第一积体存储器电路系统；及第二裸片部分上的第二有源表面，其包括第二积体存储器电路系统。
实施例9：如实施例8所述的组合件，其中：每一上覆相应半导体存储器装置或除最顶端相应半导体存储器装置以外的每一上覆相应半导体存储器装置通过所述上覆相应半导体存储器装置的相应第二有源表面与下伏相应存储器半导体装置的相应第一有源表面之间的电连接而连接到所述下伏相应半导体存储器装置；每一下伏相应半导体存储器装置通过所述下伏相应半导体存储器装置的所述相应第一有源表面与上覆相应半导体存储器装置的所述相应第二有源表面之间的电连接而连接到所述上覆相应半导体存储器装置；且除所述堆叠中的所述最顶端相应半导体存储器装置以外的每一相应半导体存储器装置的所述相应第一有源表面通过延伸穿过相应裸片的至少一个通孔电连接到所述相应第二有源表面，所述至少一个通孔包括所述第一裸片部分的通孔部分及所述第二裸片部分的第二通孔部分。
实施例10：一种制作半导体装置的方法，其包括：在包括半导体材料的裸片的第一侧上的第一有源表面上形成第一集成电路系统；及在所述裸片的第二相对侧上的第二有源表面上形成第二集成电路系统。
实施例11：如实施例10所述的方法，其进一步包括：在形成所述第一集成电路系统之后且在形成所述第二集成电路系统之前，使所述裸片的所述第二相对侧平坦化；在形成所述第一有源表面之后、在形成所述第二集成电路系统之前及在形成所述第二集成电路系统时，将所述第一有源表面支撑于载体上；及在形成所述第二集成电路系统之后，移除所述载体。
实施例12：如实施例11所述的方法，其进一步包括在形成所述第二集成电路系统时，将所述载体支撑于冷却夹盘上。
实施例13：如实施例10到12中任一项所述的方法，其中形成所述第一集成电路系统包括在所述裸片的第一离散部分上形成所述第一集成电路系统；其中形成所述第二集成电路系统包括在所述裸片的第二离散部分上形成所述第二集成电路系统；且所述方法进一步包括将所述第一离散部分接合到所述第二离散部分。
实施例14：如实施例13所述的方法，其中接合所述第一离散部分与所述第二离散部分包括使所述第一离散部分的与所述第一有源表面相对的表面与所述第二离散部分的与所述第二有源表面相对的表面接触，且使所述第一离散部分及所述第二离散部分暴露于高温以接合所述第一离散部分与所述第二离散部分。
实施例15：如实施例14所述的方法，其进一步包括在所述第一离散部分的半导体材料与所述第二离散部分的半导体材料之间的等离子体刺激接合。
实施例16：如实施例14或实施例15所述的方法，其中所述第一离散部分及所述第二离散部分中的每一者包括至少一个通孔部分，所述至少一个通孔部分包括导电材料，所述至少一个通孔部分延伸穿过所述第一离散部分或所述第二离散部分中的相应者的所述半导体材料；所述方法进一步包括对准所述第一离散部分的通孔部分与所述第二离散部分的对应通孔部分；且其中使所述第一离散部分及所述第二离散部分暴露于所述高温包括将每一通孔部分的所述导电材料及每一对应通孔部分的所述导电材料彼此扩散接合。
实施例17：如实施例10到16中任一项所述的方法，其中所述裸片包括所述半导体材料的晶片的区，且所述方法进一步包括：在包括所述晶片的相应区的每一相应裸片的相应第一侧上形成相应第一集成电路系统；在每一相应裸片的相应第二相对侧上形成相应第二集成电路系统；及使所述裸片及每一相应裸片从所述晶片的其余部分单粒化。
实施例18：如实施例17所述的方法，其进一步包括在形成所述第二集成电路系统时将所述第一集成电路系统维持在低温下。
实施例19：如实施例10到18中任一项所述的方法，其进一步包括在完成所述第一有源表面、所述第二有源表面及通孔中的一或多者的相对定位之前，使所述裸片从所述半导体材料的晶片单粒化。
实施例20：如实施例10到18中任一项所述的方法，其进一步包括在形成所述第一集成电路系统之前、在形成所述第一集成电路系统时、在形成所述第二集成电路系统时、或在形成所述第一集成电路系统及所述集成电路系统之后，形成包括导电材料的至少一个通孔，所述至少一个通孔延伸穿过所述裸片的所述半导体材料。
实施例21：一种形成半导体装置的方法，其包括：在包括半导体材料的两个分开的裸片部分的各者的有源表面上独立地形成FEOL结构、BEOL结构及互连件；及通过所述两个分开的裸片部分的与所述有源表面相对的背侧接合所述两个分开的裸片部分。
实施例22：如实施例21所述的方法，其中接合所述两个分开的裸片部分包括等离子体增强接合。
实施例23：如实施例21或实施例22所述的方法，其中所述两个分开的裸片部分中的每一者包括至少从所述两个分开的裸片部分的所述有源表面延伸到所述两个分开的裸片部分的背侧的导电通孔，且其中接合所述两个分开的裸片部分包括经对准的导电通孔的扩散接合。
实施例24：一种电子系统，其包括：输入装置；输出装置；至少一个处理器；及至少一个存储器装置，其包括半导体材料，所述至少一个存储器装置在其相对侧上具有包括集成电路系统的有源表面。
实施例25：如实施例24所述的电子系统，其中所述至少一个存储器装置包括存储器装置的堆叠。
实施例26：如实施例24或实施例25所述的电子系统，其中所述半导体材料包括形成复合裸片的两个裸片部分。
虽然已结合诸图描述了某些说明性实施例，但所属领域的一般技术人员将认识到并理解，本公开的范围并不限于本公开中明确展示且描述的那些实施例。实际上，可对本公开中所描述的实施例进行许多添加、删除及修改以产生在本公开的范围内的实施例，例如下文所主张的那些实施例，包含法定等效物。此外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍在本公开的如由发明人预期的范围内。

Claims (23)

1.一种半导体装置，其包括：
裸片，其包括半导体材料，所述裸片包括两个裸片部分：
第一裸片部分上的第一有源表面，其包括第一有源电路系统；及
第二裸片部分上的第二有源表面，其包括第二有源电路系统；
所述第一裸片部分与所述第二裸片部分接合在一起，其中所述第一有源表面背对所述第二有源表面；
其中相邻于所述第一裸片部分的第一FEOL结构包含所述第一有源电路系统，第一BEOL结构位于所述第一FEOL结构的与所述第一裸片部分相对的一侧上，且相邻于所述第一BEOL结构的第一互连件经定位而与所述第一FEOL结构相对；且
其中相邻于所述第二裸片部分的第二FEOL结构包含所述第二有源电路系统，第二BEOL结构位于所述第二FEOL结构的与所述第二裸片部分相对的一侧上，且相邻于所述第二BEOL结构的第二互连件经定位而与所述第二FEOL结构相对。
2.根据权利要求1所述的半导体装置，其进一步包括至少一个通孔，所述至少一个通孔包括从所述第一有源表面延伸穿过所述第一裸片部分的第一通孔部分及从所述第二有源表面延伸穿过所述第二裸片部分的第二通孔部分，所述第二通孔部分与所述第一通孔部分对准且接触所述第一通孔部分。
3.根据权利要求1所述的半导体装置，其进一步包括通孔，所述通孔各自包括从所述第一有源表面延伸穿过所述第一裸片部分的第一通孔部分及从所述第二有源表面延伸穿过所述第二裸片部分的第二通孔部分，所述第二通孔部分与所述第一通孔部分对准且接触所述第一通孔部分。
4.根据权利要求3所述的半导体装置，其中所述通孔中的每一者从所述第一FEOL结构与所述第二FEOL结构之间、所述第一BEOL结构与所述第二BEOL结构之间或所述第一互连件与所述第二互连件之间延伸。
5.根据权利要求1所述的半导体装置，其中所述第一FEOL结构及所述第一BEOL结构在结构及功能上至少实质上与所述第二FEOL结构及所述第二BEOL结构相同。
6.一种半导体装置的组合件，其包括：
堆叠的半导体存储器装置，在所述堆叠中位于上覆相应半导体存储器装置下方的至少每一下伏相应半导体存储器装置包括：
复合半导体裸片，其包括背对背接合的两个裸片部分；
第一裸片部分上的第一有源表面，其包括第一集成存储器电路系统；及
第二裸片部分上的第二有源表面，其包括第二集成存储器电路系统；
其中相邻于所述第一裸片部分的第一FEOL结构包含所述第一有源电路系统，第一BEOL结构位于所述第一FEOL结构的与所述第一裸片部分相对的一侧上，且相邻于所述第一BEOL结构的第一互连件经定位而与所述第一FEOL结构相对；且
其中相邻于所述第二裸片部分的第二FEOL结构包含所述第二有源电路系统，第二BEOL结构位于所述第二FEOL结构的与所述第二裸片部分相对的一侧上，且相邻于所述第二BEOL结构的第二互连件经定位而与所述第二FEOL结构相对。
7.根据权利要求6所述的组合件，其中：
每一上覆相应半导体存储器装置或除最顶端相应半导体存储器装置以外的每一上覆相应半导体存储器装置通过所述上覆相应半导体存储器装置的相应第二有源表面与下伏相应存储器半导体装置的相应第一有源表面之间的电连接而连接到所述下伏相应半导体存储器装置；
每一下伏相应半导体存储器装置通过所述下伏相应半导体存储器装置的所述相应第一有源表面与上覆相应半导体存储器装置的所述相应第二有源表面之间的电连接而连接到所述上覆相应半导体存储器装置；且
除所述堆叠中的所述最顶端相应半导体存储器装置以外的每一相应半导体存储器装置的所述相应第一有源表面通过延伸穿过相应裸片的至少一个通孔电连接到所述相应第二有源表面，所述至少一个通孔包括所述第一裸片部分的通孔部分及所述第二裸片部分的第二通孔部分。
8.一种制作半导体装置的方法，其包括：
在包括半导体材料的裸片的第一侧上的第一有源表面上形成第一集成电路系统；
形成相邻于所述第一侧的第一FEOL结构，所述第一FEOL结构包括所述第一集成电路系统；
在所述第一FEOL结构的与所述裸片相对的一侧上形成第一BEOL结构；
形成相邻于所述第一BEOL结构且经定位而与所述第一FEOL结构相对的第一互连件；
在所述裸片的第二相对侧上的第二有源表面上形成第二集成电路系统；
形成相邻于所述第二相对侧的第二FEOL结构，所述第二FEOL结构包括所述第二集成电路系统；
在所述第二FEOL结构的与所述裸片相对的一侧上形成第二BEOL结构；及
形成相邻于所述第二BEOL结构且经定位而与所述第二FEOL结构相对的第二互连件。
9.根据权利要求8所述的方法，其进一步包括：
在形成所述第一集成电路系统之后且在形成所述第二集成电路系统之前，使所述裸片的所述第二相对侧平坦化；
在形成所述第一有源表面之后、在形成所述第二集成电路系统之前及在形成所述第二集成电路系统时，将所述第一有源表面支撑于载体上；及
在形成所述第二集成电路系统之后，移除所述载体。
10.根据权利要求9所述的方法，其进一步包括在形成所述第二集成电路系统时，将所述载体支撑于冷却夹盘上。
11.根据权利要求8所述的方法，
其中形成所述第一集成电路系统包括在所述裸片的第一离散部分上形成所述第一集成电路系统；
其中形成所述第二集成电路系统包括在所述裸片的第二离散部分上形成所述第二集成电路系统；且
所述方法进一步包括将所述第一离散部分接合到所述第二离散部分。
12.根据权利要求11所述的方法，其中接合所述第一离散部分与所述第二离散部分包括使所述第一离散部分的与所述第一有源表面相对的一表面与所述第二离散部分的与所述第二有源表面相对的表面接触，且使所述第一离散部分及所述第二离散部分暴露于高温以接合所述第一离散部分与所述第二离散部分。
13.根据权利要求12所述的方法，其进一步包括在所述第一离散部分的半导体材料与所述第二离散部分的半导体材料之间的等离子体刺激接合。
14.根据权利要求12所述的方法，
其中所述第一离散部分及所述第二离散部分中的每一者包括至少一个通孔部分，所述至少一个通孔部分包括导电材料，所述至少一个通孔部分延伸穿过所述第一离散部分或所述第二离散部分中的相应者的所述半导体材料；
所述方法进一步包括对准所述第一离散部分的通孔部分与所述第二离散部分的对应通孔部分；且
其中使所述第一离散部分及所述第二离散部分暴露于所述高温包括将每一通孔部分的所述导电材料及每一对应通孔部分的所述导电材料彼此扩散接合。
15.根据权利要求8所述的方法，其中所述裸片包括所述半导体材料的晶片的区，且所述方法进一步包括：
在包括所述晶片的相应区的每一相应裸片的相应第一侧上形成相应第一集成电路系统；
在每一相应裸片的相应第二相对侧上形成相应第二集成电路系统；及
使所述裸片及每一相应裸片从所述晶片的其余部分单粒化。
16.根据权利要求15所述的方法，其进一步包括在形成所述第二集成电路系统时将所述第一集成电路系统维持在低温下。
17.根据权利要求8所述的方法，其进一步包括在完成所述第一有源表面、所述第二有源表面及通孔中的一或多者的相对定位之前，使所述裸片从所述半导体材料的晶片单粒化。
18.根据权利要求8所述的方法，其进一步包括在形成所述第一集成电路系统之前、在形成所述第一集成电路系统时、在形成所述第二集成电路系统时或在形成所述第一集成电路系统及所述集成电路系统之后，形成包括导电材料的至少一个通孔，所述至少一个通孔延伸穿过所述裸片的所述半导体材料。
19.一种形成半导体装置的方法，其包括：
在包括半导体材料的两个分开的裸片部分的各者的有源表面上独立地形成FEOL结构、BEOL结构及互连件；及
通过所述两个分开的裸片部分的与所述有源表面相对的背侧接合所述两个分开的裸片部分；及
其中接合所述两个分开的裸片部分包括等离子体增强接合。
20.根据权利要求19所述的方法，其中所述两个分开的裸片部分中的每一者包括至少从所述两个分开的裸片部分的所述有源表面延伸到所述两个分开的裸片部分的背侧的导电通孔，且其中接合所述两个分开的裸片部分包括经对准的导电通孔的扩散接合。
21.一种电子系统，其包括：
输入装置；
输出装置；
至少一个处理器；及
至少一个存储器装置，其包括半导体材料，所述至少一个存储器装置在其相对侧上具有包括集成电路系统的有源表面；
其中相邻于所述至少一个存储器装置的第一有源表面的第一FEOL结构包含第一集成电路系统，第一BEOL结构位于所述第一FEOL结构的一侧上，且相邻于所述第一BEOL结构的第一互连件经定位而与所述第一FEOL结构相对；且
其中相邻于所述至少一个存储器装置的第二相对有源表面的第二FEOL结构包含第二集成电路系统，第二BEOL结构位于所述第二FEOL结构的一侧上，且相邻于所述第二BEOL结构的第二互连件经定位而与所述第二FEOL结构相对。
22.根据权利要求21所述的电子系统，其中所述至少一个存储器装置包括存储器装置的堆叠。
23.根据权利要求21所述的电子系统，其中所述半导体材料包括形成复合裸片的两个裸片部分。
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