TW202013667A - 半導體結構、封裝結構及其製造方法 - Google Patents

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layer
integrated circuit
conductive
circuit element
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陳韋廷
蔡仲豪
余振華
王垂堂
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構包括至少一個積體電路元件。所述至少一個積體電路元件包括第一半導體基底及電耦合到所述第一半導體基底的第二半導體基底，其中所述第一半導體基底和所述第二半導體基底透過第一混合結合介面結合。所述第一半導體基底及所述第二半導體基底中的至少一者包括至少一個第一埋入式電容器。

Description

半導體結構、封裝結構及其製造方法
本發明實施例是有關於一種半導體結構、封裝結構及其製造方法。
在各種電子應用（例如行動電話及其他行動電子設備）中使用的半導體裝置及積體電路通常被製造在單個半導體晶圓上。在晶圓層級製程中，可針對晶圓中的半導體晶粒進行加工處理。晶圓的半導體晶片可與其他半導體元件、半導體晶片、半導體封裝件一起加工及封裝，且已開發出各種技術來進行晶圓級封裝。
本發明實施例提供一種半導體結構包括至少一個積體電路元件。所述至少一個積體電路元件包括第一半導體基底及電耦合到所述第一半導體基底的第二半導體基底，其中所述第一半導體基底和所述第二半導體基底透過第一混合結合介面結合。所述第一半導體基底及所述第二半導體基底中的至少一者包括至少一個第一埋入式電容器。
以下公開內容提供了許多不同的實施例或實施例，用於實現所提供主題的不同特徵。以下描述元件以及佈置的具體示例以簡化本公開。當然，這些僅僅是示例而非旨在進行限制。舉例來說，在下面的描述中將第一特徵形成在第二特徵“之上”或在第二特徵“上” 可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵，進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明實施例可能在各種實例中重複使用參照編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…下”、“在…下方”、“下部”、 “在…上”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。空間相對性用語旨在除圖中所繪示取向外還囊括裝置在使用或操作中的不同取向。設備可具有另外的取向（旋轉90度或其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
另外，這裡可以使用諸如“第一”、“第二”、“第三”、“第四”、“第五”、“第六”和“類似者”之類的術語、以便於說明描述如圖中所示的相似或不同的元件或特徵，並且可以根據說明的存在順序或上下文的順序互換使用。
本發明實施例也可包括其他特徵及製程。舉例來說，可包括測試結構，以説明對三維（three-dimensional，3D）封裝或三維積體電路（three-dimensional integrated circuit，3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊，以使得能夠對3D封裝或3DIC進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒（known good die）進行中間驗證的測試方法來使用，以提高良率（yield）並降低成本。
圖1A至圖1I是根據本公開的一些實施例製造封裝結構的各種階段的示意性剖面圖。實施例旨在提供進一步的解釋，但不用於限制本公開的範圍。在一些實施例中，所述製造方法是晶圓級封裝製程的一部分。為了說明的目的，在圖1A至圖1D中，示出了一個積體電路元件100A表示晶圓（wafer）的多個積體電路元件，並且在圖1E至圖1I中，示出了僅包括一個積體電路元件100A的封裝結構10，來代表遵照例如所述製造方法而獲得的封裝結構。在其他實施例中，可示出兩個或多個積體電路元件100A表示晶圓的複數個積體電路元件或包括在（半導體）封裝件結構中的複數個積體電路元件，且可示出兩個或多個封裝結構10代表遵照所述（半導體）製造方法而獲得的複數個（半導體）封裝結構，本公開不以此為限。
參照圖1A，在一些實施例中，提供半導體基底110A及半導體基底110B。在某些實施例中，半導體基底110A包括內連線結構120、多個導電接墊131A、鈍化層132A、後鈍化層（post-passivation layer）133A、多個導通孔134A及保護層135A。
在一些實施例中，半導體基底110A的材料可包括矽基底，所述矽基底包括形成在所述矽基底中的主動元件（例如，N型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）及/或P型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）裝置等的電晶體、記憶體或其類似物）、被動元件（例如，電阻器、電容器、電感器或其類似物）或其組合。在替代性實施例中，半導體基底110A可以是塊狀矽基底（bulk silicon substrate），例如塊狀單晶矽基底、經摻雜矽基底、未經摻雜矽基底或絕緣體上矽（silicon on insulator，SOI）基底，其中經摻雜矽基底的摻雜劑可為N型摻雜劑、P型摻雜劑或它們的組合。本公開不限於此。
在一些實施例中，半導體基底110A具有頂表面S1及與頂表面S1相對的底表面S2，並且內連線結構120形成在半導體基底110A的頂表面S1上。在某些實施例中，內連線結構120可以包括交替堆疊的一個或多個層間介電質122與一個或多個圖案化導電層124。舉例來說，層間介電質122可以是氧化矽層、氮化矽層、氮氧化矽層、或由其他適合的介電材料形成的介電層，且可透過沉積或類似製程等形成層間介電質122。舉例來說，圖案化導電層124可以是圖案化的銅層或其他適合的圖案化金屬層，且可透過電鍍或沉積形成圖案化導電層124。但是，本公開不以此為限。在一些實施例中，圖案化導電層124可以由雙重鑲嵌方法（dual-damascene method）形成。層間介電質122和圖案化導電層124的層數可以是小於或大於圖1A中所示的層數，並且可以基於需求及/或設計佈局來指定；本公開不限於此。
在一些實施例中，導電接墊131A形成在內連線結構120上並與內連線結構120電連接（或者說，電耦合），鈍化層132A形成在導電接墊131A上並且具有部分地暴露出導電接墊131A的多個開口，後鈍化層133A形成在鈍化層132A上並具有部分地暴露出導電接墊131A的多個開口，導通孔134A分別形成在由鈍化層132A和後鈍化層133A暴露出的導電接墊131A上並與其連接，且保護層135A覆蓋後鈍化層133A並至少包繞導通孔134A的側壁。舉例來說，如圖1A所示，導通孔134A的頂表面S134A被保護層135A的頂表面S135A暴露出來。在一些實施例中，導通孔134A的頂表面S134A與保護層135A的頂表面S135A是實質上共面（coplanar）。因此，導通孔134A的頂表面S134A與保護層135A的頂表面S135A之間存在高共面性。由於高共面性和高平面度，對後續膜層成形的形成是有益的。
在一些實施例中，導電接墊131A可以是鋁墊、銅墊或其他適合的金屬墊。在一些實施例中，鈍化層132A、後鈍化層133A和保護層135A可以是氧化矽層、氮化矽層、氮氧化矽層或由其他適合的介電材料形成的介電層。在一些替代性實施例中，鈍化層132A、後鈍化層133A和保護層135A可以是聚醯亞胺（polyimide， PI）層、聚苯並噁唑（polybenzoxazole ，PBO）層或由其他適合的聚合物形成的介電層。應注意，後鈍化層133A的形成在一些替代性實施例中是可選的（optional）。在一個實施例中，鈍化層132A、後鈍化層133A和保護層135A的材料可以是相同的。在替代性實施例中，鈍化層132A、後鈍化層133A和保護層135A的材料可以是不同的。在一些實施例中，導通孔134A可以是銅柱、銅合金柱或其他適合的金屬柱。導電接墊131A和導通孔134A的數量可以是小於或大於圖1A中所示的數量，並且可以基於需求及/或設計佈局來指定；本公開不以此為限。
在一些實施例中，半導體基底110B包括多個導電接墊131B、鈍化層132B、後鈍化層133B、多個導通孔134B及保護層135B。然而，本公開不限於此；在替代性實施例中，半導體基底110B還可包括類似于內連線結構120的內連線結構。
在一些實施例中，半導體基底110B的材料可包括矽基底，所述矽基底包括形成在所述矽基底中的主動元件（例如，N型金屬氧化物半導體（n-type metal oxide semiconductor，NMOS）及/或P型金屬氧化物半導體（p-type metal oxide semiconductor，PMOS）裝置等的電晶體、記憶體或其類似物）、被動元件（例如電阻器、電容器、電感器或其類似物）或其組合。在替代性實施例中，半導體基底110B可以是塊狀矽基底（bulk silicon substrate），例如塊狀單晶矽基底、經摻雜矽基底、未經摻雜矽基底或絕緣體上矽（silicon on insulator，SOI）基底，其中經摻雜矽基底的摻雜劑可為N型摻雜劑、P型摻雜劑或它們的組合。本公開不以此為限。在一個實施例中，半導體基底110A可以與半導體基底110B相同。在一個實施例中，半導體基底110A可以不同於半導體基底110B。
舉例來說，如圖1A所示，半導體基底110B包括嵌置於半導體基底110B中的至少一個被動元件（例如電容器150A）。在一些實施例中，電容器150A包括導電層151A、導電層153A及夾置在導電層151A與導電層153A之間的介電層152A。在一個實施例中，電容器150A可以是溝槽式電容器（trench capacitor）或深溝槽式電容器（deep trench capacitor）。在一個實施例中，電容器150A可以是金屬-絕緣層-金屬（metal-insulator-metal，MIM）電容器或者是金屬-氧化物-金屬（metal-oxide-metal，MOM）電容器。在一些實施例中，電容器150A的電容密度（capacitance density）大於或實質上等於100 nF/mm2 。透過電容器150A，積體電路元件100A的功率完整性（power integrity）和系統效率（system performance）得到改善。電容器150A的數量可以是一個或多於一個，並且可以基於需求及/或設計佈局來指定；本公開不限於圖1A中所描繪的內容。在替代性實施例中，相反地，電容器150A可以被包括在半導體基底110A中。在另一個替代性實施例中，半導體基底110A和半導體基底110B都可包括至少一個電容器150A。
在一些實施例中，半導體基底110B具有頂表面S3和與頂表面S3相對的底表面S4。如圖1A所示，舉例來說，導電接墊131B形成在半導體基底110B的頂表面S3上並且電連接到電容器150A，鈍化層132B形成在導電接墊131B上並具有暴露出導電接墊131B的多個開口，後鈍化層133B形成在鈍化層132B上並具有暴露出導電接墊131B的多個開口，導通孔134B分別形成在由鈍化層132B和後鈍化層133B暴露出的導電接墊131B上並與其連接，且保護層135B覆蓋後鈍化層133B並至少包繞導通孔134B的側壁。舉例來說，如圖1A所示，導通孔134B的頂表面S134B被保護層135B的頂表面S135B暴露出來。在一些實施例中，導通孔134B的頂表面S134B與保護層135B的頂表面S135B是實質上共面。因此，導通孔134B的頂表面S134B與保護層135B的頂表面S135B之間存在高共面性。由於高共面性和高平面度，對後續膜層成形的形成是有益的。
在一些實施例中，導電接墊131B可以是鋁墊、銅墊或其他適合的金屬墊。在一些實施例中，鈍化層132B、後鈍化層133B和保護層135B可以是氧化矽層、氮化矽層、氮氧化矽層或由其他適合的介電材料形成的介電層。在一些替代性實施例中，鈍化層132B、後鈍化層133B和保護層135B可以是聚醯亞胺層、聚苯並噁唑層或由其他適合的聚合物形成的介電層。應注意，後鈍化層133B的形成在一些替代性實施例中是可選的。在一個實施例中，鈍化層132B、後鈍化層133B和保護層135B的材料可以是相同的。在替代性實施例中，鈍化層132B、後鈍化層133B和保護層135B的材料可以是不同的。在一些實施例中，導通孔134B可以是銅柱、銅合金柱或其他適合的金屬柱。導電接墊131B和導通孔134B的數量可以是小於或大於圖1A中所示的數量，並且可以基於需求及/或設計佈局來指定；本公開不以此為限。在一些實施例中，導電接墊131B、鈍化層132B、後鈍化層133B、導通孔134B及保護層135B的材料可以分別地與導電接墊131A、鈍化層132A、後鈍化層133A、導通孔134A及保護層135A的材料相同或不同，本公開不以此為限。
在一些實施例中，半導體基底110B包括多個矽穿孔（through silicon via，TSV）140，且矽穿孔140嵌置於半導體基底110B中並電連接到導電接墊131B。如圖1A所示，矽穿孔140的頂表面S140t與半導體基底110B的頂表面S3實質上共面，且矽穿孔140實體地（物理地）連接到導電接墊131B。在一些實施例中，矽穿孔140的材料可以是銅、銅合金或其他適合的金屬材料。可以根據需求，來選擇矽穿孔140的數量，矽穿孔140的數量不限於本公開。
同時參照圖1A和圖1B，在一些實施例中，半導體基底110B被拾取並放置在半導體基底110A上，並透過混合結合將半導體基底110B結合到半導體基底110A。如圖1A和圖1B所示，在某些實施例中，半導體基底110A的頂表面S1面向半導體基底110B的頂表面S3，導通孔134A分別支撐/抵頂住（prop against）導體通孔134B。換句話說，導通孔134A的頂表面S134A例如是與導通孔134B的頂表面S134B對齊，且保護層135A的頂表面S135A例如是與保護層135B的頂表面S135B對齊。透過導通孔134A、導通孔134B、保護層135A及保護層135B，半導體基底110A及半導體基底110B透過混合結合彼此結合。舉例來說，混合結合製程可包括親水性融合結合製程（hydrophilic fusion bonding process）或疏水性融合結合製程（hydrophobic fusion bonding process）。在一個實施例中，進行親水性融合結合製程，其中可工作的結合溫度（workable bonding temperature）大約在150℃至400℃的範圍內，並且可工作的結合壓力（workable bonding pressure）大約大於2 J/m2 ；但是，本公開不特別限定於此。
在一些實施例中，如圖1B所示，在混合結合製程之後，結合介面IF1位於半導體基底110A與半導體基底110B之間，其中半導體基底110A的導通孔134A與半導體基底110B的導通孔134B實體地連接，半導體基底110A的保護層135A與半導體基底110B的保護層135B實體地連接。換句話說，半導體基底110A和半導體基底110B例如位於結合介面IF1的兩個不同側面。在某些實施例中，如圖1B所示，半導體基底110A及半導體基底110B透過半導體基底110A的導通孔134A和半導體基底110B的導通孔134B彼此電連接。導通孔134A和導通孔134B皆可稱為混合結合結構（hybrid bonding structure）。另外，導電接墊131A/導電接墊131B、鈍化層132A/鈍化層132B、後鈍化層133A/後鈍化層133B、導通孔134A/導通孔134B及保護層135A/保護層135B一起被稱為電路結構（circuit structure）CS1。
參照圖1C，在一些實施例中，在半導體基底110B的底表面S4上進行平面化步驟，以形成半導體基底110B'，其中半導體基底110B'具有暴露出矽穿孔140的底表面S140b的底表面S4'。在一些實施例中，平面化步驟可包括研磨製程或化學機械拋光（chemical mechanical polishing，CMP）製程。在平面化步驟之後，可任選地執行清潔步驟以例如清潔及移除從平面化步驟產生的殘餘物。然而，本公開不限於此，平面化步驟可以透過任何其他適合的方法來執行。如圖1C所示，舉例來說，矽穿孔140的底表面S140b與半導體基底110B'的底表面S4'實質上齊平（levelled）。換句話說，矽穿孔140的底表面S140b與半導體基底110B'的底表面S4'實質上共面。在矽穿孔140的底表面S140b與半導體基底110B'的底表面S4'之間存在高共面性。由於高共面性和高平面度，對後續膜層成形的形成是有益的。
參照圖1D，在一些實施例中，一個或多個層間介電質162與一個或多個圖案化導電層164交替地形成在半導體基底110B'的底表面S4'上，以形成積體電路元件100A。換句話說，層間介電質162與圖案化導電層164彼此交替地堆疊。層間介電質162和圖案化導電層164一起被稱為電路結構160。
舉例來說，層間介電質162可以是氧化矽層、氮化矽層、氮氧化矽層、或由其它適合的介電材料形成的介電層，且可透過沉積或類似製程等形成層間介電質162。舉例來說，圖案化導電層164可以是圖案化的銅層或其他適合的圖案化金屬層，且可透過電鍍或沉積形成圖案化導電層164。但是，本公開不以此為限。在一些實施例中，圖案化導電層164可以由雙重鑲嵌方法形成。層間介電質162和圖案化導電層164的層數可以是小於或大於圖1D所示的層數，並且可以根據需求及/或設計佈局來指定；本公開不特別限定於此。
在某些實施例中，圖案化導電層164與嵌置於半導體基底110B'中的矽穿孔140電連接。如圖1D所示，舉例來說，圖案化導電層164的最底層由層間介電質162的最底層暴露，以用於連接矽穿孔140；且圖案化導電層164的最頂層由層間介電質162的最頂層暴露，以用於連接後來形成的元件。圖案化導電層164的最頂層可以包括多個導電接墊（被稱為積體電路元件100A的頂部金屬）。至此，積體電路元件100A的製造完成。
在一些實施例中，執行切割（或單體化）製程以將彼此連接的多個積體電路元件100A切割成單個且分離的多個積體電路元件100A。在一些實施例中，切割製程可包括機械鋸切（mechanical sawing）或雷射切割（laser cutting），但本公開不限於此。
在替代性實施例中，圖案化導電層164的最底層由層間介電質162的最底層暴露，以用於連接矽穿孔140；且層間介電質162的最頂層完全地覆蓋在圖案化導電層164的最頂層上，以防止由於轉移或運輸造成的破損。在此實施例中，可能需要研磨步驟以至少部分地去除層間介電質162的最頂層來暴露出圖案化導電層164的最頂層，以用於連接後來形成的元件。
參照圖1E，在一些實施例中，提供上方形成有離型層DB及絕緣層IN的載體C。在一些實施例中，離型層DB位於載體C與絕緣層IN之間。在一些實施例中，舉例來說，載體C是玻璃基底，離型層DB為形成於玻璃基底上的光-熱轉換（light-to-heat conversion，LTHC）釋放層，且絕緣層IN是形成於剝離層DB上的聚苯並噁唑（PBO）層。應注意，在一些替代性實施例中，絕緣層IN的形成是可選的。還可以注意到，載體C、離型層DB及絕緣層IN的材料不限於本公開所公開的內容。
在一些實施例中，在提供上方形成有離型層DB及絕緣層IN的載體C之後，在絕緣層IN上形成多個導電柱200。在一些實施例中，透過微影、鍍覆及光阻剝除製程（photoresist stripping process）在載體C上（例如，在絕緣層IN正上方）形成導電柱200。在一些替代性實施例中，透過其他製程預先製作導電柱200並將導電柱200安裝在載體C上。舉例來說，導電柱200包括銅柱或其他金屬柱。
繼續參照圖1E，在一些實施例中，可將圖1D所示的積體電路元件100A拾取並放置在由載體C承載的絕緣層IN上。在一些實施例中，透過晶粒貼合膜（die attach film）DA、粘合膏（adhesion paste）等將積體電路元件100A貼合或粘合在絕緣層IN上。在一些實施例中，積體電路元件100A的厚度可小於導電柱200的高度，如圖1E所示。但是，本公開不以此為限。在替代性實施例中，積體電路元件100A的厚度可以大於或實質上等於導電柱200的高度。如圖1E所示，可以在形成導電柱200之後，拾取積體電路元件100A並將其放置在絕緣層IN上。但是，本公開不限於此。在替代性實施例中，可以在形成導電柱200之前，拾取積體電路元件100A並將其放置在絕緣層IN上。積體電路元件100A和導電柱200的數量可以基於需求及/或設計佈局來指定，並且不限於本公開。
參照圖1F，在載體C上（例如，在絕緣層IN上）形成絕緣包封體210，以包封積體電路元件100A和導電柱200。換句話說，積體電路元件100A及導電柱200被絕緣包封體210覆蓋並嵌置於絕緣包封體210中。換句話說，積體電路元件100A及導電柱200不能透過絕緣包封體210的頂表面210t以可觸及的方式顯露出，舉例來說。在一些實施例中，絕緣包封體210為透過模制製程形成的模制化合物（molding compound），且絕緣包封體210的材料可包括環氧樹脂或其他適合的樹脂。舉例來說，絕緣包封體210可以是含有化學填料的環氧樹脂。
參照圖1F和圖1G，在一些實施例中，絕緣包封體210、導電柱200及積體電路元件100A被平面化，直到暴露出積體電路元件100A的表面S110At（例如，圖案化導電層164的最頂層的頂表面和層間介電質162的最頂層的頂表面）及導電柱200的頂表面S200t。在絕緣包封體210被平面化之後，在載體C上（例如，在絕緣層IN上）形成平面化絕緣包封體210'，且透過平面化絕緣包封體210'的頂表面210t'，積體電路元件100A及導電柱200以可觸及的方式被顯露出。
在絕緣包封體210的平面化製程期間（示於圖1G中），層間介電質162的最頂層的部分及/或圖案化導電層164的最頂層的部分也可以被平面化。 在一些實施例中，如圖1G所示，在絕緣包封體210的平面化製程期間，層間介電質162的最頂層的部分和導電柱200的部分也可被平面化。在一些實施例中，如圖1G所示，在絕緣包封體210的平面化製程期間，層間介電質162的最頂層的部分、圖案化導電層164的最頂層的部分、及導電柱200的部分也可被平面化。例如，可以透過機械研磨或化學機械拋光來形成平面化絕緣包封體210'。在平面化製程之後，可以任選地執行清潔步驟以例如清潔並移除從平面化步驟產生的殘餘物。然而，本公開並非僅限於此，並且平面化步驟可以透過任何其他適合的方法來執行。
在一些實施例中，如圖1G所示，平面化絕緣包封體210'實體地接觸積體電路元件100A的側壁SW1與導電柱200的側壁SW2。換句話說，積體電路元件100A及導電柱200大部分嵌入平面化絕緣包封體210'中，只有積體電路元件100A的頂表面S110At和導電柱200的頂表面S200t以可觸及地方式被暴露出來。在某些實施例中，層間介電質162的最頂層的頂表面、圖案化導電層164的最頂層的頂表面、及導電柱200的頂表面S200t與平面化絕緣包封體210'的頂表面210t'實質上齊平。換句話說，層間介電質162的最頂層的頂表面、圖案化導電層164的最頂層的頂表面、導電柱200的頂表面S200t及平面化絕緣包封體210'的頂表面210t'實質上共面。由於平面化絕緣包封體210'、積體電路元件100A及導電柱200之間存在高共面性和高平面度，對後續膜層成形的形成是有益的。
參照圖1H，在一些實施例中，在形成平面化絕緣包封體210'之後，形成重佈線路結構220在平面化絕緣包封體210'上。在一些實施例中，重佈線路結構220形成在平面化絕緣包封體210'的頂表面210t'、層間介電質162的最頂層的頂表面、圖案化導電層164的最頂層的頂表面及導電柱200的頂表面S200t上。在某些實施例中，重佈線路結構220被製造成與下面的一個或多個連接件電連接。此處，前述連接件可以是由層間介電質162的最頂層暴露的圖案化導電層164的最頂層和嵌置於平面化絕緣包封體210'中的導電柱200。 換句話說，重佈線路結構220電連接到被暴露出來的圖案化導電層164的最頂層及導電柱200。重佈線路結構220可以稱為積體電路元件100A的前側重佈線層（front-side redistribution layer）。
繼續參照圖1H，在一些實施例中，重佈線路結構220包括交替堆疊的多個層間介電質222與多個重佈線導電層224，且重佈線導電層224電連接到被暴露出來的圖案化導電層164的最頂層和嵌置於平面化絕緣包封體210'中導電柱200。如圖1H所示，在一些實施例中，圖案化導電層164的最頂層的頂表面和導電柱200的頂表面S200t與重佈線路結構220接觸。在此種實施例中，圖案化導電層164的最頂層的頂表面和導電柱200的頂表面S200t與重佈線導電層224的最底部的重佈線導電層224接觸。在一些實施例中，圖案化導電層164的最頂層的頂表面和導電柱200的頂表面S200t為局部地被層間介電質222的最底部的層間介電質222覆蓋。
在一些實施例中，重佈線導電層224的材料包括鋁、鈦、銅、鎳、鎢及/或其合金，並且可以透過電鍍或沉積形成重佈線導電層224。在一些實施例中，層間介電質222的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（benzocyclobutene，BCB）、聚苯並噁唑（PBO）、或任何其他適合的聚合物系介電材料，且層間介電質222可以透過沉積形成。層間介電質222和重佈線導電層224的層數可以根據需求及/或設計佈局來指定，並非僅限於本公開。
在某些實施例中，最頂部的重佈線導電層224可包括多個導電接墊。在此種實施例中，上述導電接墊可以包括用於球安裝的多個球下金屬（under-ball metallurgy，UBM）圖案224a及/或用於安裝被動元件的多個連接接墊224b。球下金屬圖案224a的數量和連接接墊224b的數量不受本公開的限制。繼續參照圖1H，在一些實施例中，在形成重佈線路結構220之後，將多個導電球230放置在球下金屬圖案224a上，且將至少一個被動元件240安裝在連接接墊224b上。在一些實施例中，導電球230可以透過植球製程（ball placement process）放置在球下金屬圖案224a上，並且被動元件240可以透過焊料製程（soldering process）安裝在連接接墊224b上。但是，本公開不以此為限。
在一些實施例中，透過重佈線路結構220及球下金屬圖案224a，部分的導電球230與積體電路元件100A電連接。在一些實施例中，透過重佈線路結構220及球下金屬圖案224a，部分的導電球230與導電柱200電連接。在一些實施例中，透過重佈線路結構220、球下金屬圖案224a及連接接墊224b，部分的導電球230與被動元件240電連接。在一些實施例中，透過重佈線路結構220及連接接墊224b，被動元件240是電連接到積體電路元件100A。在某些實施例中，部分的導電球230可以是電浮置或電接地，本公開不限於此。
參照圖1H和圖1I，在一些實施例中，在形成重佈線路結構220、導電球230、及被動元件240之後，離型層DB與載體C從絕緣層IN上剝離，以形成封裝結構10。如圖1I所示，透過由載體C承載的離型層DB，使絕緣層IN容易地與載體C分離。在剝離層DB為光-熱轉換釋放層的一些實施例中，可以利用紫外光（ultraviolet，UV）雷射照射來促進絕緣層IN從載體C上剝離。至此，封裝結構10的製造完成。
在剝離（de-bonding）步驟期間，舉例來說，在剝離載體C和離型層DB之前，將封裝結構10與載體C一起翻轉，並且採用固持裝置（未示出）固持導電球230來固定封裝結構10。舉例來說，固持裝置可以是膠帶（adhesive tape）、載體膜（carrier film）或吸持墊（suction pad）。在一些實施例中，在將導電球230從固持裝置釋放之前，將載體C剝離，然後執行切割製程（dicing process）以將具有多個封裝結構10的晶圓切割成單獨且分開的多個封裝結構10。在一個實施例中，切割製程是晶圓切割製程（wafer dicing process），包括機械刀片鋸割（mechanical blade sawing）或雷射切割（laser cutting）。
在一些實施例中，封裝結構10可以進一步結合到具有（多個）晶片/晶粒或（多個）其他電子裝置的附加的封裝體，以形成疊層封裝（package-on-package，POP）結構。舉例來說，根據需求，透過由形成在絕緣層IN中的多個開口所暴露出的導電柱200及/或其他附加的連接件，封裝結構10可以進一步結合到具有（多個）晶片/晶粒或（多個）其他電子裝置的附加的封裝體來形成POP結構。本公開不以此為限。在一些實施例中，絕緣層IN可以任選地被移除。
在其他替代性實施例中，載體C可以被保留在封裝結構10上並且是作為封裝結構10的一部分。舉例來說，當載體C的材料是回收矽基底或其類似物，載體C可以用作封裝結構10的散熱元件。在此種實施例中，載體C還可以用於翹曲控制（warpage control）。
在其他實施例中，在封裝結構10中，積體電路元件100A可以由圖2D中所示出的積體電路元件100B、圖3D中所示出的積體電路元件100C、圖4中所示出的積體電路元件100D或者圖5中所示出的積體電路元件100E來代替，本公開不以此為限。下方提供積體電路元件100B、積體電路元件100C、積體電路元件100D和積體電路元件100E的詳細結構。
圖2A至圖2D是根據本公開的一些實施例製造封裝結構中的積體電路元件的各種階段的示意性剖面圖。與先前描述的元件相似或實質上相同的元件將使用相同的參照編號，且不再重複相同元件的一些細節或說明（例如，形成方法、材料等）。
參照圖2A，在一些實施例中，於圖1C所描述的製造流程後，接著，多個導電接墊131C形成在半導體基底110B'的底表面S4'上且電連接到矽穿孔140，鈍化層132C形成在導電接墊131C上且具有暴露出導電接墊131C的多個開口，後鈍化層133C形成在鈍化層132C上且具有暴露出導電接墊131C的多個開口，多個導通孔134C分別形成在由鈍化層132C和後鈍化層133C暴露出的導電接墊131C上並與其連接，且保護層135C覆蓋後鈍化層133C並至少包繞導通孔134C的側壁。舉例來說，如圖2A所示，導通孔134C的頂表面S134C被保護層135C的頂表面S135C暴露出來。在一些實施例中，導通孔134C的頂表面S134C與保護層135C的頂表面S135C是實質上共面。因此，導通孔134C的頂表面S134C與保護層135C的頂表面S135C之間存在高共面性。由於高共面性和高平面度，對後續膜層成形的形成是有益的。
參照圖2B，在一些實施例中，半導體基底110C被拾取並放置在半導體基底110B'上，並透過混合結合結合到半導體基底110B'。舉例來說，混合結合製程可包括親水性融合結合製程或疏水性融合結合製程。在一個實施例中，進行親水性融合結合製程，其中可工作的結合溫度大約在150℃至400℃的範圍，且可工作的結合壓力大約大於2 J/m2 ；但是，本公開不限於此。
在一些實施例中，半導體基底110C包括多個導電接墊131D、鈍化層132D，後鈍化層133D、多個導通孔134D、保護層135D、多個矽穿孔142及至少一個電容器150B。然而，本公開不以此為限；在替代性實施例中，半導體基底110C還可包括類似于內連線結構120的內連線結構。
在一個實施例中，半導體基底110C可以與半導體基底110A及/或半導體基底110B相同，其可以包括主動元件、被動元件或其組合，因此不在此重複說明其材料。舉例來說，如圖2B所示，半導體基底110C類似於半導體基底110B。然而，本公開不以此為限；在一個實施例中，半導體基底110C可以與半導體基底110A及/或半導體基底110B不同。
如圖2B所示，在一些實施例中，半導體基底110C包括嵌置於半導體基底110C中的電容器150B，其中電容器150B包括導電層151B、導電層153B及夾置在導電層151B與導電層153B之間的介電層152B。在一個實施例中，電容器150B可以是溝槽式電容器或深溝槽式電容器。在一個實施例中，電容器150B可以是金屬-絕緣層-金屬（MIM）電容器或金屬-氧化物-金屬（MOM）電容器。在一些實施例中，電容器150B的電容密度大於或實質上等於100 nF/mm2 。電容器150B的數量可以是一個或多於一個，並且可以根據需求及/或設計佈局來指定；本公開不限於圖2B中描述的內容。導電接墊131D和導通孔134D的數量可以是小於或大於圖2B中所示的數量，並且可以基於需求及/或設計佈局來指定；本公開不限於此。
在一些實施例中，半導體基底110C具有頂表面S5和與頂表面S5相對的底表面S6。如圖2B所示，舉例來說，導電接墊131D形成在半導體基底110C的頂表面S5上並且電連接到電容器150B，鈍化層132D形成在導電接墊131D上並具有暴露出導電接墊131D的多個開口，後鈍化層133D形成在鈍化層132D上並具有暴露出導電接墊131D的多個開口，導通孔134D分別形成在由鈍化層132D和後鈍化層133D暴露出的導電接墊131D上並與其連接，且保護層135D覆蓋後鈍化層133D並至少包繞導通孔134D的側壁。舉例來說，如圖2B所示，導通孔134D的頂表面與保護層135D頂表面是實質上共面；因此，導通孔134D的頂表面與保護層135D的頂表面之間存在高共面性。
在一些實施例中，導電接墊131C~131D、鈍化層132C~132D、後鈍化層133C~133D、導通孔134C~134D及保護層135C~135D的形成和材料可以分別與導電接墊131A~131B、鈍化層132A~132B、後鈍化層133A~133B、導通孔134A~134B及保護層135A~135D的形成和材料相同或相似；因此，這裡不再重複說明。在一些實施例中，導電接墊131C~131D、鈍化層132C~132D、後鈍化層133C~133D、導通孔134C~134D及保護層135C~135D的形成和材料可以不同於導電接墊131A~131B、鈍化層132A~132B、後鈍化層133A~133B、導通孔134A~134B及保護層135A~135B的形成和材料，本公開不限於此。
在一些實施例中，在半導體基底110C中，矽穿孔142嵌置於半導體基底110C中並電連接到導電接墊131D。如圖2B所示，矽穿孔142的頂表面S142t與半導體基底110C的頂表面S5實質上共面，且矽穿孔142實體地連接到導電接墊131D。在一些實施例中，矽穿孔142的形成和材料類似於矽穿孔140的形成和材料，因此不再此重複說明。
繼續參照圖2B，在一些實施例中，導通孔134C與導通孔134D對齊，並且保護層135C與保護層135D對齊。透過導通孔134C、導通孔134D、保護層135C及保護層135D，半導體基底110B'和半導體基底110C透過混合結合彼此結合。結合介面IF2位於半導體基底110B'與半導體基底110C之間，其中半導體基底110B'的導通孔134C與半導體基底110C的導通孔134D實體地連接，且半導體基底110B'的保護層135C與半導體基底110C的保護層135D實體地連接。換句話說，半導體基底110B'和半導體基底110C例如位於結合介面IF2的兩個不同側面。在某些實施例中，如圖2B所示，半導體基底110B'和半導體基底110C透過半導體基底110B'的導通孔134C和半導體基底110C的導通孔134D彼此電連接。導通孔134C和導通孔134D皆稱為混合結合結構。另外，導電接墊131C/導電接墊131D、鈍化層132C/鈍化層132D、後鈍化層133C/後鈍化層133D、導通孔134C/導通孔134D和保護層135C/保護層135D一起稱為電路結構CS2。在本公開中，電路結構CS1和電路結構CS2例如是具有相同的構造，但本公開不限於此。在一些實施例中，電路結構CS2可以與電路結構CS1不同。
參照圖2C，在一些實施例中，在半導體基底110C的底表面S6上進行平面化步驟，以形成半導體基底110C'，其中半導體基底110C'具有暴露出矽穿孔142的底表面S142b的底表面S6'。在某些實施例中，平面化步驟可包括研磨製程或化學機械拋光製程。在平面化步驟之後，可任選地執行清潔步驟以例如清潔和移除從平面化步驟產生的殘餘物。然而，本公開不限於此，平面化步驟可以透過任何其他適合的方法來執行。如圖2C所示，舉例來說，矽穿孔142的底表面S142b與半導體基底110C'的底表面S6'實質上平齊。換句話說，矽穿孔142的底表面S142b與半導體基底110C'的底表面S6'實質上共面。在矽穿孔142的底表面S142b與半導體基底110C'的底表面S6'之間存在高共面性。由於高共面性和高平面度，對後續膜層成形的形成是有益的。
參照圖2D，在一些實施例中，在半導體基底110C'的底表面S6'上形成具有交替地佈置的一個或多個層間介電質162與一個或多個圖案化導電層164的電路結構160，以形成積體電路元件100B。層間介電質162和圖案化導電層164的形成和材料已於圖1D中描述，故在此將不再複述。
如圖2D所示，舉例來說，透過實體地連接矽穿孔142的底表面S142b和被層間介電質162的最底層暴露的圖案化導電層164的最底層，電路結構160與矽穿孔142電連接。在一些實施例中，圖案化導電層164的最頂層由層間介電質162的最頂層暴露，以用於連接後來形成的元件，然而本公開不限於此。在替代性實施例中，圖案化導電層164的最頂層完全地被層間介電質162的最頂層覆蓋，以防止由於轉移或運輸造成的破損。在此種實施例中，可能需要研磨步驟以至少部分地去除層間介電質162的最頂層來暴露圖案化導電層164的最頂層，以用於連接後來形成的元件。
在一些實施例中，執行切割（或單體化）製程以將彼此連接的多個積體電路元件100B切割成單個且分離的多個積體電路元件100B。在一些實施例中，切割製程可包括機械鋸切或雷射切割，但本公開不限於此。然後，基於需求，可以使用積體電路元件100B來執行如上方圖1E至圖1I中所描述的製造製程，以獲得半導體封裝件及/或疊層封裝結構。
圖3A至圖3C是根據本公開的一些實施例製造封裝結構中的積體電路元件的各種階段的示意性剖面圖。與先前描述的元件相似或實質上相同的元件將使用相同的參照編號，並且在此不再重複相同元件的一些細節或說明（例如，形成方法，材料等）。
參照圖3A，在一些實施例中，於圖2A所描述的製造流程後，接著，半導體基底110D被拾取並放置在半導體基底110B'上，並透過混合結合而與半導體基底110B'結合。舉例來說，混合結合製程可包括親水性融合結合製程或疏水性融合結合製程。在一個實施例中，進行親水性融合結合製程，其中可工作的結合溫度大約在150℃至400℃的範圍，且可工作的結合壓力約大於2 J/m2 ；但是，本公開不限於此。
在一些實施例中，半導體基底110D包括多個導電接墊131E、鈍化層132E、後鈍化層133E、多個導通孔134E、保護層135E、多個矽穿孔144及至少一個主動元件。在替代性實施例中，半導體基底110D還可包括類似于內連線結構120的內連線結構。在一個實施例中，半導體基底110D的材料可以與半導體基底110A/半導體基底110B/半導體基底110C相同，因此這裡不再重複說明其材料。在某些實施例中，主動元件可以是快取裝置（cache device）、記憶體裝置（memory device）、記憶體裝置堆疊（memory device stack）或其組合，本公開不限於此。為簡單起見，省略了在半導體基底110D中形成的主動元件的繪製。
在一些實施例中，半導體基底110D包括嵌置於半導體基底110D中的矽穿孔144，並且矽穿孔144電連接到導電接墊131E。如圖3A所示，矽穿孔144的頂表面S144t與半導體基底110D的頂表面S7實質上共面，且矽穿孔144實體地連接到導電接墊131E。在一些實施例中，矽穿孔144的形成和材料類似於矽穿孔140與矽穿孔142的形成和材料，因此不再重複說明。
在一些實施例中，半導體基底110D具有頂表面S7和與頂表面S7相對的底表面S8。如圖3A所示，導電接墊131E形成在半導體基底110D的頂表面S7上並電連接到矽穿孔144，鈍化層132E形成在導電接墊131E上並具有暴露出導電接墊131E的多個開口，後鈍化層133E形成在鈍化層132E上並具有暴露出導電接墊131E的多個開口，導通孔134E分別形成在由鈍化層132E和後鈍化層133E暴露出的導電接墊131E上並與其連接，且保護層135E覆蓋後鈍化層133E並至少包繞導通孔134E的側壁。舉例來說，如圖3A所示，導通孔134E的頂表面與保護層135E頂表面是實質上共面；因此，導通孔134E的頂表面與保護層135E的頂表面之間存在高共面性。
在某些實施例中，導電接墊131E、鈍化層132E、後鈍化層133E、導通孔134E及保護層135E的形成和材料可以分別與導電接墊131A~131D、鈍化層132A~132D、後鈍化層133A~133D、導通孔134A~134D及保護層135A~135D的形成和材料相同或相似；因此，這裡不再重複說明。在一些實施例中，導電接墊131E、鈍化層132E、後鈍化層133E、導通孔134E及保護層135E的形成和材料可以不同於導電接墊131A~131D、鈍化層132A~132D、後鈍化層133A~133D、導通孔134A~134D及保護層135A~135D的形成和材料，本公開不限於此。
繼續參照圖3A，在一些實施例中，導通孔134C與導通孔134E對齊，且保護層135C與保護層135E對齊。透過導通孔134C、導通孔134E、保護層135C及保護層135E，半導體基底110B'和半導體基底110D透過混合結合彼此結合。結合介面IF3位於半導體基底110B'與半導體基底110D之間，其中半導體基底110B'的導通孔134C與半導體基底110D的導通孔134E實體地連接，且半導體基底110B'的保護層135C與半導體基底110D的保護層135E實體地連接。換句話說，半導體基底110B'和半導體基底110D例如位於結合介面IF3的兩個不同側面。在某些實施例中，如圖3A所示，半導體基底110B'和半導體基底110D透過半導體基底110B'的導通孔134C和半導體基底110D的導通孔134E彼此電連接。導通孔134C和導通孔134E皆稱為混合結合結構。另外，導電接墊131C/導電接墊131E、鈍化層132C/鈍化層132E、後鈍化層133C/後鈍化層133E、導通孔134C/導通孔134E及保護層135C/保護層135E一起稱為電路結構CS3。在本公開中，電路結構CS1和電路結構CS3例如具有相同的構造，但本公開不限於此。在一些實施例中，電路結構CS3可以與電路結構CS1不同。
參照圖3B，在一些實施例中，在半導體基底110D的底表面S8上執行平面化步驟，以形成半導體基底110D'，其中半導體基底110D'具有暴露矽穿孔144的底表面S144b的底表面S8'。在某些實施例中，平面化步驟可包括研磨製程或化學機械拋光製程。在平面化步驟之後，可任選地執行清潔步驟以例如清潔和移除從平面化步驟產生的殘餘物。然而，本公開不限於此，並且平面化步驟可以透過任何其他適合的方法來執行。如圖3B所示，舉例來說，矽穿孔144的底表面S144b與半導體基底110D'的底表面S8'實質上齊平。換句話說，矽穿孔144的底表面S144b與半導體基底110D'的底表面S8'實質上共面。矽穿孔144的底表面S144b與半導體基底110D'的底表面S8'之間存在高共面性。由於高共面性和高平面度，對後續膜層成形的形成是有益的。
參照圖3C，在一些實施例中，在半導體基底110D'的底表面S8'上形成具有交替地佈置的一個或多個層間介電質162與一個或多個圖案化導電層164的電路結構160，以形成積體電路元件100C。透過半導體基底110D'，主動元件（例如，記憶體裝置、快取裝置、或其類似物）與半導體基底110A之間的短的電性連接路徑（short electrical connection path）進一步於積體電路元件100C中被實現。層間介電質162和圖案化導電層164的形成和材料已於圖1D中描述，故在此不再重複說明。
如圖3C所示，舉例來說，透過實體地連接矽穿孔144的底表面S144b和被層間介電質162的最底層暴露的圖案化導電層164的最底層，電路結構160電連接矽穿孔144。在一些實施例中，圖案化導電層164的最頂層由層間介電質162的最頂層暴露，以用於連接後來形成的元件，然而本公開不限於此。在替代性實施例中，圖案化導電層164的最頂層完全地被層間介電質162的最頂層覆蓋，以防止由於轉移或運輸造成的破損。在此種實施例中，可能需要研磨步驟以至少部分地去除層間介電質162的最頂層來暴露圖案化導電層164的最頂層，以用於連接後來形成的元件。
在一些實施例中，執行切割（或單體化）製程以將彼此連接的多個積體電路元件100C切割成單個且分離的多個積體電路元件100C。在一些實施例中，切割製程可包括機械鋸切或雷射切割，但本公開不限於此。然後，基於需求，可以使用積體電路元件100C來執行如上方圖1E至圖1I中所描述的製造製程，以獲得半導體封裝件及/或疊層封裝結構。
圖4是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。同時參照圖2D和圖4，圖2D中描繪的積體電路元件100B與圖4中描繪的積體電路元件100D相似；使得與上述元件相似或實質上相同的元件將使用相同的參照編號，且本文中將不再重複相同元件與彼此之間的關係的一些細節或說明（例如，相對定位構造、電連接、形成方法、材料等等)。一併參照圖2D和圖4，不同之處在於，圖4中描繪的積體電路元件100D還包括在電路結構160與半導體基底110C'之間的附加元件（例如，至少一個由圖3C所示的電路結構CS3及至少一個由圖3C所示的半導體基底110D'）。
在一些實施例中，如圖4所示，在積體電路元件100D中還包括一個附加的電路結構CS3和一個附加的半導體基底110D'（如圖3C所示），其中附加的電路結構CS3電連接到半導體基底110C'與附加的半導體基底110D'並位於半導體基底110C'與附加的半導體基底110D'之間，且附加的半導體基底110D'是電連接到附加的電路結構CS3與電路結構160並位於附加的電路結構CS3與電路結構160之間。但是，本公開不限於此。在包括兩個或更多個附加的電路結構CS3與兩個或更多個附加的半導體基底110D'的另一實施例中，附加的電路結構CS3和附加的半導體基底110D'可以沿電路結構160與半導體基底110C'的堆疊方向彼此交替地堆疊並彼此電連接。在本公開中，基於需求，可以使用積體電路元件100D來執行如上方圖1E至圖1I中所描述的製造製程，以獲得半導體封裝件及/或疊層封裝結構。
圖5是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。同時參照圖3C和圖5，圖3C中描繪的積體電路元件100C和圖5中描繪的積體電路元件100E相似；因此與上述元件相同或實質上的元件將使用相同的參照編號，本文中將不再重複相同元件與彼此之間的關係的一些細節或說明（例如相對定位構造、電連接、形成方法、材料等等)。一併參照圖3C和圖5，不同之處在於，圖5中描繪的積體電路元件100E還包括在電路結構160與半導體基底110D'之間的附加元件（例如，至少一個由圖3C中所示的電路結構CS3、至少一個由圖3C中所示的半導體基底110B'及至少一個由圖3C中所示的半導體基底110D'）。
在一些實施例中，如圖5所示，在積體電路元件110E中還包括兩個附加的電路結構CS3、一個附加的半導體基底110B'及一個附加的半導體基底110D'（如圖3C所示），其中附加的電路結構CS3中的一個電連接到附加的半導體基底110B'與半導體基底110D'並位於附加的半導體基底110B'與半導體基底110D'之間，附加的半導體基底110B'電連接到附加的電路結構CS3中的一個與附加的電路結構CS3中的另一個並位於上述兩個附加的電路結構CS3之間，附加的電路結構CS3中的另一個電連接到附加的半導體基底110B'與附加的半導體基底110D'並位於附加的半導體基底110B'與附加的半導體基底110D'之間，且附加的半導體基底110D'電連接到附加的電路結構CS3中的另一個與電路結構160並位於附加的電路結構CS3中的另一個與電路結構160之間。換句話說，兩個附加的電路結構CS3及附加的半導體基底110B'/附加的半導體基底110D'例如是沿著電路結構160和半導體基底110D'的堆疊方向彼此堆疊並彼此電連接。附加的電路結構CS3、附加的半導體基底110B'及附加的半導體基底110D'的數量可以基於需求來選擇，並不限於本公開。在本公開中，基於需求，可以使用積體電路元件100E來執行如上方圖1E至圖1I中所描述的製造製程，以獲得半導體封裝件及/或疊層封裝裝置。
但是，本公開不限於此。可以基於設計佈局和需求來指定和選擇在設置有內連線結構120的半導體基底110A上所欲設置的半導體基底110B'~110D'的數量及電路結構CS1~CS3的數量。
在另一些替代性實施例中，積體電路元件100A~100E中（設置在半導體基底110A正上方）的半導體基底110B'可以由半導體基底110D'代替，參照圖6中的積體電路元件100F、圖7中的積體電路元件100G、圖8中的積體電路元件100H、圖9中的積體電路元件100I及圖10中的積體電路元件100J。與前面描述的元件相似或實質上相同的元件將使用相同的參照編號，並且於此不再重複相同元件的一些細節或說明（例如，形成方法、材料、電性連接和物理性連接等）。如圖3A至圖3C所述，半導體基底110D'包括至少一個主動元件。在一些實施例中，主動元件可以是快取裝置、記憶體裝置、記憶體裝置堆疊或其組合，本公開不限於此。為簡單起見，省略形成在半導體基底110D'中的主動元件的繪製。
然而，本公開不限於此。在替代性實施例中，本公開的積體電路元件可僅包括被動元件，例如嵌置於半導體基底中的電容器；或者說，本公開的積體電路元件可能不包括主動元件。圖11是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。同時參照圖2D和圖11，圖2D中描繪的積體電路元件100B和圖11中描繪的積體電路元件100K相似；因此與上述元件相同或實質上的元件將使用相同的參照編號，且本文中將不再重複相同元件與彼此之間的關係的一些細節或說明（例如相對定位構造、電氣連接、形成方法、材料等)。一併參照圖2D和圖11，不同之處在於，圖11中所示的積體電路元件100K不包括半導體基底110A、內連線結構120、電路結構CS1及嵌置於半導體基底110B'中的矽穿孔140 ，其中半導體基底110B'與半導體基底110C'透過電路結構CS2（例如結合介面IF2）結合在一起且不具有嵌置於其中的主動元件。如圖11所示，嵌置於半導體基底110B'中的電容器和嵌置於半導體基底110C'中的電容器可以透過電路結構CS2彼此電連接。在一些實施例中，嵌置於半導體基底110B'中的電容器（例如圖2D中描繪的電容器150A）和嵌置於半導體基底110C'中的電容器（例如圖2D中描繪的電容器150B）可以透過電路結構CS2和嵌置於半導體基底110C'中的矽穿孔（例如圖2D中所示的矽穿孔142）電連接到電路結構160。
根據本發明的一些實施例，一種半導體結構包括至少一個積體電路元件。所述至少一個積體電路元件包括第一半導體基底及電耦合到所述第一半導體基底的第二半導體基底，其中所述第一半導體基底和所述第二半導體基底透過第一混合結合介面結合。所述第一半導體基底及所述第二半導體基底中的至少一者包括至少一個第一埋入式電容器。
在一些實施例中，在所述的半導體結構中，其中所述第一半導體基底包括設置在所述第一半導體基底的第一側上的多個第一混合結合結構，所述第二半導體基底包括設置在所述第二半導體基底的第二側上的多個第二混合結合結構，所述第一半導體基底和所述第二半導體基底透過結合所述多個第一混合結合結構和所述多個第二混合結合結構彼此電耦合。在一些實施例中，在所述的半導體結構中，其中所述至少一個第一埋入式電容器包括溝槽式電容器，且所述至少一個第一埋入式電容器的電容密度大於或實質上等於100 nF/mm2 。在一些實施例中，在所述的半導體結構中，其中所述第二半導體基底還包括電耦合到所述第一半導體基底的多個第一矽穿孔。在一些實施例中，在所述的半導體結構中，其中所述至少一個積體電路元件還包括第三半導體基底，且所述第二半導體基底和所述第三半導體基底透過第二混合結合介面結合，其中所述第二半導體基底位於所述第一半導體基底與所述第三半導體基底之間。在一些實施例中，在所述的半導體結構中，其中所述第二半導體基底包括設置在與所述第二側相對的第三側上的多個第三混合結合結構，所述第三半導體基底包括設置在所述第三半導體基底的第四側上的多個第四混合結合結構，且所述第二半導體基底和所述第三半導體基底透過結合所述多個第三混合結合結構和所述多個第四混合結合結構彼此電耦合。在一些實施例中，在所述的半導體結構中，其中所述第三半導體基底還包括至少一個第二埋入式電容器。在一些實施例中，在所述的半導體結構中，其中所述第三半導體基底包括多個第二矽穿孔，所述多個第二矽穿孔佈置在所述至少一個第二埋入式電容器的定位位置的旁邊，且所述多個第二矽穿孔是電耦合到所述第一半導體基底。在一些實施例中，在所述的半導體結構中，其中所述至少一個第二埋入式電容器包括溝槽式電容器，且所述至少一個第二埋入式電容器的電容密度大於或實質上等於100 nF/mm2 。
根據本發明的一些實施例，一種封裝結構包括至少一個積體電路元件、絕緣包封體及重佈線結構。所述至少一個積體電路元件包括第一半導體基底以及第二半導體基底。所述第一半導體基底具有至少一個第一主動元件。所述第二半導體基底內嵌置有至少一個第一電容器，所述第二半導體基底電耦合到所述第一半導體基底，其中所述第一半導體基底和所述第二半導體基底透過第一混合結合介面結合。所述絕緣包封體包封所述至少一個積體電路元件。所述重佈線結構位於所述絕緣包封體上並電耦合到所述至少一個積體電路元件。
在一些實施例中，在所述的封裝結構中，其中所述第一半導體基底還包括設置在所述第一半導體基底的主動表面上的多個第一混合結合結構，所述第二半導體基底還包括設置在所述第二半導體基底的第一側上的多個第二混合結合結構，所述第一半導體基底和所述第二半導體基底透過結合所述多個第一混合結合結構和所述多個第二混合結合結構彼此電耦合。在一些實施例中，在所述的封裝結構中，其中所述第二半導體基底還包括多個第一矽穿孔，所述多個第一矽穿孔佈置在所述至少一個第一電容器的定位位置的旁邊，且所述多個第一矽穿孔電耦合到所述第一半導體基底。在一些實施例中，在所述的封裝結構中，其中所述至少一個積體電路元件還包括第三半導體基底，所述第三半導體基底具有至少一個第二主動元件或嵌置其中的至少一個第二電容器，且所述第二半導體基底和所述第三半導體基底透過第二混合結合介面結合，其中所述第二半導體基底位於所述第一半導體基底與所述第三半導體基底之間。在一些實施例中，在所述的封裝結構中，其中所述第二半導體基底還包括設置在與所述第一側相對的第二側上的多個第三混合結合結構，所述第三半導體基底還包括設置在所述第三半導體基底的主動表面上的多個第四混合結合結構，且所述第二半導體基底和所述第三半導體基底透過結合所述多個第三混合結合結構和所述多個第四混合結合結構彼此電耦合。在一些實施例中，在所述的封裝結構中，其中所述第三半導體基底還包括多個第二矽穿孔，所述多個第二矽穿孔佈置在所述至少一個第二主動元件或所述至少一個第二電容器的定位位置的旁邊，且所述多個第二矽穿孔電耦合到所述第一半導體基底。在一些實施例中，在所述的封裝結構中，其中所述至少一個第一電容器和所述至少一個第二電容器包括具有電容密度大於或實質上等於100 nF/mm2 的溝槽式電容器。在一些實施例中，在所述的封裝結構中，其中所述至少一個第二主動元件包括快取裝置、記憶體裝置、記憶體裝置堆疊或其組合。
根據本發明的一些實施例，一種半導體結構的製造方法包括以下步驟：形成至少一個積體電路元件，其包括：提供第一半導體基底和第二半導體基底，其中所述第一半導體基底和所述第二半導體基底中的至少一者包括至少一個第一埋入式電容器；以及執行第一融合結合步驟以結合所述第一半導體基底和所述第二半導體基底，用於電連接所述第一半導體基底和所述第二半導體基底。
在一些實施例中，在所述的半導體結構的製造方法中，其中形成所述至少一個積體電路元件還包括：提供具有至少一個第一主動元件或至少一個第二埋入式電容器的第三半導體基底；以及執行第二融合結合步驟以結合所述第二半導體基底和所述第三半導體基底，用於電連接所述第二半導體基底和所述第三半導體基底，其中所述第二半導體基底設置在所述第一半導體基底與所述第三半導體基底之間。在一些實施例中，一種封裝結構的製造方法包括以下步驟：透過所述的半導體結構的製造方法，形成半導體結構；設置所述半導體結構在載體上；形成絕緣包封體，包封所述半導體結構；平面化所述絕緣包封體；在所述半導體結構和所述絕緣包封體上形成重佈線結構；以及在所述重佈線結構上設置多個導電元件。
雖然本發明實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明實施例的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:封裝結構100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、100K:積體電路元件110A、110B、110B'、110C、110C'、110D、110D':半導體基底120:內連線結構122、162、222:層間介電質124、164:圖案化導電層131A、131B、131C、131D、131E:導電接墊132A、132B、132C、132D、132E:鈍化層133A、133B、133C、133D、133E:後鈍化層134A、134B、134C、134D、134E:導通孔135A、135B、135C、135D、135E:保護層140、142、144:矽穿孔150A、150B:電容器151A、151B、153A、153B:導電層152A、152B:介電層160、CS1、CS2、CS3:電路結構200:導電柱210:絕緣包封體210':平面化絕緣包封體210t、210t'、S110At、S134A、S134B、S134C、S135A、S135B、S135C、S140t、S142t、S144t、S200t、S1、S3、S5、S7:頂表面220:重佈線路結構224:重佈線導電層224a:球下金屬圖案224b:連接接墊230:導電球240:被動元件C:載體DA:晶粒貼合膜DB:離型層IF1、IF2、IF3:結合介面IN:絕緣層S140b、S142b、S144b、S2、S4、S4'、S6、S6'、S8、S8':底表面SW1、SW2:側壁
結合附圖閱讀以下實施方式，會最佳地理解本發明實施例之態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。實際上，為了清楚起見，可以任意增加或減少各種特徵的尺寸。 圖1A至圖1I是根據本公開的一些實施例製造封裝結構的各種階段的示意性剖面圖。 圖2A至圖2D是根據本公開的一些實施例製造封裝結構中的積體電路元件的各種階段的示意性剖面圖。 圖3A至圖3C是根據本公開的一些實施例製造封裝結構中的積體電路元件的各種階段的示意性剖面圖。 圖4是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。 圖5是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。 圖6是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。 圖7是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。 圖8是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。 圖9是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。 圖10是根據本公開的一些實施例的封裝結中構的積體電路元件的示意性剖面圖。 圖11是根據本公開的一些實施例的封裝結構中的積體電路元件的示意性剖面圖。
10:封裝結構
100A:積體電路元件
200:導電柱
210':平面化絕緣包封體
210t':頂表面
220:重佈線路結構
222:層間介電質
224:重佈線導電層
224a:球下金屬圖案
224b:連接接墊
230:導電球
240:被動元件
DA:晶粒貼合膜
IN:絕緣層

Claims (1)

  1. 一種半導體結構，包括： 至少一個積體電路元件，包括： 第一半導體基底及電耦合到所述第一半導體基底的第二半導體基底，其中所述第一半導體基底和所述第二半導體基底透過第一混合結合介面結合，所述第一半導體基底及所述第二半導體基底中的至少一者包括至少一個第一埋入式電容器。
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