CN116469887A - 混合集成电路管芯及其形成方法 - Google Patents

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CN116469887A CN202210823628.6A CN202210823628A CN116469887A CN 116469887 A CN116469887 A CN 116469887A CN 202210823628 A CN202210823628 A CN 202210823628A CN 116469887 A CN116469887 A CN 116469887A
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Abstract

本公开涉及混合集成电路管芯及其形成方法。在一个实施例中，一种器件包括：氮化镓器件，位于衬底上，该氮化镓器件包括电极；电介质层，位于氮化镓器件上和周围；隔离层，位于电介质层上；半导体层，位于隔离层上，该半导体层包括硅器件；通孔，延伸穿过半导体层、隔离层和电介质层，通孔电耦合并实体耦合到氮化镓器件的电极；以及互连结构，位于半导体层上，互连结构包括电耦合到通孔和硅器件的金属化图案。

Description

混合集成电路管芯及其形成方法
技术领域
本公开涉及混合集成电路管芯及其形成方法。
背景技术
半导体器件用于各种电子应用，例如，个人计算机、移动电话、数码相机和其他电子设备。半导体器件通常如下制造：在半导体衬底之上顺序沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多元件被集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
本公开的第一方面涉及一种半导体器件，包括：氮化镓器件，位于衬底上，该氮化镓器件包括电极；电介质层，位于所述氮化镓器件上和周围；隔离层，位于所述电介质层上；半导体层，位于所述隔离层上，该半导体层包括硅器件；通孔，延伸穿过所述半导体层、所述隔离层和所述电介质层，所述通孔电耦合并实体耦合到所述氮化镓器件的电极；以及互连结构，位于所述半导体层上，所述互连结构包括电耦合到所述通孔和所述硅器件的金属化图案。
本公开的第二方面涉及一种半导体器件，包括：高频半导体器件，位于衬底上；电介质层，位于所述高频半导体器件上和之间；隔离层，位于所述电介质层上，所述隔离层的电介质材料具有比所述电介质层的电介质材料低的k值；半导体层，位于所述隔离层上，该半导体层包括低频半导体器件；以及通孔，延伸穿过所述半导体层、所述隔离层和所述电介质层，所述通孔将所述低频半导体器件电耦合到所述高频半导体器件。
本公开的第三方面涉及一种用于形成半导体器件的方法，包括：在衬底之上形成氮化镓器件；在所述氮化镓器件之上沉积电介质层；在所述电介质层之上设置半导体层；在所述半导体层中形成硅器件；形成互连结构，所述互连结构将所述硅器件和所述氮化镓器件互连以形成集成电路；以及单切所述互连结构、所述半导体层和所述电介质层以形成包括所述集成电路的管芯。
附图说明
当与附图一起阅读时，可以从以下详细描述最佳地理解本公开的各个方面。注意，根据行业标准惯例，各种特征并未按比例绘制。实际上，为了讨论的清楚性，可以任意增加或减少各种特征的尺寸。
图1-图10是根据一些实施例的制造混合集成电路管芯的中间阶段的截面图。
图11A-图11C是根据各种实施例的混合集成电路管芯的截面图。
图12A-图12C是根据各种实施例的混合集成电路管芯的截面图。
图13-图14是根据一些其他实施例的制造混合集成电路管芯的中间阶段的截面图。
图15A-图15C是根据各种实施例的混合集成电路管芯的截面图。
图16A-图16C是根据各种实施例的混合集成电路管芯的截面图。
图17-图19是根据一些其他实施例的制造混合集成电路管芯的中间阶段的截面图。
图20是根据一些实施例的混合集成电路管芯的截面图。
图21是根据一些实施例的混合集成电路管芯的截面图。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“下方”、“之下”、“低于”、“之上”、“上方”等之类空间相关术语来描述如图所示的一个元素或特征与另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相对术语旨在涵盖器件在使用或操作中除了图中描绘的方向之外的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，并且本文使用的空间相对描述符同样可以相应地解释。
根据各种实施例，混合集成电路管芯包括不同类型的半导体器件，例如，III-V族半导体器件和IV族半导体器件。III-V族半导体器件具有高增益并且能够在高频下工作。IV族半导体器件具有小尺寸并且能够密集集成。III-V族半导体器件和IV族半导体器件通过贯穿衬底过孔(TSV)互连。此外，隔离特征位于半导体器件之间，这有助于提高半导体器件的性能。在混合集成电路管芯中形成III-V族半导体器件和IV族半导体器件两者允许半导体器件的管芯级互连，而无需利用封装级特征来互连半导体器件。
图1-图10是根据一些实施例的制造混合集成电路管芯100的中间阶段的截面图。示出了多个器件区域102D，并且在每个器件区域102D中形成混合集成电路管芯100。随后器件区域102D会被单切(singulated)以形成混合集成电路管芯100。
在图1中，提供衬底102，并且在衬底102上形成第一半导体层104的堆叠。衬底102可以是硅衬底(掺杂或未掺杂)、或者绝缘体上半导体(SOI)衬底的有源层。衬底102可以包括其他半导体材料，例如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。也可以使用其他衬底，例如，多层衬底或梯度衬底。衬底102可以包括绝缘材料，例如，蓝宝石、氮化铝等或其组合。在一些实施例中，衬底102包括蓝宝石。
第一半导体层104均由III-V族化合物半导体形成，例如，氮化镓、砷化镓、氮化铝镓、砷化铝镓、或氮化铝等。第一半导体层104中的至少两个形成异质结。尽管示出了三个第一半导体层104，但是可以形成任何期望数量的第一半导体层104。每个第一半导体层104可以使用诸如气相外延(VPE)或分子束外延(MBE)之类的工艺外延生长、使用诸如化学气相沉积(CVD)或原子层沉积(ALD)之类的工艺沉积等。
在一些实施例中，第一半导体层104是氮化镓层，其包括由氮化镓形成的缓冲层104A、由氮化铝形成的间隔件层104B、以及由氮化铝镓形成的阻挡层104C。间隔件层104B是可选的，并且比缓冲层104A和阻挡层104C薄。在一些实施例中，缓冲层104A的厚度在1μm至3.5μm的范围内，间隔件层104B的厚度在0.001μm至0.01μm的范围内，并且阻挡层104C的厚度在0.01μm至0.05μm的范围内。在操作期间，在缓冲层104A与间隔件层104B(如果存在的话)之间或与阻挡层104C(如果不存在间隔件层104B的话)之间形成二维电子气(2DEG)。间隔件层104B(在存在时)可以增加2DEG的浓度水平。第一半导体层104还可以包括附加层(未单独示出)，例如，成核层以及过渡层等。例如，氮化铝的成核层可以在缓冲层104A和衬底102之间。
在图2中，由第一半导体层104形成第一半导体器件110。第一半导体器件110是III-V族半导体器件，例如，氮化镓(GaN)器件或碳化硅(SiC)器件等。第一半导体器件110可以是高压驱动器或高电子迁移率晶体管(HEMT)等。第一半导体器件110可以是高频半导体器件，例如，具有5GHz至100GHz范围内的工作频率的器件。在一些实施例中，第一半导体器件110包括不同的半导体器件110A、110B。例如，半导体器件110A可以是高压驱动器，并且半导体器件110B可以是HEMT。可以在每个器件区域102D中形成任何期望类型和数量的第一半导体器件110。
第一半导体器件110可以通过可接受的沉积技术、光刻技术和蚀刻技术在前段制程(front-end of line，FEOL)工艺中形成。例如，第一半导体层104可以被图案化成多个台面(mesa)，每个台面包括第一半导体层104的一些部分。第一半导体层104可以通过诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合之类的蚀刻工艺来图案化。蚀刻可以是各向异性的。另外，在每个第一半导体器件110的第一半导体层104上形成电极106。电极106可以由诸如钛、铝、镍、金、或其组合等之类的导电材料形成，其可以通过诸如物理气相沉积(PVD)或CVD之类的沉积工艺、诸如电镀或化学镀之类的镀覆工艺等形成。在一些实施例中，每个第一半导体器件110包括位于阻挡层104C上的源极电极106S、漏极电极106D和栅极电极106G。还可以形成附加层(未单独示出)，例如，电介质层、界面层、以及功函数调谐层等。例如，电介质层可以在每个栅极电极106G和阻挡层104C之间。
每个第一半导体器件110是分立器件。具体地，每个第一半导体器件110包括缓冲层104A、间隔件层104B、阻挡层104C、源极电极106S、漏极电极106D以及栅极电极106G。每个器件区域102D中的第一半导体器件110(例如，半导体器件110A和半导体器件110B)彼此间隔开。
在图3中，在第一半导体器件110上和周围形成电介质层112。电介质层112可以掩埋第一半导体器件110，使得电介质层112的顶表面高于电极106的顶表面。此外，电介质层112设置在每个器件区域102D中的多个第一半导体器件110(例如，半导体器件110A和半导体器件110B)之间，使得第一半导体器件110通过电介质层112的一些部分而彼此间隔开。电介质层112沿着第一半导体器件110的侧壁延伸。电介质层112由为第一半导体器件110提供良好隔离的电介质材料形成。在一些实施例中，电介质层112由诸如氮化硅、氮氧化硅或碳氮化硅之类的氮化物形成，其可以通过合适的沉积工艺形成，例如，化学气相沉积(CVD)或原子层沉积(ALD)等。
在图4中，在电介质层112上形成隔离层114。隔离层114由电介质材料形成，例如，低k电介质材料(例如，k值小于约3.5的电介质材料，如在2.5到3.5的范围内)，这有助于改善第一半导体器件110和随后形成的上面的半导体器件之间的隔离。隔离层114的电介质材料不同于电介质层112的电介质材料。隔离层114的电介质材料可以具有比电介质层112的电介质材料低的k值。在一些实施例中，隔离层114由诸如氧化硅、氧氮化硅或氧碳化硅之类的氧化物形成，其可以通过合适的沉积工艺形成，例如，化学气相沉积(CVD)或原子层沉积(ALD)等。
在图5中，在隔离层114上设置第二半导体层116。第二半导体层116由IV族半导体形成，例如，硅、锗或其合金等。在一些实施例中，第二半导体层116具有5μm至10μm范围内的厚度。第二半导体层116具有有效表面(例如，图5中朝上的表面)和非有效表面(例如，图5中朝下的表面)。在形成之后，隔离层114位于第二半导体层116和电介质层112之间。在一些实施例中，隔离层114充当界面层，其有助于缓和否则将由电介质层112施加在第二半导体层116上的应力。
在一些实施例中，第二半导体层116形成在隔离层114上。第二半导体层116可以使用诸如气相外延(VPE)或分子束外延(MBE)之类的外延生长工艺而从隔离层114外延生长。可以使用诸如化学气相沉积(CVD)或原子层沉积(ALD)之类的沉积工艺将第二半导体层116沉积在隔离层114上。
在一些实施例中，第二半导体层116是这样的半导体衬底：其单独形成并随后键合(bond)到隔离层114。例如，第二半导体层116可以是这样的晶圆：其通过电介质对电介质键合而键合到隔离层114，而不使用任何粘附材料(例如，管芯连接膜)。键合可以包括预键合和退火。在预键合期间，施加较小压力以将第二半导体层116压靠在隔离层114上。预键合在低温下执行，例如，大约室温，如15℃至30℃范围内的温度，并且在预键合之后，第二半导体层116与隔离层114彼此键合。然后在后续退火步骤中提高键合强度，其中第二半导体层116和隔离层114在高温下退火，例如，100℃至400℃范围内的温度。在退火之后，形成诸如熔合键合之类的直接键合，从而将第二半导体层116键合到隔离层114。例如，键合可以是隔离层114的材料和第二半导体层116的材料之间的共价键。
在图6中，使用第二半导体层116形成第二半导体器件120。第二半导体器件120是IV族半导体器件，例如，硅器件(例如，元素硅器件或硅锗器件等)。第二半导体器件120可以是金属氧化物半导体场效应晶体管(MOSFET)、高压金属氧化物半导体(HVMOS)晶体管、或二极管等。第二半导体器件120可以是低频半导体器件，例如，具有1GHz到10GHz范围内的工作频率的器件，例如，小于约3.5GHz的工作频率。第二半导体器件120的工作频率小于第一半导体器件110的工作频率。
第二半导体器件120可以通过可接受的沉积技术、光刻技术和蚀刻技术在前段制程(FEOL)工艺中形成。例如，第二半导体器件120可以包括栅极结构122和源极/漏极区域124，其中栅极结构122位于沟道区域上，并且源极/漏极区域124与沟道区域相邻。沟道区域可以是第二半导体层116的图案化区域或未图案化区域。例如，沟道区域可以是在第二半导体层116中图案化的半导体鳍、半导体纳米片、半导体纳米线等的区域。因此，第二半导体器件120可以是纳米结构场效应晶体管(Nanostructure-FET)、鳍式场效应晶体管(FinFET)、平面晶体管等。第二半导体层116因此包括第二半导体器件120，第二半导体器件120可以在第二半导体层116中。层间电介质126形成在第二半导体层116的有效表面之上。层间电介质126围绕第二半导体器件120并且可以覆盖第二半导体器件120，例如，栅极结构122和/或源极/漏极区域124。层间电介质126可以包括由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等之类的材料形成的一个或多个电介质层。
此外，穿过层间电介质126形成接触件128以电耦合并实体耦合第二半导体器件120。例如，接触件128可以包括分别电耦合并实体耦合到栅极结构122和源极/漏极区域124的栅极接触件和源极/漏极接触件。接触件128可以由诸如钨、钴、镍、铜、银、金、铝等、或其组合之类的合适的导电材料形成，其可以通过诸如物理气相沉积(PVD)或CVD之类的沉积工艺、诸如电镀或化学镀之类的镀覆工艺等形成。
隔离层114设置在第一半导体器件110和第二半导体器件120之间。此外，第一半导体器件110的全部侧都被(一种或多种)绝缘材料围绕。具体地，隔离层114位于第一半导体器件110的顶表面之上，电介质层112至少沿着第一半导体器件110的侧壁延伸，并且衬底102(其可以由绝缘材料形成，例如蓝宝石)位于第一半导体器件110的底表面之下。当第一半导体器件110为高频半导体器件并且第二半导体器件120为低频半导体器件时，低频半导体器件可能在操作期间产生噪声，这将影响高频半导体器件的性能。在全部侧用(一种或多种)绝缘材料围绕第一半导体器件110有助于在操作期间将第一半导体器件110与第二半导体器件120隔离，从而降低噪声并改进所得的混合集成电路管芯100的性能。
第二半导体器件120在第一半导体器件110之后形成。第一半导体器件110并入有异质结(例如，在两个第一半导体层104之间)，并且第二半导体器件120并入有掺杂半导体区域(例如，沟道区域和/或源极/漏极区域124)。由于第一半导体器件110未并入有掺杂半导体区域，第一半导体器件110具有高耐热性。因此，第一半导体器件110的性能可以保持很大程度上不受用于形成第二半导体器件120的工艺的影响。
在图7中，在第二半导体层116的有效表面之上形成互连结构132，例如，在层间电介质126上。互连结构132可以由例如电介质层136中的金属化图案134形成。金属化图案134包括形成在一个或多个电介质层136中的金属线和过孔。金属化图案134可以由合适的导电材料形成，例如，铜、钨、铝、银、金、其组合等。互连结构132包括任何期望数量的金属化图案134的层。金属化图案134的底层电耦合并实体耦合到接触件128。互连结构132可以通过镶嵌工艺形成，例如，单镶嵌工艺、双镶嵌工艺等。
在图8中，形成通孔138以电耦合并实体耦合电极106。如随后将更详细描述的，通孔138电耦合到互连结构132的金属化图案134，使得金属化图案134电耦合到第一半导体器件110和第二半导体器件120。通孔138可以是贯穿衬底过孔，例如，贯穿硅过孔。
在该实施例中，通孔138通过后过孔(via-last)工艺在第二半导体器件120和互连结构132形成之后形成。因此，通孔138延伸穿过互连结构132、层间电介质126、第二半导体层116、隔离层114和电介质层112。作为通过后过孔工艺形成通孔138的示例，可以通过例如蚀刻、铣削、激光技术、其组合等在互连结构132、层间电介质126、第二半导体层116、隔离层114和电介质层112中形成开口。可以例如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合等在开口中共形地沉积薄阻挡层。阻挡层可以由氧化物、氮化物、碳化物、其组合等形成。可以在阻挡层之上并且开口中沉积导电材料。导电材料可以通过电化学镀覆工艺、CVD、ALD、PVD、其组合等形成。导电材料的示例包括铜、钨、铝、银、金、其组合等。通过例如CMP从互连结构132的表面去除多余的导电材料和阻挡层。开口中的阻挡层和导电材料的剩余部分形成通孔138。
在其他实施例(随后描述)中，通孔138通过中间过孔(via-middle)工艺在第二半导体器件120形成之后并且互连结构132形成之前形成。这样，通孔138延伸穿过层间电介质126、第二半导体层116、隔离层114和电介质层112。中间过孔工艺可以类似于后过孔工艺，区别在于用于通孔138的开口未形成在互连结构132中。
在另外的其他实施例(随后描述)中，通孔138通过先过孔(via-first)工艺在第二半导体器件120和互连结构132形成之前形成。这样，通孔138延伸穿过第二半导体层116、隔离层114和电介质层112。先过孔工艺可以类似于后过孔工艺，区别在于开口未形成在互连结构132或层间电介质126中。
在图9中，在互连结构132上形成电介质层142。电介质层142可以由氧化硅、氮化硅、聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)基聚合物等、或其组合形成，其可以通过化学气相沉积(CVD)、旋涂、层压等形成。在一些实施例中，电介质层142包括在互连结构132上的钝化层和/或键合层。
另外，在电介质层142中形成管芯连接器144。管芯连接器144可以是可以进行外部连接的导电柱、焊盘等。在一些实施例中，管芯连接器144包括键合焊盘和过孔(未单独示出)。管芯连接器144电耦合并实体耦合到互连结构132的上部金属化图案134。在其中通孔138由后过孔工艺形成的该实施例中，管芯连接器的子集144V还电耦合并实体耦合到通孔138。管芯连接器144可以由诸如金属(例如，铜、铝等)之类的导电材料形成，其可以通过例如涂覆等形成。
金属化图案134电耦合到第一半导体器件110(通过接触件128)并电耦合到第二半导体器件120(通过管芯连接器144V(如果存在的话)和通孔138)。因此，第一半导体器件110通过接触件128、通孔138、金属化图案134和管芯连接器144V(如果存在的话)电耦合到第二半导体器件120。互连结构132将第一半导体器件110和第二半导体器件120互连以形成集成电路。因此，所得的混合集成电路管芯100包括由第一半导体器件110(例如，III-V族半导体器件)和第二半导体器件120(例如，IV族半导体器件)两者形成的集成电路。在一些实施例中，混合集成电路管芯100是双极-CMOS-DMOS(BCD)管芯，其包括双极模拟组件、CMOS数字组件和高压DMOS组件，其中双极模拟组件和高压DMOS组件由第一半导体器件110形成，并且CMOS数字组件由第二半导体器件120形成。例如，混合集成电路管芯100的集成电路可以包括高压驱动器(例如，具有约240伏的工作电压的驱动器)和用于控制高压驱动器的电源管理控制器。类似地，混合集成电路管芯100的集成电路可以包括用于射频(RF)通信的HEMT和用于控制HEMT的逻辑器件。
利用接触件128、金属化图案134、通孔138和管芯连接器144V(如果存在的话)来将第一半导体器件110和第二半导体器件120互连有利地允许III-V族半导体器件和IV族半导体器件的管芯级互连，而不利用封装级特征来互连半导体器件。可以避免的示例封装级特征包括焊料、导电凸块、中介层(interposer)和封装衬底。避免使用封装级特征进行互连可以提高III-V族半导体器件和IV族半导体器件之间的信号完整性，例如，通过减小半导体器件之间的信号传输路径长度。减小半导体器件之间的信号传输路径长度可以减小寄生电容，并且可以有助于改善一些类型的器件(例如，RF器件)的性能匹配。此外，避免使用封装级特征可以简化器件集成、简化工艺复杂性、和/或改善从第二半导体器件120的散热。因此可以提高混合集成电路管芯100的性能，并且可以降低混合集成电路管芯100的制造成本。
在图10中，通过沿着例如多个器件区域102D之间的划线区域执行单切工艺146。单切工艺146可以包括锯切工艺或激光切割工艺等。单切工艺146将多个器件区域102D彼此单切。所得的经单切的混合集成电路管芯100来自该多个器件区域102D。在单切工艺146之后，衬底102的、电介质层112的、隔离层114的、第二半导体层116的、层间电介质层126得到、互连结构132的(包括电介质层136)和电介质层142的经单切的部分横向相连。
图11A-图11C是根据各种实施例的混合集成电路管芯100的截面图。在这些实施例中，混合集成电路管芯100中的每个通孔138由相同类型的工艺形成。此外，在这些实施例中，每个通孔138是延伸穿过各个层的单个导电过孔。
图11A示出了其中每个通孔138通过后过孔工艺形成的实施例。通孔138延伸穿过互连结构132、层间电介质126、第二半导体层116、隔离层114和电介质层112。电介质层142形成在通孔138上，并且通孔138电耦合并实体耦合到管芯连接器的子集144V。
图11B示出了其中每个通孔138通过中间过孔工艺形成的实施例。通孔138延伸穿过层间电介质126、第二半导体层116、隔离层114和电介质层112。互连结构132形成在通孔138上，并且通孔138电耦合并实体耦合到互连结构132的下部金属化图案134。
图11C示出了其中每个通孔138通过先过孔工艺形成的实施例。通孔138延伸穿过第二半导体层116、隔离层114和电介质层112。层间电介质126形成在通孔138上，并且通孔138电耦合并实体耦合到延伸穿过层间电介质126的一些接触件128。
图12A-图12C是根据各种实施例的混合集成电路管芯100的截面图。在这些实施例中，混合集成电路管芯100中的一些通孔138通过一种类型的工艺形成，并且混合集成电路管芯100中的其他通孔138通过另一种类型的工艺形成。此外，在这些实施例中，每个通孔138是延伸穿过各个层的单个导电过孔。
图12A示出了其中通孔的第一子集138F通过先过孔工艺形成，并且通孔的第二子集138L通过后过孔工艺形成的实施例。通孔138L在通孔138F之后形成。通孔138F电耦合并实体耦合到延伸穿过层间电介质126的一些接触件128，并且通孔138L电耦合并实体耦合到管芯连接器的子集144V。
图12B示出了其中通孔的第一子集138F通过先过孔工艺形成，并且通孔的第二子集138M通过中间过孔工艺形成的实施例。通孔138M在通孔138F之后形成。通孔138F电耦合并实体耦合到延伸穿过层间电介质126的一些接触件128，并且通孔138M电耦合并实体耦合到互连结构132的下部金属化图案134。
图12C示出了其中通孔的第一子集138M通过中间过孔工艺形成，并且通孔的第二子集138L通过后过孔工艺形成的实施例。通孔138L在通孔138M之后形成。通孔138M电耦合并实体耦合到互连结构132的下部金属化图案134，并且通孔138L电耦合并实体耦合到管芯连接器的子集144V。
图13-图14是根据一些其他实施例的制造混合集成电路管芯100的中间阶段的截面图。在该实施例中，每个通孔138包括多个导电过孔，例如，导电过孔138A、138B。
在图13中，形成或获得针对图4描述的结构。然后穿过隔离层114和电介质层112形成导电过孔138A。作为形成导电过孔138A的示例，可以通过例如蚀刻、铣削、激光技术或其组合等在隔离层114和电介质层112中形成开口。可以例如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合等在开口中共形地沉积薄阻挡层。阻挡层可以由氧化物、氮化物、碳化物、其组合等形成。可以在阻挡层之上并且开口中沉积导电材料。导电材料可以通过电化学镀覆工艺、CVD、ALD、PVD、其组合等形成。导电材料的示例包括铜、钨、铝、银、金、其组合等。通过例如CMP从隔离层114的表面去除多余的导电材料和阻挡层。开口中的阻挡层的剩余部分和导电材料的剩余部分形成导电过孔138A。
在图14中，执行如上所述的适当的处理步骤以形成第二半导体器件120、层间电介质126、接触件128和互连结构132。然后形成延伸穿过互连结构132、层间电介质126和第二半导体层116的导电过孔138B。每个导电过孔138B形成在相应的导电过孔138A上，并且每对导电过孔138A和导电过孔138B形成通孔138。随后，可以执行如上所述的适当的处理步骤以完成混合集成电路管芯100的形成。
在该实施例中，导电过孔138B通过后过孔工艺在第二半导体器件120和互连结构132形成之后形成。因此，导电过孔138B延伸穿过互连结构132、层间电介质126和第二半导体层116。作为通过后过孔工艺形成导电过孔138B的示例，可以通过例如蚀刻、铣削、激光技术、其组合等在互连结构132、层间电介质126和第二半导体层116中形成开口。可以例如通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、热氧化、其组合等在开口中共形地沉积薄阻挡层。阻挡层可以由氧化物、氮化物、碳化物、其组合等形成。可以在阻挡层之上并且开口中沉积导电材料。导电材料可以通过电化学镀覆工艺、CVD、ALD、PVD、其组合等形成。导电材料的示例包括铜、钨、铝、银、金、其组合等。通过例如CMP从互连结构132的表面去除多余的导电材料和阻挡层。开口中的阻挡层的剩余部分和导电材料的剩余部分形成导电过孔138B。
在其他实施例(随后描述)中，导电过孔138B通过中间过孔工艺在第二半导体器件120形成之后并且互连结构132形成之前形成。因此，导电过孔138B延伸穿过层间电介质126和第二半导体层116。中间过孔工艺可以类似于后过孔工艺，区别在于用于导电过孔138B的开口没有形成在互连结构132中。
在另外的其他实施例(随后描述)中，导电过孔138B通过先过孔工艺在第二半导体器件120和互连结构132形成之前形成。因此，导电过孔138B延伸穿过第二半导体层116。先过孔工艺可以类似于后过孔工艺，区别在于开口没有形成在互连结构132或层间电介质126中。
图15A-图15C是根据各种实施例的混合集成电路管芯100的截面图。在这些实施例中，每个通孔138包括导电过孔138A和导电过孔138B。此外，在这些实施例中，混合集成电路管芯100中的每个导电过孔138A、138B由相同类型的工艺形成。
图15A示出了其中每个导电过孔138B通过后过孔工艺形成的实施例。导电过孔138B延伸穿过互连结构132、层间电介质126和第二半导体层116。电介质层142形成在导电过孔138B上，并且导电过孔138B电耦合并实体耦合到管芯连接器的子集144V。
图15B示出了其中每个导电过孔138B通过中间过孔工艺形成的实施例。导电过孔138B延伸穿过层间电介质126和第二半导体层116。互连结构132形成在导电过孔138B上，并且导电过孔138B电耦合并实体耦合到互连结构132的下部金属化图案134。
图15C示出了其中每个导电过孔138B通过先过孔工艺形成的实施例。导电过孔138B延伸穿过第二半导体层116。层间电介质126形成在导电过孔138B上，并且导电过孔138B电耦合并实体耦合到延伸穿过层间电介质126的一些接触件128。
图16A-图16C是根据各种实施例的混合集成电路管芯100的截面图。这些实施例分别类似于图12A-图12C的实施例，区别在于每个通孔138包括导电过孔138A和导电过孔138B。这些实施例中的每一个实施例的导电过孔138B可以使用如前所述的适当的工艺来形成。
图17-图19是根据一些其他实施例的制造混合集成电路管芯100的中间阶段的截面图。在该实施例中，第一半导体器件110与第二半导体器件120分别形成于不同的晶圆中，例如，第一晶圆162与第二晶圆164。第一晶圆162和第二晶圆164会在晶圆对晶圆键合工艺中键合在一起以形成混合集成电路管芯100。
在图17中，形成或获得第一晶圆162和第二晶圆164。第一晶圆162类似于针对图13描述的结构，包括衬底102、第一半导体器件110和通孔138。第二晶圆164类似于针对图9描述的结构的上部，包括第二半导体层116、第二半导体器件120、层间电介质126、接触件128、互连结构132、电介质层142和管芯连接器144，区别在于第二晶圆164不包括导电过孔。本实施例的第二半导体层116可以是半导体衬底。
在图18中，第一晶圆162在晶圆对晶圆键合工艺中键合到第二晶圆164。具体地，第一晶圆162以面对面的方式键合到第二晶圆164。这样，第一晶圆162的正面(front side)键合到第二晶圆164的正面。
作为晶圆对晶圆键合工艺的示例，可以通过混合键合将第一晶圆162键合到第二晶圆164。隔离层114通过电介质对电介质键合而键合到电介质层142，而不使用任何粘附材料(例如，管芯连接膜)，并且通孔138通过金属对金属键合而键合到管芯连接器144，而不使用任何共晶材料(例如，焊料)。键合可以包括预键合和退火。在预键合期间，施加较小压力以将晶圆彼此压靠。预键合在低温下执行，例如，大约室温，如15℃至30℃范围内的温度，并且在预键合之后，电介质层142和隔离层114彼此键合。然后在后续退火步骤中提高键合强度，其中电介质层142、隔离层114、管芯连接器144和通孔138在高温下退火，例如，100℃至400℃范围内的温度。在退火之后，形成诸如熔合键合之类的键合，从而键合电介质层142和隔离层114。例如，键合可以是隔离层114的材料和电介质层142的材料之间的共价键。管芯连接器144和通孔138以一一对应的方式彼此连接。管芯连接器144和通孔138可以在预键合之后实体接触，或者可以在退火期间膨胀以进入到实体接触的状态。此外，在退火期间，管芯连接器144和通孔138的材料(例如，铜)混合，使得还形成金属对金属键合。因此，晶圆之间产生的键合是混合键合，包括电介质对电介质键合和金属对金属键合。
在图19中，通过沿着例如器件区域102D之间的划线区域执行单切工艺146。单切工艺146可以包括锯切工艺或激光切割工艺等。单切工艺146将多个器件区域102D彼此单切。所得的经单切的多个混合集成电路管芯100来自器件区域102D。在单切工艺146之后，第一晶圆162和第二晶圆164的经单切的部分横向相连。
图20是根据一些实施例的混合集成电路管芯100的截面图。该实施例的混合集成电路管芯100是由前述工艺产生的，其中第一晶圆162键合到第二晶圆164。另外，在该实施例中，每个通孔138是延伸穿过隔离层114和电介质层112的单个导电过孔。
图21是根据一些实施例的混合集成电路管芯100的截面图。该实施例类似于针对图16A描述的实施例，区别在于混合集成电路管芯100还包括金属化图案172。应当理解，金属化图案172可以包括在任何先前描述的实施例中。具体地，针对图11A-图11C、图12A-图12C、图15A-图15C、图16A-图16C和图20描述的任何实施例可以包括隔离层114中的金属化图案172。
金属化图案172包括形成在隔离层114中的金属线。金属化图案172可以由合适的导电材料形成，例如，铜、钨、铝、银、金、其组合等。金属化图案172可以通过镶嵌工艺形成，例如，单镶嵌工艺、双镶嵌工艺等。
隔离层114和金属化图案172都设置在第一半导体器件110和第二半导体器件120之间。与隔离层114提供的噪声降低相比，金属化图案172的导电材料提供了额外的噪声降低，这可以进一步提高第一半导体器件110的性能。金属化图案172被形成为使它占据一些(例如，10％到30％)隔离层114，但其不形成在隔离层114的与通孔138相邻的部分中。金属化图案172的金属线通过隔离层114的这些部分与通孔138分开。因此可以避免通孔138的短路。
实施例可以实现多个优势。在混合集成电路管芯100中形成第一半导体器件110(例如，III-V族半导体器件)和第二半导体器件120(例如，IV族半导体器件)两者允许半导体器件的管芯级互连，而无需利用封装级特征来互连半导体器件。避免使用封装级特征进行互连可以提高半导体器件之间的信号完整性、简化器件集成、简化工艺复杂性、和/或改善散热。在第一半导体器件110和第二半导体器件120之间形成隔离层114(以及可选地，金属化图案172)可以有助于减少第一半导体器件110和第二半导体器件120之间的干扰，特别是当第一半导体器件110是高频半导体器件并且第二半导体器件120是低频半导体器件时。因此可以提高混合集成电路管芯100的性能。
在一个实施例中，一种器件包括：氮化镓器件，位于衬底上，该氮化镓器件包括电极；电介质层，位于氮化镓器件上和周围；隔离层，位于电介质层上；半导体层，位于隔离层上，该半导体层包括硅器件；通孔，延伸穿过半导体层、隔离层和电介质层，通孔电耦合并实体耦合到氮化镓器件的电极；以及互连结构，位于半导体层上，互连结构包括电耦合到通孔和硅器件的金属化图案。在器件的一些实施例中，金属化图案将氮化镓器件和硅器件互连以形成集成电路。在器件的一些实施例中，通孔延伸穿过互连结构，并且该器件还包括：管芯连接器，电耦合并实体耦合到通孔以及金属化图案的上部金属化图案。在一些实施例中，该器件还包括：层间电介质，位于半导体层和互连结构之间，通孔延伸穿过层间电介质，金属化图案的下部金属化图案电耦合并实体耦合到通孔。在一些实施例中，该器件还包括：层间电介质，位于半导体层和互连结构之间；以及接触件，延伸穿过层间电介质，该接触件电耦合并实体耦合到通孔以及金属化图案的下部金属化图案。在器件的一些实施例中，通孔是延伸穿过半导体层、隔离层和电介质层的单个导电过孔。在器件的一些实施例中，通孔包括：第一导电过孔，延伸穿过隔离层和电介质层；以及第二导电过孔，延伸穿过半导体层。在一些实施例中，该器件还包括：金属线，位于隔离层中，金属线通过隔离层的一些部分与通孔分开。在器件的一些实施例中，隔离层的电介质材料具有比电介质层的电介质材料低的k值。
在一个实施例中，一种器件包括：高频半导体器件，位于衬底上；电介质层，位于高频半导体器件上和之间；隔离层，位于电介质层上，隔离层的电介质材料具有比电介质层的电介质材料低的k值；半导体层，位于隔离层上，该半导体层包括低频半导体器件；以及通孔，延伸穿过半导体层、隔离层和电介质层，通孔将低频半导体器件电耦合到高频半导体器件。在器件的一些实施例中，高频半导体器件是III-V族半导体器件。在器件的一些实施例中，低频半导体器件是IV族半导体器件。
在一个实施例中，一种方法包括：在衬底之上形成氮化镓器件；在氮化镓器件之上沉积电介质层；在电介质层之上设置半导体层；在半导体层中形成硅器件；形成互连结构，所述互连结构将硅器件和氮化镓器件互连以形成集成电路；以及单切互连结构、半导体层和电介质层以形成包括集成电路的管芯。在该方法的一些实施例中，形成氮化镓器件包括：在衬底之上生长氮化镓层；图案化氮化镓层；以及在氮化镓层上形成源极电极、漏极电极和栅极电极。在该方法的一些实施例中，形成硅器件包括：在半导体层的沟道区域上形成栅极结构；以及形成与沟道区域相邻的源极/漏极区域。在一些实施例中，该方法还包括：在电介质层之上沉积隔离层，半导体层沉积在隔离层之上，隔离层的电介质材料具有比电介质层的电介质材料低的k值。在一些实施例中，该方法还包括：在隔离层中形成金属线，金属线和隔离层设置在氮化镓器件和硅器件之间。在一些实施例中，该方法还包括：在形成硅器件之前，穿过半导体层和电介质层形成通孔，该通孔电耦合到氮化镓器件。在一些实施例中，该方法还包括：在形成硅器件之后并且在形成互连结构之前，穿过半导体层和电介质层形成通孔，该通孔电耦合到氮化镓器件。在一些实施例中，该方法还包括：在形成互连结构之后，穿过半导体层和电介质层形成通孔，该通孔电耦合到氮化镓器件。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以便执行相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该意识到，这样的等同结构不脱离本发明的精神和范围，并且他们可以在不脱离本发明的精神和范围的情况下对本公开进行各种改变、替换和变更。
示例1.一种半导体器件，包括：
氮化镓器件，位于衬底上，该氮化镓器件包括电极；
电介质层，位于所述氮化镓器件上和周围；
隔离层，位于所述电介质层上；
半导体层，位于所述隔离层上，该半导体层包括硅器件；
通孔，延伸穿过所述半导体层、所述隔离层和所述电介质层，所述通孔电耦合并实体耦合到所述氮化镓器件的电极；以及
互连结构，位于所述半导体层上，所述互连结构包括电耦合到所述通孔和所述硅器件的金属化图案。
示例2.根据示例1所述的器件，其中，所述金属化图案将所述氮化镓器件和所述硅器件互连以形成集成电路。
示例3.根据示例1所述的器件，其中，所述通孔延伸穿过所述互连结构，所述器件还包括：
管芯连接器，电耦合并实体耦合到所述通孔以及所述金属化图案的上部金属化图案。
示例4.根据示例1所述的器件，还包括：
层间电介质，位于所述半导体层和所述互连结构之间，所述通孔延伸穿过所述层间电介质，所述金属化图案的下部金属化图案电耦合并实体耦合到所述通孔。
示例5.根据示例1所述的器件，还包括：
层间电介质，位于所述半导体层和所述互连结构之间；以及
接触件，延伸穿过所述层间电介质，该接触件电耦合并实体耦合到所述通孔以及所述金属化图案的下部金属化图案。
示例6.根据示例1所述的器件，其中，所述通孔是延伸穿过所述半导体层、所述隔离层和所述电介质层的单个导电过孔。
示例7.根据示例1所述的器件，其中，所述通孔包括：
第一导电过孔，延伸穿过所述隔离层和所述电介质层；以及
第二导电过孔，延伸穿过所述半导体层。
示例8.根据示例1所述的器件，还包括：
金属线，位于所述隔离层中，所述金属线通过所述隔离层的一些部分与所述通孔分开。
示例9.根据示例1所述的器件，其中，所述隔离层的电介质材料具有比所述电介质层的电介质材料低的k值。
示例10.一种半导体器件，包括：
高频半导体器件，位于衬底上；
电介质层，位于所述高频半导体器件上和之间；
隔离层，位于所述电介质层上，所述隔离层的电介质材料具有比所述电介质层的电介质材料低的k值；
半导体层，位于所述隔离层上，该半导体层包括低频半导体器件；以及
通孔，延伸穿过所述半导体层、所述隔离层和所述电介质层，所述通孔将所述低频半导体器件电耦合到所述高频半导体器件。
示例11.根据示例10所述的器件，其中，所述高频半导体器件是III-V族半导体器件。
示例12.根据示例10所述的器件，其中，所述低频半导体器件是IV族半导体器件。
示例13.一种用于形成半导体器件的方法，包括：
在衬底之上形成氮化镓器件；
在所述氮化镓器件之上沉积电介质层；
在所述电介质层之上设置半导体层；
在所述半导体层中形成硅器件；
形成互连结构，所述互连结构将所述硅器件和所述氮化镓器件互连以形成集成电路；以及
单切所述互连结构、所述半导体层和所述电介质层以形成包括所述集成电路的管芯。
示例14.根据示例13所述的方法，其中，形成所述氮化镓器件包括：
在所述衬底之上生长氮化镓层；
图案化所述氮化镓层；以及
在所述氮化镓层上形成源极电极、漏极电极和栅极电极。
示例15.根据示例13所述的方法，其中，形成所述硅器件包括：
在所述半导体层的沟道区域上形成栅极结构；以及
形成与所述沟道区域相邻的源极/漏极区域。
示例16.根据示例13所述的方法，还包括：
在所述电介质层之上沉积隔离层，所述半导体层沉积在所述隔离层之上，所述隔离层的电介质材料具有比所述电介质层的电介质材料低的k值。
示例17.根据示例16所述的方法，还包括：
在所述隔离层中形成金属线，所述金属线和所述隔离层设置在所述氮化镓器件和所述硅器件之间。
示例18.根据示例13所述的方法，还包括：
在形成所述硅器件之前，穿过所述半导体层和所述电介质层形成通孔，该通孔电耦合到所述氮化镓器件。
示例19.根据示例13所述的方法，还包括：
在形成所述硅器件之后并且在形成所述互连结构之前，穿过所述半导体层和所述电介质层形成通孔，该通孔电耦合到所述氮化镓器件。
示例20.根据示例13所述的方法，还包括：
在形成所述互连结构之后，穿过所述半导体层和所述电介质层形成通孔，该通孔电耦合到所述氮化镓器件。

Claims (10)

1.一种半导体器件，包括：
氮化镓器件，位于衬底上，该氮化镓器件包括电极；
电介质层，位于所述氮化镓器件上和周围；
隔离层，位于所述电介质层上；
半导体层，位于所述隔离层上，该半导体层包括硅器件；
通孔，延伸穿过所述半导体层、所述隔离层和所述电介质层，所述通孔电耦合并实体耦合到所述氮化镓器件的电极；以及
互连结构，位于所述半导体层上，所述互连结构包括电耦合到所述通孔和所述硅器件的金属化图案。
2.根据权利要求1所述的器件，其中，所述金属化图案将所述氮化镓器件和所述硅器件互连以形成集成电路。
3.根据权利要求1所述的器件，其中，所述通孔延伸穿过所述互连结构，所述器件还包括：
管芯连接器，电耦合并实体耦合到所述通孔以及所述金属化图案的上部金属化图案。
4.根据权利要求1所述的器件，还包括：
层间电介质，位于所述半导体层和所述互连结构之间，所述通孔延伸穿过所述层间电介质，所述金属化图案的下部金属化图案电耦合并实体耦合到所述通孔。
5.根据权利要求1所述的器件，还包括：
层间电介质，位于所述半导体层和所述互连结构之间；以及
接触件，延伸穿过所述层间电介质，该接触件电耦合并实体耦合到所述通孔以及所述金属化图案的下部金属化图案。
6.根据权利要求1所述的器件，其中，所述通孔是延伸穿过所述半导体层、所述隔离层和所述电介质层的单个导电过孔。
7.根据权利要求1所述的器件，其中，所述通孔包括：
第一导电过孔，延伸穿过所述隔离层和所述电介质层；以及
第二导电过孔，延伸穿过所述半导体层。
8.根据权利要求1所述的器件，还包括：
金属线，位于所述隔离层中，所述金属线通过所述隔离层的一些部分与所述通孔分开。
9.一种半导体器件，包括：
高频半导体器件，位于衬底上；
电介质层，位于所述高频半导体器件上和之间；
隔离层，位于所述电介质层上，所述隔离层的电介质材料具有比所述电介质层的电介质材料低的k值；
半导体层，位于所述隔离层上，该半导体层包括低频半导体器件；以及
通孔，延伸穿过所述半导体层、所述隔离层和所述电介质层，所述通孔将所述低频半导体器件电耦合到所述高频半导体器件。
10.一种用于形成半导体器件的方法，包括：
在衬底之上形成氮化镓器件；
在所述氮化镓器件之上沉积电介质层；
在所述电介质层之上设置半导体层；
在所述半导体层中形成硅器件；
形成互连结构，所述互连结构将所述硅器件和所述氮化镓器件互连以形成集成电路；以及
单切所述互连结构、所述半导体层和所述电介质层以形成包括所述集成电路的管芯。
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