CN220604687U - 一种三维集成电路 - Google Patents
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- 239000010410 layer Substances 0.000 claims description 914
- 229910052751 metal Inorganic materials 0.000 claims description 145
- 239000002184 metal Substances 0.000 claims description 145
- 238000002955 isolation Methods 0.000 claims description 87
- 238000000137 annealing Methods 0.000 claims description 86
- 238000000034 method Methods 0.000 claims description 62
- 239000011229 interlayer Substances 0.000 claims description 49
- 230000008569 process Effects 0.000 claims description 49
- 230000004888 barrier function Effects 0.000 claims description 38
- 239000000758 substrate Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 35
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 27
- 229910052721 tungsten Inorganic materials 0.000 claims description 27
- 239000010937 tungsten Substances 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 26
- 238000002360 preparation method Methods 0.000 claims description 25
- 239000000126 substance Substances 0.000 claims description 18
- 238000003860 storage Methods 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000007769 metal material Substances 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 238000004806 packaging method and process Methods 0.000 abstract description 18
- 238000011161 development Methods 0.000 abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 74
- 229910052710 silicon Inorganic materials 0.000 description 74
- 239000010703 silicon Substances 0.000 description 74
- 239000000377 silicon dioxide Substances 0.000 description 38
- 235000012239 silicon dioxide Nutrition 0.000 description 38
- 230000010354 integration Effects 0.000 description 16
- 238000004364 calculation method Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 239000010408 film Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 229910021426 porous silicon Inorganic materials 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 229910021645 metal ion Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- 238000004886 process control Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000003877 atomic layer epitaxy Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 241000724291 Tobacco streak virus Species 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002060 nanoflake Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000000930 thermomechanical effect Effects 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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Abstract
本申请实施例提供了一种三维集成电路，包括：底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接。本申请实施例解决了传统的3D封装芯片不能适应芯片的发展方向的技术问题。
Description
技术领域
本申请涉及半导体器件技术领域，具体地，涉及一种三维集成电路。
背景技术
电子产品目前正在朝小型化、高密度化、高可靠性、低功耗方向发展，使得芯片也的发展方向也是小型化、高密度化、高可靠性、低功耗。为了缩小芯片尺寸，业界发明了多层芯片堆叠封装技术。
开始时，堆叠封装是把多个芯片裸片堆叠放置在一起，把芯片之间的信号通过键合(bonding)技术连结，组成内部的完整系统，再把外部信号通过封装引脚外连，最后封装成为一个完整芯片。
后来，业界发明了硅通孔(TSV)技术，堆叠的芯片裸片之间的信号是通过TSV连接，形成了更加紧凑的多芯片堆叠封装芯片。这种3D封装芯片是在封装阶段通过多层芯片裸片堆叠封装形成的，从芯片制造角度看，这种3D封装芯片只能看作是伪3D芯片。
3D封装芯片存在如下缺陷：
1、减薄技术面临的主要挑战是超薄化工艺所要求的<50um的减薄能力,没有支撑的减薄硅片在组装后会发生严重的翘曲，与基板之间的互连(微凸点)上会产生较大的残余应力，从而导致器件结构的可靠性问题。
2、因为Cu易于氧化并在高温下容易形成各种氧化物(CuO和Cu2O),需要高真空度和高洁净度的Cu-Cu混合键合工艺。
3、不同芯片裸晶在封装过程中的对准精度较低，封装过程之中，裸晶可能会有位移，导致钻孔或脚位没对准,布线和互连间距受覆盖精度的影响被限制在几个微米。Intel最先进的QMC工艺的pitch为3um,因此键合的I/O数目受到pitch的限制，无法再提高集成度。
4、3D封装由大量不同的材料组成，这些材料具有不同的材料特性，如热膨胀系数(CTE)、热导率、电导率及弹性模量等，这会在芯片上产生巨大的热-机械力，并导致芯片与封装相互作用(CPI)，从而发生低K值电介质材料开裂、金属结构脱落等现象。另外，封装自身可能也会发生严重翘曲，从而增加了额外的应力，尤其是对于面积较大的封装。
因此，传统的3D封装芯片不能适应芯片的发展方向，急需真正的3D芯片，是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
实用新型内容
本申请实施例提供了一种三维集成电路，以解决传统的3D封装芯片不能适应芯片的发展方向的技术问题。
本申请实施例提供了一种三维集成电路，包括：
底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；
形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；
其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接。
本申请实施例由于采用以上技术方案，具有以下技术效果：
本申请实施例的三维集成电路，本质上是一个芯片，只有一个衬底就是底部器件层的底部衬底。底部器件层仅仅是一个三维集成电路中的层结构，上方第一器件层是底部器件层中之上的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成。底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接实现了三维集成电路的电连接。本申请实施例的三维集成电路，不是3D封装芯片，而是一个真正的3D芯片，即三维集成电路。整个三维集成电路只有一个底部衬底，使得整个三维集成电路的垂向高度能够较小，进而整个三维集成电路的垂向尺寸较小；同时三维集成电路的衬底成本较低也降低了整个三维集成电路的成本。与现有技术相比，本申请实施例的底部器件层和上方第一器件层，多个器件层结构在垂向方向的设置，打破了固有的3D封装芯片的固有思路。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为本申请实施例的三维集成电路的示意图；
图2为图1所示三维集成电路的制备方法的流程图；
图3为图1所示三维集成电路的制备方法完成步骤S1-2的剖视图；
图4为图1所示三维集成电路的制备方法完成步骤S1-3的剖视图；
图5为图1所示三维集成电路的制备方法完成步骤S1-4的剖视图；
图6为图1所示三维集成电路的制备方法完成步骤S2-1的剖视图；
图7为图1所示三维集成电路的制备方法完成步骤S2-3的剖视图；
图8为图1所示三维集成电路的制备方法完成步骤S3-2的剖视图；
图9为图1所示三维集成电路的制备方法完成步骤S3-6的剖视图；
图10为图1所示三维集成电路的制备方法完成步骤S3-7的剖视图；
图11为图1所示三维集成电路的制备方法完成步骤S4的剖视图；
图12为本申请实施例的具有退火阻挡层的三维集成电路的示意图。
附图标记：
底部衬底外延层1，底部有源器件层的有源器件2，氧化物绝缘层3，钨通孔4，氧化物绝缘层中的金属互连线5，低介电常数绝缘层6，低介电常数绝缘层中的金属互连线7，二氧化硅孤岛隔离层8，第一薄硅层9，器件隔离10，第一有源器件层的有源器件11，第一层间TSV通孔12，铝垫层13，钝化层14，H+离子注入层15，退火阻挡层16。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
传统的3D封装芯片本质上是多层芯片的封装，即每个芯片在封装前都是独立的，两层芯片之间始终会有一定的间隙，这样3D封装本身无法实现两层芯片之间紧密贴合，不能适应芯片的小型化的发展方向。在每一个单个的芯片中，都具有各自的衬底，而且衬底需要保持一定的厚度，导致单个芯片的厚度也是需要一定的厚度；另外衬底在芯片中的占比在40％～50％之间，这样也使得3D封装芯片的成本居高不下。
本申请的发明人不是在传统的3D封装芯片的基础之上考虑如何实现芯片的更小化。而是开拓了另一条崭新的发展方向，创造出真正的3D芯片，去适应芯片小型化、高密度化、高可靠性、低功耗的发展方向。
实施例一
如图1所示，本申请实施例的一种三维集成电路，包括：
底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；
形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；
其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接。
本申请实施例的三维集成电路，本质上是一个芯片，只有一个衬底就是底部器件层的底部衬底。底部器件层仅仅是一个三维集成电路中的层结构，上方第一器件层是底部器件层中之上的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成。底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接实现了三维集成电路的电连接。本申请实施例的三维集成电路，不是3D封装芯片，而是一个真正的3D芯片，即三维集成电路。整个三维集成电路只有一个底部衬底，使得整个三维集成电路的垂向高度能够较小，进而整个三维集成电路的垂向尺寸较小；同时三维集成电路的衬底成本较低也降低了整个三维集成电路的成本。与现有技术相比，本申请实施例的底部器件层和上方第一器件层，多个器件层结构在垂向方向的设置，打破了固有的3D封装芯片的固有思路。
具体的，有源器件是功能器件的一种，无源器件也是功能器件的一种。本申请实施例尤其适用于有源器件。
实施中，三维集成电路还包括：
第一层间通孔以及填充其内的导电物质，连接所述底部器件层的电连接结构和所述上方第一器件层的电连接结构。
第一层间通孔及其内的导电物质实现了底部器件层的电连接结构和所述上方第一器件层的电连接结构的电连接，进而实现了底部有源器件层的有源器件和第一有源器件层的有源器件的连接。第一层间通孔以及填充其内的导电物质连接底部器件层和上方第一器件层的方式，实现了三维集成电路在垂向方向的电连接的路径较短，因此，底部器件层和上方第一器件层在垂向方向实现短路径的电连接是一个重要环节。
实施中，三维集成电路还包括自上方第一器件层的上方依次排列的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间通过第二层间通孔及其内的导电物质、……、第n层间通孔及其内的导电物质连接。即三维集成电路可以为多层的器件层，相邻层的器件层之间通过层间通孔及其内的导电物质实现电连接，使得三维集成电路在垂向方向的电连接的路径较短。
实施中，三维集成电路还包括：
孤岛隔离层，形成在所述底部器件层、所述上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间。
即底部器件层、所述上方第一器件层、上方第二器件层、……、上方第n器件层在垂向排列，相邻器件层之间通过孤岛隔离层键合。孤岛隔离层键合的连接方式，一方面方便的实现了相邻的器件层之间的连接，另一方面，也将相邻的器件层进行了有效的隔离，避免了上方的器件层向下方的器件层的漏电和热传递。因此，孤岛隔离层是实现在垂向方向集成底部器件层、上方第一器件层、上方第二器件层、……、上方第n器件的重要环节。
具体的，所述孤岛隔离层为二氧化硅孤岛隔离层，第一层间通孔以及填充其内的导电物质为第一层间TSV通孔。
本申请采用的底部器件层、二氧化硅孤岛隔离层、上方第一器件层、二氧化硅孤岛隔离层、上方第二器件层、二氧化硅孤岛隔离层、……、上方第n器件层多层循环的结构。与现有技术的3D封装芯片相比，一方面，本申请的三维集成电路高效地利用了垂向空间，使得制备出的三维集成电路的集成密度更高；另一方面，本申请的三维集成电路避开了超薄化减薄工艺，使得三维集成电路的应力翘曲较小。
下面对底部器件层的结构进行详细说明。
实施中，如图1所示，所述底部器件层还包括：
底部衬底外延层1，形成在底部衬底(图中未示出)之上，且底部有源器件层的有源器件2位于所述底部衬底外延层1之上。
实施中，如图1所示，所述底部器件层还包括底部绝缘层，所述底部绝缘层包括自下而上设置的氧化物绝缘层3和低介电常数绝缘层6；
如图1所示，所述底部绝缘层的电连接结构包括：
设置在氧化物绝缘层3内且位于底部有源器件层的有源器件之上的钨通孔4；
设置在氧化物绝缘层3内连接在所述钨通孔之上的金属互连线5；
设置在低介电常数绝缘层6内的金属互连线7，且低介电常数绝缘层6中的金属互连线7与氧化物绝缘层3中的金属互连线5连接；
其中，所述底部绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述底部绝缘层的氧化物绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹。
具体的，通过控制三维集成电路的曝光区域位于三维集成电路的侧面边缘之内，实现靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹，所述底部绝缘层的氧化物绝缘层内金属互连线5在横向方向完全被氧化物绝缘层3包裹。
靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维集成电路侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维集成电路侧面边缘露出，在形成底部有源器件层之上的结构时造成污染。具体的说，当三维集成电路为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维集成电路的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现底部器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。同理，实现底部器件层的氧化物绝缘层内金属互连线5在横向方向完全被氧化物绝缘层3包裹。
需要说明的是在底部有源器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如底部有源器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
下面对上方第一器件层的结构以及进行详细说明。
实施中，如图1所示，所述第一半导体层具有贯穿所述第一半导体层的器件隔离10，器件隔离10包围在第一有源器件层的有源器件11的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
浅沟槽隔离(STI)形成的步骤如下：
自第一半导体层的上表面向下贯穿所述第一半导体层形成浅沟槽，在浅沟槽内填充淀积氧化物形成浅沟槽隔离(STI)。即所述浅沟槽隔离向下直至二氧化硅孤岛隔离层8的上表面；形成浅沟槽隔离的工艺本身不需要高温退火，浅沟槽隔离的工艺之后也不需要高温退火。
具体的，浅沟槽隔离，即shallow trench isolation，简称STI。通常用于0.25um以下工艺，通过利用氮化硅掩膜经过淀积、图形化、刻蚀硅后形成槽，并在槽中填充淀积氧化物，用于与硅隔离。
在不设置二氧化硅孤岛隔离层8的情况下，在形成浅沟槽隔离的过程中的刻蚀，会对第一半导体层的晶格造成离子损伤，进而最终形成的集成电路的第一有源器件层的有源器件11的源极和漏极具有离子损伤，导致上方第一器件层的源极和漏极通过硅层向底部器件层漏电。为了解决漏电的问题，一般的解决思路是在形成浅沟槽隔离之后进行高温退火对离子损伤进行修复。本申请没有采用这种解决思路。
通过氧注入将硅晶格破坏，无法修复，因此氧原子无法提供载流子，不能导电，从而形成器件之间的隔离效果。
同理，通过氧注入的方式形成的器件隔离，在不设置二氧化硅孤岛隔离层8的情况下，在形成器件隔离的过程中的刻蚀，会对第一半导体层的晶格造成离子损伤，进而最终形成的集成电路的第一有源器件层的有源器件11的源极和漏极具有离子损伤，导致上方第一器件层的源极和漏极通过硅层向底部器件层漏电。为了解决漏电的问题，一般的解决思路是在形成器件隔离之后进行高温退火对离子损伤进行修复。本申请没有采用这种解决思路。
本申请设置了二氧化硅孤岛隔离层8，由于二氧化硅孤岛隔离层8设置在第一薄硅层9和底部器件层之间，最终形成的集成电路的第一有源器件层的有源器件11的源极和漏极形成在第一薄硅层9中，第一有源器件层的有源器件11的源极和漏极与底部器件层之间的二氧化硅孤岛隔离层8切断了漏电的路径，不会产生漏电。这样，实现了在形成浅沟槽隔离之后，不再需要进行高温退火。而且采用高温退火会损坏底部有源器件层的有源器件。此处不再需要高温退火，避免了制备上方第一器件层时对底部有源器件层的有源器件的损坏，是三维集成电路的制备方法中非常重要的一个环节。
本申请采用晶圆键合的方式，形成二氧化硅孤岛隔离层8，避免了三维集成电路的上方第一器件层和底部器件层之间的漏电，并实现底部器件层和上方第一器件层的垂向设置，使得底部器件层和上方第一器件层之间的金属互连路径较短，对应的信号传输路径较短，使得金属互连延迟和功耗能够更好的管理和控制，有助于提高三维集成电路的整体性能和速度。
实施中，第一有源器件层的有源器件在形成第一有源器件层的有源器件11的过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1200℃。
底部器件层和上方第一器件层之间有二氧化硅孤岛隔离层8进行隔离，低热预算闪光毫秒退火的热量无法传递到底部器件层的低介电常数绝缘层内的金属互连线7中，解决了上方第一器件层制作过程中的热量影响底部器件层的低介电常数绝缘层内的金属互连线7问题，是三维集成电路的制备方法中非常重要的一个环节。
低热预算闪光毫秒退火工艺(Low Thermal Budget Flash MillisecondAnnealing)是一种用于集成电路的退火工艺。它在短时间内通过闪光毫秒退火技术对半导体器件进行加热和快速冷却，以改善器件的性能和可靠性。
实施中，如图1所示，形成在第一有源器件层的有源器件11的源极和漏极(即掺杂区)中需要设置竖向钨通孔4的位置的欧姆接触。
欧姆接触形成的步骤如下：
在第一有源器件层的有源器件11的源极和漏极(即掺杂区)中需要设置竖向钨通孔4的位置的K纳米表层进行Ge离子注入，实现非晶化以形成非晶化区域；其中，K的取值范围为大于等于3小于等于20；
在非晶化区域采用ALD技术自下而上依次淀积钛(Ti)薄膜和氮化钛(TiN)薄膜；
对氮化钛(TiN)薄膜处在退火温度为大于等于500℃小于等于580℃的范围进行低温快速退火形成超低接触电阻率的欧姆接触。
即形成欧姆接触的制备工艺是掺杂非晶化低温低阻接触的方法。
实施中，如图1所示，所述第一绝缘层包括自下而上设置的氧化物绝缘层3和低介电常数绝缘层6；
所述第一绝缘层的电连接结构包括：
设置在氧化物绝缘层的欧姆接触位置之上的钨通孔；
设置在氧化物绝缘层内且位于所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化物绝缘层中的金属互连线连接；
其中，所述第一绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述第一绝缘层的氧化物绝缘层内的金属互连线在横向方向完全被氧化物绝缘层包裹；
其中，所述第一层间通孔连接所述底部器件层中低介电常数绝缘层的金属互连线和所述上方第一器件层中氧化物绝缘层中的金属互连线。
具体的，通过控制三维集成电路的曝光区域位于三维集成电路的侧面边缘之内，实现靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7在横向方向完全被低介电常数绝缘层6包裹，第一绝缘层的氧化物绝缘层内的金属互连线5在横向方向完全被氧化物绝缘层3包裹。
靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维集成电路侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维集成电路侧面边缘露出，在形成第一有源器件层之上的结构时造成污染。具体的说，当三维集成电路为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维集成电路的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现上方第一器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。同理，上方第一器件层的氧化物绝缘层中的金属互连线7都被氧化物绝缘层包裹。
需要说明的是在上方第一器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如上方第一器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
本申请的三维集成电路的集成密度更高，带来的问题是功耗密度和热密度较高。本申请的三维集成电路的制备方法制备出的三维集成电路的垂向连接垂向散热通道(由钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间通孔12组成)采用耐高温的材料，以提高三维集成电路的稳定性。钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间通孔12的集成密度较高，因此底部衬底、第一薄硅层、第二薄硅层、……、第n薄硅层的面积较小，降低了三维集成电路的成本，同时，也减小了寄生电容。
另外，本申请的三维集成电路的制备方法中完全不涉及用于处理背面再分布层和微凸起的封装工厂。因此可以在三维集成电路生产厂商处直接实现多层制造，可以实现更严格的过程控制，一旦技术成熟，可以实现高密度互连，极大提升三维集成电路算力，实现高速存算一体化。
另外，本申请的三维集成电路的制备方法中完全不涉及用于处理背面再分布层和微凸起的封装工厂。因此可以在三维集成电路生产厂商处直接实现多层制造，可以实现更严格的过程控制，一旦技术成熟，可以实现高密度互连，极大提升三维集成电路算力，实现高速存算一体化。
作为一种可选的方式，底部有源器件层的有源器件、第一有源器件层、第二有源器件层、……、第n有源器件层的有源器件可以各自实现同样的功能。即三维集成电路为同构集成。
作为另一种可选的方式，底部有源器件层的有源器件、第一有源器件层、第二有源器件层、……、第n有源器件层的有源器件还可以各自实现不同的功能，形成一个功能多样化的三维集成电路。即三维集成电路为异构集成。如能多样化的三维集成电路的多个的处理单元，存储单元，传感器和其他功能组件多层设置，使得三维集成电路的功能更加多样化和灵活。
关于第一半导体层，具有如下特点：
在半导体技术领域，硅被认为是黑色或灰黑色。本申请的发明人在技术研发的过程中，通过实际将硅形成薄硅层的过程中发现，在薄硅层的厚度小于等于1微米(1微米＝1000纳米)时，薄硅层为透明的薄硅层。
作为一种可选的方式，所述第一半导体层为第一薄硅层；
所述第一薄硅层厚度的取值范围为大于等于2纳米埃小于等于220纳米，第一薄硅层厚度还可以达到微米级。
作为另一种可选的方式，所述第一半导体层包括自下而上设置的第一薄硅层和第一薄硅外延层；
所述第一薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米，第一薄硅层厚度还可以达到微米级；
所述第一薄硅外延层厚度的取值范围为大于等于40纳米小于等于70纳米。
第一薄硅层的厚度远小于衬底的厚度，但是第一薄硅层又需要在上方第一器件层中起到类似于衬底的作用，这样就使得第一薄硅层的厚底不能过于薄。在实际制造工艺中，厚度越小的第一薄硅层的制备难度越高。因此，第一薄硅层厚度的取值范围不是简单的随意找到的范围，而是发明人对各方面因素进行考虑，并付出大量的创造性劳动且在进行大量的仿真实验以及产品测试后，才能够确定的。
具体的，低介电常数绝缘层6厚度的取值范围为大于等于100纳米小于等于200纳米。
需要说明的是，上面以上方第一器件层的结构与上方第二器件层、……、上方第n器件层的结构相对应。即上方第h器件层包括自下而上设置的第h半导体层、第h有源器件层、第h绝缘层；其中，所述第h绝缘层中具有与第一有源器件层的有源器件连接的电连接结构，作为上方第h器件层的电连接结构；h遍取从1到n。
实施中，所述第h半导体层具有贯穿所述第h半导体层的器件隔离，器件隔离包围在第一有源器件层的有源器件的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
第h半导体层为第h薄硅层；第h薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米，薄硅层厚度还可以达到微米级；
或者，第h半导体层包括自下而上设置的第h薄硅层和第h薄硅外延层；第h薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米，薄硅层厚度还可以达到微米级；所述第h薄硅外延层厚度的取值范围为大于等于40纳米小于等于70纳米。
实施中，在形成第h有源器件层的有源器件过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1200℃；
第h层间通孔内的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度；
第h层间通孔为TSV钨通孔或者TSV铜通孔。
实施中，形成在第h有源器件层的有源器件的源极和漏极中需要设置竖向钨通孔的位置的欧姆接触；
形成在底部有源器件层的源极和漏极中需要设置竖向钨通孔的位置的欧姆接触。
实施中，所述第h绝缘层和底部绝缘层各自为绝缘层，绝缘层包括自下而上设置的氧化物绝缘层和低介电常数绝缘层；
绝缘层的电连接结构包括：
设置在氧化物绝缘层的欧姆接触位置之上的钨通孔；
设置在氧化物绝缘层内且位于所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化物绝缘层中的金属互连线连接；
其中，绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，绝缘层的氧化物绝缘层内金属互连线在横向方向完全被氧化物绝缘层包裹；
其中，第h层间通孔连接所述上方第h器件层中低介电常数绝缘层的金属互连线和下一层的器件层中低介电常数绝缘层的金属互连线。
实施例二
本申请实施例的一种三维集成电路的制备方法，用于制造实施例一的三维集成电路，如图1和图2所示，包括如下步骤：
步骤S1：形成底部器件层，所述底部器件层包括自下而上设置的底部衬底、底部有源器件层、底部绝缘层；其中，所述底部绝缘层中具有与底部有源器件层的有源器件连接的电连接结构；
步骤S2：采用晶体键合方法形成二氧化硅孤岛隔离层8和上方第一器件层的第一半导体层，所述二氧化硅孤岛隔离层8位于所述底部绝缘层之上，所述第一半导体层位于所述二氧化硅孤岛隔离层8之上；
步骤S3：采用低热预算制造工艺制备上方第一器件层除第一半导体层以外的结构、以及形成第一层间TSV通孔12；其中，所述上方第一器件层包括自下而上设置的所述第一半导体层、第一有源器件层、第一绝缘层；所述第一绝缘层中具有与第一有源器件层的有源器件连接的电连接结构，所述第一层间TSV通孔12连接所述底部绝缘层的电连接结构和所述第一绝缘层的电连接结构。
本申请实施例的三维集成电路的制备方法，本质上制备一个真正的3D芯片，只有一个衬底就是底部衬底。第一半导体层厚度不仅是小于所述底部衬底的厚度，而且是远远小于底部衬底的厚度。底部器件层仅仅是一个三维集成电路中的层结构，上方第一器件层是底部器件层上方的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成，两者通过二氧化硅孤岛隔离层键合。二氧化硅孤岛隔离层键合的连接方式，一方面方便的实现了底部器件层和上方第一器件层之间的连接，另一方面，也将底部器件层和上方第一器件层进行了有效的隔离，避免了上方第一器件层向底部器件层的漏电。因此，二氧化硅孤岛隔离层是实现在垂向方向集成底部器件层和上方第一器件层的重要环节。第一层间TSV通孔电连接下方绝缘层的电连接结构和第一绝缘层的电连接结构，实现了底部有源器件层的有源器件和第一有源器件层的有源器件的连接。即实现了三维集成电路在垂向方向的电连接。本申请实施例的三维集成电路的制备方法，不是为了形成3D封装芯片，而是制备一个真正的3D芯片，即三维集成电路。整个三维集成电路只有一个底部衬底，使得整个三维集成电路的垂向高度能够较小，进而整个三维集成电路的尺寸较小；同时也使得三维集成电路的衬底成本较低。
下面对形成底部器件层的步骤S1进行详细说明。
步骤S1具体包括如下步骤：
步骤S1-1：在底部衬底(图中未示出)之上形成底部衬底外延层1；
如图3所示，步骤S1-2：在衬底外延层1之上形成底部有源器件层的有源器件2；
如图4所示，步骤S1-3：在底部有源器件层的有源器件2之上形成氧化物绝缘层3和氧化物绝缘层中的电连接结构(即氧化物绝缘层中的钨通孔4和氧化物绝缘层中的金属互连线5)；
如图5所示，步骤S1-4：在氧化物绝缘层3之上形成低介电常数绝缘层6和低介电常数绝缘层中的电连接结构(即低介电常数绝缘层中的金属互连线7)；其中，所述低介电常数绝缘层中的电连接结构完全被低介电常数绝缘层6包裹，所述底部绝缘层包括氧化物绝缘层3和低介电常数绝缘层6。
实施中，在步骤S1-4中，通过控制三维集成电路的曝光区域位于三维集成电路的侧面边缘之内，实现靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹。
靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维集成电路侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维集成电路侧面边缘露出，在形成底部有源器件层之上的结构时造成污染。具体的说，当三维集成电路为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维集成电路的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现底部器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。
需要说明的是在底部有源器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如底部有源器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
下面对形成二氧化硅孤岛隔离层8和上方第一器件层的第一半导体层的步骤S2进
行详细说明。
步骤S2具体包括如下步骤：
如图6所示，步骤S2-1：施主硅片(donor wafer)经氧化生成二氧化硅孤岛隔离层8，在施主硅片中进行高剂量H+离子注入，形成H+离子注入层15；
步骤S2-2：将施主硅片倒置，二氧化硅孤岛隔离层8与底部器件层的低介电常数绝缘层6进行键合，通过大于等于400℃小于等于600℃的热处理，使得键合的施主硅片在H+离子注入射程附近分离；
如图7所示，步骤S2-3：对二氧化硅孤岛隔离层8之上的硅层进行平坦化(CMP)工艺，形成上表面较为平整的第一薄硅层9，第一薄硅层9作为第一半导体层；
步骤S2-3还可以是：对二氧化硅孤岛隔离层8之上的硅层进行平坦化(CMP)工艺，形成上表面较为平整的第一薄硅层9，在第一薄硅层9之上采用低温外延方法的形成第一薄硅外延层(图中未示出)，在这种情况下第一半导体层包括第一薄硅层和第一薄硅外延层。
具体的，低温外延方法的外延工艺温度在1000℃以下的外延。
需要说明的是二氧化硅孤岛隔离层8不是上方第一器件层的一部分，而是底部器件层和上方第一器件层之间的结构。至此，形成了二氧化硅孤岛隔离层8和上方第一器件层的第一薄硅层9，已经开始了上方第一器件层的制备。
作为另一种可选的方式，形成孤岛隔离层的步骤，具体包括：
在施主硅片(donor wafer)上做硅锗(Si-Ge)剥离层，在硅锗剥离层之上外延出薄硅层，在薄硅层之上做二氧化硅孤岛隔离层；
将施主硅片倒置与器件层即操作硅片(handle wafer)键合在一起，形成绝缘硅片(SO Iwafer)，再通过高压氮气在硅锗剥离层处剥离，在器件层之上形成二氧化硅孤岛隔离层和薄硅层。
可以在常温进行，薄硅层表面可以很薄(薄硅层厚度的取值范围为大于等于2纳米小于等于220纳米，薄硅层厚度还可以达到微米级)，二氧化硅孤岛隔离层的一致性(uniformity)也比较好，可以提高薄硅层的质量，并且可以降低制造成本。
作为再一种可选的方式，形成孤岛隔离层的步骤，具体包括：
在施主硅片(donor wafer)上做多孔硅(porous si)层，在多孔硅层之上外延出高质量的薄硅层，在薄硅层之上形成二氧化硅孤岛隔离层；
将施主硅片倒置与器件层即操作硅片(handle wafer)键合在一起，再用高压水流剥离施主硅片(donor wafer)，再用氟化氢(HF)和过氧化氢(H2O2)刻蚀掉多孔硅层，再通过高温1150℃的氢气退火使其表面平整，在器件层之上形成二氧化硅孤岛隔离层和薄硅层。可以提高薄硅层的质量，并且可以降低制造成本。
下面对采用低热预算制造工艺制备上方第一器件层除第一半导体层以外的结构、
以及形成第一层间TSV通孔的步骤S3进行详细说明。
步骤S3具体包括如下步骤：
步骤S3-1：形成器件隔离10，所述器件隔离10贯穿所述第一半导体层，器件隔离10包围在第一有源器件层的有源器件11预设位置的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
形成器件隔离10步骤S3-1的具体步骤以及技术效果在实施例一中已经记载，此处不再展开描述。
步骤S3具体还包括如下步骤：
如图8所示，步骤S3-2：在第一半导体层之上形成第一有源器件层的有源器件11，在形成第一有源器件层的有源器件11的过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1200℃。
底部器件层和上方第一器件层之间有二氧化硅孤岛隔离层8进行隔离，低热预算闪光毫秒退火的热量无法传递到底部器件层的低介电常数绝缘层内的金属互连线7中，解决了上方第一器件层制作过程中的热量影响底部器件层的低介电常数绝缘层内的金属互连线7问题，是三维集成电路的制备方法中非常重要的一个环节。
步骤S3具体还包括如下步骤：
步骤S3-3：欧姆接触形成的具体步骤。在实施例一中已经记载，此处不再展开描述。
步骤S3具体还包括如下步骤：
步骤S3-4：在器件隔离10、第一有源器件层的有源器件11、第一半导体层之上形成氧化物绝缘层3；
步骤S3-5：在氧化物绝缘层3的欧姆接触位置之上形成钨通孔4，在所述底部器件层中的低介电常数绝缘层6内的金属互连线7之上形成向上贯穿的第一层间TSV通孔12；
如图9所示，步骤S3-6：在氧化物绝缘层3内形成金属互连线5，所述第一层间TSV通孔12至少与底部器件层中氧化物绝缘层3的一个所述金属互连线5连接；
如图10所示，步骤S3-7：在所述氧化物绝缘层3之上形成低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7，所述低介电常数绝缘层内的金属互连线7被介电常数边缘层包裹，使得低介电常数绝缘层内的金属互连线7不会从三维集成电路的边缘露出；其中，第一绝缘层包括氧化物绝缘层3和低介电常数绝缘层6，所述第一绝缘层的电连接结构包括氧化物绝缘层3内的钨通孔4和金属互连线5、低介电常数绝缘层6内的金属互连线5。
靠近三维集成电路侧面边缘的低介电常数绝缘层中的金属互连线7完全被低介电常数绝缘层6包裹带来的有益效果在于，防止靠近三维集成电路侧面边缘的底部器件层的低介电常数绝缘层中的金属互连线7的金属离子从三维集成电路侧面边缘露出，在形成底部有源器件层之上的结构时造成污染。具体的说，当三维集成电路为圆柱体时，其侧面边缘就是圆柱体的侧面。控制曝光区域在圆柱体的侧面之内的位置，使得三维集成电路的图案外侧边缘和圆柱体的侧面之间保持预设距离，实现底部器件层的低介电常数绝缘层中的金属互连线7都被低介电常数绝缘层包裹。
需要说明的是在上方第一器件层中，可能需要多层低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7。根据实际需要，需要几层，就制备几层的低介电常数绝缘层6和低介电常数绝缘层内的金属互连线7即可。如上方第一器件层中，设置七层以及七层以上的低介电常数绝缘层6和低介电常数绝缘层中的金属互连线7。
步骤S3-5中形成第一层间TSV通孔12的步骤，具体包括：
步骤S3-5-1：在所述低介电常数绝缘层内的金属互连线7之上形成向上贯穿的第一层间通孔；
步骤S3-5-2：在第一层间通孔的底部淀积钛(Ti)薄膜或氮化钛(TiN)薄膜；
步骤S3-5-3：在钛(Ti)薄膜或氮化钛(TiN)薄膜之上进行钨金属填充，形成第一层间TSV通孔12。
三维集成电路还包括自上方第一器件层的上方依次排列的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；对应的：
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间各自具有二氧化硅孤岛隔离层；
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间通过第二层间TSV通孔、……、第n层间TSV通孔连接。
上方第二器件层、……、上方第n器件层的制备与上方第一器件层对应，第二层间TSV通孔、……、第n层间TSV通孔的制备与第一层间TSV通孔的制备对应，二氧化硅孤岛隔离层的制备相同。
本申请实施例的三维集成电路的制备方法，还包括如下步骤：
如图11所示，步骤S4：制备顶层的铝垫层13和钝化层14。
本申请采用的底部器件层、二氧化硅孤岛隔离层、上方第一器件层、二氧化硅孤岛隔离层、上方第二器件层、二氧化硅孤岛隔离层、……、上方第n器件层多层循环的制备方法。与现有技术的3D封装芯片的制备方法相比，一方面，本申请的三维集成电路的制备方法高效地利用了垂向空间，使得制备出的三维集成电路的集成密度更高；另一方面，本申请的三维集成电路的制备方法避开了超薄化减薄工艺，使得三维集成电路的应力翘曲较小。
本申请的三维集成电路的制备方法制备出的三维集成电路的集成密度更高，带来的问题是功耗密度和热密度较高。本申请的三维集成电路的制备方法制备出的三维集成电路的垂向连接垂向散热通道(由钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间TSV通孔12组成)采用耐高温的材料，以提高三维集成电路的稳定性。钨通孔4、氧化物绝缘层中的金属互连线5、低介电常数绝缘层中的金属互连线7、第一层间TSV通孔12的集成密度较高，因此底部衬底、第一薄硅层、第二薄硅层、……、第n薄硅层的面积较小，降低了三维集成电路的成本，同时，也减小了寄生电容。
另外，本申请的三维集成电路的制备方法中完全不涉及用于处理背面再分布层和微凸起的封装工厂。因此可以在三维集成电路生产厂商处直接实现多层制造，可以实现更严格的过程控制，一旦技术成熟，可以实现高密度互连，极大提升三维集成电路算力，实现高速存算一体化。
作为一种可选的方式，底部有源器件层的有源器件、第一有源器件层、第二有源器件层、……、第n有源器件层的有源器件可以各自实现同样的功能。即三维集成电路为同构集成。
作为另一种可选的方式，底部有源器件层的有源器件、第一有源器件层、第二有源器件层、……、第n有源器件层的有源器件还可以各自实现不同的功能，形成一个功能多样化的三维集成电路。即三维集成电路为异构集成。如能多样化的三维集成电路的多个的处理单元，存储单元，传感器和其他功能组件多层设置，使得三维集成电路的功能更加多样化和灵活。
具体的，底部衬底为P型硅衬底。
具体的，底部有源器件层的有源器件、第一有源器件层、第二有源器件层、……、第n有源器件层的有源器件包括但不限于平面结构的CMOS晶体管、全环栅(GAA)纳米片场效应晶体管、鳍式场效应(FinFET)晶体管。GAAFET全称Gate-All-Around Effect Transistor，中文名为全环栅极场效应晶体管。FinFET全称Fin Field-Effect Transistor，中文名叫鳍式场效应晶体管，是一种互补式金氧半导体晶体管。FinFET命名根据晶体管的形状与鱼鳍的相似性。
单原子层沉积(atomic layer deposition，ALD)，又称原子层沉积或原子层外延(atomic layer epitaxy)，是一种基于有序、表面自饱和反应的化学气相薄膜沉积技术；
退火工艺是与其他工艺(如离子注入、薄膜沉积、金属硅化物的形成等)结合在一起的，最常见的就是离子注入后的热退火。
实施例三
本申请实施例的三维集成电路，在实施例一的基础之上，还具有如下特点。
如图12所示，本申请实施例的三维集成电路，还包括金属材料的退火阻挡层16，退火阻挡层16用于遮盖本层的器件层的结构，且所述退火阻挡层避开竖向通孔以不与竖向通孔连接，以阻挡位于上方的器件层制备过程中退火工艺的退火光对本层的器件层退火阻挡层之下的结构进行加热；
其中，所述竖向通孔包括层间通孔。
退火阻挡层的特性为不透过退火光。退火阻挡层是否能够透过退火光，与退火光的波段相关。激光退火常用的设备有10.6um波段的CO2激光器，也有248nm波段的KrF短波激光器，短波激光更容易阻挡。
作为一种可选的方式是既设置孤岛隔离层也设置退火阻挡层。这样，先制备下方的器件层(对应本层的器件层)，再制备孤岛隔离层，之后再制备上方的器件层。由于孤岛隔离层的存在，在上方的器件层制备过程中退火工艺的光产生的大量热量，会被孤岛隔离层阻挡，将一部分热量限制在孤岛隔离层的位置，使得能够进入下方的器件层的热量大大减少。由于退火阻挡层16对退火光有一定的遮光作用(遮光与退火光的波段相关)，进入下方的器件层的热量又被下方的器件层退火阻挡层进行一次阻挡，使得透过退火阻挡层16的退火光光变得很少，使得热量不会对已经制备好的下方的器件层退火阻挡层之下的结构进行加热，避免了下方的器件层烧毁。
作为另一种可选的方式，可以仅设置退火阻挡层。退火阻挡层位于下方的器件层内。在制备三维集成电路时，先制备下方的器件层，再制备上方的器件层。由于下方的器件层本体中退火阻挡层存在，在上方的器件层制备过程中退火工艺的光产生的大量热量，会被下方的器件层的退火阻挡层阻挡，将热量限制在下方的器件层的退火阻挡层位置，使得热量不会对已经制备好的下方的器件层退火阻挡层之下的结构进行加热，避免了下方的器件层烧毁。
下方的器件层的退火阻挡层能够实现对下方器件层本体可能需要遮盖的结构都进行遮盖。
作为一种可选的方式，本层的器件层的退火阻挡层遮盖本层的器件层的有源器件的金属硅化物区域、低熔点金属区域；其中，所述低熔点金属区域熔点低于位于上方的器件层制备过程中退火工艺的退火温度；所述金属硅化物区域包括但不限于源区、漏区、栅极金属硅化物，所述低熔点金属区域包括金属通孔、金属层、金属栅极区域、金属互连线。
下方有源器件层的有源器件的金属硅化物区域、低熔点金属区域是下方有源器件层的有源器件中需要重点阻挡热量的区域，因此下方的器件层(对应本层的区间层)的退火阻挡层需要遮盖下方有源器件层的有源器件的金属硅化物区域、低熔点金属区域。
对于下方的有源器件层的有源器件中的高熔点金属区域，可以不进行遮盖，也可以选择不遮盖。考虑到高熔点金属区域可能与金属硅化物区域、低熔点金属区域交错设置，单独避开高熔点金属区域可能使得退火阻挡层的形状过于复杂，可以考虑将下方的有源器件层的有源器件整体进行遮盖。因此，产生另一种可选的方式，下方的器件层的退火阻挡层遮盖下方的有源器件层的有源器件、以及下方的器件层的电连接结构。
退火阻挡层对本层的器件层的有源器件、以及本层的器件层的电连接结构整体进行了保护，退火阻挡层形状较为简单，便于加工制造。
关于退火阻挡层的具体位置，如下：
如图12所示，所述底部器件层的退火阻挡层16位于所述底部绝缘层的低介电常数绝缘层6内，且位于所述底部绝缘层中低介电常数绝缘层的金属互连线7的高度之上，所述底部器件层的退火阻挡层遮盖底部器件层的有源器件、底部器件层的低介电常数绝缘层中的金属互连线、底部器件层的氧化物绝缘层中的金属互连线。
所述上方第一器件层的退火阻挡层16位于所述第一绝缘层的低介电常数绝缘层6内，且位于所述第一绝缘层中低介电常数绝缘层的金属互连线6的高度之上，所述上方第一器件层的退火阻挡层遮盖上方第一器件层的有源器件、上方第一器件层的低介电常数绝缘层中的金属互连线、上方第一器件层的氧化物绝缘层中的金属互连线；
所述上方第二器件层的退火阻挡层位于所述第二绝缘层的低介电常数绝缘层6内，且位于所述第二绝缘层中低介电常数绝缘层的金属互连线的高度之上，所述上方第二器件层的退火阻挡层遮盖上方第二器件层的有源器件、上方第二器件层的低介电常数绝缘层中的金属互连线、上方第二器件层的氧化物绝缘层中的金属互连线；
……；
所述上方第n器件层的退火阻挡层位于所述第n绝缘层的低介电常数绝缘层6内，且位于所述第n绝缘层中低介电常数绝缘层的金属互连线的高度之上，所述上方第n器件层的退火阻挡层遮盖上方第n器件层的有源器件、上方第n器件层的低介电常数绝缘层中的金属互连线、上方第n器件层的氧化物绝缘层中的金属互连线。
这样，每一器件层在本层绝缘层的低介电常数绝缘层内都设置有退火阻挡层，且位置都位于本层器件层的低介电常数绝缘层的金属互连线的高度之上，能够在上一器件层制备过程中对本层的器件层进行有效的保护。
关于退火阻挡层的材料。
实施中，所述退火阻挡层为高比热容材料的退火阻挡层；所述退火阻挡层比热容的取值范围为大于等于0.1KJ/Kg.摄氏度小于等于3.5KJ/Kg.摄氏度；
或者所述退火阻挡层为不透光的金属材料的退火阻挡层；
或者所述退火阻挡层为不透光的窄禁带半导体的退火阻挡层。
上述材料的退火阻挡层，能够吸收热量的能力较强，能够更好的起到阻挡热量的作用。
实施例四
本申请实施例的三维集成电路，在实施例一和实施例三的基础之上，还具有如下特点。
本申请实施例的三维集成电路，具体为分布式一体化存算芯片，对应的：
底部器件层为逻辑层，底部有源器件层为具有多个计算单元的逻辑电路层；
上方第一器件层为上方第一存储层，第一有源器件层为具有多个存储单元的第一存储电路层；
上方第二器件层为上方第二存储层，第二有源器件层为具有多个存储单元的第二存储电路层；
……；
上方第n器件层为上方第n存储层，第n有源器件层为具有多个存储单元的第n存储电路层。
本申请的三维集成电路，具体为分布式一体化存算芯片，本质上是一个真正的3D芯片，实现了将计算和存储集成在一个芯片上，集成度大大增加。
逻辑层的计算单元、上方第二存储层的存储单元、……、上方第n存储层的存储单元相邻层之间通过第一层间通孔及其内的导电物质、第二层间通孔及其内的导电物质、……、第n层间通孔及其内的导电物质连接。使得各个层间通孔的孔径以及填充其内导电物质的直径能够做的很小，使得互连的损耗和时延减小。
同时，每一层的层间通孔及其内的导电物质的数量较大，可以做到接近晶体管的数量，使得三维集成电路的带宽较大。
逻辑层的发热较多，将其设置在集成电路的底部，与散热通路离的最近，散热更好。
具体的，每一层的层间通孔的孔径及其内的导电物质直径小于等于1μm。各个层间通孔的孔径以及填充其内导电物质的直径能够做的很小，使得互连的损耗和时延很小。
实施中，逻辑电路层的多个计算单元分布式均匀排列；第一存储电路层、第二存储电路层、……、第n存储电路层各自的存储单元分布式均匀排列。
计算单元的分布式均匀排列的方式，使得单个的计算单元的计算量较小，单个逻辑电路层的运算能力较强。
实施中，第一存储电路层、第二存储电路层、……、第n存储电路层任一存储电路层的存储单元为SRAM或者DRAM或者部分为SRAM部分为DRAM。
在本申请及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。
Claims (18)
1.一种三维集成电路，其特征在于，包括：
底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；
形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；
其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接。
2.根据权利要求1所述的三维集成电路，其特征在于，还包括：
第一层间通孔以及填充其内的导电物质，连接所述底部器件层的电连接结构和所述上方第一器件层的电连接结构。
3.根据权利要求2所述的三维集成电路，其特征在于，三维集成电路还包括自上方第一器件层的上方依次排列的上方第二器件层、……、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；
上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间通过第二层间通孔及其内的导电物质、……、第n层间通孔及其内的导电物质连接。
4.根据权利要求3所述的三维集成电路，其特征在于，还包括：
孤岛隔离层，形成在所述底部器件层、所述上方第一器件层、上方第二器件层、……、上方第n器件层相邻层之间。
5.根据权利要求4所述的三维集成电路，其特征在于，所述底部器件层包括自下而上设置的底部衬底、底部有源器件层、底部绝缘层；其中，所述底部绝缘层中具有与底部有源器件层的有源器件连接的电连接结构，作为底部器件层的电连接结构；
上方第h器件层包括自下而上设置的第h半导体层、第h有源器件层、第h绝缘层；其中，所述第h绝缘层中具有与第一有源器件层的有源器件连接的电连接结构，作为上方第h器件层的电连接结构；h遍取从1到n。
6.根据权利要求5所述的三维集成电路，其特征在于，所述第h半导体层具有贯穿所述第h半导体层的器件隔离，器件隔离包围在第一有源器件层的有源器件的外侧；
其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。
7.根据权利要求6所述的三维集成电路，其特征在于，在形成第h有源器件层的有源器件过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1200℃；
第h层间通孔内的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度；
第h层间通孔为TSV钨通孔或者TSV铜通孔。
8.根据权利要求6的三维集成电路，其特征在于，所述底部器件层还包括：
底部衬底外延层，形成在底部衬底之上，且所述底部有源器件层的有源器件位于所述底部衬底外延层之上。
9.根据权利要求8所述的三维集成电路，其特征在于，所述底部绝缘层包括自下而上设置的氧化物绝缘层和低介电常数绝缘层；
所述底部绝缘层的电连接结构包括：
设置在氧化物绝缘层内且位于第一有源器件层的有源器件之上的钨通孔；
设置在氧化物绝缘层内连接在所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化物绝缘层中的金属互连线连接；
其中，所述底部绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述底部绝缘层的氧化物绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹。
10.根据权利要求9所述的三维集成电路，其特征在于，形成在第h有源器件层的有源器件的源极和漏极中需要设置竖向钨通孔的位置的欧姆接触；
形成在底部有源器件层的源极和漏极中需要设置竖向钨通孔的位置的欧姆接触。
11.根据权利要求10所述的三维集成电路，其特征在于，所述第h绝缘层和底部绝缘层各自为绝缘层，绝缘层包括自下而上设置的氧化物绝缘层和低介电常数绝缘层；
绝缘层的电连接结构包括：
设置在氧化物绝缘层的欧姆接触位置之上的钨通孔；
设置在氧化物绝缘层内且位于所述钨通孔之上的金属互连线；
设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化物绝缘层中的金属互连线连接；
其中，绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，绝缘层的氧化物绝缘层内金属互连线在横向方向完全被氧化物绝缘层包裹；
其中，第h层间通孔连接所述上方第h器件层中低介电常数绝缘层的金属互连线和下一层的器件层中低介电常数绝缘层的金属互连线。
12.根据权利要求11所述的三维集成电路，其特征在于，还包括金属材料的退火阻挡层，退火阻挡层用于遮盖本层的器件层的结构，且所述退火阻挡层避开竖向通孔以不与竖向通孔连接，以阻挡位于上方的器件层制备过程中退火工艺的退火光对本层的器件层退火阻挡层之下的结构进行加热；
其中，所述竖向通孔包括层间通孔。
13.根据权利要求12所述的三维集成电路，其特征在于，本层的器件层的退火阻挡层遮盖本层的器件层的有源器件、以及本层的器件层的电连接结构；
或者，本层的器件层的退火阻挡层遮盖本层的器件层的有源器件的金属硅化物区域、低熔点金属区域；其中，所述低熔点金属区域熔点低于位于上方的器件层制备过程中退火工艺的退火温度；所述金属硅化物区域包括但不限于源区、漏区、栅极金属硅化物，所述低熔点金属区域包括金属通孔、金属层、金属栅极区域、金属互连线。
14.根据权利要求13所述的三维集成电路，其特征在于，所述底部器件层的退火阻挡层位于所述底部绝缘层的低介电常数绝缘层内，且位于所述底部绝缘层中低介电常数绝缘层的金属互连线的高度之上，所述底部器件层的退火阻挡层遮盖底部器件层的有源器件、底部器件层的低介电常数绝缘层中的金属互连线、底部器件层的氧化物绝缘层中的金属互连线。
15.根据权利要求14所述的三维集成电路，其特征在于，所述上方第h器件层的退火阻挡层位于所述第h绝缘层的低介电常数绝缘层内，且位于所述第h绝缘层中低介电常数绝缘层的金属互连线的高度之上，所述第h器件层的退火阻挡层遮盖第h器件层的有源器件、第h器件层的低介电常数绝缘层中的金属互连线、第h器件层的氧化物绝缘层中的金属互连线。
16.根据权利要求15所述的三维集成电路，其特征在于，所述三维集成电路为分布式一体化存算芯片，对应的：
底部器件层为逻辑层，底部有源器件层为具有多个计算单元的逻辑电路层；
上方第一器件层为上方第一存储层，第一有源器件层为具有多个存储单元的第一存储电路层；
上方第二器件层为上方第二存储层，第二有源器件层为具有多个存储单元的第二存储电路层；
……；
上方第n器件层为上方第n存储层，第n有源器件层为具有多个存储单元的第n存储电路层。
17.根据权利要求16所述的三维集成电路，其特征在于，逻辑电路层的多个计算单元分布式均匀排列；第一存储电路层、第二存储电路层、……、第n存储电路层各自的存储单元分布式均匀排列。
18.根据权利要求17所述的三维集成电路，其特征在于，第一存储电路层、第二存储电路层、……、第n存储电路层任一存储电路层的存储单元为SRAM或者DRAM或者部分为SRAM部分为DRAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202321893072.4U CN220604687U (zh) | 2023-07-18 | 2023-07-18 | 一种三维集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202321893072.4U CN220604687U (zh) | 2023-07-18 | 2023-07-18 | 一种三维集成电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN220604687U true CN220604687U (zh) | 2024-03-15 |
Family
ID=90176795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202321893072.4U Active CN220604687U (zh) | 2023-07-18 | 2023-07-18 | 一种三维集成电路 |
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|---|---|
| CN (1) | CN220604687U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116598312A (zh) * | 2023-07-18 | 2023-08-15 | 苏州华太电子技术股份有限公司 | 一种三维集成电路 |
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- 2023-07-18 CN CN202321893072.4U patent/CN220604687U/zh active Active
Cited By (2)
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| CN116598312A (zh) * | 2023-07-18 | 2023-08-15 | 苏州华太电子技术股份有限公司 | 一种三维集成电路 |
| CN116598312B (zh) * | 2023-07-18 | 2024-06-28 | 苏州华太电子技术股份有限公司 | 一种三维集成电路 |
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