CN109712961A - 三维集成电路及其制造方法 - Google Patents

Abstract

本发明涉及集成电路技术领域，尤其涉及一种三维集成电路及其制造方法。所述三维集成电路，包括衬底、堆叠于衬底表面的多个器件层、以及设置于相邻器件层之间的绝缘层；所述器件层包括MOS器件和金属互联线，所述MOS器件的沟道采用二维半导体材料制成；所述金属互联线，连接所述MOS器件，用以实现所述器件层的功能集成以及预留相邻器件层之间的互联区域；所述绝缘层中设置有通孔，所述通孔中嵌入有互联金属，所述互联金属用于实现相邻器件层中金属互联线的连接。本发明增加了三维集成电路的集成密度；降低了制备三维集成电路的工艺难度及制造成本，提高了产品良率；减小了寄生电容。

Description

三维集成电路及其制造方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种三维集成电路及其制造方法。

背景技术

目前，大部分集成电路都只具有单层器件层。随着科学技术的持续发展， 集成电路中器件的尺寸越来越小，现阶段已达到了7nm甚至5nm，因此，仅 仅通过减小器件尺寸的方式来实现提高芯片集成度变得越来越困难。为解决这 一问题，三维集成电路(ThreeDimensional Integrated Circuit)应运而生。所谓 三维集成电路，是指具有多层器件结构的集成电路。三维集成电路通过多层器 件电路的有效堆叠，可以显著提高芯片的集成密度，进而提升芯片性能。

目前通用的三维集成电路大都是通过TSV(Through Silicon Vias，硅通孔) 技术来进行多层芯片电路的堆叠。即通过把事先制备好的单层芯片电路用适当 的键合工艺组合在一起，并通过对TSV通孔的金属填充和适当连接，来实现 多层芯片电路的高密度集成。但是，通过TSV技术来实现多层芯片电路的堆 叠具有以下几个方面的缺点：

(1)TSV通孔占用芯片面积较大，限制芯片集成密度；

(2)每层芯片进行键合时都需要制备相应的焊盘，并对焊盘进行精确对 准，同时需要确保每个焊点的有效焊接，工艺难度较大，且限制了三维集成电 路的最终良率；

(3)TSV通孔中连线较粗，较粗的连线与焊接点金属均会产生较大的寄 生电容，影响芯片性能；

(4)每堆叠一层芯片层，都需要将芯片层的硅衬底去除掉，即消耗一层 硅衬底，导致制造三维集成电路的成本较高；

(5)单层芯片较厚，其厚度约在30μm-100μm之间，限制了三维集成 电路中芯片的堆叠层数。

之所以产生以上的缺点，主要是由于以下两方面的原因：一方面，硅材料 是一种脆性材料，若要实现薄层器件层之间的相互集成，就必须减薄硅衬底， 并通过芯片间的相互键合来实现；另一方面，硅工艺中的退火温度可以高达1000摄氏度，所有芯片层必须单独流片之后再进行组合式三维封装，而不能在 同一个衬底上直接堆叠多层单晶硅层并制备相应器件，否则重复的高温过程会 造成掺杂杂质的多次扩散并使部分互连金属融化，影响器件性能，甚至损毁芯 片。

因此，如何增加三维集成电路的集成密度，同时降低工艺难度及成本、减 少寄生电容，是目前亟待解决的技术问题。

发明内容

本发明提供一种三维集成电路及其制造方法，用以解决现有的集成电路密 度较低的问题，并降低三维集成电路的工艺难度及制造成本，减少寄生电容， 提高产品良率。

为了解决上述问题，本发明提供了一种三维集成电路，包括衬底、堆叠于 衬底表面的多个器件层、以及设置于相邻器件层之间的绝缘层；所述器件层包 括MOS器件和金属互联线，所述MOS器件的沟道采用二维半导体材料制成； 所述金属互联线，连接所述MOS器件，用于实现所述器件层的功能集成以及 预留相邻器件层之间的互联区域；所述绝缘层中设置有通孔，所述通孔中嵌入 有互联金属，所述互联金属用于实现相邻器件层中金属互联线的连接。

优选的，所述MOS器件包括P型MOS器件和/或N型MOS器件。

优选的，所述二维半导体材料是通过原子层沉积方式或机械剥离/转移的 方式在300℃以下的温度下于所述衬底表面生长形成的。

优选的，所述三维集成电路还包括钝化层，所述钝化层包括金属互联层和 焊盘层；多个所述器件层设置于所述衬底与所述金属互联层之间；所述焊盘层 覆盖于所述金属互联层表面，用以制备金属焊盘。

优选的，所述二维半导体材料是过渡金属硫族化合物、黑磷、硅烯、锗烯 或具有能带的石墨烯。

本发明还提供了一种三维集成电路的制造方法，包括如下步骤：

提供一衬底；

在所述衬底表面制备一器件层，所述器件层包括MOS器件和金属互联线， 所述MOS器件的沟道采用二维半导体材料制成；所述金属互联线，连接所述MOS器件，用于实现所述器件层的功能集成以及预留相邻器件层之间的互联 区域；

在所述器件层表面制备一绝缘层，并在所述绝缘层中设置通孔，在所述通 孔中嵌入互联金属；

在所述绝缘层表面制备下一器件层；

重复制备绝缘层、通孔、下一器件层的步骤，以实现制备多个器件层，所 述互联金属用于实现相邻器件层中金属互联线的连接。

优选的，在所述衬底表面制备一器件层的具体步骤包括：

在所述衬底表面生长一层二维半导体材料层；

采用光刻工艺在所述二维半导体材料层中定义MOS器件有源区，采用刻 蚀工艺清除所述MOS器件有源区之外的二维半导体材料层，并对所述MOS 器件有源区进行离子掺杂；

在经过离子掺杂的有源区上制造MOS器件。

优选的，所述衬底表面制备一器件层的具体步骤包括：

采用光刻工艺在所述衬底表面定义MOS器件有源区，采用刻蚀工艺清除 与所述MOS器件有源区对应位置之外的二维半导体材料层，并对所述MOS 器件有源区进行离子掺杂；

在所述衬底表面生长一层二维半导体材料层，从而使得离子掺杂对所述二 维半导体材料层表面进行修饰；

在所述二维半导体材料层之上、且与经过离子掺杂的MOS器件有源区相 对应的位置制造MOS器件。

优选的，在所述衬底表面生长一层二维半导体材料层的具体步骤是：采用 原子层沉积工艺或机械剥离/转移工艺在所述衬底表面生长一层二维半导体材 料层，且生长温度在300℃以下。

优选的，在制造MOS器件的步骤中温度在500℃以下。

优选的，制造所述MOS器件之后还包括如下步骤：

在所述器件层表面制备第一介质层；

对所述第一介质层进行光刻、刻蚀、开孔处理，生长第一层金属互联线；

在裸露有第一层金属互联线的第一介质层表面沉积第二介质层；

对所述第二介质层进行光刻、刻蚀、开孔处理，生长第二层金属互联线；

重复沉积介质层、生长金属互联线的步骤，直至形成X层介质层以及X 层金属互联线完成所述器件层的功能集成，其中X为正整数；

在裸露有第X层金属互联线的第X介质层表面沉积绝缘层；

对所述绝缘层进行化学机械抛光处理，使其表面粗糙度小于0.2nm。

优选的，所述二维半导体材料是过渡金属硫族化合物、黑磷、硅烯、锗烯 或具有能带的石墨烯。

优选的，所述三维集成电路的制造方法，还包括如下步骤：

在所述器件层上方沉积金属互联层，使得多个所述器件层设置于所述衬底 与所述金属互联层之间，所述金属互联层中嵌入有金属引线，所述金属引线用 于实现与所有器件层的最终功能集成、并形成引脚连线；

在裸露有所述引脚连线的所述金属互联层表面沉积焊盘层；

对所述焊盘层进行光刻、刻蚀、开孔处理，以制备金属焊盘。

本发明提供的三维集成电路及其制造方法，不需要在制备每一器件层时预 留TSV孔的面积，增加了集成密度；相邻器件层之间通过在绝缘层中设置通 孔、并于通孔中嵌入互联金属从而实现功能互联，不需要在整个三维集成电路 中制备精准对齐的TSV孔，降低了制备三维集成电路的工艺难度及制造成本， 提高了产品良率；由于器件层中金属互联线的设置，减小了器件层之间连接线 的长度和尺寸，降低了寄生电容；且能够在同一个衬底上实现多层三维集成， 节省了衬底材料，从而进一步降低了制造成本；另外通过金属互联线实现了单 一器件层的功能集成，优化、精简了三维集成电路相邻器件层之间的连接线路、 通孔设置，同时提高了制造三维集成电路的良率、减少了流片成本。

附图说明

附图1A是本发明第一具体实施方式中三维集成电路的结构示意图；

附图1B是本发明第一具体实施方式的三维集成电路的器件层中金属互联 线的结构示意图；

附图1C是本发明第一具体实施方式的三维集成电路的器件层中MOS器 件与金属互联线的俯视结构示意图；

附图2是本发明第二具体实施方式中三维集成电路的结构示意图；

附图3是本发明第三具体实施方式中三维集成电路的制造方法流程示意图；

附图4A-4J是本发明第三具体实施方式中三维集成电路的制造方法的主要 工艺流程图。

具体实施方式

下面结合附图对本发明提供的三维集成电路及其制造方法的具体实施方 式做详细说明。

第一具体实施方式

本具体实施方式提供了一种三维集成电路，附图1A是本发明第一具体实 施方式中三维集成电路的结构示意图。如图1A所示，本具体实施方式提供的 三维集成电路，包括衬底、堆叠于衬底表面的多个器件层、以及设置于相邻器 件层之间的绝缘层18。为了提高三维集成电路的性能，优选的，所述衬底包括 第一衬底111和第二衬底112，所述第一衬底111的材质可以是硅；所述第二 衬底112为绝缘介质层，所述第二衬底112用于隔离所述第一衬底111与器件 层，防止第一衬底111对器件层中的MOS器件的性能造成影响，且为后续器 件层的制造提供较为平整的表面，便于生长二维半导体材料。第二衬底112的 具体材料，本领域技术人员可以根据实际需要进行选择，例如可以是二氧化硅， 本具体实施方式对此不作限定。

所述器件层包括MOS器件和金属互联线14，所述MOS器件的沟道采用二 维半导体材料制成；所述金属互联线14，连接所述MOS器件，用于实现所述 器件层的功能集成以及预留相邻器件层之间的互联区域。在本具体实施方式中， 所述MOS器件包括P型MOS器件和N型MOS器件。为了进一步简化工艺步骤， 降低生产成本，优选的，所述二维半导体材料是通过原子层沉积方式或者机械 剥离/转移方式在300℃以下的温度下于所述衬底表面生长形成的。本领域技术 人员还可以根据实际需要选择其他的方式进行二维半导体材料的生长，只需确 保所述二维半导体材料是在300℃以下的温度下形成即可，本具体实施方式对 此不作限定。更优选的，所述二维半导体材料是过渡金属硫族化合物(例如MoS₂、WS₂等)、黑磷、硅烯、锗烯或具有能带的石墨烯。

为了最终形成CMOS(Complementary Metal Oxide Semiconductor，互补金 属氧化物半导体)器件，优选的，在所述器件层中形成MOS器件之前，还需 要进行N型离子掺杂和P型离子掺杂，改变所述二维半导体材料的掺杂属性 和掺杂浓度。离子掺杂的具体步骤有如下两种：一种是，在完成所述二维半导 体材料的生长之后，采用光刻工艺在所述二维半导体材料构成的薄膜层上定义 N型MOS器件有源区121和P型MOS器件有源区131；对所述N型MOS器 件有源区121中的沟道区域进行P型离子掺杂、源漏区域进行N型离子掺杂； 对所述P型MOS器件有源区131中的沟道区域进行N型离子掺杂、源漏区域 进行P型离子掺杂。其中，在所述N型MOS器件有源区121、所述P型MOS 器件有源区131掺杂的N型离子、P型离子的种类可以根据所述二维半导体材 料的具体材质进行选取，例如，对于由过渡金属硫族化合物构成的二维半导体 材料可以采用卤素离子进行N型离子掺杂。另一种是，在生长所述二维半导体 材料之前，在所述衬底表面定义N型MOS器件有源区121和P型MOS器件 有源区131，对所述N型MOS器件有源区121中的沟道区域进行P型离子掺 杂、源漏区域进行N型离子掺杂；对所述P型MOS器件有源区131中的沟道 区域进行N型离子掺杂、源漏区域进行P型离子掺杂。其中，在所述N型MOS 器件有源区121、所述P型MOS器件有源区131掺杂的N型离子、P型离子 的具体种类可以根据后续要生长的所述二维半导体材料的具体材质进行选取， 例如，对于由过渡金属硫族化合物构成的二维半导体材料可以采用卤素离子进 行N型离子掺杂；在完成N型离子掺杂和P型离子掺杂之后，在所述衬底表 面生长一层由二维半导体材料层构成的薄膜层，使得离子掺杂区域位于所述衬 底与所述二维半导体材料之间，这种方式相当于在所述二维半导体材料与所述 衬底之间的界面处进行了离子掺杂。其中，进行N型离子掺杂或P型离子掺 杂的具体方式可以采用如下三种中的一种：

1)低能量离子注入；

2)低能量等离子体(PLASMA)轰击被掺杂材料的表面，例如二维半导 体材料表面或衬底表面；

3)在掺杂表面旋涂含有掺杂离子的溶液，经过适当退火后，洗去掺杂溶 剂，掺杂离子扩散入被掺杂材料中，完成掺杂。

与现有技术相同，本具体实施方式中的N型MOS器件包括第一源极122、 第一栅极123、第一漏极124，P型MOS器件包括第二源极132、第二栅极133、 第二漏极134。在本具体实施方式中，可以采用TFT(Thin Film Transistor，薄 膜晶体管)的制造工艺来制造MOS器件，其具体的制造步骤与现有技术相同， 在此不再赘述。为了提高三维集成电路的性能，优选的，所述MOS器件的栅氧 材料选择Al₂O₃、HfO₂或ZrO₃等具有高介电常数的绝缘材料。所述MOS器件的 漏极和源极的材料根据所述二维半导体材料的功函数的不同来选取具有相应功函数的金属，以使得源极、漏极接触的势垒较小。所述MOS器件的栅极的材 料根据所需的MOS器件阈值电压或工作电压的不同来选取具有相应功函数的 金属，以灵活调节MOS器件的工作电压范围。在所述MOS器件的制备过程中， 退火、介质层蒸镀及其他高温过程，应使温度控制在500℃以下，具体来说， 当对所述器件层的流片处理过程是针对所述器件层整体施加的，则应将所述 MOS器件制备过程中的温度控制在500℃以下，此处的500℃只是举例说明， 本领域技术人员还可以根据实际需要调整温度上限；如果在所述MOS器件层的 制备过程中，一些高温处理过程所需的温度较高、处理时间较长，则可使用激 光退火等技术对器件层局部进行高温处理，从而对整个器件层进行保护，避免 影响其他器件、连接电极的性能。在完成MOS器件的制作之后，根据所述器件 层中电路板图光刻、沉积金属互联线14，以完成单层CMOS器件层的功能集成。 采用这种方式，单层器件层的厚度可以减小到5微米以下；现有技术中基于TSV 工艺的三维集成电路中，单层器件层的厚度一般在30微米以上。因此，对于 相同厚度的三维集成电路，本具体实施方式可以集成的器件层的数量更多，集 成密度显著提高。本具体实施方式以N个器件层为例进行说明，其中，N为大 于1的正整数，本领域技术人员可以根据实际需要设置器件层的具体数量，本 具体实施方式对此不作限定。图1中的M、K均为大于1的正整数，且N≥M ≥K。

现有技术中，衬底一般都使用厚度为0.5mm～1mm的晶圆；在完成上一器 件层的制备之后，需要在器件层上通过键合、焊接工艺增加一衬底，以将下一 器件层与上一器件层结合为一体；在完成下一器件层的制备之后，由于要实现 多个器件层的集成，则只能将毫米级别厚度的衬底通过化学机械研磨(CMP) 等工艺减薄到数十微米，然后再进行后续的TSV工艺互联，整个过程相当于 每增加一层器件层就要磨掉一层晶圆，不仅导致了制作工序的繁琐，而且造成 硅层的浪费、增大了生产成本。为了增加三维集成电路的集成密度，且降低工 艺复杂度及制造成本，本具体实施方式直接在第一器件层之上沉积绝缘层18， 不再需要进行硅衬底去除步骤。所述绝缘层18中设置有通孔，所述通孔中嵌 入有互联金属15，所述互联金属15用于实现相邻器件层中金属互联线14的连 接。其中，所述通孔的尺寸能够设置的尽量小，这是因为所述绝缘层18所覆 盖的器件层已经通过金属互联线实现了功能集成，精简了相邻器件层之间的连 接线路。另外，通孔尺寸越小、能够制作MOS器件的面积就会越大，三维集 成电路的集成密度也会更高。

在本具体实施方式中，所述功能集成，是指对具有该金属互联线的器件层 或器件层中一部分器件进行基础功能的集成，以实现初步的逻辑功能，或实现 某一功能模块；所述互联区域，是指用于实现相邻器件层之间连接的区域，即 与所述互联金属15连接的区域，从而实现对相邻器件层中已有的功能模块进 行有机互联，使其成为一个整体，最终实现整个芯片系统的集成。在本具体实 施方式中，所述金属互联线14可以是单层互联线、也可以是多层互联线，其 不仅用于实现单一器件层中的功能集成，而且所述金属互联线14上还设置有 连接点(即预留的互联区域)，通过所述连接点与所述互联金属15连接。具体 来说，本具体实施方式是在相邻的器件层之间的绝缘层中嵌入互联金属，各绝 缘层中不再需要预留TSV孔的面积，也不再需要进行焊盘精确对准焊接，而 绝缘层中通孔的位置可以错开设置、不再需要精准对齐，从而有效增加了三维 集成电路的集成密度，降低了工艺难度，提高了良率；更重要的是，本具体实 施方式通过金属互联线实现了单一器件层的功能集成，大大简化了相邻器件层 之间的连接线路、制造工艺。为了进一步提高三维集成电路的良率，优选的， 所述绝缘层18的材料为二氧化硅或低介电常数的材料，例如氧化硅多孔材料、 氮化硅多孔材料或聚酰亚胺多孔材料等。更优选的，所述绝缘层18的厚度可 以为1μm。本领域技术人员还可以根据实际需要设置其他厚度，在保证所述 绝缘层可以有效的将上下两层进行电场隔离的情况下，尽量减小所述绝缘层18 的厚度。

以下对本具体实施方式中的绝缘层进行举例说明。附图1B是本发明第一 具体实施方式的三维集成电路的器件层中金属互联线的结构示意图，附图1C 是本发明第一具体实施方式的三维集成电路的器件层中MOS器件与金属互联 线的俯视结构示意图，图1B是图1C沿AA虚线方向的截面示意图，图1C是 镂空图1B介质层材料、保留金属互联线、并从绝缘层所在位置俯视的结构图。 其中，在图1C中，圆形虚线框中的区域表示一个MOS器件，矩形虚线框中 的区域表示该器件层与下一器件层的互联区域。如图1B、1C所示，本具体实 施方式中的所述器件层上覆盖有多层介质层，且每一介质层中都嵌入有一层金 属互联线，例如在图1B中，第一介质层D1中嵌入有第一层金属互联线141、 第二介质层D2中嵌入有第二层金属互联线142，以此类推，在第X介质层DX 中嵌入有第X层金属互联线，其中，X为正整数。其中，所述介质层的层数、 所述金属互联线的具体层数，本领域技术人员可以根据实际需要进行设置，例 如根据器件层中需要集成的功能的需要，本具体实施方式对此不作限定。通过 设置的多个介质层，形成多层金属互联线结构，从而实现单一器件层的功能集 成。与现有技术中单层芯片内的金属互联线相同，本具体实施方式中每一介质 层中金属互联线的结构都是相当复杂的，为了对绝缘层的结构进行说明，此处 将金属互联线的结构进行了简化。本具体实施方式通过现在每一器件层中设置 金属互联线以实现单一器件层的功能集成，然后通过绝缘层中的互联金属实现 相邻器件层中金属互联线的连接，从而实现多层器件层的集成，可大大简化相 邻器件层之间的连接线路，并提高三维集成电路的工艺良率。

为了对所述三维集成电路进行保护，增强三维集成电路整体以及三维集成 电路中每一器件层的机械强度，从而使得芯片易于焊盘焊接、封装，更能抵抗 外界环境的影响，优选的，所述三维集成电路还包括钝化层，所述钝化层包括 金属互联层162和焊盘层161；多个所述器件层设置于所述衬底与所述金属互 联层162之间；所述焊盘层161覆盖于所述金属互联层162表面，用以制备金 属焊盘17。具体来说，所述金属互联层162中嵌入有金属引线163，所述金属 引线163用于实现所有器件层(本具体实施方式中为N层器件层)的最终功能 集成、并形成引脚连线，通过功能集成精简了引脚连线的数目，使得所述三维 集成电路达到封装要求。所述最终功能集成，是指对所有器件层进行整体功能 集成，以实现总的逻辑功能，形成了一个完整的互联体。

现有技术中，采用TSV工艺进行多层芯片集成时，为了减少TSV通孔面 积，设置每层芯片的TSV通孔都在相同位置；集成的方式采用对准键合以及 焊点焊接；由于整个集成过程是不同的自由芯片层组合成了一个新的整体芯片， 所以需要统一的过孔，因而需要精准的焊接。本具体实施方式提供的三维集成 电路，由于通过在器件层中嵌入金属互联线实现了单一器件层的功能集成，因 而不需要再制备每一器件层时预留TSV孔的面积，增加了集成密度；通过在 绝缘层中设置通孔、并嵌入互联金属，实现相邻器件层中金属互联线的连接， 不需要再整个三维集成电路中制备精准对齐的TSV孔，降低了制备三维集成 电路的工艺难度及制造成本，提高了产品良率；由于金属互联线的设置，减小 了实现器件层之间连接的互联金属的长度和尺寸，降低了寄生电容；且能够在 同一个衬底上实现多层三维集成，节省了衬底材料，从而进一步降低了制造成 本；另外通过金属互联线实现了单一器件层的功能集成，优化、精简了三维集 成电路的制造工艺，同时提高了制造三维集成电路的良率、减少了流片成本。

第二具体实施方式

本具体实施方式提供了一种三维集成电路，附图2是本发明第二具体实施 方式中三维集成电路的结构示意图。对于与第一具体实施方式相同之处，本具 体实施方式不再赘述，以下主要叙述与第一具体实施方式的不同之处。

第一具体实施方式中，每一器件层中同时进行了N型离子掺杂和P型离 子掺杂，且同时设置有N型MOS器件和P型MOS器件，从而在每一器件层 中都形成了一CMOS器件。为了进一步简化三维集成电路的制造工序，且适 应三维集成电路的应用需求，以扩大三维集成电路的应用领域，本具体实施方 式中，在一器件层有源区的沟道区域仅进行P型离子掺杂、源漏区域仅进行N 型离子掺杂、从而设置N型MOS器件，而在另一器件层有源区的沟道区域仅进行N型离子掺杂、源漏区域仅进行P型离子掺杂、从而设置P型MOS器件， 以实现基于多个器件层的CMOS器件。

举例来说，如图2所示，在第一层器件层中仅定义N型MOS器件有源区 221，并在N型MOS器件有源区221中的沟道区域进行P型离子掺杂、源漏 区域进行N型离子掺杂，之后在N型MOS器件有源区221之上制备包括第一 源极222、第一栅极223、第一漏极224的N型MOS器件；在第二层器件层 中仅定义P型MOS器件有源区231，并在P型MOS器件有源区231中的沟道区域进行N型离子掺杂、源漏区域进行P型离子掺杂，之后在P型MOS器件 有源区231之上制备包括第二源极232、第二栅极233、第二漏极234的P型 MOS器件。以上仅是举例说明，本领域技术人员也可以根据实际需要，也可 以使得一仅形成有N型MOS器件的器件层与一仅形成有P型MOS器件的器 件层不相邻。在本具体实施方式中，N型MOS器件、P型MOS器件的制备步 骤、制备方法均与第一具体实施方式相同，在此不再赘述。

第三具体实施方式

本具体实施方式提供了一种三维集成电路的制造方法，附图3是本发明第 三具体实施方式中三维集成电路的制造方法流程示意图，附图4A-4J是本发明 第三具体实施方式中三维集成电路的制造方法的主要工艺流程图。如图3、 4A-4J所示，本具体实施方式提供的三维集成电路的制造方法，包括如下步骤：

步骤S31，提供一衬底。具体来说，如图4A所示，提供一衬底，并对所 述衬底进行清洗。为了提高三维集成电路的性能，优选的，所述衬底包括第一 衬底411和第二衬底412，所述第一衬底411的材质可以是硅；所述第二衬底 412为绝缘介质层，所述第二衬底412用于隔离所述第一衬底411与器件层， 防止第一衬底411对器件层中的MOS器件的性能造成影响，且为后续器件层 提供较为平整的表面，便于生长二维半导体材料层。第二衬底412的具体材料， 本领域技术人员可以根据实际需要进行选择，例如可以是二氧化硅，本具体实 施方式对此不作限定。

步骤S32，在所述衬底表面制备一器件层，所述器件层包括MOS器件和 金属互联线44，所述MOS器件的沟道采用二维半导体材料制成；所述金属互 联线44，连接所述MOS器件，用于实现所述器件层的功能集成以及预留相邻 器件层之间的互联区域。具体来说，包括如下步骤：

a)在所述衬底表面生长第一层的二维半导体材料层491，形成如图4B所 示的结构。为了进一步简化工艺步骤，降低生产成本，优选的，采用原子层沉 积(Atomic LayerDeposition，ALD)工艺在所述衬底表面生长第一层二维半 导体材料层，且生长温度在300℃以下，具体来说，是在所述第二衬底412的 表面生长第一层二维半导体材料层491。更优选的，所述第一层二维半导体材 料层491的材料是过渡金属硫族化合物(例如MoS₂、WS₂等)、黑磷、硅烯、 锗烯或具有能带的石墨烯。

b)采用光刻工艺在所述第一层二维半导体材料层491中定义MOS器件有 源区，采用刻蚀工艺清除所述MOS器件有源区之外的第一层二维半导体材料 层，并对所述MOS器件有源区进行离子掺杂。在本具体实施方式中，所述 MOS器件包括P型MOS器件和N型MOS器件。为了最终形成CMOS (Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件， 优选的，在所述器件层中形成MOS器件之前，还需要进行N型离子掺杂和P 型离子掺杂，改变所述二维半导体材料层491的掺杂属性和掺杂浓度。即如图 4C所示，在完成第一层的二维半导体材料层491的生长，采用光刻工艺在第 一层所述二维半导体材料层491上定义N型MOS器件有源区421和P型MOS 器件有源区431，并清除所述MOS器件有源区之外的第一层二维半导体材料 层之后，对所述N型MOS器件有源区421中的沟道区域进行P型离子掺杂、 源漏区域进行N型离子掺杂；对所述P型MOS器件有源区431中的沟道区域 进行N型离子掺杂、源漏区域进行P型离子掺杂。其中，在对所述N型MOS 器件有源区421、所述P型MOS器件有源区进行离子掺杂的过程中，掺杂的 N型离子、P型离子的种类可以根据所述第一层二维半导体材料层的具体材质 进行选取，例如，对于由过渡金属硫族化合物构成的第一层二维半导体材料层 可以采用卤素离子进行N型离子掺杂。其中，进行N型离子掺杂或P型离子 掺杂的具体方式可以采用如下三种中的一种：

1)低能量离子注入；

2)低能量等离子体(PLASMA)轰击被掺杂材料的表面，例如二维半导 体材料层表面或衬底表面；

3)在掺杂表面旋涂含有掺杂离子的溶液，经过适当退火后，洗去掺杂溶 剂，掺杂离子扩散入被掺杂材料中，完成掺杂。

c)在经过离子掺杂的MOS器件有源区上制造MOS器件，得到如图4D所示 的结构。本具体实施方式中的N型MOS器件包括第一源极422、第一栅极423、 第一漏极424，P型MOS器件包括第二源极432、第二栅极433、第二漏极434。 在本具体实施方式中，可以采用TFT(ThinFilm Transistor，薄膜晶体管)的制 造工艺来制造MOS器件，其具体的制造步骤与现有技术相同，在此不再赘述。 为了提高三维集成电路的性能，优选的，所述MOS器件的栅氧材料选择Al₂O₃、 HfO₂或ZrO₃等具有高介电常数的绝缘材料。所述MOS器件的漏极和源极的材 料根据所述第一层二维半导体材料层的功函数的不同来选取具有相应功函数 的金属，以使得源极、漏极接触的势垒较小。所述MOS器件的栅极的材料根据 所需的MOS器件阈值电压或工作电压的不同来选取具有相应功函数的金属，以 灵活调节MOS器件的工作电压范围。在所述MOS器件的制备过程中，退火、 介质层蒸镀及其他高温过程，应使温度控制在500℃以下，具体来说，当对所 述器件层的流片处理过程是针对所述器件层整体施加的，则应将所述MOS器件 制备过程中的温度控制在500℃以下，此处的500℃只是举例说明，本领域技 术人员还可以根据实际需要调整温度上限；如果在所述MOS器件层的制备过程 中，一些高温处理过程所需的温度较高、处理时间较长，则可使用激光退火等 技术对器件层局部进行高温处理，从而对整个器件层进行保护，避免影响其他 器件、连接电极的性能。

d)根据第一器件层中电路板图光刻、沉积金属互联线44，以完成第一层 CMOS器件层的集成，得到如图4E所示的结构。采用这种方式，单层器件层 的厚度可以减小到5微米以下。现有技术中基于TSV工艺的三维集成电路中， 单层器件层的厚度一般在30微米以上，因此，对于相同厚度的三维集成电路， 本具体实施方式可以集成的器件层的数量更多，集成密度显著提高。

步骤S33，在所述器件表面制备一绝缘层48，并在所述绝缘层48中设置 通孔，在所述通孔中嵌入互联金属45，得到如图4F所示的结构。

具体来说，在完成制造MOS器件的步骤之后还包括如下步骤：

Ⅰ)在所述第一器件层表面制备第一介质层；其中，制备第一介质层可以 利用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学 的气相沉积法)、磁控溅射或电子束蒸发等方法；

Ⅱ)对所述第一介质层进行光刻、刻蚀、开孔处理，生长第一层金属互联 线；

Ⅲ)在裸露有第一层金属互联线的第一介质层表面沉积第二介质层；

Ⅳ)对所述第二介质层进行光刻、刻蚀、开孔处理，生长第二层金属互联 线；

Ⅴ)重复沉积介质层、生长金属互联线的步骤，直至形成X层介质层以及 X层金属互联线完成所述器件层的功能集成，其中X为正整数；

Ⅵ)在裸露有第X层金属互联线的第X介质层表面沉积绝缘层；

Ⅶ)对所述绝缘层进行化学机械抛光(Chemical Mechanical Polishing，CMP) 处理，使其表面粗糙度小于0.2nm。最终形成的器件层、绝缘层的结构可以参 看第一具体实施方式中的图1B、图1C。其中，所述介质层的层数、所述金属 互联线的具体层数，本领域技术人员可以根据实际需要进行设置，例如根据器 件层中需要集成的功能的需要，本具体实施方式对此不作限定。

本领域技术人员可以根据实际需要设置所述绝缘层48的总厚度，在保证 所述绝缘层48可以有效的将上下两相邻器件层进行电场隔离的情况下，尽量 减小所述绝缘层48的厚度。为了进一步提高三维集成电路的良率，优选的， 所述绝缘层48的材料为二氧化硅或低介电常数的材料，例如氧化硅多孔材料、 氮化硅多孔材料或聚酰亚胺多孔材料等。所述介质层的材料为二氧化硅或低介 电常数的材料，例如氧化硅多孔材料、氮化硅多孔材料或聚酰亚胺多孔材料等。

步骤S34，在所述绝缘层表面制备下一器件层。制备下一器件层的具体步 骤与制备第一器件层的步骤相同，即先在所述绝缘层48表面沉积第二层二维 半导体材料层；再在所述第二层二维半导体材料层上定义N型MOS器件有源区 和P型MOS器件有源区，在除去N型MOS器件有源区、P型MOS器件有源区之 外的第二层二维半导体材料层之后，采用与第一层器件层相同的方式，在所述 N型MOS器件有源区中的沟道区域进行P型离子掺杂、源漏区域进行N型离子掺 杂、制造N型MOS器件，在所述P型MOS器件有源区中的沟道区域进行N型离子掺杂、源漏区域进行P型离子掺杂、制造P型MOS器件，以形成如图4G所示 的结构。其中，所述第二层二维半导体材料层492是过渡金属硫族化合物(例 如MoS₂、WS₂等)、黑磷、硅烯、锗烯或具有能带的石墨烯。

步骤S35，重复步骤S33至步骤S34，以实现制备多个器件层，所述互联 金属45用于实现相邻器件层中金属互联线的连接，得到如图4H所示的结构。 在本具体实施方式中，所述功能集成，是指对绝缘层所覆盖器件层或器件层中 一部分器件进行基础功能的集成，以实现初步的逻辑功能，或实现某一功能模 块；所述互联区域，是指用于实现相邻器件层之间连接的区域，即与所述互联 金属45连接的区域，从而实现对相邻器件层中已有的功能模块进行有机互联， 使其成为一个整体，最终实现整个芯片系统的集成。本具体实施方式以N个器 件层为例进行说明，其中，N为大于1的正整数，本领域技术人员可以根据实 际需要设置器件层的具体数量，本具体实施方式对此不作限定。图4H中的M、 K均为大于1的正整数。

为了对所述三维集成电路进行保护，增强三维集成电路整体以及三维集成 电路中每一器件层的机械强度，从而使得芯片易于焊盘焊接、封装，更能抵抗 外界环境的影响，优选的，所述三维集成电路的制造方法，还包括如下步骤：

A)在所述器件层上方沉积金属互联层462，使得多个所述器件层设置于 所述衬底与所述金属互联层462之间，所述金属互联层462中嵌入有金属引线 463，所述金属引线463用于实现与所有器件层(即第N层器件层)的最终功 能集成、并形成引脚连线，得到如图4I所示的结构；

B)在裸露有所述引脚连线的所述金属互联层表面沉积焊盘层461；

C)对所述焊盘层461进行光刻、刻蚀、开孔处理，以制备金属焊盘47， 得到如图4J所示的结构。在本具体实施方式中，由所述金属互联层462与所 述焊盘层461共同构成了钝化层。所述金属互联层462、所述焊盘层461的材 料为二氧化硅或低介电常数的材料，例如氧化硅多孔材料、氮化硅多孔材料或 聚酰亚胺多孔材料等。所述最终功能集成，是指对所有器件层进行整体功能集 成，以实现总的逻辑功能，形成了一个完整的互联体。

本具体实施方式提供的三维集成电路的制造方法，不需要在制备每一器件 层时预留TSV孔的面积，增加了集成密度；器件层之间通过在绝缘层中设置 通孔、并在通孔内嵌入的互联金属连接，因而不需要在整个三维集成电路中制 备精准对齐的TSV孔，降低了制备三维集成电路的工艺难度及制造成本，提 高了产品良率；由于金属互联线的设置，减小了器件层之间连接线的长度和尺 寸，降低了寄生电容；且能够在同一个衬底上实现多层三维集成，节省了衬底 材料，从而进一步降低了制造成本；另外通过器件层中的金属互联线实现了单 一器件层的功能集成，优化、精简了三维集成电路的制造工艺，同时提高了制 造三维集成电路的良率、减少了流片成本。

第四具体实施方式

本具体实施方式提供了一种三维集成电路的制造方法。对于与第三具体实 施方式相同之处，本具体实施方式不再赘述，以下主要叙述与第三具体实施方 式的不同之处。

在本具体实施方式中，在衬底表面形成器件层的步骤包括：

A)采用光刻工艺在所述衬底表面定义MOS器件有源区，并对所述MOS 器件有源区进行离子掺杂。具体来说，在所述衬底表面定义N型MOS器件有 源区和P型MOS器件有源区，对所述N型MOS器件有源区中的沟道区域进 行P型离子掺杂、源漏区域进行N型离子掺杂；对所述P型MOS器件有源区 中的沟道区域进行N型离子掺杂、源漏区域进行P型离子掺杂；其中，在对 所述N型MOS器件有源区、所述P型MOS器件有源区进行离子掺杂的过程 中，掺杂的N型离子、P型离子的种类可以根据后续生长的二维半导体材料层 的具体材质进行选取，例如，对于由过渡金属硫族化合物构成的二维半导体材 料层可以采用卤素离子进行N型离子掺杂。

B)在所述衬底表面生长一层二维半导体材料层，从而使得离子掺杂对所 述二维半导体材料层表面进行修饰，并采用刻蚀工艺清除与所述MOS器件有 源区对应位置之外的二维半导体材料层，。这种方式相当于在所述二维半导体 材料与所述衬底之间的界面处进行了离子掺杂。

C)在所述二维半导体材料层之上、且与经过离子掺杂的MOS器件有源 区相对应的位置制造MOS器件。即在所述二维半导体材料层之上，在与所述 N型MOS器件有源区对应的位置制造N型MOS器件，在与所述P型MOS 器件有源区对应的位置制造P型MOS器件。

第五具体实施方式

本具体实施方式提供了一种三维集成电路的制造方法。对于与第三、四具 体实施方式相同之处，本具体实施方式不再赘述，以下主要叙述与第三、四具 体实施方式的不同之处。

第三、四具体实施方式中，每一器件层中同时进行了N型离子掺杂和P 型离子掺杂，且同时设置有N型MOS器件和P型MOS器件，从而在每一器 件层中都形成了一CMOS器件。为了进一步简化三维集成电路的制造工序， 且适应三维集成电路的应用需求，以扩大三维集成电路的应用领域，本具体实 施方式中，在一器件层中仅进行N型离子掺杂、从而设置N型MOS器件，而 在另一器件层中仅进行P型离子掺杂、从而设置P型MOS器件，以实现基于 多个器件层的CMOS器件。

举例来说，在第一层器件层中仅定义N型MOS器件有源区，并在N型 MOS器件有源区中的沟道区域进行P型离子掺杂、源漏区域进行N型离子掺 杂，之后在N型MOS器件有源区之上制备N型MOS器件；在完成第一层器 件层的制备之后，在其上沉积一层绝缘层；接着，在所述绝缘层上制备第二层 器件层。在制备第二层器件层的过程中，在第二层器件层中仅定义P型MOS 器件有源区，并在P型MOS器件有源区中的沟道区域进行N型离子掺杂、源 漏区域进行P型离子掺杂，之后在P型MOS器件有源区之上制备P型MOS 器件。以上仅是举例说明，本领域技术人员也可以根据实际需要，也可以使得 一仅形成有N型MOS器件的器件层与一仅形成有P型MOS器件的器件层不 相邻。在本具体实施方式中，N型MOS器件、P型MOS器件的制备步骤、制 备方法均可采用与第三、四具体实施方式相同，在此不再赘述。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通 技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些 改进和润饰也应视为本发明的保护范围。

Claims (13)

1.一种三维集成电路，其特征在于，包括衬底、堆叠于衬底表面的多个器件层、以及设置于相邻器件层之间的绝缘层；

所述器件层包括MOS器件和金属互联线，所述MOS器件的沟道采用二维半导体材料制成；所述金属互联线，连接所述MOS器件，用于实现所述器件层的功能集成以及预留相邻器件层之间的互联区域；

所述绝缘层中设置有通孔，所述通孔中嵌入有互联金属，所述互联金属用于实现相邻器件层中金属互联线的连接。

2.根据权利要求1所述的三维集成电路，其特征在于，所述MOS器件包括P型MOS器件和/或N型MOS器件。

3.根据权利要求1所述的三维集成电路，其特征在于，所述二维半导体材料是通过原子层沉积方式或机械剥离/转移方式在300℃以下的温度下于所述衬底表面生长形成的。

4.根据权利要求1所述的三维集成电路，其特征在于，所述三维集成电路还包括钝化层，所述钝化层包括金属互联层和焊盘层；多个所述器件层设置于所述衬底与所述金属互联层之间；所述焊盘层覆盖于所述金属互联层表面，用以制备金属焊盘。

5.根据权利要求1所述的三维集成电路，其特征在于，所述二维半导体材料是过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。

6.一种三维集成电路的制造方法，其特征在于，包括如下步骤：

提供一衬底；

在所述衬底表面制备一器件层，所述器件层包括MOS器件和金属互联线，所述MOS器件的沟道采用二维半导体材料制成；所述金属互联线，连接所述MOS器件，用于实现所述器件层的功能集成以及预留相邻器件层之间的互联区域；

在所述器件层表面制备绝缘层，并在所述绝缘层中设置通孔，在所述通孔中嵌入互联金属；

在所述绝缘层表面制备下一器件层；

重复制备绝缘层、通孔、下一器件层的步骤，以实现制备多个器件层，所述互联金属用于实现相邻器件层金属互联线的连接。

7.根据权利要求6所述的三维集成电路的制造方法，其特征在于，在所述衬底表面制备一器件层的具体步骤包括：

在所述衬底表面生长一层二维半导体材料层；

采用光刻工艺在所述二维半导体材料层中定义MOS器件有源区，采用刻蚀工艺清除所述MOS器件有源区之外的二维半导体材料层，并对所述MOS器件有源区进行离子掺杂；

在经过离子掺杂的MOS器件有源区上制造MOS器件。

8.根据权利要求6所述的三维集成电路的制造方法，其特征在于，所述衬底表面制备一器件层的具体步骤包括：

采用光刻工艺在所述衬底表面定义MOS器件有源区，采用刻蚀工艺清除与所述MOS器件有源区对应位置之外的二维半导体材料层，并对所述MOS器件有源区进行离子掺杂；

在所述衬底表面生长一层二维半导体材料层，从而使得离子掺杂对所述二维半导体材料层表面进行修饰；

在所述二维半导体材料层之上、且与经过离子掺杂的MOS器件有源区相对应的位置制造MOS器件。

9.根据权利要求7或8所述的三维集成电路的制造方法，其特征在于，在所述衬底表面生长一层二维半导体材料层的具体步骤是：采用原子层沉积工艺或机械剥离/转移工艺在所述衬底表面生长一层二维半导体材料层，且生长温度在300℃以下。

10.根据权利要求7或8所述的三维集成电路的制造方法，其特征在于，在制造MOS器件的步骤中温度在500℃以下。

11.根据权利要求7或8所述的三维集成电路的制造方法，其特征在于，制造MOS器件之后还包括如下步骤：

在所述MOS器件表面制备第一介质层；

对所述第一介质层进行光刻、刻蚀、开孔处理，生长第一层金属互联线；

在裸露有第一层金属互联线的第一介质层表面沉积第二介质层；

对所述第二介质层进行光刻、刻蚀、开孔处理，生长第二层金属互联线；

重复沉积介质层、生长金属互联线的步骤，直至形成X层介质层以及X层金属互联线以完成所述器件层的功能集成，其中X为正整数；

在裸露有第X层金属互联线的第X介质层表面沉积绝缘层；

对所述绝缘层进行化学机械抛光处理，使其表面粗糙度小于0.2nm。

12.根据权利要求6所述的三维集成电路的制造方法，其特征在于，所述二维半导体材料是过渡金属硫族化合物、黑磷、硅烯、锗烯或具有能带的石墨烯。

13.根据权利要求6所述的三维集成电路的制造方法，其特征在于，所述三维集成电路的制造方法，还包括如下步骤：

在所述器件层上方沉积金属互联层，使得多个所述器件层设置于所述衬底与所述金属互联层之间，所述金属互联层中嵌入有金属引线，所述金属引线用于实现与所有器件层的最终功能集成、并形成引脚连线；

在裸露有所述引脚连线的所述金属互联层表面沉积焊盘层；

对所述焊盘层进行光刻、刻蚀、开孔处理，以制备金属焊盘。