CN104393036A - 一种三维碳纳米线晶体管结构及其制备方法 - Google Patents

Abstract

本发明提出了一种三维碳纳米线晶体管结构，包括支撑衬底，位于其上方的含聚酰亚胺薄膜和碳纳米线晶体管的多层器件层，层与层之间相互隔离，上下层叠排列，各层晶体管并联连接。本发明还提供了该三维碳纳米线晶体管结构的制备方法，将碳纳米线晶体管建立在淀积于硅衬底聚酰亚胺薄膜上，形成器件层，淀积介质隔离，通过通孔建立上下层晶体管栅极、源/漏极互联通路，再在该器件层上重复淀积聚酰亚胺薄膜，制备上一层器件层，如此层叠反复，实现三维立体互连的晶体管结构。本发明可以在相同硅衬底面积制备多个并联的同类型碳纳米线晶体管，提高了晶体管密度，增加晶体管宽长比，改善硅片面积利用率，而且制备工艺与传统的CMOS工艺完全兼容。

Description

一种三维碳纳米线晶体管结构及其制备方法

技术领域

本发明涉及半导体技术领域，特别涉及一种三维碳纳米线晶体管结构及其制备方法。

背景技术

传统晶体管MOSFET将器件制作在单晶硅衬底材料上。在不断追逐摩尔定律(Moore‘s Law)的推动作用下，传统晶体管MOSFET的沟道长度不断缩减，器件尺寸缩小。这种收缩增加了晶体管密度，提高了芯片的集成度，以及其他的固定因素和开关速度等，同时降低了功耗，使芯片性能不断提升。在未来，随着技术要求不断提高，而硅芯片已经不能被制造得更小，于是必须寻找新的芯片制造材料，碳纳米晶体管将是很好的选择。

所谓碳纳米管就是碳原子排列而成的微小圆柱体，有其独特的物理、化学性质和机械性能，具有径向量子效应、超大比表面积、千兆赫兹的固有振荡频率等特点。碳纳米管可通过的电流能力是金属的100倍；单层碳纳米管的强度是钢的100倍；热导率是铜的5倍。碳纳米管可制备出金属型和半导体性两种电学特性。金属性的碳纳米管在室温下有良好的导电性，可以利用其导电性制作成具有纳米数量级的导线，即碳纳米线。半导体性的碳纳米管具有传统半导体的电学性质，在室温下导电性能差等同于绝缘体，如果在其径向方向加偏压，则可以在其内部产生载流子而具有导电性。而且与半导体由掺杂的种类决定其N或P型导电方式不同，碳纳米管的导电方式根据加在其径向方向上的偏压不同而改变，加正偏压为N型，加负偏压为P型。

碳纳米管的上述独特之处决定其将成为现代芯片制造的重要新型材料。碳纳米管晶体管Carbon Nanotube Transistor阵列已经由IBM的研究人员首先制造出来的，阵列中所利用的碳纳米晶体管便是由碳原子排列而成的微小圆柱体，即碳纳米管组成，比现在的硅晶体管小100倍。利用碳纳米管的特性能够使所制造的芯片比现在的硅芯片更小更快。

由于传统硅晶体管MOSFET的源、漏和栅极都必须与衬底连接，因此只能在硅衬底上形成平面的晶体管。传统硅晶体管MOSFET的制造限制了晶体管密度的进一步提高，限制了硅片面积利用率，无法制作三维立体的层叠式互连的晶体管。而使用碳纳米线作为互连材料的晶体管器件却只需要制作在聚酰亚胺Polymide薄膜上，无需连接硅衬底。因此，可以通过依次在硅衬底上淀积聚酰亚胺薄膜，在该薄膜上生长碳纳米线并连接源、漏以及位于同层聚酰亚胺薄膜上的栅极，淀积介质隔离，然后在此基础上再次淀积聚酰亚胺薄膜，并使用通孔将位于上下不同层上的栅极、源/漏极相互并联，如此层叠反复，实现三维立体，多层次互连的晶体管的制作。

发明内容

本发明要解决的技术问题是，制造更小的晶体管以提高晶体管密度，增加晶体管宽长比，改善硅片面积利用率。

为了解决上述问题，本发明提供一种三维碳纳米线晶体管结构：包括：支撑衬底，依次位于其上方的含聚酰亚胺薄膜和碳纳米线晶体管的器件层和保护层，其特征在于所述器件层的层数大于2，层与层之间相互隔离，上下层叠排列，各层晶体管并联连接；

可选的，所述支撑衬底包含绝缘介质层，所述的支撑衬底通过绝缘介质层与其上方的器件层相互绝缘隔离，绝缘介质层为二氧化硅SiO2，厚度为30～50纳米；

可选的，所述器件层中的聚酰亚胺薄膜厚度为20～30微米；

可选的，所述器件层中的碳纳米线晶体管包含栅介质层和源、漏、栅三极，且源、漏两极之间由碳纳米线相连，所述碳纳米线晶体管位于所述聚酰亚胺薄膜上方；

优选的，所述碳纳米线晶体管的栅介质层由三氧化二铝Al2O3和氧化硅SiOx组成，其中三氧化二铝Al2O3厚度为15～25纳米，最优化值为20纳米，氧化硅SiOx厚度为10～20纳米，最优化值为15纳米；

优选的，所述碳纳米线晶体管为背栅设计，栅极由金属镍构成，厚度为30～50纳米，源、漏极由单层金属钯Pd或双层金属钛/钯构成，单层钯Pd厚度为30～40纳米，最优化值为35纳米，双层金属钛/钯的金属厚度分别为0.5纳米和35纳米；

可选的，所述器件层之间通过二氧化硅SiO2实现相互隔离，厚度为10～30微米；

优选的，所述不同器件层的碳纳米线晶体管尺寸相同，图形排布相同，通过接触孔和通孔实现不同层器件的对应极之间的上下互连，并联连接；

可选的，所述保护层材料为聚对二甲苯，厚度为500纳米。

为解决上述问题，本发明提供一种三维碳纳米线晶体管结构的制备方法，实现单层晶体管器件层的基本步骤为：

步骤a：旋涂聚酰亚胺薄膜；

步骤b：制备碳纳米线晶体管；

步骤c：淀积隔离层；

步骤d：建立并联连接通道实现本层晶体管引出；

实现N层晶体管器件层制备，并三维层叠排列以及并联连接的步骤为：

1.制备支撑衬底；

2.N次重复基本步骤制备单层晶体管器件层；

3.旋涂保护层；

4.连接所有晶体管完成器件层并联。

现有技术的传统硅晶体管MOSFET的制作需要晶体管的三极：源、漏和栅极都与衬底连接以便形成电流导通通路。当栅极加偏压时，在栅极覆盖区域下方的衬底内形成反型层进而产生沟道，使源、漏极之间有电流通过，开启晶体管，即沟道位于衬底内部。由此可以看出，现有技术的传统硅晶体管MOSFET的制作需要占用相当的硅表面积，而且只能在硅衬底上形成平面的晶体管。在技术不断进步的今天，当持续收缩晶体管尺寸遇到瓶颈，传统硅晶体管MOSFET的制造对晶体管宽长比的增加和晶体管密度进一步提高的限制也愈发明显。传统硅晶体管MOSFET的制造对硅片表面的大量占用的缺陷更是限制了硅片面积利用率的改善，也决定了其无法通过制作三维立体层叠式互连的晶体管结构持续技术进步。

使用碳纳米线作为互连材料的晶体管器件可以解决上述问题。一方面碳纳米线是由碳纳米管材料组成的，而碳纳米管是现今用于制造更小器件的重要替代材料。已知的，碳纳米管材料做作的晶体管比硅材料制作的小100倍。另一方面，碳纳米管材料作为连线构成连接晶体管源、漏极的沟道不需要建立在硅衬底上，而是只需要制作在聚酰亚胺Polymide薄膜上，如附图1所示，在每层聚酰亚胺Polymide薄膜形成器件层101、102和103。因此，按本发明的制备方法，先制备最底层的器件层101：依次在硅衬底100上淀积聚酰亚胺薄膜；在薄膜上制作晶体管，即：形成源、漏、栅极，并用碳纳米管材料构成的碳纳米线来连接源、漏极作为沟道；淀积介质隔离层，将位于同层聚酰亚胺薄膜上的栅极，与源、漏极由所淀积的介质隔离；制备与上层器件层晶体管各极的连接通道，即在与上层晶体管对应的栅极、源、漏极位置预留通孔101a，并填充金属准备上下层互联；然后进行上层器件层102的制备，重复淀积聚酰亚胺薄膜；再重复碳纳米线晶体管和通孔102a制备的步骤。按本发明提供的结构，上层晶体管的尺寸与版图位置与下一层完全相同，于是上层晶体管制备完成后通过通孔已经实现其源、漏、栅极与下层晶体管对应极的互联…如此层叠反复N次，实现N层的三维立体层叠式互连的晶体管结构的制备。最后淀积保护层104，并将最底层器件层到顶层器件层中所有晶体管并联的对应源、漏、栅极通过通孔引出。

由此可见，与现有技术相比，本发明的技术方案具有以下优点：首先，本发明通过引入碳纳米线晶体管，采用这种新型材料能够缩小单个晶体管的尺寸，即减少了对硅衬底面积的占用；其次，通过本发明提供的结构和制备方法能够实现在同一表面积上重复制备纵向层叠的器件层，且每层晶体管宽长比大小相同，并实现了对所有层晶体管器件的并联，实际上就是将现有技术的传统平面晶体管制造工艺进行了突破，提高到了实现三维立体的制造的高度，这将极大的提高芯片的晶体管密度，增加晶体管宽长比，改善硅片面积利用率，保证晶体管制造技术持续进步。更重要的是，本发明所提供的制备工艺完全基于传统工艺，能够与标准的CMOS充分兼容，保证了本发明的实用性

附图说明

图1为本发明提供的三层三维碳纳米线晶体管结构剖面图

图2a～j为两层三维碳纳米线晶体管结构制备步骤图

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

本发明提供一种三维碳纳米线晶体管结构及其制备方法，能够制造更小的晶体管以提高晶体管密度，增加晶体管宽长比，改善硅片面积利用率。

如图1所示为本发明提供的三维碳纳米线晶体管结构剖面结构。虽然图例仅显示了3层器件层的叠加，但在实际操作中，可以根据产品需要继续添加更多的器件层，通过并联更多碳纳米线晶体管增大器件宽长比。图中101，102和103为排列有相同碳纳米线晶体管的器件层，通过通孔101a，102a，实现上下层碳纳米线晶体管对应极的互连。在结构顶部淀积保护层104，并通过通孔103a将并联了所有下层器件层中的碳纳米线晶体管对应的源、漏、栅极引出。

实施例

以下，详细介绍本发明提供的三维碳纳米线晶体管结构的制备方法。

为避免繁琐的重复陈述，本实施例只选用一个两层器件层的三维碳纳米线晶体管结构做详细介绍。

如图2a所示，在硅衬底100上利用热氧化工艺生长绝缘介质层SiO2，厚度在30～50纳米之间。由于本发明提供的碳纳米线晶体管与传统晶体管不同，并不需要将源、漏、栅，三极连接到衬底，因此硅衬底100在这里是支撑衬底。由于实际运用中，本发明结构可能与其他器件共用衬底，由于本发明使用的是背栅设计，绝缘介质层的淀积能为保证其他器件的衬底偏置不会影响本发明结构，同时还可以屏蔽衬底的表面漏电。

开始制备第一层，即最底层器件层。

旋涂聚酰亚胺Polymide溶液，烘干形成聚酰亚胺薄膜201。旋涂厚度为在20～30微米，优选的，厚度25微米。实际操作中，聚酰亚胺薄膜烘干温度为350度，烘干后膜厚会回缩到20微米左右。

制备第一层晶体管的栅极。

如图2b所示，淀积栅极金属，淀积金属镍Ni，厚度为30～50纳米。通过栅极掩膜版，利用光刻工艺定义背栅极，使用各向异性刻蚀工艺去除栅极区域以外金属层，形成栅极202。本发明所述的晶体管尺寸版图相同，所以制备栅极的光刻掩膜版是通用的。所谓背栅，是相对于传统晶体管而言。传统晶体管其剖面自上而下分别是栅极、栅介质和沟道；而本发明晶体管的栅极位于栅介质和沟道下方位置，工艺上先制备栅极，然后淀积栅介质。

接着，淀积栅介质203，如图2c所示。本实施例采用Al2O3和氧化硅SiOx组成栅介质。先用原子层沉积ALD方法淀积三氧化二铝Al2O3，厚度为15～25纳米，优选的，20纳米，然后采用采用电子束蒸发方法淀积氧化硅SiOx，厚度为10～20纳米，优选的15纳米，形成栅介质层。

随后制备第一层器件层中碳纳米线晶体管的源、漏极和沟道。

如图2d所示，在栅介质氧表面生长碳纳米管薄膜204。

本发明使用单层碳纳米管制作成碳纳米线作为沟道。碳纳米管就是碳原子排列而成的微小圆柱体，具有独特的物理、化学性质和机械性能。仅就电流通过能力而言，碳纳米管可通过的电流能力达到金属的100倍。使用碳纳米线作为沟道，可以极大的节省器件面积。

接着淀积源、漏极金属。源、漏极由单层金属钯Pd或双层金属钛和钯Ti/Pd构成，单层钯Pd厚度为30～40纳米，双层金属钛和钯Ti/Pd厚度为0.5/35纳米。通过源漏极掩膜版，利用光刻工艺定义源、漏极，使用各向异性刻蚀工艺去除掩膜区域以外的金属层，形成源极205a、漏极205b。本发明所述的晶体管尺寸版图相同，所以制备源、漏极的光刻掩膜版是通用的。

通过沟道掩膜版，利用光刻工艺定义碳纳米线图形，使用各向异性刻蚀工艺将光刻工艺定义的碳纳米线图形以外碳纳米材料薄膜去除，形成连接源、漏极碳纳米线204，形成沟道。本发明所述的晶体管尺寸版图相同，所以制备碳纳米线的光刻掩膜版是通用的。

至此第一层器件层内的碳纳米线晶体管已制备完成。需要继续制备与穿通器件层间的隔离层，实现层间碳纳米线晶体管的互联通道-通孔。

如图2e所示，用原子层沉积ALD方法淀积器件层间的隔离层206，使用二氧化硅SiO2，确保实现器件层间的相互隔离，二氧化硅厚度为10～30微米。

通过通孔掩膜版，利用光刻工艺定义通孔，使用各向异性刻蚀工艺刻蚀位于栅极、源极、漏极的对应位置，并形成通孔207；淀积金属覆盖整个隔离层表面，同时填满通孔，使第一层碳纳米线晶体管的栅极、源极和漏极通过通孔填充的金属，穿过隔离层二氧化硅引出至隔离层表面207a。填充通孔的金属由双层金属钛和钯Ti/Pd构成，其中金属钛0.5纳米，金属钯的厚度随隔离层厚度变动。本发明所述的晶体管尺寸版图相同，所以制备通孔的光刻掩膜版是通用的。

如图2f剖面图所示，第一层碳纳米线晶体管器件层和源、漏、栅极上的互联通路已经完成。

随后的步骤是制备第二层碳纳米线晶体管器件层。

如图2g所示，进行第二次旋涂聚酰亚胺Polymide溶液，烘干形成聚酰亚胺薄膜301。旋涂厚度为在20～30微米，优选的，厚度25微米。实际操作中，聚酰亚胺薄膜烘干温度为350度，烘干后膜厚会回缩到20微米左右。

重复使用通孔掩膜版，利用光刻工艺定义通孔位置。由于使用同样的掩膜版，所以定义的通孔位置与第一层晶体管的背栅极、源极、漏极的通孔位置完全对应。然后使用各向异性刻蚀工艺，在聚酰亚胺Polymide薄膜继续刻蚀通孔301a，使之与第一层晶体管的背栅极、源极、漏极的通孔贯通。

另外，由于聚酰亚胺Polymide材料本身有光敏性，可以通过曝光显影，定义图形。因此，操作中可以制作一块与通孔图形完全反型的掩膜版。将聚酰亚胺Polymide薄膜用这块反版进行曝光显影，就可以直接将与第一层晶体管的背栅极、源极、漏极的通孔对应位置上聚酰亚胺显影去除，使第二层聚酰亚胺Polymide薄膜上出现与第一层晶体管的背栅极、源极、漏极的通孔贯通的通路结构301a。

随后的步骤与制备第一层碳纳米线晶体管相同。

如图2h所示。

首先，淀积栅极金属，淀积金属镍Ni，厚度为30～50纳米。重复使用栅极掩膜版，利用光刻工艺定义背栅极，各向异性刻蚀工艺去除栅极区域以外金属层，形成栅极302。

淀积第二层碳纳米线晶体管的栅介质303。本实施例采用Al2O3和氧化硅SiOx组成栅介质，用原子层沉积ALD方法淀积三氧化二铝Al2O3，厚度为15～25纳米，优选的，20纳米，然后采用采用电子束蒸发方法淀积氧化硅SiOx，厚度为10～20纳米，优选的15纳米。

随后的步骤是制备第二层碳纳米线晶体管的源、漏极和沟道

在栅介质氧表面生长碳纳米管薄膜304。

淀积源、漏极金属。源、漏极由单层金属钯Pd或双层金属钛和钯Ti/Pd构成，单层钯Pd厚度为30～40纳米，双层金属钛和钯Ti/Pd厚度为0.5/35纳米。重复使用源漏极掩膜版，利用光刻工艺定义源、漏极，利用各向异性刻蚀工艺去除掩膜区以外的金属层，形成源极305a、漏极305b。

重复使用沟道掩膜版，利用光刻工艺定义碳纳米线图形，使用各向异性刻蚀工艺将光刻工艺定义的碳纳米线图形以外碳纳米材料薄膜去除，形成连接源、漏极碳纳米线304。

至此第二层器件层内的碳纳米晶体管已制备完成，此时的结构剖面图如图2i所示。

对这个两层器件层的三维碳纳米线晶体管结构而言，还需要继续制备器件保护层以及将两层内所有晶体管的源、漏、栅极引出的连通通道。

如图2j所示。淀积保护层401。选用聚对二甲苯隔离材质作为保护层的材料，厚度为500纳米。

重复使用通孔掩膜版，利用光刻工艺定义通孔位置。由于使用同样的掩膜版，所以定义的通孔位置与下面各层晶体管的背栅极、源极、漏极的通孔位置完全对应。然后使用各向异性刻蚀工艺，在聚对二甲苯保护层上刻蚀通孔401a，使之与下面各层晶体管的背栅极、源极、漏极的通孔贯通。

淀积金属覆盖整个保护层表面，同时金属也填满通孔401a。完成保护层表面金属与第二层碳纳米线晶体管的栅极、源极和漏极金属之间通过通孔的互联，使第二层碳纳米线晶体管的栅极、源极和漏极通过通孔金属穿过保护层引出至保护层表面。填充通孔的金属由双层金属钛和钯Ti/Pd构成。通过电极掩膜版，利用光刻工艺定义出保护层表面的最终该三维碳纳米线晶体管结构的源403、漏404、栅402电极区域，并用各向异性刻蚀工艺刻蚀出栅极、源极、漏极，实现第一层、第二层碳纳米线晶体管的栅极、源极和漏极并联和引出。

按照上述实施例的制备方法，可以在相同面积的硅衬底表面，继续向上层叠，制备增加更多的器件层，直至N层，实现更多碳纳米线晶体管并联的三维碳纳米线晶体管结构。

以上介绍的仅仅是基于本发明的较佳实施例，并不能以此来限定本发明的范围。任何对本发明的装置作本技术领域内熟知的部件的替换、组合、分立，以及对本发明实施步骤作本技术领域内熟知的等同改变或替换均不超出本发明的揭露以及保护范围。

Claims (10)

1.一种三维碳纳米线晶体管结构，包括支撑衬底，依次位于其上方的含聚酰亚胺薄膜和碳纳米线晶体管的器件层和保护层，其特征在于所述器件层的层数大于2，层与层之间相互隔离，上下层叠排列，各层晶体管并联连接。

2.如权利要求1所述的三维碳纳米线晶体管结构，其特征在于所述支撑衬底包含绝缘介质层，所述的支撑衬底通过绝缘介质层与其上方的器件层相互绝缘隔离，绝缘介质层为二氧化硅SiO2，厚度为30～50纳米。

3.如权利要求1所述的三维碳纳米线晶体管结构，其特征在于所述器件层中的聚酰亚胺薄膜厚度为20～30微米。

4.如权利要求1所述的三维碳纳米线晶体管结构，其特征在于所述器件层中的碳纳米线晶体管包含栅介质层和源、漏、栅三极，且源、漏两极之间由碳纳米线相连，所述碳纳米线晶体管位于所述聚酰亚胺薄膜上方。

5.如权利要求4所述的三维碳纳米线晶体管结构，其特征在于所述碳纳米线晶体管的栅介质层由三氧化二铝Al2O3和氧化硅SiOx组成，其中三氧化二铝Al2O3厚度为15～25纳米，氧化硅SiOx厚度为10～20纳米。

6.如权利要求4所述的三维碳纳米线晶体管结构，其特征在于所述碳纳米线晶体管为背栅设计，栅极由金属镍构成，厚度为30～50纳米，源、漏极由单层金属钯Pd或双层金属钛/钯构成，单层金属钯Pd厚度为30～40纳米，双层金属钛/钯的金属厚度分别为0.5纳米和35纳米。

7.如权利要求1所述的三维碳纳米线晶体管结构，其特征在于所述器件层之间通过二氧化硅SiO2实现相互隔离，厚度为10～30微米。

8.如权利要求1或4所述的三维碳纳米线晶体管结构，其特征在于位于不同器件层的碳纳米线晶体管尺寸相同，图形排布相同，通过接触孔和通孔实现不同器件层碳纳米线晶体管的对应极之间上下互连，并联连接。

9.如权利要求1所述的三维碳纳米线晶体管结构，其特征在于所述保护层材料为聚对二甲苯，厚度为500纳米。

10.如权利要求1所述的三维碳纳米线晶体管结构的制备方法，实现单层晶体管器件层的基本步骤为：

步骤a：旋涂聚酰亚胺薄膜；

步骤b：制备碳纳米线晶体管；

步骤c：淀积隔离层；

步骤d：建立并联连接通道实现本层晶体管引出；

实现N层晶体管器件层制备，并三维层叠排列以及并联连接的步骤为：

a.制备支撑衬底；

b.N次重复基本步骤制备单层晶体管器件层；

c.旋涂保护层；

d.连接所有晶体管完成器件层并联。