JP2017520908A - 規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造処理 - Google Patents

規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造処理 Download PDF

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Abstract

第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を備えるグリッドは、第１のリソグラフィ処理を用いて基板上に形成される。第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つは、第２のリソグラフィ処理を用いて縦型デバイスの形状を画定するべく、選択的にパターン化される。

Description

本願は、２０１４年６月１３日に出願された「ＶＥＲＴＩＣＡＬ ＣＨＡＮＮＥＬ ＴＲＡＮＳＩＳＴＯＲＳ ＦＡＢＲＩＣＡＴＩＯＮ ＰＲＯＣＥＳＳ ＢＹ ＳＥＬＥＣＴＩＶＥ ＳＵＢＴＲＡＣＴＩＯＮ ＯＦ Ａ ＲＥＧＵＬＡＲ ＧＲＩＤ」という名称の先行する米国特許仮出願第６２／０１２，１７６号の利益を主張し、これは、参照によりその全体が本明細書により組み込まれる。
本発明の複数の実施形態は、電子デバイス製造の分野に関し、より具体的には縦型デバイス製造に関する。
電子デバイスの形状が小さくなるにつれて、プレーナ型および非プレーナ型設計の高度な処理ノードにおけるリソグラフィおよびパターン化は、より困難になっている。一般に、ゲートオールアラウンドトランジスタは、全ての側面でチャネル領域を取り囲むゲート材料を有するトランジスタを指す。縦型チャネルトランジスタは、ゲートオールアラウンドトランジスタの一例である。縦型チャネルトランジスタは、半導体デバイスアーキテクチャの有望な候補である。ゲートアールアロウンド構造体は、チャネル上における改善されたゲート制御を提供するからである。複数のゲートオールアラウンドトランジスタは、ナノワイヤ、例えばシリコンナノワイヤおよびＩｎＧａＡｓナノワイヤの周囲に構築され得る。
ゲート制御を最大化するべく、縦型トランジスタの個別のナノワイヤは通常、ゲートの長さよりも小さい直径を有する。従って、縦型チャネルトランジスタおよび集積回路は、水平チャネルデバイスと比較してより細密なパターン化処理を必要とする。
リソグラフィは、より微細なパターン化が要求されるので縦型チャネルデバイスにおいて更により複雑で洗練されたものとなっている。これにより、プリントされ得るパターン化に対する顕著な設計ルールの限界が生じ、高い製造コストをもたらす。
本発明の複数の実施形態は、以下の説明、および本発明の複数の実施形態を例示するべく用いられる添付の図面を参照することにより最も良く理解され得る。図面において、
一実施形態による、縦型電子デバイス構造体を例示する斜視図である。 一実施形態による、縦型電子デバイス構造体を例示する斜視図である。 一実施形態による、縦型デバイスパターン化を提供するべく、基板上で予めパターン化される例示的なグリッドを例示する図を示す。 一実施形態による、犠牲ハードマスク層がグリッド上に堆積された後の図２Ａに類似する概観である。 一実施形態による、複数のグリッド線および犠牲ハードマスク層の複数の部分が除去された後の図２Ｂに類似する概観である。 別の実施形態による、電子デバイス構造体を製造するべく基板上に予めパターン化される例示的なグリッドを図示する概観を示す。 一実施形態による、スペーサが複数のグリッド線上に堆積され、基板の一部を露出させるようにエッチングされた後の図３Ａに類似する概観である。 一実施形態による、デバイスハードマスクが基板の露出部に堆積された後の図３Ｂに類似する概観である。 一実施形態による、スペーサが選択的に除去された後の図３Ｃに類似する概観である。 一実施形態による、犠牲ハードマスクが基板にわたって堆積およびパターン化された後の図３Ｄに類似する概観である。 一実施形態による、基板からデバイスハードマスクおよび犠牲ハードマスクの露出部を除去した後の図３Ｄに類似する概観である。 一実施形態による、犠牲ハードマスクが複数のグリッド線およびデバイスハードマスクにわたって堆積およびパターン化された後の図３Ｆに類似する概観である。 一実施形態による、基板から複数のグリッド線および犠牲ハードマスクの露出部を除去した後の図３Ｇに類似する概観である。 一実施形態による、犠牲ハードマスクが基板上の複数のグリッド線およびデバイスハードマスクの残りの複数の部分にわたって堆積およびパターン化された後の図３Ｈに類似する概観である。 一実施形態による、基板から複数のグリッド線および犠牲ハードマスクの露出部を除去した後の図３Ｉに類似する概観である。 一実施形態による、デバイスハードマスクおよび残りのグリッド線の複数の部分をマスクとして用いて基板をエッチングした後の図３Ｊに類似する概観である。 一実施形態による、ゲートスタックが複数のトレンチ内に堆積された後の図３Ｋに類似する概観である。 一実施形態による、全てのグリッド線および下にある基板の複数の部分をエッチングした後の図３Ｌに類似する概観である。 一実施形態による、ゲートバリア４０５が堆積された後の図３Ｍに類似する概観である。 一実施形態による、デバイスハードマスクの残りの複数の部分が基板の複数の部分から除去された後の図３Ｎに類似する概観である。 一実施形態による、犠牲ハードマスク層が複数のビアを形成するように堆積およびパターン化された後の図３Ｏに類似する概観である。 一実施形態による、露出された複数の縦型デバイスの形状をエッチングして犠牲ハードマスクを除去した後の図３Ｐに類似する概観である。 一実施形態による、基板にわたって上部相互接続層を形成した後の図３Ｑに類似する概観である。 一実施形態による、基板の裏面部分を除去して底部相互接続層を形成した後の図３Ｒに類似する概観である。 一実施形態によるインターポーザを例示する。 一実施形態によるコンピューティングデバイスを例示する。
縦型デバイスを製造する複数のシステムおよび方法が本明細書において説明される。第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を備えるグリッドは、第１のリソグラフィ処理を用いて基板上に形成される。縦型デバイスの形状は、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つをパターン化することにより画定される。
以下の説明において、複数の例示的な実装の様々な態様は、当業者により、その作業の実体を他の当業者に伝えるべく一般に使用される複数の用語を用いて説明される。しかし、本発明が説明される複数の態様のうちのいくつかのみを用いて実施され得ることが当業者には明らかであろう。説明を目的として、複数の例示的な実装の完全な理解を提供するべく、特定の数、材料、および構成が記載される。しかし、本発明が特定の詳細を用いることなく実施され得ることが当業者には明らかであろう。他の複数の例において、周知の複数の特徴は、複数の例示的な実装を不明瞭にしないようにするべく、省略または簡略化されている。
同様に、様々な動作は、本発明を理解する際に最も役立つ方法で複数の別個の動作として説明される。しかし、説明の順番は、これらの動作が必ず順番に依存することを示唆するものとは解釈されるべきではない。具体的には、これらの動作は、表示される順番で実行される必要はない。
本発明の複数の実装は、半導体基板等の基板上に形成され、または実行され得る。一実装において、半導体基板は、バルクシリコンまたはシリコンオンインシュレータ下部構造を用いて形成される結晶基板であってもよい。他の複数の実装において、半導体基板は、シリコンと組み合わされ得、または組み合わされ得ない代替的材料であって、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウム、ヒ化インジウムガリウム、アンチモン化ガリウム、またはＩＩＩ−Ｖ族もしくはＩＶ族材料の他の複数の組み合わせを含むがこれらに限定されないものを用いて形成され得る。
基板が形成され得る複数の材料の若干の例がここで説明されるが、半導体デバイスが構築され得る基礎として機能し得る任意の材料は、本発明の趣旨および範囲に包含される。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ、または単にＭＯＳトランジスタ）のような複数のトランジスタが、基板上に製造され得る。本発明の様々な実装において、ＭＯＳトランジスタは、プレーナ型トランジスタ、非プレーナ型トランジスタ、または両方の組み合わせであり得る。非プレーナ型トランジスタとしては、ダブルゲートトランジスタおよびトライゲートトランジスタのようなｆｉｎＦＥＴトランジスタ、ならびにナノリボンおよびナノワイヤトランジスタのようなラップアラウンドまたはオールアラウンドゲートトランジスタが挙げられる。ラップアラウンドまたはオールアラウンドゲートトランジスタは、縦型トランジスタであり得る。一実施形態において、本明細書に説明されるいくつかの実装は、縦型トランジスタを例示する場合があるが、本発明は、縦型トランジスタ以外を用いても実行され得ることに留意されたい。
各ＭＯＳトランジスタは、少なくとも２つの層、ゲート誘電体層、およびゲート電極層で形成されるゲートスタックを含む。ゲート誘電体層は、１つの層または複数の層のスタックを含み得る。１または複数の層は、酸化ケイ素、二酸化ケイ素（ＳｉＯ２）および／またはｈｉｇｈ−ｋの誘電材料を含み得る。ｈｉｇｈ−ｋの誘電材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、および亜鉛のような複数の元素を含み得る。ゲート誘電体層において用いられ得るｈｉｇｈ−ｋ材料の複数の例としては、酸化ハフニウム、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および亜鉛ニオブ酸鉛が挙げられるが、これらに限定されない。いくつかの実施形態において、アニーリング処理は、ｈｉｇｈ−ｋ材料が用いられる場合に、品質を改善するべくゲート誘電体層に対して実行され得る。
ゲート電極層は、ゲート誘電体層上で形成され、トランジスタがＰＭＯＳまたはＮＭＯＳトランジスタであるかに応じて、少なくとも１つのＰ型仕事関数金属またはＮ型仕事関数金属からなり得る。いくつかの実装において、ゲート電極層は、２つまたはそれより多くの金属層のスタックからなり得、１または複数の金属層は仕事関数金属層であり、少なくとも１つの金属層は充填金属層である。
ＰＭＯＳトランジスタについては、ゲート電極に用いられ得る金属としては、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、および導電性金属酸化物、例えば酸化ルテニウムが挙げられるが、これらに限定されない。Ｐ型金属層は、約４．９ｅＶ〜約５．２ｅＶの仕事関数を有するＰＭＯＳゲート電極の形成を可能にする。ＮＭＯＳトランジスタについては、ゲート電極に用いられ得る金属としては、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、ならびにハフニウムカーバイド、ジルコニウムカーバイド、チタンカーバイド、タンタルカーバイド、およびアルミニウムカーバイド等、これらの金属のカーバイドが挙げられるが、これらに限定されない。Ｎ型金属層は、約３．９ｅＶ〜約４．２ｅＶの仕事関数を有するＮＭＯＳゲート電極の形成を可能にする。
いくつかの実施形態において、ゲート電極は、基板の表面に実質的に平行な底部と、基板の上面に実質的に鉛直な２つの側壁部とを含む「Ｕ」字形構造からなり得る。別の実施形態において、ゲート電極を形成する金属層のうちの少なくとも１つは、単に、基板の上面に実質的に平行なプレーナ型層であってもよく、基板の上面に実質的に鉛直な側壁部を含まない。複数の更なる実施形態において、ゲート電極は、Ｕ字形構造およびプレーナ型の非Ｕ字形構造の組み合わせからなり得る。例えば、ゲート電極は、１または複数のプレーナ型の非Ｕ字形層の上面に形成された１または複数のＵ字形金属層からなり得る。
本発明のいくつかの実装において、ゲートスタックを囲む１対のスペーサは、ゲートスタックの両側に形成され得る。スペーサは、窒化シリコン、酸化ケイ素、炭化ケイ素、炭素でドープされた窒化シリコン、および酸窒化シリコンのような材料から形成され得る。スペーサを形成するための複数の処理は、当技術分野において周知であり、一般に堆積およびエッチング処理の複数の段階を含む。代替的な実装において、複数のスペーサの対が用いられてもよく、例えば２つの対、３つの対、または４つの対のスペーサがゲートスタックの両側に形成され得る。
当技術分野において周知であるように、ソースおよびドレイン領域は、各ＭＯＳトランジスタのゲートスタックに隣接する基板内に形成される。ソースおよびドレイン領域は一般に、注入／拡散処理またはエッチング／堆積処理のいずれかを用いて形成される。前者の処理において、ホウ素、アルミニウム、アンチモン、リン、またはヒ素のような複数のドーパントは、ソースおよびドレイン領域を形成するべく、基板にイオン注入され得る。複数のドーパントを活性化して、それらを基板へと更に拡散させるアニーリング処理は通常、イオン注入処理の後に続く。後者の処理において、基板はまず、エッチングされてソースおよびドレイン領域の位置で複数の凹部を形成し得る。次に、エピタキシャル堆積処理が実行され、ソースおよびドレイン領域を製造するべく用いられる材料で複数の凹部を充填し得る。いくつかの実装において、ソースおよびドレイン領域は、シリコンゲルマニウムまたは炭化ケイ素のようなシリコン合金を用いて製造され得る。いくつかの実装において、エピタキシャルに堆積されたシリコン合金は、ホウ素、ヒ素、またはリンのような複数のドーパントを用いてその場で（ｉｎ ｓｉｔｕ）でドープされ得る。複数の更なる実施形態において、ソースおよびドレイン領域は、ゲルマニウムもしくはＩＩＩ−Ｖ族の材料または合金のような１または複数の代替的な半導体材料を用いて形成され得る。複数の更なる実施形態において、金属および／または金属合金の１または複数の層は、ソースおよびドレイン領域を形成するべく用いられ得る。
１または複数の層間絶縁膜（ＩＬＤ）は、ＭＯＳトランジスタ上に堆積される。ＩＬＤ層は、ｌｏｗ−ｋの誘電材料のような、集積回路構造体における応用性について既知の複数の誘電材料を用いて形成され得る。用いられ得る複数の誘電材料の例としては、二酸化ケイ素（ＳｉＯ２）、炭素ドープ酸化物（ＣＤＯ）、窒化シリコン、ペルフルオロシクロブタンもしくはポリテトラフルオロエチレンのような有機ポリマー、フルオロケイ酸塩ガラス（ＦＳＧ）、およびシルセスキオキサン、シロキサン、もしくは有機ケイ酸ガラスのような有機ケイ酸が挙げられるが、これらに限定されない。ＩＬＤ層は、比誘電率を更に低減するべく複数の気孔または空隙を含んでもよい。
図１Ａは、一実施形態による、縦型電子デバイス構造体１０１を例示する斜視図１００である。縦型電子構造体１０１は、図２Ａ〜図２Ｃおよび図３Ａ〜図３Ｓに関連して以下に更に詳細に説明される複数の方法および装置を用いて形成され得る。縦型電子デバイス構造体１０１は、基板１０８を備える。基板１０８は、上記の複数の基板のうちの１つであり得る。一実施形態において、基板１０８は、単結晶シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ＩＩＩ−Ｖ材料、例えばＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂベースの材料、炭素ナノチューブベースの材料、またはこれらの任意の組み合わせを含む。一実施形態において、基板１０８は、単一の結晶材料基板、例えば単結晶シリコン基板を備える。一実施形態において、基板１０８は、多結晶材料基板を備える。一実施形態において、基板１０８は、複数の相互接続、例えば１または複数のメタライゼーション層に接続するように構成された複数のビアを含む。
一実施形態において、基板１０８は、バルクの下部基板、中間絶縁層、および上部単結晶層を含むセミコンダクタ・オン・アイソレータ（ＳＯＩ）基板である。上部単結晶層は、バルクの単結晶基板について上記に列挙された任意の材料を含み得る。複数のデバイス、例えば縦型トランジスタ１０６、１０７、１２７、縦型相互接続１０５および１２８のような複数の相互接続上に、基板１０８が形成される。一実施形態において、電子デバイス構造体１０１は、ビットセルを備える。図１Ａに示されるように、ビア１０５は、ワードライン（ＷＬ）に接続するためのコンタクト領域を有し、トランジスタ１２７は、ビットライン（ＢＬ）に接続するためのコンタクト領域１２１を有する。トランジスタ１０６は、Ｖｃｃ電源電圧に接続するためのコンタクト領域を有し、トランジスタ１０７は、Ｖｓｓ電源電圧に接続するためのコンタクト領域を有する。
複数のデバイスは、基板１０８上で１つの電子デバイスを他の複数のデバイスから絶縁するべく、電気的に絶縁する複数のトレンチ層、例えば絶縁層１０９により分離される。トレンチ絶縁層は、電子デバイス製造業の当業者に既知である。
一実施形態において、電気的絶縁層１０９は、層間絶縁膜（ＩＬＤ）、例えば二酸化ケイ素を含む。一実施形態において、電気的絶縁層１０９は、ポリイミド、エポキシ、ベンゾシクロブテン（ＢＣＢ）のような感光性材料、およびＷＰＲシリーズの材料、またはガラスを含む。一実施形態において、電気的絶縁層１０９は、低い誘電率（ｌｏｗ−ｋ）のＩＬＤ層である。通常、ｌｏｗ−ｋは、二酸化ケイ素の誘電率より低い比誘電率（誘電率ｋ）を有する誘電体を指す。
縦型トランジスタ１２７は、ゲート電極１０４により取り囲まれる縦型チャネル領域（例えば、ナノワイヤ）１０３、ならびにコンタクト領域１２１および１２２を備える。図１Ａに示されるように、チャネル（ナノワイヤ）の直径は、ゲート電極の長さよりも小さい。一実施形態において、チャネル領域の直径は、１０ナノメータより小さい。縦型デバイス構造体１００の全体としてのピッチは、より長いゲートの長さ方向が平面にある水平デバイスのものより密である。従って、この密なピッチは、複数の形状がリソグラフィマスクパターンにより直接に画定される従来の製造処理の下ではパターン化および重ね合わせの問題を生じさせ得る。本明細書に説明される複数の実施形態は、図２Ａ〜図２Ｃおよび図３Ａ〜図３Ｓに関連して以下に更に詳細に説明されるように、第１のリソグラフィ処理を用いて基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を備えるグリッドを形成することと、次に、第２のリソグラフィ処理を用いて縦型デバイスを画定するべく、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を選択的にパターン化することとを含む縦型デバイスパターン化を提供する。一実施形態において、規則的なグリッドは、複数の縦型デバイス、例えばトランジスタ、ビア、およびゲートトレンチを画定するように選択的に削減される。一実施形態において、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を備える規則的なグリッドは、ウェハ全体にプリントされる。複数の規則的なグリッド線が全ウェハに形成されると、より微細なパターン化、例えば電子ビームリソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせは、適切な設計を局所的に画定するように用いられる。すなわち、パターン化処理の最初から高価で洗練されたリソグラフィ技術を用いる代わりに、安価で全体的なパターン化がより高価な局地的パターン化と組み合わされる。主鎖構造のほとんどは、グリッド製造中に画定されるので、より微細なパターン化は、大きな面積のパターン化を必要としない。従って、これは、生産性を喪失することなく緩慢な複数のリソグラフィ技術を用いることを可能にする。また、同じファブリックから形成される複数の形状は、本質的にセルフアラインされ、従って重要な重ね合わせ要求（例えば、トランジスタおよびゲートトレンチ）は、容易に満たされ得る。
再び図１Ａを参照すると、ゲート誘電体層（図示せず）は、ゲート電極１０４に隣接するチャネル領域１０３上に堆積される。ゲート電極１０４は、チャネル領域１０３におけるゲート誘電体層上に堆積される。ゲート誘電体層は、上記のような任意の周知のゲート誘電体層であり得る。一実施形態において、ゲート誘電体層は、二酸化ケイ素の比誘電率より大きい比誘電率を有するｈｉｇｈ−ｋの誘電材料を含む。一実施形態において、ゲート誘電体層は、金属酸化物誘電体を含む。例えばゲート誘電体層は、五酸化二タンタル（Ｔａ２Ｏ５）および酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（Ｌａ２Ｏ４）、チタン酸ジルコニウム酸鉛（ＰＺＴ）、他のｈｉｇｈ−ｋの誘電材料、またはこれらの組み合わせであり得るが、これらに限定されない。
一実施形態において、ゲート誘電体層は、二酸化ケイ素（ＳｉＯ２）、酸窒化シリコン（ＳｉＯｘＮｙ）、または窒化シリコン（Ｓｉ３Ｎ４）誘電体層である。一実施形態において、ゲート誘電体層の厚さは、約２オングストローム〜約１００オングストロームのおよその範囲内である。
ゲート電極１０４は、上記のような任意の好適なゲート電極材料で形成され得る。一実施形態において、ゲート電極１０４は、１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃縮密度にドープされた多結晶シリコンで構成される。一実施形態において、ゲート電極は、タングステン、タンタル、チタン、およびこれらの窒化物のような金属ゲート電極であり得るが、これらに限定されない。ゲート電極１０４は、必ずしも単一の材料である必要はなく、多結晶シリコン／金属電極または金属／多結晶シリコン電極のような複数の薄膜の複合スタックであり得るが、これらに限定されないことを理解されたい。
コンタクト領域１２１およびコンタクト領域１２２は、ゲート電極１０４の両側に形成される。一実施形態において、コンタクト領域１２１は、ソース領域を備え、コンタクト領域１２２は、ドレイン領域を備える。別の実施形態において、コンタクト領域１２１は、ドレイン領域を備え、コンタクト領域１２２は、ソース領域を備える。ソースおよびドレイン領域は、Ｎ型またはＰ型導電のような同じ導電型で形成される。一実施形態において、ソースおよびドレイン領域は、１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３のドープ濃度を有する。ソースおよびドレイン領域は、均一な濃度で形成され得、または先端領域（例えば、ソース／ドレイン拡張部）のような異なる複数の濃度またはドーププロファイルのサブ領域を含み得る。一実施形態において、ソースおよびドレイン領域は、同じドープ濃度およびプロファイルを有する。一実施形態において、ソースおよびドレイン領域のドープ濃度およびプロファイルは、特定の電気的特性を得るべく変わり得る。
一般に、ソース領域とドレイン領域との間に配置されたトランジスタの一部は、トランジスタのチャネル領域を画定する。また、チャネル領域は、ゲート電極により取り囲まれるナノワイヤの領域としても画定され得る。しかし、時には、ソース／ドレイン領域は、ゲート電極の長さ（Ｌｇ）よりもわずかに小さいチャネル領域を画定するべく、例えば拡散によりゲート電極のわずかに下方に延在し得る。一実施形態において、チャネル領域は、真性、すなわちドープされない。一実施形態において、チャネル領域は、例えば１×１０１６〜１×１０１９ａｔｏｍｓ／ｃｍ３の導電性レベルにドープされる。一実施形態において、チャネル領域がドープされる場合、通常はソース領域およびドレイン領域の反対の導電性型にドープされる。例えば、ソースおよびドレイン領域がＮ型の導電性である場合、チャネル領域は、ｐ型の導電性にドープされる。同様に、ソースおよびドレイン領域がＰ型の導電性である場合、チャネル領域は、Ｎ型の導電性である。このように、トランジスタ１２７は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの各々のいずれかに形成され得る。チャネル領域は、均一にドープされ得、または不均一に、もしくは異なる複数の濃度でドープされて特定の電気的特性および性能特性を提供し得る。
図１Ｂは、一実施形態による、縦型電子デバイス構造体１０２を例示する斜視図１１０である。電子デバイス構造体１０２は、図２Ａ〜図２Ｃおよび図３Ａ〜図３Ｓに関連して以下に更に詳細に説明される複数の方法および装置を用いて形成され得る。電子デバイス構造体１０２は、基板１１８を備える。基板１１８は、上記の複数の基板のうちの１つであり得る。複数のデバイス、例えば縦型トランジスタ１１２、１１４、縦型相互接続１１１および１１６のような複数の相互接続が、基板１１８上にが形成される。一実施形態において、電子デバイス構造体１０２は、インバータを備える。図１Ｂに示されるように、ビア１１６は、入力ポート（Ｉｎ）に接続するためのコンタクト領域を有し、トランジスタ１１２は、Ｖｃｃ電源電圧に接続するためのコンタクト領域を有する。トランジスタ１１７は、Ｖｓｓ電源電圧に接続するためのコンタクト領域を有し、相互接続１１１は、出力ポート（Ｏｕｔ）に接続するためのコンタクト領域を有する。複数のデバイスは、上記のように電気的に絶縁する複数のトレンチ層により分離される。上記のように、縦型トランジスタ１１２は、ゲート電極１１５により取り囲まれる縦型チャネル領域を備え、縦型トランジスタ１１４は、ゲート電極１１９により取り囲まれる縦型チャネル領域１１７を備える。トランジスタ１１２および１１４の各々は、上記のように、ゲート電極に隣接するチャネル領域上に堆積されたゲート誘電体層（図示せず）を有する。トランジスタ１１２および１１４の各々は、上記のように、ゲート電極の両側に形成されたソースおよびドレイン領域を有する。
図２Ａは、一実施形態による、縦型デバイスパターン化を提供するべく、基板上で予めパターン化される例示的なグリッドを例示する概観２００を示す。概観２００は、上面図２０１、ならびに側面図２０２および２０３を含む。側面図２０３は、線Ａ−Ａ'に沿ったグリッド図であり、側面図２０２は、線Ｂ−Ｂ'に沿ったグリッド図である。グリッドは、基板２１１上に、第１のセットの複数のグリッド線２１２および第２のセットの複数のグリッド線２１３を含む。基板２１１は、上記の複数の基板のうちの１つであり得る。
図２Ａに示されるように、第１のセットの複数のグリッド線２１２は、正規パターンで第２のセットの複数の線２１３を横断する。一実施形態において、第１のセットの複数のグリッド線２１２は、第２のセットの複数のグリッド線２１３に実質的に鉛直である。一実施形態において、グリッド線２１２および２１３は、酸化ケイ素、窒化シリコン、炭化ケイ素、または基板の材料に対して選択的な他の材料を含む。一実施形態において、グリッド線２１２および２１３は、基板２１１上にいくつかの形状を形成するマスクとして機能する。一実施形態において、グリッド線２１２および２１３は、同じ材料を含む。一実施形態において、グリッド線２１２および２１３は、異なる複数の材料を含む。一実施形態において、複数のグリッド線の厚さ２２１は、縦型デバイスの形状の高さにより画定される。一実施形態において、グリッド線２１２および２１３は、約１ｎｍ〜約３０ｎｍの厚さまで基板に堆積される。一実施形態において、グリッド線２１２および２１３は、電子デバイス製造業の当業者に周知のダブルパターン化処理を用いて形成される。一実施形態において、グリッドは、遠紫外線（ＤＵＶ）リソグラフィ処理（例えば、液浸ＤＵＶリソグラフィ）により形成される。通常、ＤＵＶリソグラフィは、２４８および１９３ｎｍの波長を有するレーザ光を用いる。一般に、液浸リソグラフィは、最終レンズとウェハ面との間の通常の空隙を１より大きい屈折率を有する液体媒体で代替する技術である。一実施形態において、複数のグリッド線間の距離２２２（ピッチ）は、約１０ｎｍより大きい。一実施形態において、ピッチは、約２０ｎｍ〜約５０ｎｍである。
図２Ｂは、一実施形態による、犠牲ハードマスク層２１４がグリッド上に堆積された後の図２Ａに類似する概観である。犠牲ハードマスク層２１４は、スピンオン、化学気相成長（ＣＶＤ）、および物理気相成長（ＰＶＤ）等であるが、これらに限定されない、電子デバイス製造業の当業者に既知のハードマスク堆積技術のいずれかを用いて複数のグリッド線にわたって堆積され得る。一実施形態において、犠牲ハードマスク層は、基板におけるグリッド上で、約５０ｎｍ〜約１００ｎｍの厚さ２１４まで堆積される。
一実施形態において、グリッド上に堆積された犠牲ハードマスク層は、炭素ハードマスク（ＣＨＭ）、犠牲光吸収材料（ＳＬＡＭ）、またはグリッドおよび複数の基板材料にわたって選択的にウェットもしくはドライエッチングされ得る他の材料である。一実施形態において、ＳＬＡＭ犠牲ハードマスク層は、酸化ケイ素およびポリマーの組み合わせを含む。一実施形態において、グリッド上に堆積されたＣＨＭ層は、グリッドおよび複数の基板材料にわたって選択的にドライエッチングされる。一実施形態において、グリッド上に堆積されたＳＬＡＭ層は、グリッドおよび複数の基板材料にわたって選択的にウェットエッチングされる。犠牲ハードマスク層２１４は、グリッドの一部を露出させる複数の開口部を形成するようにパターン化される。一実施形態において、犠牲ハードマスク層２１４は、グリッド線２１２および２１３を形成するべく用いられるリソグラフィとは異なる高度なリソグラフィ処理を用いてパターン化される。一実施形態において、犠牲マスク層２１４は、高度なリソグラフィ、例えば電子ビーム（ｅビーム）リソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを用いてパターン化される。高度なリソグラフィの主な利点は、１０ｎｍ以下の解像度で複数のカスタムパターンを描画することができることである。
犠牲マスク層２１４は、縦型デバイスを画定するための第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させる開口部２１５等の１または複数の開口部を形成するべく、パターン化され、エッチングされる。一実施形態において、犠牲マスク層２１４内に形成される開口部のサイズ２３２は、約１０ｎｍより小さい。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つ、またはウェットおよびドライエッチング技術の組み合わせを用いてエッチングされる。
図２Ｂに示されるように、犠牲ハードマスク層２１４は、局所的にパターン化され、パターン化する面積は、基板のサイズに対して小さく、パターンは、同じ（または限定された数の）開口部の反復である。従って、ＥＵＶまたはｅビームのような高精度であるが低速の複数の高度なパターン化技術が、製造コストを実質的に増加させることなく用いられ得る。一実施形態において、犠牲ハードマスク層のエッチングにより露出された複数のグリッド線の複数の部分は、エッチングされる。一実施形態において、犠牲ハードマスク層のエッチングにより露出された複数のグリッド線の複数の部分は、堆積される。
図２Ｃは、一実施形態による、複数のグリッド線の複数の部分および犠牲ハードマスク層の複数の部分が除去された後の図２Ｂに類似する概観である。一実施形態において、複数のグリッド線の露出部は、犠牲ハードマスク層を通って基板２１１までエッチングされる。一実施形態において、複数のグリッド線の露出部は、電子デバイス製造業の当業者に既知のプラズマエッチング技術または他のドライエッチング技術を用いてエッチングされる。一実施形態において、複数のグリッド線の露出部は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。
一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知の複数のウェット技術のいずれかを用いて除去される。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つ、例えばプラズマエッチングを用いて除去される。図２Ｃに示されるように、パターン化されたグリッド線２１２および２１３は、複数の開口部、例えば、上記のような高度なリソグラフィ技術を用いて犠牲ハードマスクをパターン化することにより画定された開口部２１７を備える。パターン化されたグリッド線２１３および２１２は、デバイス形状を形成するべく基板の一部をエッチングするためのマスクとして用いられる。
図３Ａは、別の実施形態による、電子デバイス構造体を製造するべく基板上に予めパターン化される例示的なグリッドを図示する概観３００を示す。概観３００は、上面図３０１、ならびに側面図３０２および３０３を含む。側面図３０３は、線Ａ−Ａ'に沿ったグリッド図であり、側面図３０２は、線Ｂ−Ｂ'に沿ったグリッド図である。図２Ａに関連して上記されたように、グリッドは、基板３１１上に複数のグリッド線３１２のセットと、複数のグリッド線３１３のセットとを備える。基板３１１は、上記の複数の基板のうちの１つであり得る。一実施形態において、複数のグリッド線は、図２Ａに関連して上記された複数のリソグラフィ技術のうちの１つを用いて基板３１１上に形成される。
図３Ｂは、一実施形態による、スペーサが複数のグリッド線上に堆積され、基板の一部を露出させるようにエッチングされた後の図３Ａに類似する概観である。スペーサ３１４は、グリッド線３１３および３１２、ならびに複数のグリッド線３１２および３１３により露出された基板３１１の複数の部分の上に共形で堆積される。一実施形態において、スペーサ３１４は、窒化シリコン、酸化ケイ素、酸化チタン、酸化アルミニウム、または複数のグリッド線３１２および３１３の材料とは異なる他の材料である。一実施形態において、スペーサは、約５ｎｍ〜約１０ｎｍの厚さまで基板上に堆積される。スペーサは、電子デバイス製造業の当業者に既知の任意の複数の共形堆積技術を用いて堆積され得る。スペーサは、電子デバイス製造業の当業者に既知の複数のスペーサ除去技術のうちの１つを用いて、例えば方向性ドライエッチングを用いて、複数のグリッド線３１２および３１３の複数の上部および基板３１１の複数の露出部から除去される。図３Ｂに示されるように、スペーサ３１４は、グリッド線３１３および３１２の側壁に隣接する。複数のスペーサ間の開口部３１５が形成され、基板３１１の一部を露出する。スペーサ３１４は、グリッド線３１３および３１２により生成されたパターンのサイズを縮小させるように堆積される。
図３Ｃは、一実施形態による、デバイスハードマスク３１６が基板の露出部に堆積された後の図３Ｂに類似する概観である。図３Ｃに示されるように、デバイスハードマスク３１６は、スペーサ３１４の側壁に隣接する基板３１１の露出部上の開口部３１５を通して堆積される。一実施形態において、デバイスハードマスク３１６のサイズは、後の処理において基板３１１上に形成されるデバイス形状のサイズにより決定される。一実施形態において、デバイスハードマスク３１６は、ナノワイヤハードマスクである。一実施形態において、デバイスハードマスクは、炭化ケイ素、アルミニウム窒化物、または基板に対して選択的な他の材料を含む。ハードマスク３１６は、電子デバイス製造業の当業者に既知の複数のハードマスク堆積技術のうちの１つを用いて堆積され得る。デバイスハードマスク３１６は、電子デバイス製造業の当業者に既知の複数のハードマスク除去技術のうちの１つ、例えばＣＭＰ技術を用いて複数のグリッド線３１２および３１３、ならびにスペーサ３１４の上部から除去される。
図３Ｄは、一実施形態による、スペーサが選択的に除去された後の図３Ｃに類似する概観である。一実施形態において、スペーサ３１４は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いて、デバイスハードマスク３１６の複数の側壁、複数のグリッド線３１２および３１３、ならびに基板３１１の複数の部分から選択的に除去される。一実施形態において、スペーサ３１４は、硫酸ベースのウェットエッチャントを用いて除去されるＴｉＮスペーサである。別の実施形態において、スペーサ３１４は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つを用いて、デバイスハードマスク３１６、複数のグリッド線３１２および３１３の複数の側壁、ならびに基板３１１の複数の部分から選択的に除去される。
図３Ｅは、一実施形態による、犠牲ハードマスク３１７が基板にわたって堆積およびパターン化された後の図３Ｄに類似する概観である。犠牲ハードマスク層３１７は、グリッド線３１３、３１２、デバイスハードマスク３１６、および基板３１１の複数の露出部上に堆積される。犠牲ハードマスク層３１７は、上記のように、電子デバイス製造業の当業者に既知の複数のハードマスク堆積技術のいずれかを用いて堆積され得る。一実施形態において、犠牲ハードマスク層３１７は、基板上で、約５０ｎｍ〜約１００ｎｍの厚さまで堆積される。
一実施形態において、犠牲ハードマスク層は、炭素ハードマスクである。一実施形態において、犠牲ハードマスク層は、グリッドおよび複数の基板材料にわたって選択的にウェットもしくはドライエッチングされ得る犠牲光吸収材料（ＳＬＡＭ）または他の材料である。一実施形態において、ＣＨＭ層は、複数の基板材料にわたって選択的にドライエッチングされる。一実施形態において、ＳＬＡＭ層は、複数の基板材料にわたって選択的にウェットエッチングされる。犠牲ハードマスク層３１７は、デバイスハードマスク３１６の一部を露出させるための複数の開口部を形成するように選択的にパターン化される。一実施形態において、犠牲ハードマスク層３１７は、上記のような高度なリソグラフィ、例えば電子ビーム（ｅビーム）リソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを用いてパターン化される。
犠牲マスク層３１７は、デバイスハードマスク３１６の一部を露出させるための開口部３１８等、１または複数の開口部を形成するようにパターン化およびエッチングされる。一実施形態において、開口部３１８のサイズは、約１０ｎｍより小さい。一実施形態において、開口部３１８のサイズは、約１ｎｍ〜約１０ｎｍである。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つ、またはウェットおよびドライエッチング技術の組み合わせを用いてエッチングされる。
図３Ｆは、一実施形態による、基板からデバイスハードマスクの複数の露出部および犠牲ハードマスクを除去した後の図３Ｄに類似する概観である。一実施形態において、デバイスハードマスク３１６の複数の露出部は、犠牲ハードマスク層３１７を通って基板３１１までエッチングされる。一実施形態において、デバイスハードマスクの複数の露出部は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つを用いてエッチングされる。一実施形態において、デバイスハードマスクは、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。
一実施形態において、犠牲ハードマスクは、電子デバイス製造業の当業者に既知の複数のウェット技術のいずれかを用いて除去される。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知のドライエッチング技術のうちの１つ、例えば酸素プラズマエッチングを用いて除去される。
図３Ｆに示されるように、複数のグリッド線３１２および３１３は、複数の開口部、例えば、上記の高度なリソグラフィ技術を用いて犠牲マスク層をパターン化し、ハードマスク３１６の一部および複数のグリッド線３１２間の犠牲ハードマスク層３１７を除去することにより画定された開口部３５１を備える。デバイスハードマスク３１６の残りの複数の部分は、基板３１１上に複数のデバイス形状を形成するためのマスクとして用いられる。一実施形態において、犠牲ハードマスク層の堆積および犠牲ハードマスク層のパターン化は、集積回路を設計する全てのマスク形状が形成されるまで反復される。
図３Ｇは、一実施形態による、犠牲ハードマスク３１９が複数のグリッド線３１２および３１３、ならびにデバイスハードマスク３１６にわたって堆積およびパターン化された後の図３Ｆに類似する概観である。グリッド線３１３、３１２、デバイスハードマスク３１６の複数の部分、および基板３１１の複数の露出部上に堆積される犠牲ハードマスク層３１９は、上記の複数の犠牲ハードマスク層のうちの１つに類似する。一実施形態において、犠牲ハードマスク層３１９は、上記のような高度なリソグラフィ、例えば電子ビーム（ｅビーム）リソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを用いてパターン化される。パターン化された犠牲ハードマスク層３１９は、複数の開口部、例えば、複数のグリッド線３１２の一部を露出させるための開口部３２１および３２２を形成するようにエッチングされる。
図３Ｈは、一実施形態による、基板から複数のグリッド線３１２の複数の露出部および犠牲ハードマスクを除去した後の図３Ｇに類似する概観である。一実施形態において、複数のグリッド線３１２の複数の露出部は、犠牲ハードマスク層３１９を通って基板３１１までエッチングされる。一実施形態において、複数のグリッド線３１２の露出部は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つを用いてエッチングされる。一実施形態において、複数のグリッド線の複数の部分は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。
一実施形態において、犠牲ハードマスクは、電子デバイス製造業の当業者に既知の複数のウェット技術のいずれかを用いて除去される。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知のドライエッチング技術のうちの１つ、例えば酸素プラズマエッチングを用いて除去される。
図３Ｈに示されるように、パターン化された複数のグリッド線３１２および３１３は、複数の開口部、例えば、上記の高度なリソグラフィ技術を用いて犠牲マスク層をパターン化し、複数のグリッド線３１２の複数の部分および複数のグリッド線３１２の間の犠牲ハードマスク層３１９を除去することにより画定された開口部３２３を備える。デバイスハードマスク３１６および複数のグリッド線３１２の残りの複数の部分は、基板３１１上に複数のデバイス形状を形成するためのマスクとして用いられる。
図３Ｉは、一実施形態による、犠牲ハードマスク３３１が基板３１１上の複数のグリッド線３１２および３１３、ならびにデバイスハードマスク３１６の残りの複数の部分にわたって堆積およびパターン化された後の図３Ｈに類似する概観である。複数のグリッド線３１２、グリッド線３１３の残りの複数の部分、デバイスハードマスク３１６の残りの複数の部分、および基板３１１の複数の露出部上に堆積される犠牲ハードマスク層３３１は、上記の複数の犠牲ハードマスク層のうちの１つに類似する。一実施形態において、犠牲ハードマスク層３３１は、上記のような高度なリソグラフィ、例えば電子ビーム（ｅビーム）リソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを用いてパターン化される。パターン化された犠牲ハードマスク層３３１は、複数の開口部、例えば、複数のグリッド線３１３の一部を露出させるための開口部３３２および３３３を形成するようにエッチングされる。
図３Ｊは、一実施形態による、基板から複数のグリッド線３１３の複数の露出部および犠牲ハードマスクを除去した後の図３Ｉに類似する概観である。一実施形態において、複数のグリッド線３１３の複数の露出部は、犠牲ハードマスク層３３１を通って基板３１１までエッチングされる。一実施形態において、複数のグリッド線３１３の複数の露出部は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つを用いてエッチングされる。一実施形態において、複数のグリッド線３１３の複数の部分は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。
一実施形態において、犠牲ハードマスクは、電子デバイス製造業の当業者に既知の複数のウェット技術のいずれかを用いて除去される。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知のドライエッチング技術のうちの１つ、例えば酸素プラズマエッチングを用いて除去される。
図３Ｊに示されるように、パターン化された複数のグリッド線３１２および３１３は、複数の開口部、例えば、上記の高度なリソグラフィ技術を用いて犠牲マスク層をパターン化し、グリッド線３１３の複数の部分および複数のグリッド線３１３の間の犠牲ハードマスク層３３１を除去することにより画定された開口部３３４および３３５を備える。デバイスハードマスク３１６、ならびに複数のグリッド線３１２および３１３の残りの複数の部分は、基板３１１上に複数のデバイス形状を形成するためのマスクとして用いられる。
図３Ｋは、一実施形態による、デバイスハードマスクおよび残りの複数のグリッド線の複数の部分をマスクとして用いて基板をエッチングした後の図３Ｊに類似する概観である。図３Ｋに示されるように、基板３１１の複数の露出部は、縦型形状３４７、３４８および３４９のような複数の縦型形状を形成するべく、パターン化された複数のグリッド線３１２および３１３、ならびにデバイスハードマスク３１６の残りの複数の部分を通って予め定められた深さ３４５までエッチングされる。一実施形態において、形状３４７、３４８および３４９のような縦型形状は、ナノワイヤである。
一実施形態において、サイズ３５５のような縦型形状のサイズは、１０ｎｍより小さい。一実施形態において、縦型形状のサイズは、約１ｎｍ〜約１０ｎｍである。図３Ｋに示されるように、トレンチ３４２、３４３および３４４等、基板３１１における複数のトレンチが形成される。設計に応じて、基板３１１は、電子デバイス製造業の当業者に既知のドライエッチングまたはウェットエッチング技術のいずれかを用いて予め定められた深さまでエッチングされ得る。
図３Ｌは、一実施形態による、ゲートスタックが複数のトレンチ内に堆積された後の図３Ｋに類似する概観である。図３Ｌに示されるように、誘電体層４０２は、基板３１１におけるトレンチの底部上へと堆積され、ゲートスタック４０３は、誘電体層４０２上へと堆積され、誘電体層４０１は、ゲートスタック４０３上へと堆積される。一実施形態において、誘電体層４０１および４０２は、ゲートスタック４０３のためのスペーサとして機能する。
一実施形態において、基板における複数のトレンチ内に堆積される複数の誘電体層は、層間絶縁膜（ＩＬＤ）、例えば二酸化ケイ素を含む。一実施形態において、基板における複数のトレンチ内に堆積される複数の誘電体層は、ポリイミド、エポキシ、ベンゾシクロブテン（ＢＣＢ）のような感光性材料、およびＷＰＲシリーズの材料、またはガラスを含む。一実施形態において、複数の基板における複数のトレンチ内に堆積される複数の誘電体層は、低い誘電率（ｌｏｗ−ｋ）ＩＬＤ層である。
図３Ｌに示されるように、複数の誘電体層間で複数のトレンチ内に堆積されるゲートスタック４０３は、基板３１１におけるトレンチの側壁に隣接するゲート誘電体４０４と、ゲート誘電体４０４に隣接するゲート電極４１１とを備える。ゲート誘電体４０４は、上記のような任意の周知のゲート誘電体層であり得る。ゲート電極４１１は、上記のような任意の好適なゲート電極材料で形成され得る。
一実施形態において、複数の誘電体層は、電子デバイス製造業の当業者に既知の複数の選択的堆積技術のいずれかを用いて、基板における複数のトレンチ内に選択的に堆積される。一実施形態において、ゲート誘電体は、電子デバイス製造業の当業者に既知の複数の堆積技術のいずれかを用いて誘電体層４０１と誘電体層４０２との間で複数のトレンチ内に選択的に堆積される。
図３Ｍは、一実施形態による、全てのグリッド線３１２および３１３、ならびに下にある基板３１１の複数の部分をエッチングした後の図３Ｌに類似する概観である。図３Ｍに示されるように、複数のグリッド線３１２および３１３の残りの複数の部分は、基板３１１から除去され、従ってゲートバンドル４２１、４２２および４２３のような複数のゲートバンドルは、スペース４２４のようなスペースにより基板３１１上で分離される。一実施形態において、複数のグリッド線３１２および３１３の残りの複数の部分は、電子デバイス製造業の当業者に既知の複数のドライエッチング技術のうちの１つを用いて除去される。一実施形態において、複数のグリッド線３１２および３１３の残りの複数の部分は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いて除去される。
図３Ｎは、一実施形態による、ゲートバリア４０５が堆積された後の図３Ｍに類似する概観である。図３Ｎに示されるように、ゲートバリア４０５のようなゲートバリアは、複数のゲートバンドルを電気的に分離するべく、複数のスペース内に堆積される。一実施形態において、ゲートバリアは、例えば、二酸化ケイ素、窒化シリコン、または電子デバイス製造業の当業者に既知の他の電気的絶縁層を備える。一実施形態において、ゲートバリアは、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等であるが、これらに限定されない、電子デバイス製造業の当業者に既知の複数の堆積技術のうちの１つを用いて堆積される。
図３Ｏは、一実施形態による、デバイスハードマスクの残りの複数の部分が基板の複数の部分から除去された後の図３Ｎに類似する概観である。図３Ｏに示されるように、デバイスハードマスク３１６の残りの複数の部分は、基板３１１の複数の部分の上部から除去され、残りのトポロジは、平坦化される。一実施形態において、デバイスハードマスクの残りの複数の部分を除去して残りのトポロジを平坦化するべく、当業者に既知の化学機械研磨技術が用いられる。一実施形態において、デバイスハードマスクの残りの複数の部分は、電子デバイス製造業の当業者に既知の複数のウェットまたはドライ（例えばプラズマ）エッチング技術のいずれかを用いて除去される。
図３Ｐは、一実施形態による、犠牲ハードマスク層４５１が複数のビアを形成するように堆積およびパターン化された後の図３Ｏに類似する概観である。基板３１１、ゲートバリア４０５、および誘電体４０１の複数の部分上に堆積された犠牲ハードマスク層４５１は、上記の複数の犠牲ハードマスク層のうちの１つに類似する。一実施形態において、犠牲ハードマスク層４５１は、上記のような高度なリソグラフィ、例えば電子ビーム（ｅビーム）リソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを用いてパターン化される。パターン化された犠牲ハードマスク層４５１は、複数の開口部、例えば、開口部４５２、４５３および４５４を形成して、縦型形状３４８および４５６等、基板上に形成された複数の縦型形状のうちのいくつかの上部を露出するようにエッチングされる。
図３Ｑは、一実施形態による、犠牲ハードマスクを除去し、露出された複数の縦型デバイスの形状をエッチングした後の図３Ｐに類似する概観である。隣接する複数のゲート誘電体部を有する露出された複数の縦型形状は、基板３１１の複数の部分を露出させるべく除去される。一実施形態において、隣接する複数のゲート誘電体部を有する露出された縦型形状は、犠牲ハードマスク層４５１を通って基板３１１までエッチングされる。一実施形態において、隣接する複数のゲート誘電体部を有する露出された複数の縦型形状は、電子デバイス製造業の当業者に既知の１または複数のドライエッチング技術を用いてエッチングされる。一実施形態において、露出された複数の縦型形状は、電子デバイス製造業の当業者に既知の複数のウェットエッチング技術のうちの１つを用いてエッチングされる。
一実施形態において、犠牲ハードマスクは、電子デバイス製造業の当業者に既知の複数のウェット技術のいずれかを用いて除去される。一実施形態において、犠牲ハードマスク層は、電子デバイス製造業の当業者に既知のドライエッチング技術のうちの１つ、例えば酸素プラズマエッチングを用いて除去される。
図３Ｑに示されるように、高度なリソグラフィ技術を用いて犠牲マスク層をパターン化することにより画定され、露出された複数の縦型形状および犠牲ハードマスク層３３１を除去することにより形成された複数の開口部は、ビア４６１、４６２、および４６３のような複数の縦型の相互接続（ビア）を形成するべく、１または複数の導電性層を用いて充填される。複数の相互接続は、任意の好適な相互接続材料で形成され得る。一実施形態において、相互接続は、銅、タングステン、タンタル、チタン、または他の導電性材料等であるが、これらに限定されない金属を含む。一実施形態において、基板上に形成された複数のゲートバリア、ゲートバンドル、および誘電体の複数の部分を含む構造体の上面は、例えばＣＭＰ技術を用いて平坦化される。
図３Ｒは、一実施形態による、基板にわたって上部相互接続層を形成した後の図３Ｑに類似する概観である。図３Ｒに示されるように、上部相互接続層は、複数の電子デバイスを接続するべく、導電線４７１、４７２、および４７３等、デバイス構造体の上部に形成された複数の導電線を備える。上部相互接続層は、電子デバイス製造業の当業者に既知の複数の相互接続製造技術のうちの１つを用いて製造され得る。複数の導電線は、任意の好適な相互接続材料で形成され得る。一実施形態において、上部相互接続の複数の導電線は、銅、タングステン、タンタル、チタン、または他の導電性材料等であるが、これらに限定されない金属を含む。
図３Ｓは、一実施形態による、基板の裏面部分を除去して底部相互接続層を形成した後の図３Ｒに類似する概観である。図３Ｒおよび３Ｓに示されるように、基板３１３の裏面部分は除去されて、ビア４６１のような複数のビアの底部を露出させる。相互接続の底部層は、複数の電子デバイスを接続するべく、導電線４８１および４８２等、デバイス構造体の底部に形成された複数の導電線を備える。底部相互接続層は、電子デバイス製造業の当業者に既知の複数の相互接続製造技術のうちの１つを用いて製造され得る。複数の導電線は、上記のように任意の好適な相互接続材料で形成され得る。
図４は、一実施形態によるインターポーザ１０００を例示する。インターポーザ１０００は、第１の基板１００２を第２の基板１００４に架橋するべく用いられる介在基板である。第１の基板１００２は、例えば集積回路ダイであってもよい。第２の基板１００４は、例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであってもよい。一般に、インターポーザ１０００の目的は、接続をより広いピッチに広げ、または接続を異なる接続にリルートすることである。例えば、インターポーザ１０００は、集積回路ダイをボールグリッドアレイ（ＢＧＡ）１００６に結合し得、ＢＧＡ１００６は次に、第２の基板１００４に結合され得る。いくつかの実施形態において、第１および第２の基板１００２／１００４は、インターポーザ１０００の両側に取り付けられる。他の複数の実施形態において、第１および第２の基板１００２／１００４は、インターポーザ１０００の同じ側に取り付けられる。複数の更なる実施形態において、３またはそれより多い基板が、インターポーザ１０００により相互接続される。
インターポーザ１０００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドのようなポリマー材料で形成され得る。複数の更なる実装において、インターポーザは、シリコン、ゲルマニウム、ならびに他のＩＩＩ−Ｖ族およびＩＶ族材料等、半導体基板に用いる上記と同じ材料を含み得る代替的な複数の硬質または可撓性材料で形成され得る。
インターポーザは、本明細書に説明される複数の方法を用いて製造されるシリコン貫通ビア（ＴＳＶ）１０１２を含むが、これに限定されない複数の金属相互接続１００８およびビア１０１０を含み得る。インターポーザ１０００は、パッシブおよびアクティブデバイスの両方を含む複数のエンベデッドデバイス１０１４を更に含み得る。そのような複数のデバイスとしては、コンデンサ、デカップリングコンデンサ、レジスタ、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスが挙げられるが、これらに限定されない。無線周波（ＲＦ）デバイス、電力増幅器、電源管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスのようなより複雑な複数のデバイスも、インターポーザ１０００上に形成され得る。
少なくともいくつかの実施形態において、本明細書に開示される複数の装置および処理が、インターポーザ１０００の製造において用いられ得る。
図５は、一実施形態によるコンピューティングデバイス１２００を例示する。コンピューティングデバイス１２００は、いくつかのコンポーネントを含み得る。一実施形態において、これらのコンポーネントは、１または複数のマザーボードに取り付けられる。代替的な実施形態において、これらのコンポーネントは、マザーボードではなく単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。コンピューティングデバイス１２００における複数のコンポーネントは、集積回路ダイ１２０２および少なくとも１つの通信チップ１２０８を含むが、これらに限定されない。いくつか実装において、通信チップ１２０８は、集積回路ダイ１２０２の一部として製造される。集積回路ダイ１２０２は、ＣＰＵ１２０４、および多くの場合、エンベデッドＤＲＡＭ（ｅＤＲＡＭ）またはスピン注入トルクメモリ（ＳＴＴＭまたはＳＴＴＭ−ＲＡＭ）のような技術により提供され得るキャッシュメモリとして用いられるオンダイメモリ１２０６を含み得る。
コンピューティングデバイス１２００は、マザーボードに物理的および電気的に結合され得、もしくは結合され得ない、またはＳｏＣダイ内に製造され得、もしくは製造され得ない他の複数のコンポーネントを含み得る。これらの他の複数のコンポーネントは、揮発性メモリ１２１０（例えばＤＲＡＭ）、不揮発性メモリ１２１２（例えば、ＲＯＭまたはフラッシュメモリ）、グラフィックス処理ユニット１２１４（ＧＰＵ）、デジタル信号プロセッサ１２１６、暗号プロセッサ１２４２（ハードウェア内で複数の暗号化アルゴリズムを実行する専用プロセッサ）、チップセット１２２０、アンテナ１２２２、ディスプレイもしくはタッチスクリーンディスプレイ１２２４、タッチスクリーンコントローラ１２２６、バッテリ１２２８もしくは他の電源、電力増幅器（図示せず）、全地球測位システム（ＧＰＳ）デバイス１２４４、コンパス１２３０、モーションコプロセッサもしくはセンサ１２３２（加速度計、ジャイロスコープ、およびコンパスを含み得る）、スピーカ１２３４、カメラ１２３６、複数のユーザ入力デバイス１２３８（キーボード、マウス、スタイラス、およびタッチパッド等）、ならびに大容量ストレージデバイス１２４０（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等）を含むが、これらに限定されない。
通信チップ１２０８は、コンピューティングデバイス１２００へ、およびコンピューティングデバイス１２００からデータを転送するための無線通信を可能にする。「無線」という用語およびその複数の派生語は、非固体媒体を介して変調電磁放射を用いることによりデータを通信し得る複数の回路、デバイス、システム、方法、技術、通信チャネル等を説明するべく用いられ得る。この用語は、関連付けられる複数のデバイスが任意の配線を含まないことを示唆するものではないが、いくつか実施形態においてはそうでない場合がある。通信チップ１２０８は、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇ、およびそれ以上として指定されるその他の無線プロトコルを含むが、これらに限定されない、いくつかの無線規格またはプロトコルのうちのいずれかを実装し得る。コンピューティングデバイス１２００は、複数の通信チップ１２０８を含み得る。例えば、第１の通信チップ１２０８は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）のようなより短距離の無線通信の専用であってもよく、第２の通信チップ１２０８は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ等のようなより長距離の無線通信の専用であってもよい。
コンピューティングデバイス１２００のプロセッサ１２０４は、本明細書に説明されるように、縦型デバイスパターン化を提供する複数の方法および装置を用いて形成されるトランジスタまたは金属相互接続等、１または複数のデバイスを含む。プロセッサ」という用語は、複数のレジスタおよび／またはメモリからの電子データを処理し、当該電子データを、複数のレジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部を指し得る。
通信チップ１２０８は、本明細書に説明されるように、縦型デバイスパターン化を提供する複数の方法および装置を用いて形成されるトランジスタまたは金属相互接続等、１または複数のデバイスも含み得る。複数の更なる実施形態において、コンピューティングデバイス１２００内に収納される別のコンポーネントは、本明細書に説明されるように、縦型デバイスパターン化を提供する複数の方法および装置を用いて形成されるトランジスタまたは金属相互接続等、１または複数のデバイスを含み得る。
様々な実施形態において、コンピューティングデバイス１２００は、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、ウルトラブックコンピュータ、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメントコントルールユニット、デジタルカメラ、携帯音楽プレーヤー、またはデジタルビデオレコーダであってもよい。複数の更なる実装において、コンピューティングデバイス１２００は、データを処理するその他の電子デバイスであってもよい。
以下の例は、更なる実施形態に関する。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階とを備える。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階とを備え、第１のリソグラフィ処理は、遠紫外線（ＤＵＶ）リソグラフィを含み、第２のリソグラフィ処理は、電子ビームリソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを含む。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階とを備え、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線は、基板に対して選択的な材料を含む。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッド上に第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階とを備える。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を除去する段階とを備える。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階とを備え、縦型デバイスの形状は、トランジスタ、相互接続、トレンチ、またはこれらの任意の組み合わせを含む。
縦型デバイスパターン化を提供する方法であって、方法は、第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、第２のリソグラフィ処理を用いて、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちのパターン化された少なくとも１つをマスクとして用いて、デバイスを形成する段階とを備える。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階とを備える。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階と、基板の一部を露出させるべく、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を除去する段階とを備える。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階と、基板の一部を露出させるべく、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を除去する段階と、デバイス形状を形成するべく、パターン化されたグリッドをマスクとして用いて基板の一部をエッチングする段階とを備える。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッド上にスペーサを堆積させる段階と、スペーサに隣接するデバイスハードマスクを堆積させる段階と、基板の一部を露出させるべくスペーサを除去する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階とを備え、第１のハードマスク層は、基板の露出された一部に堆積される。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階とを備え、第１のハードマスク層を堆積させる段階および第１のハードマスク層をパターン化する段階は、全てのデバイス形状が形成されるまで反復される。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階とを備え、グリッドは、第１のリソグラフィ処理を用いて形成され、第１のハードマスク層は、第２のリソグラフィ処理を用いてパターン化される。
電子デバイスを製造する方法であって、方法は、基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、グリッドにわたって第１のハードマスク層を堆積させる段階と、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、第１のハードマスク層をパターン化する段階と、パターン化されたグリッドをマスクとして用いて基板をエッチングする段階とを備える。
電子デバイスを製造する装置であって、装置は、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、グリッドにわたる第１のハードマスク層とを備え、第１のハードマスク層は、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべくパターン化される。
電子デバイスを製造する装置であって、装置は、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、グリッドにわたる第１のハードマスク層とを備え、第１のハードマスク層は、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべくパターン化され、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部は、基板の一部を露出させる。
電子デバイスを製造する装置であって、装置は、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、グリッドにわたる第１のハードマスク層とを備え、第１のハードマスク層は、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべくパターン化され、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部は、基板の一部を露出させ、基板の一部は、デバイス形状を形成するべく、パターン化されたグリッドをマスクとして用いてエッチングされる。
電子デバイスを製造する装置であって、装置は、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、グリッド上のスペーサと、スペーサに隣接するデバイスハードマスクと、グリッドにわたる第１のハードマスク層とを備え、スペーサは、基板の一部を露出させるべく除去され、第１のハードマスク層は、基板の露出された一部に堆積され、第１のハードマスク層は、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出するべくパターン化され、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部は、基板の一部を露出させる。
電子デバイスを製造する装置であって、装置は、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、グリッドにわたる第１のハードマスク層とを備え、第１のハードマスク層は、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべくパターン化され、グリッドは、第１のリソグラフィ処理を用いて形成され、第１のハードマスク層は、第２のリソグラフィ処理を用いてパターン化される。
電子デバイスを製造する装置であって、装置は、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、グリッドにわたる第１のハードマスク層とを備え、第１のハードマスク層は、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべくパターン化され、パターン化されたグリッドは、基板上に形成されたデバイス形状を画定するべく、マスクとして用いられる。
要約書に説明されることを含む、本発明の例示される複数の実装についての上記の説明は、網羅的であること、または本発明を開示される厳密な形態に限定することを意図しない。本発明の特定の実装および例は、例示の目的で本明細書において説明されるが、当業者が理解するように、様々な均等な変更は、本発明の範囲内で可能である。
これらの変更は、上記の詳細な説明に鑑みて本発明になされ得る。以下の特許請求の範囲において用いられる用語は、本明細書および特許請求の範囲において開示される特定の実装に、本発明を限定するものと解釈されるべきではない。むしろ、本発明の範囲は、以下の特許請求の範囲によって全体として決定されるべきであり、特許請求の範囲の解釈において確立された原理に従って解釈されるべきである。

Claims (20)

  1. 縦型デバイスパターン化を提供する方法であって、
    第１のリソグラフィ処理を用いて、基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、
    第２のリソグラフィ処理を用いて、前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの少なくとも１つを選択的にパターン化することにより縦型デバイスの形状を画定する段階とを備える、方法。
  2. 前記第１のリソグラフィ処理は、遠紫外線（ＤＵＶ）リソグラフィを含み、
    前記第２のリソグラフィ処理は、電子ビームリソグラフィ、超紫外線（ＥＵＶ）リソグラフィ、またはこれらの任意の組み合わせを含む、請求項１に記載の方法。
  3. 前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線は、前記基板に対して選択的な材料を含む、請求項１または２に記載の方法。
  4. 前記グリッド上に第１のハードマスク層を堆積させる段階と、
    前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの前記少なくとも１つの一部を露出させるべく、前記第１のハードマスク層をパターン化する段階とを更に備える、請求項１〜３のいずれか１項に記載の方法。
  5. 前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの前記少なくとも１つの一部を除去する段階を更に備える、請求項１〜４のいずれか１項に記載の方法。
  6. 前記縦型デバイスの形状は、トランジスタ、相互接続、トレンチ、またはこれらの任意の組み合わせを含む、請求項１〜５のいずれか１項に記載の方法。
  7. 前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちのパターン化された少なくとも１つをマスクとして用いて、前記デバイスを形成する段階を更に備える、請求項１〜６のいずれか１項に記載の方法。
  8. 電子デバイスを製造する方法であって、
    基板上に、第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を含むグリッドを形成する段階と、
    前記グリッドにわたって第１のハードマスク層を堆積させる段階と、
    前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべく、前記第１のハードマスク層をパターン化する段階とを備える、方法。
  9. 前記基板の一部を露出させるべく、前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの前記少なくとも１つの前記一部を除去する段階を更に備える、請求項８に記載の方法。
  10. デバイス形状を形成するべく、パターン化された前記グリッドをマスクとして用いて前記基板の前記一部をエッチングする段階を更に備える、請求項９に記載の方法。
  11. 前記グリッド上にスペーサを堆積させる段階と、
    前記スペーサに隣接するデバイスハードマスクを堆積させる段階と、
    前記基板の一部を露出させるべく前記スペーサを除去する段階とを更に備え、
    前記第１のハードマスク層は、前記基板の露出された前記一部に堆積される、請求項８〜１０のいずれか１項に記載の方法。
  12. 前記第１のハードマスク層を堆積させる段階および前記第１のハードマスク層をパターン化する段階は、全てのデバイス形状が形成されるまで反復される、請求項８〜１１のいずれか１項に記載の方法。
  13. 前記グリッドは、第１のリソグラフィ処理を用いて形成され、
    前記第１のハードマスク層は、第２のリソグラフィ処理を用いてパターン化される、請求項８〜１２のいずれか１項に記載の方法。
  14. パターン化された前記グリッドをマスクとして用いて前記基板をエッチングする段階を更に備える、請求項８〜１３のいずれか１項に記載の方法。
  15. 電子デバイスを製造する装置であって、
    基板上に第１のセットの複数のグリッド線および第２のセットの複数のグリッド線を有するグリッドと、
    前記グリッドにわたる第１のハードマスク層とを備え、
    前記第１のハードマスク層は、前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの少なくとも１つの一部を露出させるべくパターン化される、装置。
  16. 前記第１のセットの複数のグリッド線および前記第２のセットの複数のグリッド線のうちの前記少なくとも１つの前記一部は、前記基板の一部を露出させる、請求項１５に記載の装置。
  17. 前記基板の前記一部は、デバイス形状を形成するべく、パターン化された前記グリッドをマスクとして用いてエッチングされる、請求項１５または１６に記載の装置。
  18. 前記グリッド上のスペーサと、
    前記スペーサに隣接するデバイスハードマスクとを更に備え、
    前記スペーサは、前記基板の一部を露出させるべく除去され、
    前記第１のハードマスク層は、前記基板の露出された前記一部に堆積される、請求項１５〜１７のいずれか１項に記載の装置。
  19. 前記グリッドは、第１のリソグラフィ処理を用いて形成され、
    前記第１のハードマスク層は、第２のリソグラフィ処理を用いてパターン化される、請求項１５〜１８のいずれか１項に記載の装置。
  20. パターン化された前記グリッドは、前記基板上に形成されたデバイス形状を画定するべく、マスクとして用いられる、請求項１５〜１９のいずれか１項に記載の装置。
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