JP2009532904A - サラウンディングゲートを有するナノワイヤ・トランジスタ - Google Patents

サラウンディングゲートを有するナノワイヤ・トランジスタ Download PDF

Info

Publication number
JP2009532904A
JP2009532904A JP2009504238A JP2009504238A JP2009532904A JP 2009532904 A JP2009532904 A JP 2009532904A JP 2009504238 A JP2009504238 A JP 2009504238A JP 2009504238 A JP2009504238 A JP 2009504238A JP 2009532904 A JP2009532904 A JP 2009532904A
Authority
JP
Japan
Prior art keywords
silicon
forming
pillar
gate
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009504238A
Other languages
English (en)
Other versions
JP5229635B2 (ja
JP2009532904A5 (ja
Inventor
フォーブス，レオナルド
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/397,413 external-priority patent/US7491995B2/en
Priority claimed from US11/397,527 external-priority patent/US7425491B2/en
Priority claimed from US11/397,406 external-priority patent/US20070228491A1/en
Priority claimed from US11/397,358 external-priority patent/US8354311B2/en
Priority claimed from US11/397,430 external-priority patent/US8734583B2/en
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2009532904A publication Critical patent/JP2009532904A/ja
Publication of JP2009532904A5 publication Critical patent/JP2009532904A5/ja
Application granted granted Critical
Publication of JP5229635B2 publication Critical patent/JP5229635B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本主題の態様のひとつは、トランジスタの形成方法に関する。本方法の或る実施形態では、結晶質基板上に、非晶質半導体材料でつくった柱をつくり、固相エピタキシー工程を施して、結晶質基板を結晶成長の種として使い、非晶質半導体材料を結晶化する。この柱の厚さは、リソグラフィ基準寸法以下となっている。トランジスタボディを、結晶化した半導体柱内の第一のソース／ドレイン領域と第二のソース／ドレイン領域の間につくる。サラウンディングゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。他の態様についても本明細書に開示してある。

Description

〔関連出願へのクロスリファレンス〕
"Grown Nanofin Transistors" U.S.Application Serial No. 11/397,430（2006年04月04日出願）、 "Etched Nanofin Transistors" U.S.Application Serial No. 11/397,358（2006年04月04日出願）、 "DRAM With Nanofin Transistors" U.S. Application Serial No. 11/397,413（2006年04月04日出願）、 "Tunneling Transistor With Sublithographic Channel" U.S.Application Serial No. 11/397,406（2006年04月04日出願）の優先日の利益を、ここに請求する。これらの出願はこの参照により本開示に含まれる。
〔技術分野〕
本開示は、半導体装置に全般的に関し、特に、サラウンディング（surrounding）ゲートを有するナノワイヤ・トランジスタに関する。
半導体産業市場は、トランジスタなどの装置の大きさを縮め、基板上の素子密度を高める要請に駆られている。製品の目標としては消費電力の低減、性能の向上、小型化がある。図１は、装置の種々のパラメータを、係数 k で拡縮するおおまかな傾向と相関を示したものである。チャネル長が0.1ミクロン（100nmもしくは1000Å）未満であるような、ミクロン未満のより小さな領域へと、MOSFET技術を拡縮してゆこうとする飽くなき挑戦により、旧来のトランジスタ構造体では深刻な問題が発生してしまった。一例として、接合深さはチャネル長未満である必要がある。すると、図１に示したトランジスタ 100 では、チャネル長 102 の適切な長さが1000Åであることを考慮すると、接合深さ 101 は数百オングストロームの桁になるべきである。そうした浅い接合は、旧来の注入・拡散法ではつくることが難しい。また、チャネルへと超高濃度のドーピングを行うと、短チャネル効果をどうしても抑制してしまうことになる。こうした短チャネル効果には、ドレイン誘起障壁低下、閾値電圧のroll off（ロールオフ）、および閾値下伝達などがある。閾値下伝達については、キャパシタセルの電荷保持時間を減少させてしまうなど、DRAM技術において特に問題となっている。このような超高濃度ドーピングを行うと、漏洩が増してキャリア移動度が減少する。ゆえに、短かめのチャネルから得ようとしていた性能向上が、高濃度ドーピングに因るキャリア移動度の低さと漏洩の大きさに打ち消されてしまうのである。
低電圧・低出力電源で動作するCMOS回路およびシステム、特にDRAM回路では、漏洩電流が深刻な問題である。閾値電圧が低いので、充分な増速駆動（overdrive）と妥当なスイッチング速度は実現できる。しかし図２に示したように、閾値が小さいと、閾値下漏洩電流がかなり大きくなってしまう。
こうした問題を狙って提案されたいくつかの設計では、超薄型基板（ultra-thin bodies）を持つトランジスタか、もしくは、トランジスタの他の寸法が縮小したのと同様にして表面空間電荷領域の寸法もとったようなトランジスタか、を用いている。また、デュアルゲート式もしくはダブルゲート式のトランジスタ構造体も、トランジスタの縮小のために提案されたものである。当該産業では通常、「デュアル（dual）ゲート」とは、別々の独立した電圧で駆動可能な前面ゲートと背面ゲートを具えたトランジスタのことを指す。そして「ダブル（double）ゲート」とは、両方のゲートが同じ電位で駆動されるような構造体のことを指す。ダブルゲート装置構造体の例としてはFinFETがある。「Triゲート」構造体およびサラウンディングゲート構造体も提案されている。「Triゲート」構造体では、ゲートが、チャネルの三方の側に存在する。サラウンディングゲート構造体では、ゲートが、トランジスタチャネルをとりかこんでいる（囲繞している）。サラウンディングゲート構造体では、トランジスタチャネル全体に亙って望ましい制御ができるが、そうした構造体を実際につくるのはこれまでは難しかった。
図３には、ドレインと、ソースと、ゲート絶縁体で半導体基板から隔てられた前面ゲートおよび背面ゲートとを具えた、デュアルゲート式MOSFETを示してある。さらに図３には、ドレインから発生する電界も示してある。デュアルゲート式MOSFETおよび／もしくはダブルゲート式MOSFETの持つ特性は、旧来のバルク珪素MOSFETよりは優れたものである。これは、単一ゲートに較べれば、二つのゲートが、ドレイン電極のチャネルのソース側端から発生する電界を能く遮蔽するからである。サラウンディングゲートは、ドレイン電極のソース側から発生する電界をもっと能く遮蔽できる。つまり、デュアルゲート式MOSFETおよび／もしくはダブルゲート式MOSFETはオフにした際のゲート電圧が低いため、閾値下漏洩電流も減少することになるので、閾値下漏洩電流についての特性が向上するのである。図４には、デュアルゲート式MOSFET、ダブルゲート式MOSFET、もしくはサラウンディングゲート式MOSFETの向上した閾値下特性を、旧来のバルク珪素MOSFETの閾値下特性と比較するかたちでおおまかに示してある。
II-V族の化合物の半導体ナノワイヤの成長法、および、III-V族の化合物半導体のナノワイヤ・トランジスタについては進化が続いている。II-V族の化合物の半導体ナノワイヤを成長させるにあたっては、金でできた点群上に垂直方向にナノワイヤを、気相-液相-固相（VLS）エピタキシャル成長させる。珪素ナノワイヤ・トランジスタに関しては、孔を介した気相エピタキシャル成長によるか、もしくは、ポリシリコンDRAMキャパシタ板に亙った固相エピタキシャル成長によって、多結晶ナノワイヤ・トランジスタを作成することが既に開示されている。
本主題の実施形態では、半導体ウェハ表面上で再結晶した非晶質半導体ナノロッドから得られる、ナノワイヤ・トランジスタを提供する。リソグラフィ基準寸法よりも小さい（sublithographic）珪素ナノロッドをつくるには、側壁スペーサー法を使う。非晶質ナノロッドの再結晶においては、固相エピタキシャル成長を用いる。得られるナノワイヤは、トランジスタボディの厚さもチャネル長もどちらもが、リソグラフィ基準寸法よりも小さくなるようなトランジスタの基板領域として使用可能である。こうしたナノワイヤ・トランジスタは、巻きつき式（wraparound）のゲートを有する。さまざまなナノワイヤ・トランジスタの実施形態が、珪素ナノワイヤを使っている。
本主題の態様のひとつは、トランジスタの形成法に関する。本方法の或る実施形態では、非晶質半導体材料の柱を結晶質基板上につくってから、結晶質基板を結晶成長の種として使う固相エピタキシー工程を施して、非晶質半導体材料を結晶化する。この柱の厚さはリソグラフィ基準寸法以下である。結晶化された半導体柱の、第一のソース／ドレイン領域と第二のソース／ドレイン領域との間に、トランジスタボディがつくられる。サラウンディングゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りにサラウンディングゲート絶縁体を間に挟んでつくる。
或る態様はトランジスタに関する。トランジスタの実施形態には、結晶質基板と、その結晶質基板につくられた第一のソース／ドレイン領域と、その第一のソース／ドレイン領域と接続するように基板上につくられた結晶質半導体柱と、が含まれる。このトランジスタは、柱の頂部につくられた第二のソース／ドレイン領域と、柱の周囲につくられたゲート絶縁体と、柱の周囲にこのゲート絶縁体を間に挟んでつくられたサラウンディングゲートと、が含まれる。柱の断面の寸法は、最小フィーチャ寸法（minimum feature size）未満となる。
これらその他の態様、実施形態、効果、および特徴は、本主題についての以降の記載および参照図面から明らかとなってくるであろう。
以降の詳細な記載では、本主題を実施可能な特定の態様群および実施形態群を一例として示してある付随図面を参照している。これらの実施形態群は、当業者が本主題を実施できる程度に充分に詳細に記載してある。本主題の種々の実施形態同士が排他的である必然性はなく、或る実施形態の態様を別の実施形態の態様と組み合わせてもかまわない。他の実施形態を利用してもよく、また、構造的・論理的・電気的な変更を本主題の範囲から逸脱することなく加えることも可能である。以降の記載では、「ウェハ」（"wafer"）という語と「基板」（"substrate"）という語は同義であって、集積回路を作成可能な任意の構造体を一般に指し、集積回路製造中の種々の段階でのそうした構造体のことも指す。どちらの語にも、ドープ半導体および非ドープ半導体、支持半導体上もしくは絶縁材料上の半導体のエピタキシャル層、が含まれ、ひいては当該技術分野にて公知である他の構造体も包摂されている。「水平方向の」（"horizontal"）という語は本出願では、ウェハまたは基板の在来型の平面もしくは表面に対して平行な平面のことであると定義され、そのウェハもしくは基板の向きには依らない。「垂直方向の」（"vertical"）という語は、上記で定めた「水平方向」に直交する方向のことを指す。"on"（「上の」、「に付いた」）、"side"（「横の」）、"higher"（「高い」）、"lower"（「低い」）、"over"（「上の」、「被った」）、および"under"（「下の」、「下方の」）といった前置詞は、ウェハまたは基板の上面に位置する在来型の平面もしくは表面に対して定義されるものであって、そのウェハもしくは基板の向きには依らない。ゆえに以降の詳細な記載は、限定的な意味にとるべきものではない。そして本発明の範囲は、付随する請求項とその請求項が体現する均等な特徴の全範囲によってのみ定められる。
以降の考察では、珪素ナノワイヤ・トランジスタの実施形態について述べる。当業者には、本開示を読んで理解した上で、本明細書に内包される教示をどう使って、他の半導体を用いてナノワイヤ・トランジスタをつくればよいか、がわかるであろう。
図５Ａから図５Ｈには、サラウンディングゲートを具えた結晶質ナノロッドの作成工程の実施形態を示してある。図５Ａには、基板 504 上の第一の層 503 を描いており、この第一の層 503 に孔 505 がつくられている。第一の層をエッチングして、この層内に孔を劃定できる。種々の実施形態では、珪素基板 504 上の窒化珪素層 503 に孔 505 をつくって、この孔 505 が窒化珪素層 503 を貫通して珪素基板 504 に届くようにする。示した実施形態では、こうした孔の大きさが、最小フィーチャ寸法に対応するようにして孔をつくる。各孔の中心を、ナノワイヤ・トランジスタの所望する位置に対応させる。ナノワイヤ・トランジスタのアレイの中心間距離は、行間と列間について、2Fにできる。
孔を第一の層にエッチングしてつくったその後に、酸化物の層で第一の層を蔽う。種々の実施形態群では、酸化珪素を窒化珪素層の上につくる。いくつかの実施形態群では、こうした酸化珪素を堆積させるにあたって化学気相蒸着（CVD）工程を使う。
図５Ｂには、酸化物を異方性エッチングして、酸化物側壁 506 を孔の側部に付くようにつくった後の構造体を描いてある。この酸化物側壁 506 は、得られる孔の寸法を縮めて、得られる構造体を平坦化するという役割がある。100nm級技法では例えば、酸化物側壁によって、孔の寸法を約30nm縮める。この例では、トランジスタの基板領域の厚さが、フィーチャ寸法の大きさの三分の一の値のオーダー（order）になると考えられる。いくつかの実施形態群では、化学的・機械的研磨（CMP）工程を使って構造体を平坦化する。
図５Ｃには、得られた構造体の上に、非晶質半導体材料 507 の厚い層を被せたさまを
示してある。この非晶質材料が、側壁 506 で劃定した孔を埋めている。種々の実施形態群では、非晶質材料として非晶質珪素を用いて堆積する。図５Ｄには、得られる構造体を（CMPなどで）平坦化したその後に、孔の中だけに非晶質半導体材料が残るようすを描いている。
図５Ｅには、側壁（酸化珪素でできた側壁など）を除去した後に得られる構造体を示してある。この構造体を加熱処理し、固相エピタキシー（SPE）などの公知の手法を使って、非晶質半導体 507 （非晶質珪素など）を結晶化して結晶質ナノロッド（ 507-C を振って示した）をつくる。非晶質半導体柱 507 は、半導体ウェハ（珪素ウェハなど）と接続しており、したがって非晶質半導体柱 507 の結晶成長は、そのウェハ中の結晶を種としたものとなる。SPE工程による結晶形成を、図５Ｅに矢印 508 で示した。
図５Ｆには、第一の層（窒化珪素など）を除去した後の構造体を描いており、ここでは結晶質ナノロッド 507-C が基板表面からのびあがるようにして残っている。そしてその後にゲート絶縁体 509 を得られる構造体に被せている。或る実施形態では、ゲート絶縁体の形成に熱酸化工程を使う。つまり、ウェハが珪素ウェハであって且つナノロッドが結晶質珪素ナノロッドであるような実施形態の場合には、ゲート絶縁体は酸化珪素となる。高K絶縁体などの他のゲート絶縁体を使ってもかまわない。
ゲート材料 510 を結晶質ナノロッド 507-C の側壁に付けてつくった後の構造体について、図５Ｇに側面図を、図５Ｈに図５Ｇの線 5H-5H で切った断面図を、それぞれ示した。或る実施形態では、ゲート材料を堆積してから、得られる構造体をエッチングして、ナノロッドの側壁に付いた分だけしかゲート材料を残さないようにする。種々の実施形態群では、ポリシリコンをゲート材料として使う。柱の高さによってトランジスタのチャネル長が定まることになり、この柱の高さを最小リソグラフィ基準寸法（minimum lithographic dimensions）よりも小さくできる。種々の実施形態群では、チャネル長を約100nmの桁にする。こうした巻きつき式ゲートを具えたナノロッドを用いて、サラウンディング式（巻きつき式）のゲートを具えたナノワイヤ・トランジスタを作成できる。今後の工程は、単体のトランジスタの実施形態群については図６Ａから図６Ｃへ、トランジスタアレイの実施形態群については図７Ａから図７Ｃへと続く。
図６Ａから図６Ｃには、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使って、ソース接点と、ドレイン接点と、ゲート接点とを具えた、分離されたトランジスタ群を作成する方法の実施形態を示してある。示した構造体には、結晶質ナノロッド
607-C と、ゲート絶縁体 609 と、サラウンディングゲート610 とが含まれている。巻きつき式ゲート用のゲート接点 611 をパターン化する。種々の実施形態群では、ポリシリコンを堆積して、巻きつき式ゲート用のゲート接点として使う。巻きつき式ゲートとゲート接点はどちらも「ゲートパッド」と呼ぶこともあり、ナノワイヤの頂部の下になるように凹んでいる。異方性エッチング工程を使って、巻きつき式ゲートとゲート接点を凹ませることができる。図６Ｂに示したように、得られる構造体を、絶縁性充填材料（酸化物など） 612 で埋めて、ナノワイヤの頂部に合わせるように平坦化する。ナノワイヤの頂部からゲート絶縁体を除去して、ナノワイヤの頂部を露出する。例えばエッチングを使って、ナノワイヤの頂部から酸化珪素を取り除ける。ナノワイヤの頂部にドープを行って、接続領域を定められる。ナノワイヤのドープ済みの頂部 613 は、ドレイン領域として機能可能である。基板にドープを行って、結晶質ナノロッドの下に、ナノロッドの底部へまで届くように拡散をさせるのが好ましい。こうしてドープした領域は、ソース領域として機能可能である。このドープした領域 614 はまた、接点領域へと拡がっている。第一の層を堆積して孔をその第一の層に築く前に、ドープした領域をつくってもよい。ドーパントを注入して、サラウンディングゲートをつくる前に拡散してもよい。適切なドープを行って、NMOSトランジスタもしくはPMOSトランジスタを得ることも可能である。図６Ｃに示したように、接点 615 を埋め込み式ソースに届くようにエッチングすることもでき、接点 616 を埋め込み式ゲートパッドに届くようにエッチングすることもでき、そして接点 617 をドレイン用につくってもよい。当業者には、本開示を読んで理解した上で、独立式トランジスタの他の設計を使ってもよいことがわかるであろう。
図７Ａから図７Ｃには、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使って、トランジスタのアレイをつくるための工程の実施形態を描いてある。図７Ａは、トランジスタアレイの或る実施形態にかかる行に並んだ隣合うトランジスタの上面図である。示した実施形態では、一個のワード線 719 をトランジスタの一個の行に隣り合わせるようにつくることで、この行に在るトランジスタ 718 のそれぞれの巻きつき式ゲート710 が、隣接するワード線に接続するようにしている。図７Ｂは、トランジスタアレイの別の実施形態にかかる行に並んだ隣合うトランジスタの上面図である。種々の実施形態群では、ポリシリコンもしくはゲート材料を使ってゲート配線ができ、また、埋め込み式ドープ領域によってソース領域 720 およびソース配線 721 を作成でき、また、金属接点 722 および金属をドレイン配線 723 のために使ってもよい。いくつかの実施形態群ではその後に、巻きつき式ゲートだけを具えたナノワイヤ構造体を酸化物で埋め戻して、パターン化とエッチングを施し、酸化物 724 を一方向の柱間に挟むように残して、側方の巻きつき式ゲートを露出させる。ポリシリコンを堆積して異方性エッチングし、酸化物ブロックの側壁および露出したゲート側部に付くところにのみポリシリコンを残すようにしてもよい。図６Ｃに関して述べると、巻きつき式ゲートをさらに異方性エッチングして、ナノワイヤ・トランジスタの頂部よりも下に巻きつき式ゲートが来るように凹ませてもよい。このようにすると、ゲート接点および配線ができる。旧来の技法を使い、この構造を平坦化して酸化物で埋め戻し、ナノワイヤの頂部にドープを行ってドレイン配線に接続してもよい。当業者には、本開示を読んで理解した上で、トランジスタアレイの他の設計を使ってもよいことがわかるであろう。
図８は、本主題の種々の実施形態群にかかる、サラウンディングゲートを具えたナノワイヤ・トランジスタをつくるための流れ図である。 825 ではまず基板に孔を穿つ。こうした基板には例えば、ウェハ上の第一の層（珪素ウェハ上の窒化珪素層など）が含まれ、孔を第一の層に穿ってウェハを露出させる。こうした孔は第一の層がなす壁により定まる。つぎに 826 では、第一の層がなす壁に凭れるようにしてスペーサー側壁を孔内につくることで、孔の寸法を事実上縮める。スペーサー側壁の例としては酸化珪素がある。 827 では、孔を非晶質半導体（非晶質珪素など）で埋める。スペーサー側壁は 828 で除去し、非晶質半導体の柱がウェハからのびあがるような状態で残っているようにする。得られる構造体を 829 で加熱処理（アニール）し、ウェハを結晶成長の種として使って非晶質半導体を再結晶させる。この再結晶工程のことを、固相エピタキシー（SPE）と呼ぶ。得られた構造体には、ウェハからのびあがったような結晶質ナノワイヤが含まれている。 830 では、サラウンディングゲート絶縁体およびサラウンディングゲートを、結晶質ナノワイヤの周囲につくる。ソース／ドレイン領域を 831 でつくる。ナノワイヤの底部にドープを行うことで第一のソース／ドレイン領域をつくり、そしてナノワイヤの頂部にドープを行うことで第二のソース／ドレイン領域をつくる。第一の層を堆積して孔をパターン化してエッチングするのに先立って、基板にドープを行って第一のソース／ドレイン領域をつくってもよい。また、ゲートを作成する前に、ドーパントをナノロッド近傍に注入することで、第一のソース／ドレイン領域をつくってもかまわない。ナノロッドはとても薄いので、注入したドーパントをナノロッドの下に完全に拡散させられる。第一の層を基板から取り除いた後に、こうしたドープを行ってもよい。
図９は、本主題の種々の実施形態に係るメモリ装置の種々の実施形態を高度に組織化した、単純化したブロック図である。示したメモリ装置 932 には、メモリアレイ 933 、および、そのメモリアレイ上での動作を（ひとつもしくは複数の）通信線もしくはチャネル
935 を介して行うための読み込み／書き込み制御回路934 、が含まれている。示したメモリ装置 932 としては、メモリカードまたはメモリモジュールを用いることができ、例えばSIMM（single inline memory module）やDIMM（dual inline memory module）などを用いることができる。当業者には、本開示を読んで理解した上で、メモリアレイ内および／もしくは制御回路内の半導体部品を、上述したようなサラウンディングゲートを具えたナノワイヤ・トランジスタを使って組み立てられる、ということがわかるであろう。構造体とこれらの装置の製造方法については上記してある。
メモリアレイ 933 は、多数のメモリセル 936 を有する。アレイになったメモリセルは、行と列をなすように配置される。種々の実施形態群では、ワード線 937 を行に並んだメモリセルに接続し、またビット線 938 を列に並んだメモリセルに接続する。読み込み／書き込み制御回路 934 には、所望の行を選択する機能を持つワード線選択回路 939 と、所望の列を選択する機能を持つビット線選択回路 940 と、メモリアレイ 933 中の選択したメモリセルについてのメモリ状態を検出する機能を持つ読み出し回路 941 と、が含まれる。
図１０には、種々の実施形態群にかかる、サラウンディングゲートを具えた（一個もしくは複数個の）ナノワイヤ・トランジスタを持つ電子システム 1042 の概要図を示してある。この電子システムには、制御手段 1043 、バス 1044 、および電子装置 1045 が含まれており、このバスが制御手段と電子装置との通信回線になっている。種々の実施形態群では、制御手段および／もしくは電子装置に、前述したようなナノワイヤ・トランジスタが含まれる。示した電子システムとしては、情報処理装置、無線装置、遠隔通信装置、光ファイバー系、電気-光学系、およびコンピュータなどがあるが、これらに限定はされない。
図１１は、制御手段 1147 とメモリ 1148 を有するシステム 1146 の或る実施形態の概要図である。この制御手段および／もしくはメモリが、ナノワイヤ・トランジスタを有してもよい。示したシステムにはまた、電子装置 1149 、ならびに、制御手段と電子装置との間および制御手段とメモリとの間の（ひとつもしくは複数の）通信回線となるバス 1150 、も含まれる。このようなバスとしては、それぞれが独立に構成された、アドレス、データバス、および制御バスを用いてよい。あるいは、アドレス、データ、かつ／または制御を提供する共通通信回線を使用してもよい。そして、その使用は制御手段によって制御される。或る実施形態では、電子装置 1149 が、メモリ 1148 と同様に構成された付加的なメモリであってもよい。或る実施形態では、バスに接続した（一個もしくは複数個の）周辺機器 1151 を含んでもよい。そうした周辺機器としては、ディスプレイ、付加的な記憶メモリ、または、制御手段および／もしくはメモリと協働できる他の制御機器、などがある。或る実施形態では、制御手段としてプロセッサを用いる。制御手段、メモリ、電子装置、および周辺機器のうちのどれでもが、ナノワイヤ・トランジスタを含んでよい。こうしたシステムとしては、情報処理装置、遠隔通信システム、およびコンピュータがあるが、これらに限定はされない。本開示に記載したナノワイヤ・トランジスタに関する用途としては、メモリモジュール、装置ドライバ、電力モジュール、通信モデム、プロセッサモジュール、および特定用途モジュールに使うための電子システムが含まれ、ひいては複数レイヤの、複数チップを含むモジュールを含んでもよい。こうした回路が、時計、テレビジョン、携帯電話、PC、自動車、産業用制御システム、飛行機、などのさまざまな電子システムの従属部品であってもよい。
こうしたメモリは、種々の実施形態群にかかる、ナノワイヤ・トランジスタを内包するメモリ装置として実現可能である。実施形態群によって、任意の大きさと種類のメモリ回路と同等の効果が得られ、特定の種類のメモリ装置に限定することは企図していない。メモリの種類としては、DRAM、SRAM（Static Random Access Memory）、もしくはフラッシ
ュメモリがある。さらに云えば、DRAMとして、シンクロナスDRAMを使ってもよいと考えられる。そうしたシンクロナスDRAMのことを、SGRAM（Synchronous Graphics Random Access Memory）、SDRAM（Synchronous Dynamic Random Access Memory）、SDRAM II、およびDDR SDRAM（Double Data Rate SDRAM）とも呼ぶ。さまざまな新興のメモリ技術で、ナノワイヤ・トランジスタを使うこともできる。
本開示には、いろいろな工程、回路図、および構造体が入っている。本主題は、特定の工程順序もしくは論理配置に限定はされない。特定の実施形態群について本明細書にて図解し説明したが、当業者には、同じ目的を達成するために考案された任意の配置を、示した特定の実施形態に代えて使用できる、ということが正しく理解できるだろう。本出願は、本主題の応用例もしくは変形例を包括せむとするものである。上述の記載は例示を目的としたものであって、限定をしようとするものではないことを理解されたい。上述した実施形態群を組み合わせたものや、その他の実施形態群についても、当業者には上述の記載を通読し理解すれば自明のものとなる。付随する請求項を、その請求項が体現する均等な特徴の全範囲と併せて参照することによって、本主題の範囲を定めるべきである。
係数 k で拡縮される種々の装置パラメータについての傾向と相関をおおまかに示したものである。 旧来の珪素MOSFETでの閾値下漏洩を示す。 ドレインと、ソースと、ゲート絶縁体で半導体基板から隔てられた前面ゲートおよび背面ゲートと、ドレインから発生する電界と、を有するデュアルゲート式MOSFETを描いたものである。 デュアルゲート式MOSFET、ダブルゲート式MOSFET、もしくはサラウンディングゲート式MOSFETの向上した閾値下特性を、旧来のバルク珪素MOSFETの閾値下特性と比較するかたちでおおまかに示したものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 サラウンディングゲートを具えた結晶質ナノロッドをつくるための工程の実施形態を描いたものである。 ソース接点と、ドレイン接点と、ゲート接点とを具えた、絶縁分離されたトランジスタ群を、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使ってつくるための工程の実施形態を描いている。 ソース接点と、ドレイン接点と、ゲート接点とを具えた、絶縁分離されたトランジスタ群を、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使ってつくるための工程の実施形態を描いている。 ソース接点と、ドレイン接点と、ゲート接点とを具えた、絶縁分離されたトランジスタ群を、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使ってつくるための工程の実施形態を描いている。 トランジスタのアレイを、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使ってつくるための工程の実施形態を描いている。 トランジスタのアレイを、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使ってつくるための工程の実施形態を描いている。 トランジスタのアレイを、図５Ａから図５Ｈに示した巻きつき式ゲートを具えたナノロッドを使ってつくるための工程の実施形態を描いている。 サラウンディングゲートを具えたナノワイヤ・トランジスタを、本主題の種々の実施形態に応じてつくるための、流れ図である。 本主題の種々の実施形態に係るメモリ装置の種々の実施形態を高度に組織化した、単純化したブロック図である。 種々の実施形態に係る、ナノワイヤ・トランジスタを有する電子システムの図を示してある。 制御手段とメモリを有するシステムの実施形態の図である。

Claims (35)

  1. トランジスタボディを形成するステップであって、
    非晶質半導体材料の、リソグラフィ基準寸法以下の厚さを有する柱を、結晶質基板上に形成するステップと、
    固相エピタキシー（SPE）工程を使って、前記結晶質基板を種とした結晶成長によって、前記非晶質材料を結晶化するステップと
    を含み、前記トランジスタボディは、結晶化した前記半導体柱の第一のソース／ドレイン領域と第二のソース／ドレイン領域との間につくられる
    というステップと、
    前記半導体柱の周りに、サラウンディングゲート絶縁体を形成するステップと、
    前記半導体柱の周りに前記サラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと
    を含む、トランジスタ形成方法。
  2. 非晶質半導体材料の柱を結晶質基板上に形成するステップが、
    結晶質珪素基板上に非晶質珪素の柱を形成するステップ
    を含む、請求項1記載の方法。
  3. 前記サラウンディングゲート絶縁体を形成するステップが、
    酸化珪素を形成するステップ
    を含む、請求項1記載の方法。
  4. サラウンディングゲートを形成するステップが、
    ポリシリコンゲートを形成するステップ
    を含む、請求項1記載の方法。
  5. サラウンディングゲートを形成するステップが、
    金属ゲートを形成するステップ
    を含む、請求項1記載の方法。
  6. 前記サラウンディングゲートの高さが、前記柱の高さ未満となるように、前記サラウンディングゲートを凹ませるステップ
    をさらに含む、請求項1記載の方法。
  7. 前記第一のソース／ドレイン領域を前記基板に形成し、前記第二のソース／ドレイン領域を前記柱の頂部に形成するステップ
    をさらに含む、請求項1記載の方法。
  8. トランジスタボディを形成するステップであって、
    珪素ウェハ上に窒化珪素を形成するステップと、
    最小フィーチャ寸法を有し且つ前記窒化珪素を貫通して前記珪素ウェハへと届くような孔を、前記窒化珪素にエッチングするステップと、
    前記孔の寸法を、前記最小フィーチャ寸法未満になるように縮めるステップであって、 前記孔を劃定する前記窒化珪素の側部に付けるようにして酸化珪素側壁スペーサーを形成するステップ
    を含んだステップと、
    前記孔を、非晶質珪素で埋めるステップと、
    前記酸化珪素側壁スペーサーを除去して、前記ウェハに接続し且つ前記ウェハからのびあがった非晶質珪素柱を残すステップと、
    前記珪素柱を結晶化して、結晶質珪素柱をつくり、ここで前記トランジスタボディは、前記結晶質珪素柱の第一のソース／ドレイン領域と第二のソース／ドレイン領域との間につくられる、というステップと
    を含んだトランジスタボディを形成するステップと、
    前記半導体柱の周りに、サラウンディングゲート絶縁体を形成するステップと、
    前記半導体柱の周りに前記サラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと
    を含む、トランジスタ形成方法。
  9. 前記結晶質珪素柱の高さが、前記最小フィーチャ寸法の高さ未満である、請求項8記載の方法。
  10. サラウンディングゲート絶縁体を形成するステップが、
    前記結晶質珪素柱を酸化するステップ
    を含む、請求項8記載の方法。
  11. 単体のトランジスタのためのソース接点、ゲート接点、およびドレイン接点をエッチングするステップ
    をさらに含む、請求項8記載の方法。
  12. トランジスタアレイのためのソース線、ひとつ以上のゲート線、およびドレイン接点を形成するステップ
    をさらに含む、請求項8記載の方法。
  13. トランジスタボディを形成するステップであって、
    珪素ウェハ上に窒化珪素を形成するステップと、
    最小フィーチャ寸法を有し且つ前記窒化珪素を貫通して前記珪素ウェハへと届くような孔を、前記窒化珪素にエッチングするステップと、
    前記孔を劃定する前記窒化珪素の側部に付けるようにして酸化珪素側壁スペーサーを形成するステップと、
    前記孔を非晶質珪素で埋めて、前記非晶質珪素が前記珪素ウェハと接続するステップと、
    前記酸化珪素側壁スペーサーを除去して、前記ウェハに接続し且つ前記ウェハからのびあがった非晶質珪素柱を残すステップと、
    前記珪素柱を結晶化して、結晶質珪素柱をつくり、ここで前記トランジスタボディは、前記結晶質珪素柱の第一のソース／ドレイン領域と第二のソース／ドレイン領域との間につくられる、というステップと
    を含んだステップと、
    前記珪素柱の周りに、サラウンディングゲート絶縁体を形成するステップと、
    前記珪素柱の周りに前記サラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと
    を含む、トランジスタ形成方法。
  14. 第一の接点を前記ウェハに前記第一のソース／ドレイン領域と接続するように形成し、ゲート接点を前記サラウンディングゲートと接続するように形成し、第二の接点を前記珪素柱に前記第二のソース／ドレイン領域と接続するように形成するステップ
    をさらに含む、請求項13記載の方法。
  15. サラウンディングゲート絶縁体を形成するステップが、
    前記珪素柱を酸化するステップ
    を含む、請求項13記載の方法。
  16. 窒化珪素層を珪素ウェハ上に形成するステップと、
    最小フィーチャ寸法を有し且つ前記窒化珪素を貫通して前記珪素ウェハへと届くような孔を、前記窒化珪素層にエッチングするステップと、
    前記孔の内部に、酸化珪素側壁スペーサーを前記窒化珪素と接続するようにして形成するステップと、
    前記孔を非晶質珪素で埋めて、前記非晶質珪素が前記珪素ウェハと接続するステップと、
    前記酸化珪素側壁スペーサーを除去して、前記ウェハに接続し且つ前記ウェハからのびあがった非晶質珪素柱を残すステップと、
    前記珪素柱を結晶化して、結晶質珪素柱を形成するステップと、
    前記ウェハから前記窒化珪素を除去するステップと、
    前記ウェハおよび前記珪素柱の上に、絶縁体層を形成するステップと、
    前記珪素柱の周りにサラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと、
    第一のソース／ドレイン拡散領域を、前記ウェハに形成するステップと、
    ゲート接点を、前記surroundゲートの近傍に形成するステップと、
    前記サラウンディングゲートの上面および前記ゲート接点の上面が、前記柱の上面の下になるようにエッチングするステップと、
    構造体を絶縁体で埋めるステップと、
    第二のソース／ドレイン拡散領域を、前記柱の頂部に形成するステップと、
    前記絶縁体を貫通して、前記第一のソース／ドレイン領域、前記第二のソース／ドレイン領域、および前記ゲート接点へと至る、複数の接点を形成するステップと
    を含む、方法。
  17. 前記ウェハおよび前記珪素柱の上に絶縁体を形成するステップが、
    前記ウェハおよび前記珪素柱を酸化するステップ
    を含む、請求項16記載の方法。
  18. サラウンディングゲートを形成するステップが、
    ポリシリコンゲートを形成するステップ
    を含む、請求項16記載の方法。
  19. ひとつ以上の埋め込み式ソース導電体を、珪素ウェハに形成するステップと、
    前記珪素ウェハ上に窒化珪素層を形成するステップと、
    前記窒化珪素に複数の孔を行と列のアレイをなすようにエッチングするステップであって、ここで各孔は、最小フィーチャ寸法を有し且つ前記窒化珪素を貫通して前記珪素ウェハへと届いており、また、前記複数の孔のうちの二個以上が、前記埋め込み式ソース導電体の上に形成されている、というステップと、
    酸化珪素側壁スペーサーを、各孔の内部に、前記窒化珪素と接続するようにして形成するステップと、
    各孔を非晶質珪素で埋めて、前記非晶質珪素が前記珪素ウェハと接続し、ここで前記複数の孔のうちの二個以上の中の前記非晶質珪素が、前記珪素ウェハ内の前記埋め込み式ソース導電体と接続している、というステップと、
    前記酸化珪素側壁スペーサーを除去して、前記ウェハに接続し且つ前記ウェハからのびあがった非晶質珪素柱を残し、ここで前記非晶質珪素柱の断面寸法が、前記最小フィーチャ寸法未満である、というステップと、
    前記珪素柱を結晶化して、結晶質珪素柱を形成するステップと、
    前記窒化珪素を前記ウェハから除去するステップと、
    前記ウェハおよび前記珪素柱の上に、絶縁体層を形成するステップと、
    前記珪素柱の周りにサラウンディングゲート絶縁体を間に挟んで、サラウンディングゲートを形成するステップと、
    各行に隣接するひとつ以上のゲート線を形成し、前記ひとつ以上のゲート線が、前記行の各サラウンディングゲートと接続する、というステップと、
    前記サラウンディングゲートの上面および前記ゲート接点の上面が、前記柱の上面の下になるようにエッチングするステップと、
    構造体を絶縁体で埋めるステップと、
    第二のソース／ドレイン拡散領域を、前記柱の頂部に形成するステップと、
    前記第二のソース／ドレイン領域への接点を形成するステップと
    を含む、方法。
  20. 前記ウェハおよび前記珪素柱の上に絶縁体を形成するステップが、
    前記ウェハおよび前記珪素柱を酸化するステップ
    を含む、請求項19記載の方法。
  21. サラウンディングゲートを形成するステップが、
    ポリシリコンゲートを形成するステップ
    を含む、請求項19記載の方法。
  22. ひとつ以上の埋め込み式ソース導電体を珪素ウェハに形成するステップが、
    ドーパントを前記珪素ウェハに注入するステップ
    を含む、請求項19記載の方法。
  23. 結晶質基板と、
    前記結晶質基板に形成された、第一のソース／ドレイン領域と、
    前記基板上に、前記第一のソース／ドレイン領域と接続するようにして形成され、且つ断面寸法が最小フィーチャ寸法未満である、結晶質半導体柱と、
    前記柱の頂部に形成された、第二のソース／ドレイン領域と、
    前記柱の周りに形成された、ゲート絶縁体と、
    前記柱の周りに前記ゲート絶縁体を間に挟んで形成された、サラウンディングゲートと
    を含む、トランジスタ。
  24. 前記半導体柱の断面寸法が、前記最小フィーチャ寸法未満の約三分の一の値である、請求項23記載のトランジスタ。
  25. 前記半導体柱の断面寸法が、30nmのオーダー（order）である、請求項23記載のトランジスタ。
  26. 前記ゲート絶縁体が、酸化珪素を含む、請求項23記載のトランジスタ。
  27. 前記ゲートが、ポリシリコンゲートを含む、請求項23記載のトランジスタ。
  28. 前記ゲートが、金属ゲートを含む、請求項23記載のトランジスタ。
  29. 結晶質珪素基板と、
    前記結晶質珪素基板に形成された、第一のソース／ドレイン領域と、
    前記結晶質珪素基板に、前記第一のソース／ドレイン領域と接続するようにして形成され、且つ断面寸法が、最小フィーチャ寸法未満である、結晶質珪素柱と、
    前記柱の頂部に形成された、第二のソース／ドレイン領域と、
    前記柱の周りに形成された、ゲート絶縁体と、
    前記柱の周りに前記ゲート絶縁体を間に挟んで形成された、サラウンディングゲートと、
    前記サラウンディングゲートに近接して位置し且つ前記サラウンディングゲートに接続した、ゲート接点であって、前記サラウンディングゲートと前記ゲート接点が、前記柱の上面の下となるような上面を持つようにエッチングされたものである、ゲート接点と、
    を含むことを特徴とする、トランジスタ。
  30. 前記半導体柱の断面寸法が、前記最小フィーチャ寸法未満の約三分の一である、請求項29記載のトランジスタ。
  31. 前記半導体柱の断面寸法が30nmのオーダー（order）である、請求項29記載のトランジスタ。
  32. 結晶質珪素基板と、
    前記結晶質珪素基板に形成された、第一のソース／ドレイン領域と、
    前記基板上に前記第一のソース／ドレイン領域に接続するように形成され、且つ断面寸法が、最小フィーチャ寸法未満である、結晶質珪素柱と、
    前記柱の頂部に形成された、第二のソース／ドレイン領域と、
    前記柱の周りに形成された、ゲート絶縁体と、
    前記柱の周りに前記ゲート絶縁体を間に挟んで形成された、サラウンディングゲートと、
    前記サラウンディングゲートに近接して位置し且つ前記サラウンディングゲートに接続した、ひとつ以上のゲート線と
    を含み、ここで前記サラウンディングゲートと前記ゲート線が、前記柱の上面の下となるような上面を持つようにエッチングされる
    ことを特徴とする、トランジスタ。
  33. 前記ひとつ以上のゲート線が、前記柱の対向する側で、前記サラウンディングゲートに近接し接続する、第一のゲート線および第二のゲート線を含む、請求項32記載のトランジスタ。
  34. 結晶質基板と、
    前記基板上に第一のソース／ドレイン領域と接続するようにして形成され、且つ断面寸法が最小フィーチャ寸法未満であり、且つ結晶化された底部と非晶質頂部を有していることで、固相エピタキシー（SPE）工程が部分的に完了したことを示す、半導体柱と
    を含む、半導体構造体。
  35. 前記基板上に在り、且つ前記柱から空隙を隔てて位置する、窒化珪素層
    をさらに含む、請求項34記載の構造体。
JP2009504238A 2006-04-04 2007-04-03 サラウンディングゲートを有するナノワイヤ・トランジスタ Active JP5229635B2 (ja)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
US11/397,430 2006-04-04
US11/397,358 2006-04-04
US11/397,406 2006-04-04
US11/397,413 US7491995B2 (en) 2006-04-04 2006-04-04 DRAM with nanofin transistors
US11/397,527 2006-04-04
US11/397,527 US7425491B2 (en) 2006-04-04 2006-04-04 Nanowire transistor with surrounding gate
US11/397,406 US20070228491A1 (en) 2006-04-04 2006-04-04 Tunneling transistor with sublithographic channel
US11/397,358 US8354311B2 (en) 2006-04-04 2006-04-04 Method for forming nanofin transistors
US11/397,413 2006-04-04
US11/397,430 US8734583B2 (en) 2006-04-04 2006-04-04 Grown nanofin transistors
PCT/US2007/008123 WO2007120492A1 (en) 2006-04-04 2007-04-03 Nanowire transistor with surrounding gate

Publications (3)

Publication Number Publication Date
JP2009532904A true JP2009532904A (ja) 2009-09-10
JP2009532904A5 JP2009532904A5 (ja) 2010-05-20
JP5229635B2 JP5229635B2 (ja) 2013-07-03

Family

ID=38325217

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2009504238A Active JP5229635B2 (ja) 2006-04-04 2007-04-03 サラウンディングゲートを有するナノワイヤ・トランジスタ
JP2009504280A Active JP5234439B2 (ja) 2006-04-04 2007-04-03 エッチングで作成したナノＦｉｎトランジスタ
JP2009504239A Withdrawn JP2009532905A (ja) 2006-04-04 2007-04-03 ナノＦｉｎトンネリング・トランジスタ
JP2009504232A Active JP5229587B2 (ja) 2006-04-04 2007-04-03 成長型ナノＦｉｎトランジスタ

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2009504280A Active JP5234439B2 (ja) 2006-04-04 2007-04-03 エッチングで作成したナノＦｉｎトランジスタ
JP2009504239A Withdrawn JP2009532905A (ja) 2006-04-04 2007-04-03 ナノＦｉｎトンネリング・トランジスタ
JP2009504232A Active JP5229587B2 (ja) 2006-04-04 2007-04-03 成長型ナノＦｉｎトランジスタ

Country Status (5)

Country Link
EP (4) EP2002468B1 (ja)
JP (4) JP5229635B2 (ja)
KR (5) KR20140051463A (ja)
SG (2) SG170827A1 (ja)
WO (4) WO2007114927A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010064951A (ja) * 2008-06-24 2010-03-25 Imec 単結晶半導体ナノワイヤの形成
JP2014068017A (ja) * 2012-09-26 2014-04-17 Samsung Electronics Co Ltd 非対称シリサイド構造を含む電界効果トランジスタ及び関連した装置
JP2015522948A (ja) * 2012-06-07 2015-08-06 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ ナノワイヤ・アクセス・トランジスタを有するｄｒａｍ
JP2017520908A (ja) * 2014-06-13 2017-07-27 インテル・コーポレーション 規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造処理

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790863B1 (ko) * 2005-12-28 2008-01-03 삼성전자주식회사 나노 와이어 제조 방법
US8354311B2 (en) 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US8734583B2 (en) 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
KR100945511B1 (ko) * 2008-04-10 2010-03-09 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
DE102009024311A1 (de) * 2009-06-05 2011-01-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement und Verfahren zu seiner Herstellung
KR101849688B1 (ko) 2011-12-20 2018-04-18 인텔 코포레이션 반도체 구조물
KR20130131708A (ko) 2012-05-24 2013-12-04 에스케이하이닉스 주식회사 메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치
EP2674978B1 (en) * 2012-06-15 2020-07-29 IMEC vzw Tunnel field effect transistor device and method for making the device
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
KR20140078326A (ko) * 2012-12-17 2014-06-25 경북대학교 산학협력단 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법
JP5886802B2 (ja) * 2013-08-29 2016-03-16 株式会社東芝 半導体装置
US9425296B2 (en) * 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
WO2015147866A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
US9941394B2 (en) 2014-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9818877B2 (en) 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
US9634084B1 (en) 2016-02-10 2017-04-25 Globalfoundries Inc. Conformal buffer layer in source and drain regions of fin-type transistors
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10374041B2 (en) * 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
KR102593708B1 (ko) * 2018-08-14 2023-10-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US20030008515A1 (en) * 2001-07-03 2003-01-09 Tai-Ju Chen Method of fabricating a vertical MOS transistor
JP2003124476A (ja) * 1994-09-13 2003-04-25 Toshiba Corp 半導体装置及びその製造方法
JP2004356314A (ja) * 2003-05-28 2004-12-16 Fujio Masuoka 半導体装置
JP2004538642A (ja) * 2001-02-09 2004-12-24 マイクロン・テクノロジー・インコーポレーテッド 超薄垂直ボデイトランジスタを有するオープンビットラインｄｒａｍ
US20050032297A1 (en) * 2002-05-22 2005-02-10 Kamins Theodore I. Field effect transistor fabrication including formation of a channel in a pore
WO2005079182A2 (en) * 2004-01-22 2005-09-01 International Business Machines Corporation Vertical fin-fet mos devices
US20060046391A1 (en) * 2004-08-30 2006-03-02 Tang Sanh D Vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
WO2006028705A2 (en) * 2004-09-01 2006-03-16 Micron Technology, Inc. Mask material conversion

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JPH07112067B2 (ja) * 1990-01-24 1995-11-29 株式会社東芝 半導体装置
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
JP3202223B2 (ja) * 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JPH05160408A (ja) * 1991-12-04 1993-06-25 Toshiba Corp 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
JP3321788B2 (ja) * 1994-05-06 2002-09-09 ソニー株式会社 Ｍｉｓ型半導体装置及びその製造方法
JP3246196B2 (ja) * 1994-07-13 2002-01-15 ソニー株式会社 量子細線デバイスの形成方法
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6747313B1 (en) * 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
DE19943390A1 (de) * 1999-09-10 2001-05-03 Walter Hansch Halbleiterbauelement
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6664143B2 (en) 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
FR2823009B1 (fr) * 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6855582B1 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
US7348243B2 (en) * 2003-12-27 2008-03-25 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
US7122425B2 (en) * 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7242057B2 (en) * 2004-08-26 2007-07-10 Micron Technology, Inc. Vertical transistor structures having vertical-surrounding-gates with self-aligned features
JP3764161B2 (ja) * 2004-09-17 2006-04-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
DE102005045078B4 (de) * 2004-09-25 2009-01-22 Samsung Electronics Co., Ltd., Suwon Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124476A (ja) * 1994-09-13 2003-04-25 Toshiba Corp 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP2004538642A (ja) * 2001-02-09 2004-12-24 マイクロン・テクノロジー・インコーポレーテッド 超薄垂直ボデイトランジスタを有するオープンビットラインｄｒａｍ
US20030008515A1 (en) * 2001-07-03 2003-01-09 Tai-Ju Chen Method of fabricating a vertical MOS transistor
US20050032297A1 (en) * 2002-05-22 2005-02-10 Kamins Theodore I. Field effect transistor fabrication including formation of a channel in a pore
JP2004356314A (ja) * 2003-05-28 2004-12-16 Fujio Masuoka 半導体装置
WO2005079182A2 (en) * 2004-01-22 2005-09-01 International Business Machines Corporation Vertical fin-fet mos devices
US20060046391A1 (en) * 2004-08-30 2006-03-02 Tang Sanh D Vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
WO2006028705A2 (en) * 2004-09-01 2006-03-16 Micron Technology, Inc. Mask material conversion

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010064951A (ja) * 2008-06-24 2010-03-25 Imec 単結晶半導体ナノワイヤの形成
JP2015522948A (ja) * 2012-06-07 2015-08-06 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ ナノワイヤ・アクセス・トランジスタを有するｄｒａｍ
JP2014068017A (ja) * 2012-09-26 2014-04-17 Samsung Electronics Co Ltd 非対称シリサイド構造を含む電界効果トランジスタ及び関連した装置
JP2017520908A (ja) * 2014-06-13 2017-07-27 インテル・コーポレーション 規則的なグリッドの選択的削減による縦型チャネルトランジスタ製造処理
US10361090B2 (en) 2014-06-13 2019-07-23 Intel Corporation Vertical channel transistors fabrication process by selective subtraction of a regular grid

Also Published As

Publication number Publication date
JP5229587B2 (ja) 2013-07-03
EP2008309A1 (en) 2008-12-31
EP2002469A1 (en) 2008-12-17
WO2007120493A1 (en) 2007-10-25
KR20090007393A (ko) 2009-01-16
KR20090006169A (ko) 2009-01-14
WO2007120492A1 (en) 2007-10-25
WO2007114927A1 (en) 2007-10-11
SG170827A1 (en) 2011-05-30
JP2009532903A (ja) 2009-09-10
KR20140051463A (ko) 2014-04-30
WO2007136461A2 (en) 2007-11-29
WO2007136461A3 (en) 2008-01-17
EP2002468B1 (en) 2013-07-24
JP5229635B2 (ja) 2013-07-03
KR20090005149A (ko) 2009-01-12
JP2009532905A (ja) 2009-09-10
JP5234439B2 (ja) 2013-07-10
EP2002470A2 (en) 2008-12-17
KR20090007397A (ko) 2009-01-16
EP2002470B1 (en) 2016-03-09
KR101378256B1 (ko) 2014-03-25
KR101474028B1 (ko) 2014-12-17
EP2002468A1 (en) 2008-12-17
SG172643A1 (en) 2011-07-28
JP2009532907A (ja) 2009-09-10

Similar Documents

Publication Publication Date Title
JP5229635B2 (ja) サラウンディングゲートを有するナノワイヤ・トランジスタ
US8803229B2 (en) Nanowire transistor with surrounding gate
US9893072B2 (en) DRAM with nanofin transistors
US8734583B2 (en) Grown nanofin transistors
US8354311B2 (en) Method for forming nanofin transistors
TW201340218A (zh) 金屬氧化物半導體裝置結構用之鰭狀物的形成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100324

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100324

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130108

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130205

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130307

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160329

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5229635

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250