JP3246196B2 - 量子細線デバイスの形成方法 - Google Patents
量子細線デバイスの形成方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特に１０
ｎｍ以下の量子細線デバイスの製造方法に関するもので
ある。
ｎｍ以下の量子細線デバイスの製造方法に関するもので
ある。
【０００２】
【従来の技術】従来、ほとんどの量子細線デバイスはＧ
ａＡｓ等のIII−Ｖ族化合物半導体で製造されている。
量子細線デバイスとして例えば高電子移動度トランジス
タ（ＨＥＭＴ）が知られている。このトランジスタの製
造ではＧａＡｓ基板上に各々薄い不純物を添加していな
いＧａＡｓ層、ｎ形ＡｌＧａＡｓ層、ｎ形ＧａＡｓ層を
成長させヘテロジャンクションを形成している。このヘ
テロジャンクションではゲートに適当な電圧を印加する
ことによって、反転層が形成されている。
ａＡｓ等のIII−Ｖ族化合物半導体で製造されている。
量子細線デバイスとして例えば高電子移動度トランジス
タ（ＨＥＭＴ）が知られている。このトランジスタの製
造ではＧａＡｓ基板上に各々薄い不純物を添加していな
いＧａＡｓ層、ｎ形ＡｌＧａＡｓ層、ｎ形ＧａＡｓ層を
成長させヘテロジャンクションを形成している。このヘ
テロジャンクションではゲートに適当な電圧を印加する
ことによって、反転層が形成されている。
【０００３】
【発明が解決しようとする課題】ＨＥＭＴ等の化合物半
導体装置の製造において、基板上に薄い化合物半導体層
を形成するには分子線エピタキシー法等がある。しかし
ながら、その形成法が困難であり、またその装置コスト
も非常に高い。またＧａＡｓ等の化合物半導体基板は一
般に高価であり、すぐれた表面保護膜もなく、製造上の
取り扱いが困難であった。
導体装置の製造において、基板上に薄い化合物半導体層
を形成するには分子線エピタキシー法等がある。しかし
ながら、その形成法が困難であり、またその装置コスト
も非常に高い。またＧａＡｓ等の化合物半導体基板は一
般に高価であり、すぐれた表面保護膜もなく、製造上の
取り扱いが困難であった。
【０００４】上記課題を考慮して、この発明はシリコン
基板を利用した安価な量子細線デバイスの製造方法を提
供することを目的とする。
基板を利用した安価な量子細線デバイスの製造方法を提
供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するする
ために請求項１の量子細線デバイスの製造方法は、シリ
コン基板上にパターニングされた多結晶シリコン膜を形
成する工程、露出面全面にシリコン酸化膜を形成した
後、異方性エッチングによりシリコン基板上及び多結晶
シリコン膜上のシリコン酸化膜を除去して多結晶シリコ
ン膜の側面のみに量子細線形成用のシリコン酸化膜を残
存させる工程、多結晶シリコン膜を除去してシリコン酸
化膜突起部を形成する工程、及びシリコン酸化膜突起部
をマスクとしてシリコン基板を所定厚さだけ除去した
後、該シリコン酸化膜突起部を除去して該シリコン基板
上にシリコン量子細線を形成する工程を有することを特
徴とする。
ために請求項１の量子細線デバイスの製造方法は、シリ
コン基板上にパターニングされた多結晶シリコン膜を形
成する工程、露出面全面にシリコン酸化膜を形成した
後、異方性エッチングによりシリコン基板上及び多結晶
シリコン膜上のシリコン酸化膜を除去して多結晶シリコ
ン膜の側面のみに量子細線形成用のシリコン酸化膜を残
存させる工程、多結晶シリコン膜を除去してシリコン酸
化膜突起部を形成する工程、及びシリコン酸化膜突起部
をマスクとしてシリコン基板を所定厚さだけ除去した
後、該シリコン酸化膜突起部を除去して該シリコン基板
上にシリコン量子細線を形成する工程を有することを特
徴とする。
【０００６】また、請求項２に係る量子細線デバイスの
製造方法は、請求項１において、シリコン量子細線を形
成した後、全面を絶縁膜で被覆し、シリコン量子細線の
周囲に該絶縁膜を介して導電膜を形成する。
製造方法は、請求項１において、シリコン量子細線を形
成した後、全面を絶縁膜で被覆し、シリコン量子細線の
周囲に該絶縁膜を介して導電膜を形成する。
【０００７】
【作用】本発明によれば、シリコン基板上に１０ｎｍ以
下超微細幅のシリコン量子細線を容易に形成することが
できる。そのため、シリコン量子細線を既存のＭＯＳ製
造装置を有効に利用して製造することができる。
下超微細幅のシリコン量子細線を容易に形成することが
できる。そのため、シリコン量子細線を既存のＭＯＳ製
造装置を有効に利用して製造することができる。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１〜図３は本発明の一実施例を説明するため
の工程断面図であり、ＭＯＳデバイスの製造に適用した
ものである。
明する。図１〜図３は本発明の一実施例を説明するため
の工程断面図であり、ＭＯＳデバイスの製造に適用した
ものである。
【０００９】本実施例は、まず図１（ａ）に示すよう
に、シリコン（Ｓｉ）基板１上にＣＶＤ法により厚さ２
０ｎｍのポリシリコン（ｐｏｌｙ Ｓｉ）膜２を形成す
る。
に、シリコン（Ｓｉ）基板１上にＣＶＤ法により厚さ２
０ｎｍのポリシリコン（ｐｏｌｙ Ｓｉ）膜２を形成す
る。
【００１０】次に、図１（ｂ）に示すように、多結晶シ
リコン（ｐｏｌｙ Ｓｉ）膜２をパターニング（図では
量子細線を形成する箇所を除いて除去）した後、熱酸化
を行い全面に厚さ５ｎｍのＳｉＯ2膜３を形成する。な
お、このＳｉＯ2膜３の形成には熱酸化の他にＣＶＤ法
も可能である。
リコン（ｐｏｌｙ Ｓｉ）膜２をパターニング（図では
量子細線を形成する箇所を除いて除去）した後、熱酸化
を行い全面に厚さ５ｎｍのＳｉＯ2膜３を形成する。な
お、このＳｉＯ2膜３の形成には熱酸化の他にＣＶＤ法
も可能である。
【００１１】次に、ＳｉＯ2とＳｉに選択性を有するガ
スを用いたＲＩＥにより、特に平面的に露出した部位の
ｐｏｌｙ Ｓｉ膜を除去して、垂直部位のＳｉＯ2膜をＳ
ｉＯ 2板状突起部３ａを形成する（図１（ｃ））。この
ように形成されたＳｉＯ2板状突起部３ａは、その幅Ｗ
が約５ｎｍと極めて細い。
スを用いたＲＩＥにより、特に平面的に露出した部位の
ｐｏｌｙ Ｓｉ膜を除去して、垂直部位のＳｉＯ2膜をＳ
ｉＯ 2板状突起部３ａを形成する（図１（ｃ））。この
ように形成されたＳｉＯ2板状突起部３ａは、その幅Ｗ
が約５ｎｍと極めて細い。
【００１２】次に、図１（ｃ）に示したｐｏｌｙ Ｓｉ
膜２ａをＲＩＥにより除去し、ｐｏｌｙ Ｓｉ膜２ａの
側壁に立設されたＳｉＯ2板状突起部３ａのみをシリコ
ン基板１上に残す（図２（ａ））。この時、ＳｉＯ2板
状突起部３ａの高さＨはＲＩＥの若干のオーバーエッチ
により１５〜２０ｎｍ程度である。
膜２ａをＲＩＥにより除去し、ｐｏｌｙ Ｓｉ膜２ａの
側壁に立設されたＳｉＯ2板状突起部３ａのみをシリコ
ン基板１上に残す（図２（ａ））。この時、ＳｉＯ2板
状突起部３ａの高さＨはＲＩＥの若干のオーバーエッチ
により１５〜２０ｎｍ程度である。
【００１３】次に、図２（ｂ）に示すように、図２
（ａ）で形成されたＳｉＯ2板状突起部３ａをマスクと
してＲＩＥによりシリコン基板１を、厚さ方向に約１５
ｎｍだけ除去する。このＲＩＥによりＳｉＯ2板状突起
部３ａの下部に高さ約１５ｎｍで幅がＳｉＯ2板状突起
部３ａと略同一の５ｎｍ程度の量子細線となるＳｉ板状
突起部１ａを形成する。
（ａ）で形成されたＳｉＯ2板状突起部３ａをマスクと
してＲＩＥによりシリコン基板１を、厚さ方向に約１５
ｎｍだけ除去する。このＲＩＥによりＳｉＯ2板状突起
部３ａの下部に高さ約１５ｎｍで幅がＳｉＯ2板状突起
部３ａと略同一の５ｎｍ程度の量子細線となるＳｉ板状
突起部１ａを形成する。
【００１４】次に、図２（ｂ）に示したＳｉ板状突起部
１ａ上のＳｉＯ2板状突起部３ａのみを通常のＲＩＥに
より除去して、図２（ｃ）に示すようにシリコン基板１
上にＳｉ板状突起部１ａを露出形成する。なお、ＳｉＯ
2板状突起部３ａのみの除去はＲＩＥによって行うこと
ができる。
１ａ上のＳｉＯ2板状突起部３ａのみを通常のＲＩＥに
より除去して、図２（ｃ）に示すようにシリコン基板１
上にＳｉ板状突起部１ａを露出形成する。なお、ＳｉＯ
2板状突起部３ａのみの除去はＲＩＥによって行うこと
ができる。
【００１５】その後、図３（ａ）に示すように熱酸化に
より全面に薄い酸化膜（ＳｉＯ2膜）５を形成し、更に
そのＳｉＯ2膜５上にＣＶＤ法によりｐｏｌｙ Ｓｉを成
長させた後、ＲＩＥによりｐｏｌｙ Ｓｉを一部除去し
Ｓｉ板状突起部１ａ上方にｐｏｌｙ Ｓｉ膜７を形成す
る。この時の一部斜視図を図４に示した。すなわち図３
（ａ）時点の構造は図４に示すように、シリコン基板１
上に量子細線のＳｉ板状突起部１ａが形成され、シリコ
ン基板１及びＳｉ板状突起部１ａ上に薄いＳｉＯ2膜５
が形成されており、Ｓｉ板状突起部１ａ上方部位にＳｉ
Ｏ2膜５を介在させて略半円柱状のｐｏｌｙ Ｓｉ膜７が
形成されている。このｐｏｌｙ Ｓｉ膜７がいわゆるＭ
ＯＳトランジスタ等の半導体装置のゲート電極として作
用する。その場合、このｐｏｌｙ Ｓｉ膜７からなるゲ
ート電極（７）にゲート電圧を印加することにより、Ｓ
ｉ板状突起部１ａに電界が発生するがこのＳｉ板状突起
部１ａの幅が５ｎｍ（０．００５μｍ）と非常に薄いた
め、この部位の電界が特に強くなる。そのため、このＳ
ｉ板状突起部１ａに反転層が形成され、図４に示したよ
うに、奥行き方向に対しＳｉ板状突起部１ａは１次元の
量子細線となる。
より全面に薄い酸化膜（ＳｉＯ2膜）５を形成し、更に
そのＳｉＯ2膜５上にＣＶＤ法によりｐｏｌｙ Ｓｉを成
長させた後、ＲＩＥによりｐｏｌｙ Ｓｉを一部除去し
Ｓｉ板状突起部１ａ上方にｐｏｌｙ Ｓｉ膜７を形成す
る。この時の一部斜視図を図４に示した。すなわち図３
（ａ）時点の構造は図４に示すように、シリコン基板１
上に量子細線のＳｉ板状突起部１ａが形成され、シリコ
ン基板１及びＳｉ板状突起部１ａ上に薄いＳｉＯ2膜５
が形成されており、Ｓｉ板状突起部１ａ上方部位にＳｉ
Ｏ2膜５を介在させて略半円柱状のｐｏｌｙ Ｓｉ膜７が
形成されている。このｐｏｌｙ Ｓｉ膜７がいわゆるＭ
ＯＳトランジスタ等の半導体装置のゲート電極として作
用する。その場合、このｐｏｌｙ Ｓｉ膜７からなるゲ
ート電極（７）にゲート電圧を印加することにより、Ｓ
ｉ板状突起部１ａに電界が発生するがこのＳｉ板状突起
部１ａの幅が５ｎｍ（０．００５μｍ）と非常に薄いた
め、この部位の電界が特に強くなる。そのため、このＳ
ｉ板状突起部１ａに反転層が形成され、図４に示したよ
うに、奥行き方向に対しＳｉ板状突起部１ａは１次元の
量子細線となる。
【００１６】本実施例では図３（ａ）以降、ｐｏｌｙ
Ｓｉ膜７を上方からＲＩＥすることによって図３（ｂ）
に示すように、図３（ａ）のｐｏｌｙ Ｓｉ膜７がＳｉ
板状突起部１ａの両側に分離してｐｏｌｙ Ｓｉ膜７ａ
を残存させる。このようにＳｉ板状突起部１ａの両側に
配されたｐｏｌｙ Ｓｉ膜７ａは、ダブルゲート電極構
造となる。以降は通常のＭＯＳトランジスタの工程を経
ることにより、動作上自由度が増大した高性能のトラン
ジスタを得ることができる。
Ｓｉ膜７を上方からＲＩＥすることによって図３（ｂ）
に示すように、図３（ａ）のｐｏｌｙ Ｓｉ膜７がＳｉ
板状突起部１ａの両側に分離してｐｏｌｙ Ｓｉ膜７ａ
を残存させる。このようにＳｉ板状突起部１ａの両側に
配されたｐｏｌｙ Ｓｉ膜７ａは、ダブルゲート電極構
造となる。以降は通常のＭＯＳトランジスタの工程を経
ることにより、動作上自由度が増大した高性能のトラン
ジスタを得ることができる。
【００１７】
【発明の効果】以上説明したように本発明によれば、現
行上の製造技術を利用することによってシリコン基板上
に量子細線デバイスを作成することができる。従って、
本発明は従来のIII−Ｖ族化合物半導体基板を用いたデ
バイス作成と比較して製造コストが安価である。
行上の製造技術を利用することによってシリコン基板上
に量子細線デバイスを作成することができる。従って、
本発明は従来のIII−Ｖ族化合物半導体基板を用いたデ
バイス作成と比較して製造コストが安価である。
【図１】本発明に係る製造方法の一実施例を示す工程断
面図（Ｉ）である。
面図（Ｉ）である。
【図２】本発明に係る製造方法の一実施例を示す工程断
面図（II）である。
面図（II）である。
【図３】本発明に係る製造方法の一実施例を示す工程断
面図（III）である。
面図（III）である。
【図４】図３（ａ）の一部断面斜視図である。
１ シリコン基板 １ａ Ｓｉ板上突起部 ２，２ａ ｐｏｌｙ Ｓｉ膜 ３，５ ＳｉＯ2膜 ３ａ ＳｉＯ2板上突起部 ７ ｐｏｌｙ Ｓｉ膜（ゲート電極） ７ａ ｐｏｌｙ Ｓｉ膜（ダブルゲート電極）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 シリコン基板上にパターニングされた多
結晶シリコン膜を形成する工程、 露出面全面にシリコン酸化膜を形成した後、異方性エッ
チングにより上記シリコン基板上及び多結晶シリコン膜
上のシリコン酸化膜を除去して上記多結晶シリコン膜の
側面のみに量子細線形成用のシリコン酸化膜を残存させ
る工程、 上記多結晶シリコン膜を除去してシリコン酸化膜突起部
を形成する工程、及び上記シリコン酸化膜突起部をマス
クとして上記シリコン基板を所定厚さだけ除去した後、
該シリコン酸化膜突起部を除去して該シリコン基板上に
シリコン量子細線を形成する工程を有することを特徴と
する量子細線デバイスの製造方法。 - 【請求項２】 上記シリコン量子細線を形成した後、全
面を絶縁膜で被覆し、上記シリコン量子細線の周囲に該
絶縁膜を介して導電膜を形成することを特徴とする請求
項１記載の量子細線デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16131194A JP3246196B2 (ja) | 1994-07-13 | 1994-07-13 | 量子細線デバイスの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16131194A JP3246196B2 (ja) | 1994-07-13 | 1994-07-13 | 量子細線デバイスの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0832062A JPH0832062A (ja) | 1996-02-02 |
| JP3246196B2 true JP3246196B2 (ja) | 2002-01-15 |
Family
ID=15732693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16131194A Expired - Fee Related JP3246196B2 (ja) | 1994-07-13 | 1994-07-13 | 量子細線デバイスの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246196B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007136461A2 (en) * | 2006-04-04 | 2007-11-29 | Micron Technology, Inc. | Grown nanofin transistors |
| US7491995B2 (en) | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
-
1994
- 1994-07-13 JP JP16131194A patent/JP3246196B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0832062A (ja) | 1996-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |