KR20090007393A - 나노핀 터널링 트랜지스터 - Google Patents

나노핀 터널링 트랜지스터 Download PDF

Info

Publication number
KR20090007393A
KR20090007393A KR1020087026970A KR20087026970A KR20090007393A KR 20090007393 A KR20090007393 A KR 20090007393A KR 1020087026970 A KR1020087026970 A KR 1020087026970A KR 20087026970 A KR20087026970 A KR 20087026970A KR 20090007393 A KR20090007393 A KR 20090007393A
Authority
KR
South Korea
Prior art keywords
forming
source
drain region
crystalline
gate
Prior art date
Application number
KR1020087026970A
Other languages
English (en)
Inventor
레오나르드 포베스
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/397,358 external-priority patent/US8354311B2/en
Priority claimed from US11/397,527 external-priority patent/US7425491B2/en
Priority claimed from US11/397,406 external-priority patent/US20070228491A1/en
Priority claimed from US11/397,430 external-priority patent/US8734583B2/en
Priority claimed from US11/397,413 external-priority patent/US7491995B2/en
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20090007393A publication Critical patent/KR20090007393A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

포토리소그래피 치수보다 작은 폭 치수를 갖는 트랜지스터 바디를 둘러싸는 서라운딩 게이트를 갖는 수직 터널링 트랜지스터가 개시된다. 이와 같이 서라운딩 게이트를 갖는 얇은 터널링 트랜지스터는 서브-스레숄드 누설을 낮추는데 사용된다. 다양한 실시예는 기판 상에 형성된 비정질 구조체로부터 결정질 나노핀을 성장시키거나, 결정질 기판을 에칭하여 결정질 기판으로부터 결정질 나노핀을 정의하거나, 상기 기판 상에 형성된 비정질 구조체로부터 결정질 나노와이어를 성장시킴으로써 서브리소그래피 바디를 제공한다. 다른 양태와 실시예가 또한 본 명세서에 제공된다.
나노핀, 터널링 트랜지스터, 서라운딩 게이트, 서브-스레숄드 누설, 서브리소그래피 바디

Description

나노핀 터널링 트랜지스터{NANOFIN TUNNELING TRANSISTORS}
관련 기술의 상호 참조
본 출원은 2006년 4월 4일 "Nanowire Transistor With Surrounding Gate" 라는 명칭으로 출원된 미국 출원 제11/397,527호; 2006년 4월 4일 "Grown Nanofin Transistors" 라는 명칭으로 출원된 미국 출원 제11/397,430호; 2006년 4월 4일 "Etched Nanofin Transistors" 라는 명칭으로 출원된 미국 출원 제11/397,358호; 및 2006년 4월 4일 "DRAM With Nanofin Transistors" 라는 명칭으로 출원된 미국 출원 제11/397,413호의 우선권의 이익을 주장하며, 이들 출원은 본 명세서에서 참조문헌으로 인용된다.
본 출원은 또한 본 출원인에게 양도되고 그 전체 내용을 본 명세서에서 참조문헌으로 인용하는 다음의 미국 특허 출원들: 2004년 8월 25일 "Vertical Tunneling Nano-Wire Transistor" 라는 명칭으로 출원된 미국 출원 제11/210,374 호; 2005년 8월 29일 "Ultra-Thin Body Vertical Tunneling Transistor" 라는 명칭으로 출원된 미국 출원 제11/215,468호; 및 2005년 8월 29일 "DRAM Tunneling Access Transistor" 라는 명칭으로 출원된 미국 출원 제11/219,085호와 관련된다.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히, 서브리소그래피 채널(sublithographic channel)들을 갖는 터널링 트랜지스터에 관한 것이다.
반도체 산업은 트랜지스터와 같은 소자의 크기를 줄이고 기판 상에서 소자 밀도를 높이려는 시장 지향적 요구가 있다. 일부 제품의 목적은 저전력 소모, 더욱 높은 성능, 그리고 더 작은 크기를 포함한다. 트랜지스터의 길이는 작아져서 트랜지스터가 턴오프될 때 전류가 지속적으로 흐르게 되어, 배터리를 소진시키고 성능에 영향을 미친다. 금속 산화물 반도체(MOS) 트랜지스터의 게이트-소스 전압이 그의 전압 스레숄드보다 작을 때, 서브-스레숄드 영역에 있게 된다. 이것은 게이트-소스 전압에 따른 드레인 전류의 급격한 변동으로 특징화된다. 기술적인 척도로서, 서브-스레숄드 누설 전류는 기하급수적으로 증가할 수 있으며 전체 전력 소산이 점차 커지는 성분이 된다. 이것은 배터리 수명이 중요한 소형 또는 휴대형 장치의 설계자들에게 큰 관심거리가 되고, 따라서, 만족할만한 성능을 성취하면서 전력 소산을 최소화시키는 것이 점차 중요한 목적이 되고 있다. 누설 전류는 캐패시터 셀에서 전하 축적 보유 시간을 줄이기 때문에 DRAM 회로에서 중요한 문제가 된다.
도 1은 팩터 k로 스케일링한 일반적인 각종 소자 파라미터의 추세 및 관계를 도시한다. 예를 들어, 접합 깊이는 통상의 트랜지스터 구조체의 채널 길이보다 더 작아야 한다. 따라서, 도 1에 도시된 트랜지스터(100)를 참조하면, 접합 깊이(101)는 채널 길이(102)가 대략 1000 Å 길이인 경우 대략 수백 옹스트롱이어야 한다. 이렇게 얕은 접합은 통상의 주입 및 확산 기술에 의해 형성하기 어렵다. 드레인 유도 장벽 감소(drain induced barrier lowering), 스레숄드 전압 롤오 프(threshold voltage roll off), 및 서브-스레숄드 전도(sub-threshold conduction)와 같은 단락-채널 효과를 억제하는 데에는 매우 높은 수준의 채널 도핑이 필요하다. 이렇게 매우 높은 수준의 도핑에 의해 누설이 증가되고 캐리어 이동도가 줄어드는 결과를 낳는다. 스레숄드 전압 크기는 상당한 오버드라이브 및 합리적인 스위칭 속도를 달성하기에는 작은 크기이다. 그러나, 도 2에 도시된 바와 같이, 스레숄드가 작으면 서브-스레숄드 누설 전류가 상대적으로 커지는 결과를 가져온다. 따라서, 단채널의 기여로 예상되는 향상된 성능은 고농도 도핑에 의한 낮은 캐리어 이동도 및 높은 누설 전류에 의해 상쇄된다.
도 3은 통상의 평면 CMOS 트랜지스터의 이상적인 60 mV/decade의 서브-스레숄드 기울기(sub-threshold slope)와 단채널 효과(short channel effects)를 갖는 통상의 평면 트랜지스터 구조체의 약 120 mV/decade 내지 80 mV/decade의 서브-스레숄드 기울기의 비교를 도시한다. 본 도면은 통상적인 나노스케일(nanoscle)의 평면 CMOS 트랜지스터 기술에서 서브-스레숄드 누설 전류를 제어하고 줄이는 데 있어서의 어려움을 나타낸다. 나노스케일 CMOS 회로에서 현재 2.5 V 오더의 저전력 공급 전압이 사용되고 있고 이 전압이 1.2 V 범위로 더욱 낮아질 것으로 예상되어 문제가 악화된다. 서브-스레숄드 누설 전류는 트랜지스터가 턴온될 때 양호한 Ion/Ioff 비율을 제공하기 위해 트랜지스터 전류 레벨보다 적어도 여덟 등급 아래 또는 여덟 디캐이드(decade) 이하이어야 하지만, 1.2 V 전력 공급으로는 통상의 평면 소자가 높은 전류와 낮은 서브-스레숄드 누설을 제공하기에 충분한 전압 스윙을 제공하지 못한다. 트랜지스터를 턴온하려면 스레숄드 전압 VT보다 상당히 큰 구동 전압을 필요로 하며, 트랜지스터 서브-스레숄드 누설을 턴오프하려면 도 3에서 약 100 mV/decade로서 도시된 바와 같이, 스레숄드 전압 기울기의 수 배의 전압을 필요로 한다.
본 문제점을 해결하기 위해 제안된 일부 설계는 초박형 바디를 갖는 트랜지스터, 또는 표면 공간 전하 영역이 다른 트랜지스터 치수들이 축소 스케일링된 만큼 스케일링되는 트랜지스터를 이용한다. 또한, 트랜지스터를 축소 스케일링한 듀얼 게이트(dual-gated) 또는 더블 게이트(double-gated) 트랜지스터 구조체가 제안되어 있다. 이 분야에서 공용되는 것으로, "듀얼 게이트"는 별개의 독립적인 전압으로 구동될 수 있는 전방 게이트 및 후방 게이트를 갖는 트랜지스터를 지칭하며, "더블 게이트"는 두 게이트가 동일 전위로 구동되는 구조체를 지칭한다. 트랜지스터에 연결된 게이트 바디는 동적인 또는 변동하는 스레숄드 전압을 제공하여, 트랜지스터가 온될 때에는 낮은 스레숄드를 제공하고 트랜지스터가 오프될 때에는 높은 스레숄드를 제공한다. 더블 게이트 소자의 구조체의 일례는 FinFET이다. "트리게이트(TriGate)" 구조체 및 서라운딩 게이트(surrounding gate) 구조체 또한 제안되어 있다. "트리게이트" 구조체에서, 게이트는 채널의 3개의 측에 존재한다. 서라운딩 게이트 구조체에서, 게이트는 트랜지스터 채널을 둘러싸거나 에워싸고 있다. 서라운딩 게이트 구조체는 트랜지스터 채널을 통해 바람직한 제어를 제공하지만, 이 구조체는 실제로 실현하기 어렵다.
도 4는 드레인, 소스, 및 게이트 절연체에 의해 반도체 바디로부터 분리된 전방 및 후방 게이트를 갖는 듀얼 게이트 MOSFET를 도시하며, 또한 드레인에 의해 생성된 전계를 도시한다. 듀얼 게이트 및/또는 더블 게이트 MOSFET의 몇가지 특성은 통상의 벌크 실리콘 MOSFET보다 양호한데, 그 이유는 단일 게이트와 비교하여 두개의 게이트가 채널의 소스단으로부터 드레인 전극에 의해 발생된 전계를 더 양호하게 스크린하기 때문이다. 서라운딩 게이트는 또한 소스로부터 드레인 전극에 의해 발생된 전계를 더 양호하게 스크린한다. 도 5는 통상의 벌크 실리콘 MOSFET의 서브-스레숄드 특성과 비교하여 듀얼 게이트, 더블 게이트, 또는 서라운딩 게이트 MOSFET의 개선된 서브-스레숄드 특성을 도시한다. 서브-스레숄드 전류는 듀얼 게이트 및/또는 더블 게이트 MOSFET가 턴오프할 때 보다 빠르게 감소한다.
FinFET와 같이 서브리소그래피 채널 치수를 갖는 MOSFET는 60 mV/decade의 서브-스레숄드 기울기를 가질 수 있는데, 이 기울기는 통상의 대형 평면 MOSFET과 연관된 서브-스레숄드 기울기보다 작다. 그러나, 서브-스레숄드 누설을 보다 감소시킨 새로운 소자 구조체의 필요성이 여전히 요구되고 있다.
터널링 트랜지스터는 0에 가까운 서브-스레숄드 기울기를 가질 수 있다. 본 명세서에는 포토리소그래피 치수보다 작은 폭 치수를 갖는 트랜지스터 바디를 둘러싸는 서라운딩 게이트를 갖는 수직 터널링 트랜지스터가 개시된다. 이와 같이 서라운딩 게이트를 갖는 박형 터널링 트랜지스터는 CMOS 회로에서 서브-스레숄드 누설을 낮추는 데 사용된다. 다양한 실시예는 기판 상에 형성된 비정질 구조체로부터 결정질 나노핀을 성장시키거나, 결정질 기판을 에칭하여 결정질 기판으로부터 결정질 나노핀을 정의하거나, 상기 기판 상에 형성된 비정질 구조체로부터 결정질 나노와이어를 성장시킴으로써 서브리소그래피 바디를 제공한다. 다양한 실시예는 측벽 스페이서 기술을 이용하여 서브리소그래피 치수를 달성한다.
다양한 양태는 트랜지스터에 관한 것이다. 각종 트랜지스터의 실시예는 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 최소 피처 사이즈(minimum feature size)에 대응하는 단면 폭을 갖는 나노핀과, 상기 나노핀 주위의 서라운딩 게이트 절연체, 및 상기 서라운딩 게이트 절연체에 의해 상기 나노핀 주위에 분리된 서라운딩 게이트를 갖는 나노핀을 포함한다. 상기 나노핀의 하단에서 제1 도전형의 제1 소스/드레인 영역 및 상기 나노핀의 상단에서 제2 도전형의 제2 소스/드레인 영역은 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 수직 방향의 채널 영역을 정의한다. 다양한 트랜지스터 실시예는 기판 표면상에 형성된 적어도 하나의 서브리소그래피 단면 치수를 갖는 결정질 필라, 상기 결정질 필라 주위의 서라운딩 게이트 절연체, 및 상기 서라운딩 게이트 절연체에 의해 상기 결정질 필라 주위에 분리되는 서라운딩 게이트를 포함한다. 상기 결정질 필라는 제1 도전형의 제1 소스/드레인 영역과 제2 도전형의 제2 소스/드레인 영역 사이에서 수직 방향의 채널 영역을 제공하도록 구성된다.
다양한 양태는 트랜지스터를 형성하는 방법에 관한 것이다. 상기 방법의 다양한 실시예에 따르면, 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 최소 피처 사이즈에 대응하는 단면 폭을 갖는 나노핀이 형성된다. 상기 나노핀의 주위에는 서라운딩 게이트 절연체가 형성되며, 상기 서라운딩 게이트 절연체에 의해 상기 나노핀 주위에 분리된 서라운딩 게이트가 형성된다. 상기 나노핀은 제1 도전형의 제1 소스/드레인 영역과 제2 도전형의 소스/드레인 영역 사이에서 수직 방향의 채널을 제공하도록 구성된다. 다양한 실시예는 기판 상에 비정질 반도체 필라를 형성하고 상기 반도체 필라를 재결정화여 상기 나노핀을 형성한다. 다양한 실시예는 결정질 기판 내 트렌치를 에칭하여 상기 기판으로부터 상기 나노핀을 형성한다.
상기 방법의 다양한 실시예에 따르면, 적어도 하나의 서브리소그래피 단면 치수를 갖는 결정질 필라가 형성되며, 상기 방법은 기판 상에서 비정질 반도체 필라를 형성하고 상기 반도체 필라를 재결정하여 상기 결정질 필라를 형성하는 단계를 포함한다. 상기 결정질 필라 주위에 서라운딩 게이트 절연체가 형성되며, 상기 서라운딩 게이트 절연체의 주위에서 상기 서라운딩 게이트 절연체에 의해 상기 결정질 필라로부터 분리되는 서라운딩 게이트가 형성된다. 상기 결정질 필라는 제1 도전형의 제1 소스/드레인 영역과 제2 도전형의 제2 소스/드레인 영역 사이에서 수직 방향의 채널 영역을 제공하도록 구성된다.
이러한 양태 및 다른 양태, 실시예, 장점 및 특징은 다음의 본 발명의 설명 및 참조 도면으로부터 명백해질 것이다.
도 1은 팩터 k로 스케일링한 각종 소자 파라미터의 일반적인 트렌드 및 관계를 나타내는 도면.
도 2는 종래의 실리콘 MOSFET에서 서브-스레숄드 누설을 나타내는 도면.
도 3은 종래의 평면 CMOS 트랜지스터의 이상적인 60 mV/decade의 서브-스레 숄드 기울기와 단채널 효과를 갖는 종래의 평면 트랜지스터 구조체의 약 120 mV/decade 내지 80 mV/decade의 서브-스레숄드 기울기 간의 비교를 나타내는 도면.
도 4는 드레인, 소스, 및 게이트 절연체에 의해 반도체 바디로부터 분리된 전방 및 후방 게이트를 갖는 듀얼 게이트 MOSFET, 및 드레인에 의해 생성된 전계를 나타내는 도면.
도 5는 종래의 벌크 실리콘 MOSFET의 서브-스레숄드 특성과 비교하여 듀얼 게이트, 더블 게이트, 및 서라운딩 게이트 MOSFET의 개선된 서브-스레숄드 특성을 나타내는 도면.
도 6은 수직 서브리소그래피 채널, 서라운딩 게이트, 및 동일한 도전형의 소스/드레인 영역을 갖는 트랜지스터 구조체를 나타내는 도면.
도 7은 본 발명의 다양한 실시예에 따른, 수직 서브리소그래피 채널, 서라운딩 게이트, 및 다른 도전형의 소스/드레인 영역을 갖는 터널링 트랜지스터를 나타내는 도면.
도 8은 본 발명의 다양한 실시예에 따른, 트랜지스터 게이트가 바이어스되지 않은 때 도 7의 터널링 트랜지스터의 전기적인 동작의 에너지 밴드 다이어그램을 나타내는 도면.
도 9는 본 발명의 다양한 실시예에 따른, 트랜지스터 게이트가 바이어스될 때 도 7의 터널링 트랜지스터의 전기적인 동작의 에너지 밴드 다이어그램을 나타내는 도면.
도 10은 본 발명의 다양한 실시예에 따른, 도 7의 터널링 트랜지스터의 드레 인 전류 대 게이트-소스 전압의 플롯을 나타내며, 또한 서브-스레숄드 누설 전류를 나타내는 도면.
도 11A 내지 도 11H는 본 발명의 다양한 실시예에 따른, 터널링 트랜지스터에 수직 채널을 제공하는 나노와이어 바디를 성장시키는 프로세스를 나타내는 도면.
도 12A 내지 도 12L은 본 발명의 다양한 실시예에 따른, 터널링 트랜지스터에 수직 채널을 제공하는 나노핀 바디를 성장시키는 프로세스를 나타내는 도면.
도 13A 내지 도 13L은 본 발명의 다양한 실시예에 따른, 터널링 트랜지스터에 수직 채널을 제공하는 나노핀 바디를 정의하기 위해 기판을 에칭하는 프로세스를 나타내는 도면.
도 14는 본 발명의 다양한 실시예에 따른 터널링 나노핀 트랜지스터를 형성하는 방법을 나타내는 도면.
도 15는 본 발명의 다양한 실시예에 따른 터널링 트랜지스터의 서브리소그래피 트랜지스터 바디를 성장시키는 방법을 나타내는 도면.
도 16은 본 발명의 다양한 실시예에 따른 터널링 나노핀 트랜지스터 어레이의 나노핀 레이아웃의 평면도를 나타내는 도면.
도 17은 본 발명의 다양한 실시예에 따른 터널링 트랜지스터를 포함하는 NOR 게이트 로직 회로를 나타내는 도면.
도 18은 본 발명의 다양한 실시예에 따른 터널링 트랜지스터를 포함하는 NAND 게이트 로직 회로를 도시한다.
도 19는 본 발명의 다양한 실시예에 따른 메모리 소자의 다양한 실시예의 상위 구조의 간략화된 블록도.
도 20은 본 발명의 다양한 실시예에 따른 하나 이상의 터널링 트랜지스터를 갖는 전자 시스템의 도면을 나타내는 도면.
도 21은 컨트롤러 및 메모리를 갖는 시스템의 실시예를 나타내는 도면.
이하 첨부 도면을 참조하여, 본 발명의 청구 대상이 실시될 수 있는 특정 양태 및 실시예를 설명한다. 본 실시예들은 본 기술 분야에서 당업자가 본 발명의 청구 대상을 실시할 수 있도록 충분히 상세하게 설명된다. 본 발명의 다양한 실시예는 일 실시예의 양태들이 다른 실시예의 양태들과 조합될 수 있으므로 상호 배타적일 필요는 없다. 다른 실시예가 이용될 수 있으며 본 발명의 범위 내에서 구조적, 논리적, 전기적인 변경들이 이루어질 수 있다. 다음의 설명에서, 용어 "웨이퍼" 및 "기판"은 일반적으로 그 위에서 집적 회로가 형성되는 임의의 구조를 지칭하며, 또한 집적 회로 제조의 다양한 단계 동안 그러한 구조를 지칭하는데 호환하여 사용된다. 이들 용어는 도핑된 반도체 및 도핑되지 않은 반도체, 지지 반도체 또는 절연 물질 상의 반도체의 에피택셜 층, 그러한 층들의 조합뿐만 아니라 본 기술 분야에서 공지된 그러한 다른 구조를 포함한다. 본 출원에서 사용된 용어 "수평"은 웨이퍼 또는 기판의 방향과 상관없이, 통상의 평면 또는 웨이퍼 또는 기판의 표면에 평행한 평면으로서 정의된다. 용어 "수직"은 상기 정의된 바와 같은 수평에 직각인 방향을 지칭한다. "~상에", "~측", "더 높은", "더 낮은", 그리고 "~아 래"와 같은 전치사는 웨이퍼 또는 기판의 방향과 상관없이, 웨이퍼 또는 기판의 상부 표면에 있는 통상의 평면이나 표면에 대하여 정의된다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 취급되지 않으며, 본 발명의 범주는 첨부의 특허청구범위와 함께 그러한 특허청구범위에 부여되는 균등물의 전체 범주로만 정의된다.
본 발명의 청구 대상은 서라운딩 게이트 및 서브리소그래피 채널을 갖는 터널링 트랜지스터에 관한 것이다. 터널링 트랜지스터 구조체의 다양한 실시예 및 이들의 형성 방법은 이하에서 설명된다. 이 구조체는 성장된 나노와이어 터널링 트랜지스터, 성장된 나노핀 터널링 트랜지스터, 및 에칭된 나노핀 트랜지스터를 포함한다. 또한, 이하에서는 나노핀 어레이의 레이아웃, 및 CMOS 로직 회로의 예들, 및 상위 소자 및 시스템이 설명된다.
터널링 트랜지스터
도 6은 수직 서브리소그래피 채널(604), 서라운딩 게이트(605), 및 동일한 도전형의 소스/드레인 영역(606 및 607)을 갖는 트랜지스터 구조체(603)를 나타낸다. 이 트랜지스터는 2006년 4월 4일 출원된 미국 출원 제11/397,430호 및 2006년 4월 4일 출원된 미국 출원된 제11/397,358호에 기술된 바와 같은 나노핀 트랜지스터일 수 있으며, 또는 2006년 4월 4일 출원된 미국 출원 제11/397,527호에 기술된 바와 같은 나노와이어 트랜지스터일 수 있다. 서라운딩 게이트(605)는 서라운딩 게이트 절연체(608)에 의해 바디 또는 채널(604)의 주위에 분리되어 있다. 기판은 도핑되어 기판 내에 하부 소스/드레인 영역(606)에 도전 연결(conductively connected)되는 도전 라인(conductive line)(609)을 형성한다.
도 7은 본 발명의 다양한 실시예에 따른 수직 서브리소그래피(sublithographic) 채널, 서라운딩 게이트 및 상이한 도전형의 소스/드레인 영역을 갖는 터널링 트랜지스터를 도시한다. 도시된 실시예는 실리콘 기판 또는 N+ 웰에 형성된다. 대안의 실시예는 기판에 다른 도전성 도핑을 이용할 수 있다.
도 6에 도시된 트랜지스터에서와 같이 기판에 형성된 종래의 N+ 소스 영역 대신, 본 발명의 제1 소스/드레인 영역(706)이 P+ 도핑된다. 또한, 제1 소스/드레인 영역(706)을 회로 내에 다른 구성요소에 결합하는 소스 와이어링(709) 역시 P+ 도핑된다.
저농도 도핑된, 박형의 p-형 바디(704)는 제1 소스/드레인 영역(706) 위에 형성된다. 일 실시예에서, 이것은 트랜지스터가 대략 100 nm의 높이 및 25 내지 50 nm 범위의 두께를 갖도록 0.1 마이크로미터의 기술로 구현된다. 대안의 실시예에서 다른 높이 및/또는 두께 범위를 이용할 수도 있다.
N+ 도핑된 제2 소스/드레인 영역(707)은 실리콘 바디(704)의 상부에 형성된다. 컨택트(710)는 제2 소스/드레인 영역(707) 상에 형성되어 트랜지스터의 제2 소스/드레인 영역이 전자 회로의 다른 구성요소에 연결되도록 한다. 이러한 연결은 금속 또는 임의의 다른 물질일 수 있다.
게이트 절연체 층(708)은 얇은 바디(709)의 주위에 형성된다. 절연체는 산화물 또는 임의의 다른 형태의 유전체 물질일 수 있다. 일부 실시예에서는 반도체 바디를 산화시킴으로써 절연체를 형성한다. 예를 들어, 일 실시예는 실리콘 필라의 열적 산화 프로세스를 수행하여 그 필라 주위에 실리콘 산화물 게이트 절연체를 제공한다.
제어 게이트(705)는 절연체 바디(708) 주위에 형성된다. 본 기술 분야에서 공지된 바와 같이, 제어 게이트를 적절히 바이어싱함으로써 N-채널이 제1 및 제2 소스/드레인 영역(706 및 707) 사이의 채널 영역에 형성된다.
P+의 제1 소스/드레인 영역이 주입될 수 있다. P+ 도핑은 항상 N+보다 낮기 때문에, 필라의 상부에는 N+을 남길 것이므로 그 필라의 상부는 마스크될 필요가 없다. 그 결과 필라는 측벽 아래에서 P+ 영역과 상부에서 N+ 영역을 갖는다. 필라는 박형이며, P+ 영역은 필라 아래에서 확산하고 융합할 것이다. 일 실시예에서, 트랜지스터 구조체는 측벽 에칭 기술에 의해 형성된 성장 또는 성막된 게이트 절연체 및 서라운딩 게이트를 갖는다.
도 8 및 도 9는 도 6의 트랜지스터의 동작의 에너지 밴드 다이어그램을 도시한다. 각 도면의 상측 라인은 전도대(conduction band)의 에너지를 나타내고 하측 라인은 가전자대(valence band)의 에너지를 나타낸다. 도 8은 본 발명의 다양한 실시예에 따라, 트랜지스터 게이트가 바이어스되지 않은 경우에 도 7의 터널링 트랜지스터의 전기적인 동작의 에너지 밴드 다이어그램을 도시한다. 이 다이어그램은 채널과 N+ 제2 소스/드레인 영역(811) 및 P+ 제1 소스/드레인 영역(812)을 도시한다. 비도전(non-conducting) 상태에서, 소스/드레인 영역 사이에는 큰 장벽(813)이 존재한다. 도 9는 본 발명의 다양한 실시예에 따른, 트랜지스터 게이트가 바이어스된 경우에 도 7의 터널링 트랜지스터의 전기적인 동작의 에너지 밴드 다이어그램을 도시한다. 트랜지스터의 전기적인 동작은 MOS-게이트 핀-다이오드 상에 바이어스된다. 게이트에 바이어스를 인가하면 전자 채널이 유도되어 일단 전자 농도를 축퇴시키는 도전 상태(conducting condition)가 생성된다. 터널 접합(914)은 채널의 P+ 측에 형성된다. 드레인 바이어스를 인가하면 밴드를 휘어지게 하며 N-형 영역 전도대는 소스 영역에서 가전자대 에지의 아래에 있게 된다. 그러면, 전자는 소스 가전자대로부터 n-형 채널 유도 영역으로 터널링할 수 있으며, 그 결과 드레인 전류를 얻는다. 채널에서 전도대 에지가 소스에서 가전자대 아래로 내려오기 전까지 터널링이 가능하지 않기 때문에, 턴온 특성은 매우 샤프하며 서브-스레숄드 기울기는 도 10에 도시된 바와 같이 터널링 트랜지스터에 대해 이상적인 값인 0 mV/decade에 접근한다.
도 10은 본 발명의 다양한 실시예에 따른, 도 7의 터널링 트랜지스터의 드레인 전류 대 게이트-소스 전압의 플롯을 도시하며, 또한 서브-스레숄드 누설 전류를 도시한다. 이 플롯은 서브-스레숄드 전류(1015)의 매우 가파른 기울기 "S"를 보여주는데, 이것은 터널링 트랜지스터의 실시예의 바이어싱에 기인한다. 도 10의 수직축인 드레인 전류 축은 로그 스케일이며 반면에 수평축인 VGS축은 선형값이다.
수직 서브리소그래피 채널을 형성하는 방법
다음의 설명은 실리콘 트랜지스터 실시예에 관한 것이다. 본 기술 분야에서 통상의 지식을 가진자라면 본 명세서를 읽고 파악할 때, 본 명세서에 포함된 교시를 이해하여, 다른 반도체를 이용하여 서브리소그래피 채널을 갖는 터널링 트랜지스터를 형성할 수 있을 것이다.
나노와이어 바디를 성장시키는 방법
도 11A 내지 도 11H는 본 발명의 다양한 실시예에 따른, 터널링 트랜지스터에 수직 채널을 제공하기 위한 나노와이어 바디를 성장시키는 프로세스를 도시한다. 도시된 프로세스는 서라운딩 게이트를 갖는 결정질 나노로드(nanorods)를 형성한다. 도시된 프로세스는 2006년 4월 4일 출원된 "Nanowire Transistor With Surrounding Gate" 라는 명칭의 미국 출원 제11/397,527호에 개시되어 있으며, 그 전체 내용은 본 명세서에서 참조문헌으로 인용된다.
도 11A는 기판(1117) 상의 제1 층(1116)을 도시하며, 제1 층에는 홀(1118)이 형성된다. 제1 층은 에칭되어, 그 층 내에 홀(hole)을 정의할 수 있다. 다양한 실시예에 따르면, 홀(1118)은 실리콘 기판(1117) 상의 실리콘 질화물 층(1116) 내에 형성되어, 홀들은 실리콘 질화물 층을 통하여 실리콘 기판으로 연장된다. 도시된 실시예에서, 홀은 최소 피처 사이즈에 대응하는 치수로 형성된다. 각 홀의 중앙은 나노와이어 트랜지스터의 원하는 위치에 대응한다. 나노와이어 트랜지스터의 어레이는 2F의 행들과 열들 사이에서 중심간 간격(center-to-center spacing)을 가질 수 있다.
홀들이 에칭된 후 산화물 층이 제공되어 제1 층을 피복한다. 다양한 실시예에서는 실리콘 질화물 층 위에 실리콘 산화물을 형성한다. 일부 실시예는 화학 기상 성막(CVD) 프로세스에 의해 실리콘 산화물을 성막한다.
도 11B는 산화물이 이방성 에칭되어 홀의 측면상에 산화물 측벽(1119)을 남긴 후의 구조를 도시하는데, 이는 그에 따른 홀의 치수를 감소시키는 기능을 하며,그에 따른 구조는 평탄화된다. 예를 들어, 100 nm 기술에서, 산화물 측벽은 홀의 치수를 약 30 nm로 감소시킨다. 본 예에서, 트랜지스터의 바디 영역의 두께는 피처 사이즈의 1/3 오더가 될 것이다. 일부 실시예는 화학 기계적 폴리싱(CMP) 프로세스를 이용하여 구조체를 평탄화한다.
도 11C는 결과적인 구조체 위에 형성된 두꺼운 비정질 반도체 재료(1120)의 층을 도시한다. 비정질 재료는 측벽(1119)에 의해 정의되는 홀을 채운다. 다양한 실시예는 비정질 재료로서 비정질 실리콘을 성막한다. 도 11D는 CMP와 같은 프로세스에 의해 평탄화된 후, 홀 내에서만 비정질 반도체 재료를 남기는 결과적인 구조를 도시한다.
도 11E는 측벽(예컨대, 실리콘 산화물 측벽)이 제거된 후의 결과적인 구조를 도시한다. 이 구조는 고상 에피택시(SPE)라고 알려진 프로세스를 이용하여 비정질 반도체(1120)(예컨대, a-실리콘)를 (1120-C로 표시된) 결정질 나노로드로 결정화하도록 열처리된다. 비정질 반도체 필라(1120)는 반도체 웨이퍼(예컨대, 실리콘 웨이퍼)와 접촉하며, 비정질 반도체 필라에서 결정 성장은 웨이퍼 내 결정에 의해 시드된다. SPE 프로세스로부터의 결정 형성은 도 11E에서 화살표(1121)로 나타내어져 있다.
도 11F는 기판 표면으로부터 연장하는 결정질 나노로드(1120-C)를 남기면서, 제1 층(예컨대, 실리콘 질화물)이 제거된 후의 구조, 및 그에 따른 구조 위에 게이트 절연체(1122)가 형성된 후의 구조를 도시한다. 일 실시예는 게이트 절연체를 열산화 프로세스에 의해 형성한다. 따라서, 웨이퍼가 실리콘 웨이퍼이고 나노로드가 결정질 실리콘 나노로드인 실시예의 경우, 게이트 절연체는 실리콘 산화물이다. 높은 K 절연체와 같은 다른 게이트 절연체가 사용될 수도 있다.
도 11G는 측면을 도시한 것이며, 도 11H는 게이트 물질(1123)이 결정질 나노로드(1120-C)의 측벽 상에 형성된 이후의 구조체를 도 11G의 11H-11H를 따라 절취한 단면도를 나타낸다. 일 실시예는 게이트 물질을 성막하고 결과적인 구조체를 에칭하여 나노로드의 측벽 상에서만 게이트 물질을 남긴다. 다양한 실시예에 따르면, 폴리실리콘은 게이트 재료로서 사용된다. 트랜지스터의 채널 길이를 결정하는 필라의 높이는 최소 리소그래피 치수보다 작을 수 있다. 다양한 실시예는 대략 100 nm의 채널 길이를 제공한다. 랩어라운드 게이트(wraparound gates)를 갖는 이들 나노로드는 주변 또는 랩어라운드 게이트를 갖는 나노로드 트랜지스터를 형성하는 데 사용될 수 있다. 2006년 4월 4일 출원된 "Nanowire Transistor With Surrounding Gate" 라는 명칭의 미국 출원 제11/397,527호에 개시된 바와 같이 스탠드얼론 트랜지스터 또는 트랜지스터 어레이가 형성될 수 있다.
나노핀 바디를 성장시키는 방법
도 12A 내지 도 12L은 본 발명의 다양한 실시예에 따른, 터널링 트랜지스터에 수직 채널을 제공하기 위해 나노핀 바디를 성장시키는 프로세스를 도시한다. 도시된 프로세스는 2006년 4월 4일 출원된 "Grown Nanofin Transistors" 라는 명칭의 미국 출원 제11/397,430호에 개시되어 있으며, 그의 전체 내용은 본 명세서에서 참조문헌으로 인용된다.
본 명세서에 개시된 것은 나노핀 트랜지스터와, 수직 비정질 실리콘 나노핀이 기판 상에서 재결정화되어 단결정질 실리콘 나노핀 트랜지스터를 제조하는 제조 기술이다. 본 발명의 양태들은 수직 채널을 갖는 나노핀 트랜지터를 제공하며, 핀의 하부에는 제1 소스/드레인 영역이 형성되고 핀의 상부에는 제2 소스/드레인 영역이 형성된다.
도 12A 및 도 12B는 각각 실리콘 질화물 층(1225), 실리콘 질화물 층 내 홀(1226), 및 홀의 벽을 따라 비정질 실리콘의 측벽 스페이서(1227)를 갖는 반도체 구조체(1224)의 평면도 및 라인 12B-12B를 따라 절취된 단면도를 도시한다. 홀들은 실리콘 질화물 층에서 에칭되며, 비정질 실리콘이 성막되고 이방성 에칭되어 측벽 상에만 남긴다. 홀(1226)은 실리콘 질화물 층(1225)을 통하여 실리콘 웨이퍼 또는 기판(1228)까지 에칭된다.
도 12C 및 도 12D는 각각 실리콘 질화물 층이 제거된 이후의 구조체(1224)의 평면도 및 라인 12D-12D를 따라서 절취된 단면도를 도시한다. 도시된 바와 같이, 실리콘 질화물 층이 제거된 후, 측벽(1227)은 스탠딩 협소 영역의 비정질 실리콘으로서 남는다. 스탠딩 실리콘의 결과적인 패턴은 일반적으로 연장된 직사각형 형태를 갖기 때문에, "레이스트랙(racetrack)"으로 지칭될 수 있다. 라인의 폭은 마스킹 및 리소그래피 보다는 비정질 실리콘의 두께에 의해 결정된다. 예를 들어, 비정질 실리콘의 두께는 다양한 실시예에 따라 대략 20 nm 내지 50 nm 일 수 있다. 고상 에피택셜(SPE) 성장 프로세스는 스탠딩 협소 영역의 비정질 실리콘을 재결정화하는 데 사용된다. SPE 성장 프로세스는 비정질 실리콘을 결정화시키기 위해 구조체를 어닐링 또는 열처리하는 프로세스를 포함하며, 이 프로세스는 스탠딩 협소 영역의 실리콘의 잔류 부분을 통해 결정질 성장을 위한 시드로서 작용하는 실리콘 기판(1228)과의 계면에서 시작한다.
도 12E는 마스크 층이 적용된 이후 구조체(1224)의 평면도를 도시한다. 음영 처리된 영역이 에칭되어, 결정질 실리콘으로 형성된 프리-스탠딩(free-standing) 핀을 남긴다. 도 12F 및 도 12G는 각각 프리-스탠딩 핀(1229)의 패턴의 평면도 및 라인 12G-12G를 따라 절취한 단면도를 도시한다. 매립된 도핑 영역(1230)은 제1 소스/드레인 영역으로서 기능한다. 다양한 실시예에 따르면, 매립된 도핑 영역은 핀 어레이의 행 또는 열 방향으로 도전 라인을 형성하기 위해 패터닝될 수 있다.
도 12H는 핀이 게이트 절연체(1231) 및 게이트(1232)로 둘러싸인 구조체의 평면도를 도시한다. 게이트 절연체는 다양한 방식으로 성막 또는 그와 다르게 형성될 수 있다. 예를 들어, 실리콘 산화물은 열산화 프로세스에 의해 실리콘 핀 상에 형성될 수 있다. 게이트는 폴리실리콘 또는 금속과 같은 임의의 게이트 물질이라도 가능할 수 있다. 게이트 물질은 성막 또는 이방성 에칭되어, 게이트 절연체를 갖는 핀 구조체의 측벽상에서만 게이트 물질을 남기게 된다. 배선은 "x-방향" 또는 "y-방향"으로 배향될 수 있다.
도 12I 및 도 12J는 각각 구조체가 절연체(1233)에 의해 백필드(backfilled) 되고 게이트 배선(1234)이 핀의 장변을 따라 "x-방향"으로 형성된 이후 도 12H에 도시된 구조체의 평면도 및 라인 12J-12J을 따라 절취한 단면도를 도시한다. 다양한 실시예는 구조체를 실리콘 산화물로 백필드한다. 백필드된 절연체 내에는 트렌치가 핀의 일측을 따라 통과하도록 형성되며, 트렌치에는 게이트 라인이 형성된다. 다양한 실시예에서, 하나의 게이트 라인이 핀 구조체의 서라운딩 게이트와 접촉하여, 핀의 일측을 따라서 통과한다. 일부 실시예는 핀의 제1 측에서 제1 게이트 라인, 그리고 핀의 제2 측에서 제2 게이트 라인을 제공한다. 폴리실리콘 또는 금속과 같은 게이트 배선 물질이 성막되고 측벽 상에만 남도록 이방성 에칭될 수 있다. 게이트 배선 물질은 핀의 서라운딩 게이트와 적절히 접촉한다. 다양한 실시예에서, 게이트 물질 및 게이트 배선 물질은 핀의 상부 아래에서 게이트 및 게이트 배선을 리세스하기 위해 에칭된다. 전체적인 구조체는 실리콘 산화물과 같은 절연체로 백필드되고 그 표면 상에 산화물만을 남기기 위해 평탄화될 수 있다. 필라 또는 핀의 상부는 에칭에 의해 노출될 수 있다. 제2 소스/드레인 영역은 핀의 상부 부분에 주입될 수 있으며, 드레인 영역과의 금속 컨택트는 통상의 기술에 의해 만들어질 수 있다. 금속 배선은, 예를 들어, "x-방향"을 따라 이어질 수 있으며 매립된 소스 배선은 도시 도면의 지면의 평면에서 수직 방향으로 이어질 수 있다.
도 12K 및 도 12L은 각각 구조체가 절연체로 백필드되고 게이트 배선이 핀의 단변을 따라서 "y-방향"으로 형성된 이후의 구조체의 평면도 및 라인 12L-12L을 따라 절취한 단면도를 도시한다. 트렌치는 핀의 측을 따라서 "y-방향"으로 향하고 있다. 폴리실리콘 또는 금속과 같은 게이트 배선 물질(1234)이 성막되고 이방성 에칭되어 측벽에서만 남겨지고 핀 상의 게이트와 접촉할 수 있다. 다양한 실시예에서, 게이트 물질 및 게이트 배선 물질은 핀의 상부 아래측에서 게이트 및 게이트 배선을 리세스하기 위해 에칭된다. 전체 구조체는 실리콘 산화물과 같은 절연체(1233)로 백필드될 수 있고, 그 표면상에서 백필드 절연체만을 남기기 위해 평탄 화된다. 그 후 컨택트 개구 및 드레인 도핑 영역이 필라의 상부까지 에칭될 수 있으며, 드레인 영역(1235)이 주입되고 드레인 영역과의 금속 컨택트(1236)이 통상의 기술에 의해 만들어질 수 있다. 금속 배선은, 예를 들어, 도시도면의 지면의 평면에 수직하는 방향으로 이어질 수 있으며 매립된 소스 배선(1230)은 "x-방향"으로 이어진다. 매립된 소스/드레인이 패턴화되고 주입된 후 비정질 실리콘이 성막된다. 도 12L은 드레인/소스 영역, 리세스된 게이트, 및 소스/드레인 영역 배선을 갖는 완성된 핀 구조체들 중의 하나의 도시를 제공한다. 이들 나노핀 FET는 큰 W/L 비율을 가지며 나노와이어 FET보다 더 많은 전류를 전도할 수 있다.
나노핀 바디를 에칭하는 방법
본 명세서에는 나노핀 트랜지스터, 및 나노핀이 기판 또는 웨이퍼 내로 에칭되고 단결정 나노핀 트랜지스터를 제조하는 데 사용되는 제조 기술이 개시된다. 다음의 설명은 실리콘 나노핀 실시예에 관한 것이다. 본 기술 분야에서 통상의 지식을 가진자라면 본 명세서를 읽고 파악할 때, 다른 반도체를 이용한 나노핀을 형성 방법을 이해할 것이다. 본 발명의 양태는 핀의 하부에 제1 소스/드레인 영역이 있고 핀의 상부에는 제2 소스/드레인 영역이 있는 수직 채널을 갖는 나노핀 트랜지스터를 제공한다.
일 실시예에 따르면, 실리콘 질화물이 실리콘 웨이퍼 상에 성막되며, 실리콘 질화물은 비정질 실리콘(a-실리콘) 층으로 피복된다. 도 13A는 홀(1338)이 비정질 실리콘(1339)에서 정의되고 측벽 스페이서(1340)가 형성된 이후의 구조체(1337)의 측면을 도시한다. 홀(1338)은 실리콘 웨이퍼와 같은 기판(1342) 위에 배치된 실리 콘 질화물 층(1341)으로 연장한다. 다양한 실시예는 비정질 실리콘을 산화함으로써 측벽 스페이서를 형성한다. 도 13B는 구조체가 두꺼운 비정질 실리콘 층(1339)으로 피복된 이후의 구조체(1337)의 측면도를 도시한다. 도 13C는 적어도 화살표(1344)로 표시된 레벨까지 비정질 실리콘의 상부의 산화물을 제거하기 위해 구조체가 평탄화된 이후의 구조체(1337)를 도시한다. 구조체는, 예를 들어, 화학 기계적 폴리싱(CMP) 프로세스를 이용하여 평탄화될 수 있다. 이로써 "레이스트랙" 패턴이라 지칭되기도 하는, 표면 상에 노출된 산화물(1340)의 연장된 직사각형 패턴을 남긴다. 패턴 라인의 폭은 마스킹 및 리소그래피 보다는 산화물 두께에 의해 결정된다. 예를 들어, 다양한 실시예에 따르면, 산화물 두께는 대략 20 nm 내지 50 nm의 범위 내에 있을 수 있다.
도 13D는 산화물의 부분을 선택적으로 피복하고 산화물의 다른 부분을 노출시킨 레이스트랙 패턴 위의 마스크를 도시한다. 음영선으로 표시된 노출된 산화물 부분이 제거된다. 비정질 실리콘을 제거하기 위해 수산화칼륨(potassium hydroxide (KOH)) 에칭과 같은 에칭 프로세스가 수행된다. 도 13D에 도시된 마스크 및 에칭 이후 잔류하는 산화물, 또는 산화물 부분은 에칭 중에 질화물을 보호한다. 비정질 실리콘이 제거된 후, 질화물(1341)이 에칭될 수 있고, 이어서 웨이퍼(1342)를 질화물 층 아래 기 설정된 깊이까지 에칭하는 이방성 실리콘 에칭(directional silicon etch)이 수행된다. 질화물 패턴은 실리콘의 국부 영역을 에칭으로부터 보호하여, 그 결과 도 13E에 도시된 바와 같이 실리콘 웨이퍼의 현재 하부 표면으로부터 돌출하는 실리콘으로 된 실리콘 핀(1343)이 형성된다. 도 13F 및 13G는 핀의 상부 및 핀의 하부에서의 트렌치가 도펀트 주입된 이후, 구조체의 평면도 및 측면도를 도시한다. 도 13F에 도시된 바와 같이, 트렌치 내 도펀트는 도전 라인(1344)(예컨대, 소스 라인)을 형성한다. 도펀트는 또한 핀의 하부 또는 하부 부분에서 소스/드레인 영역을 형성한다. 핀은 매우 얇기 때문에, 트렌치 내 도핑은 핀 아래에서 완전히 확산될 수 있다. 스트립은 행 또는 열 방향으로 존재할 수 있다.
도 13H는 게이트 절연체(1345)가 핀(1343) 주위에 형성되었고, 게이트 물질(1346)이 게이트 절연체 주위에 형성되고 게이트 절연체에 의해 핀으로부터 분리된 이후의 구조체(1337)를 도시한다. 예를 들어, 실시예에서는 열산화 프로세스를 이용하여 실리콘 핀을 산화한다. 다양한 실시예에 따르면, 게이트 물질(1346)은 폴리실리콘 또는 금속일 수 있다.
도 13I 및 13J는 각각 제1 어레이 실시예의 평면도 및 라인 13J-13J를 따라서 절취한 단면도를 도시한다. 구조체(1337)는 절연체(1347)(예컨대, 산화물)로 백필드되며 핀의 측부에는 트렌치가 생성된다. 폴리실리콘 또는 금속과 같은 게이트 배선 물질(1348)이 성막되고 이방성 에칭되어 측벽상에만 남겨지고 핀의 서라운딩 게이트(1346)와 접촉할 수 있다. 게이트 물질 및 게이트 배선 물질은 핀의 상부보다 낮게 리세스하도록 에칭될 수 있다. 전체 구조체는 산화물로 다시 백필드될 수 있고 그 표면상에 산화물만을 남기도록 평탄화될 수 있다. 그런 다음 컨택트 개구 및 드레인 도핑 영역이 필라의 상부까지 에칭될 수 있으며, 드레인 영역이 주입되고 드레인 영역과의 금속 컨택트가 통상의 기술에 의해 만들어질 수 있다. 이 경우, 금속 배선은 "x-방향"으로 이어질 수 있으며 매립된 소스 배선(1349)은 도시 도면에서 지면의 평면에 수직하는 방향으로 이어질 수 있다.
도 13K 및 도 13L은 각각 제2 어레이 실시예의 평면도 및 라인 13L-13L을 따라 절취한 단면도를 도시한다. 구조체(1337)는 절연체(1347)(예컨대, 산화물)로 백필드되며 핀(1343)의 측면을 따라서 트렌치가 "y-방향"으로 생성된다. 폴리실리콘 또는 금속과 같은 게이트 배선 물질(1348)이 성막되고 이방성 에칭되어 측벽에만 남게 되고 핀 상의 게이트와 접촉할 수 있다. 게이트 재료 및 게이트 배선 재료는 에칭되어 핀의 상부보다 낮게 리세스될 수 있다. 전체 구조체는 절연체(예컨대, 산화물)로 백필드되고 표면에 산화물만을 남기기 위해 평탄화될 수 있다. 그 후, 컨택트 개구 및 드레인 도핑 영역이 필라의 상부까지 에칭될 수 있으며, 드레인 영역이 주입되고 드레인 영역에의 금속 컨택트가 종래 기술에 의해 이루어진다. 이 경우 금속 배선은 도시 도면의 지면의 평면에 수직한 방향으로 이어질 수 있으며 매립된 소스 배선은 "x-방향"으로 이어질 수 있다.
제1 및 제2 어레이의 실시예에서, 매립된 소스/드레인은 서라운딩 게이트 절연체 및 서라운딩 게이트가 형성되기 전에 주입될 수 있다. 도 13L은 드레인/소스 영역(1350 및 1351), 리세스된 게이트(1346), 및 소스/드레인 영역 배선(1349)을 갖는 완성된 핀 구조체들 중 하나를 도시한다. 이들 나노핀 FET는 큰 W/L 비를 가질 수 있으며 나노와이어 FET보다 많은 전류를 전도할 것이다.
도 11A 내지 도 11H, 도 12A 내지 도 12L 및 도 13A 내지 도 13L에 도시된 프로세스는 또한 일반적으로 도 14 및 도 15 등에 의해 제공된 흐름도를 이용하여 기술될 수 있다. 도 14는 본 발명의 다양한 실시예에 따른 터널링 나노핀 트랜지스터를 형성하는 방법을 도시한다. 도시된 실시예에서, 참조번호 1452에서 서브리소그래피 단면을 갖는 나노핀이 형성된다. 나노핀 내에는 수직 방향의 채널이 정의될 것이다. 나노핀은 도 12A 내지 도 12L에 도시된 바와 같이 결정질 나노핀을 성장시킴으로써 형성될 수 있으며, 도 13A 내지 도 13L에 도시된 바와 같이 나노핀을 정의하는 결정질 기판을 에칭함으로써 형성될 수 있다. 참조번호 1453에서, 필라의 하단에 제1 소스/드레인 영역이 형성된다. 제1 소스/드레인 영역은 P+ 영역과 같은 제1 도전형으로 이루어진다. 제1 소스/드레인 영역은 나노핀이 형성되기 전에 형성될 수 있다. 제1 소스/드레인 영역은 또한 나노핀이 형성된 이후에도 형성될 수 있는데, 그 이유는 나노핀이 매우 얇고 주입된 도펀트가 나노핀의 아래에서 완전하게 확산할 수 있기 때문이다. 참조번호 1454에서, 나노핀 주위에는 서라운딩 게이트 절연체가 형성되며, 서라운딩 게이트가 서라운딩 게이트 절연체에 의해 나노핀 주위에 분리되어 형성된다. 참조번호 1455에서, 나노핀의 상단에는 제2 소스/드레인 영역이 형성된다. 제2 소스/드레인 영역은 제1 도전형과는 상이한 제2 도전형(예컨대, N+)으로 이루어진다. 제1 소스/드레인 영역은 제2 도전형(N+)으로 이루어질 수 있고 제2 소스/드레인 영역은 제1 도전형(P+)으로 이루어질 수 있다.
도 15는 본 발명의 다양한 실시예에 따른, 터널링 트랜지스터의 서브리소그래피 트랜지스터 바디를 성장시키는 방법을 도시한다. 참조번호 1556에서, 기판 상의 비정질 반도체로부터 서브리소그래피 단면을 갖는 결정질 필라가 성장된다. 결정질 필라 내에는 수직 방향의 채널이 정의될 것이다. 필라는 도 11A 내지 도 11H에 도시된 바와 같이 나노와이어일 수 있거나, 또는 도 12A 내지 도 12L에 도시된 바와 같은 나노핀일 수 있다. 참조번호 1557에서, 필라의 하단에는 제1 소스/드레인 영역이 형성된다. 제1 소스/드레인 영역은 P+ 영역과 같은 제1 도전형으로 이루어진다. 제1 소스/드레인 영역은 결정질 필라가 형성되기 전에 형성될 수 있다. 제1 소스/드레인 영역은 또한 결정질 필라가 형성된 이후에도 형성될 수 있는데, 그 이유는 필라가 매우 얇고 주입된 도펀트가 필라의 아래에서 완전하게 확산될 수 있기 때문이다. 참조번호 1558에서, 필라의 주위에는 서라운딩 게이트 절연체가 형성되며, 서라운딩 게이트가 서라운딩 게이트 절연체에 의해 필라의 주위에 분리되어 형성된다. 참조번호 1559에서, 필라의 상단에는 제2 소스/드레인 영역이 형성된다. 제2 소스/드레인 영역은 제1 도전형과는 상이한 제2 도전형(예컨대, N+)으로 이루어진다. 제1 소스/드레인 영역은 제2 도전형(N+)으로 이루어질 수 있으며, 제2 소스/드레인 영역은 제1 도전형(P+)으로 이루어질 수도 있다. 스탠드얼론 트랜지스터 또는 트랜지스터 어레이가 형성될 수 있다.
나노핀 어레이
도 16은 다양한 실시예에 따른 나노핀 트랜지스터 어레이에서 나노핀의 레이아웃의 평면도를 도시한다. 이 도면에는 측벽 스페이서(1660)의 2개의 "레이스트랙(racetrack)"이 도시되며, 에칭에 의해 제거된 측벽 스페이서의 부분이 추가로 도시된다. 측벽 스페이서 트랙을 형성하는데 사용된 홀은 최소 피처 사이즈(1F)로 형성되었다. 마스크 스트립(1661)은 최소 피처 사이즈(1F)의 폭을 가지며 최소 피 처 사이즈(1F) 만큼 분리된다. 도시된 레이아웃에서, 나노핀의 열들은 대략 2F 중심간 간격을 가지며, 나노핀의 행들은 대략 1F 중심간 간격을 갖는다. 또한, 도 16에 도시된 바와 같이, 나노핀은 홀의 벽상의 측벽 스페이서로부터 형성되기 때문에, 제1 행과 제2 행 간의 중심간 간격은 1F 크기보다 나노핀의 두께에 대응하는 양(1F - ΔT)만큼 약간 작을 것이며, 제2 행과 제3 행 간의 중심간 간격은 1F보다 나노핀의 두께에 대응하는 양(1F + ΔT)만큼 약간 더 클 것이다. 일반적으로, 제1 행과및 제2 행 간의 중심간 간격은 피처 사이즈 간격(NF)보다 나노핀의 두께에 대응하는 양(NF - ΔT)만큼 약간 적을 것이며, 제2 행과 제3 행 간의 중심간 간격은 피처 사이즈 간격(NF)보다 나노핀의 두께에 대응하는 양(NF + ΔT)만큼 약간 더 클 것이다.
로직 회로
도 17은 본 발명의 다양한 실시예에 따른 터널링 트랜지스터를 포함하는 NOR 게이트 로직 회로를 도시한다. A, B, 및 C 입력들은 도시된 CMOS 로직 회로의 로직 레벨을 제공한다. 이들 입력 중 임의의 입력에 대한 로직 로우 입력 신호는 그의 각 PMOS 트랜지스터(1772-1774)를 턴온하고 그의 각 터널링 트랜지스터(1775-1777)를 턴오프한다. 로직 하이 입력 신호는 그 반대의 효과를 갖는다. 터널링 트랜지스터(1775-1777) 중 임의의 하나를 턴온하는 것은 출력을 접지(즉, 로직 0)에 이르게 하는 효과를 갖는다. PMOS 트랜지스터(1772-1774) 모두를 턴온하는 것은 출력이 VDD(즉, 로직 1)가 되게 하는 효과를 갖는다.
도 18은 본 발명의 다양한 실시예에 따른 터널링 트랜지스터를 포함하는 NAND 게이트 로직 회로를 도시한다. 이 적용예는 터널링 트랜지스터를 Vss에 가장 근접한 NMOS 트랜지스터로서 NAND 게이트 CMOS 로직 회로에 포함한다. 3개의 입력 A, B, 및 C 중 임의의 입력에 대한 로직 로우 입력 신호는 그의 각 PMOS 소자(1878-1880)를 턴온하고 출력을 로직 하이가 되게 한다. 모든 입력에 대한 로직 하이는 각 NMOS 트랜지스터(1881-1882)와 터널링 트랜지스터(1883)를 턴온하여 출력이 로직 로우가 되게 한다.
본 발명의 터널링 트랜지스터는 실질적으로 감소된 서브-스레숄드 누설 전류를 제공하고, 이에 따라 CMOS 회로의 감소된 전원 동작은 도 17 및 도 18의 NOR 게이트 및 NAND 게이트 로직 회로에 의해 설명된 바와 같이 된다. 본 발명의 터널링 트랜지스터는 임의의 트랜지스터 회로에서 이용될 수 있기 때문에, 이들 실시예는 설명을 위한 것에 불과하다.
상위 레벨의 소자/시스템
도 19는 본 발명의 다양한 실시예에 따른 메모리 소자의 여러 실시예의 하이-레벨 구성의 간략화된 블록 구성도이다. 도시된 메모리 소자(1984)는 메모리 어레이(1985)와, 통신 라인(들) 또는 채널(들)(1987)을 통해 메모리 어레이의 동작을 수행하는 판독/기록 제어 회로(1986)를 포함한다. 도시된 메모리 소자(1954)는 메모리 카드 또는 단일 인라인 메모리 모듈(single inline memory module: SIMM) 및 듀얼 인라인 메모리 모듈(dual inline memory module: DIMM))과 같은 메모리 모듈일 수 있다. 당업자라면 본 개시 내용을 읽고 파악할 때 메모리 어레이 및/또는 제어 회로 내 반도체 구성요소가 전술한 바와 같이 터널링 트랜지스터를 이용하여 제조될 수 있음을 이해할 것이다. 이들 소자의 구조 및 제조 방법은 앞에서 기술되었다.
메모리 어레이(1985)는 다수의 메모리 셀(1988)을 포함한다. 어레이에서 메모리 셀은 행과 열로 배열된다. 다양한 실시예에서, 워드 라인(1989)은 행의 메모리 셀들에 접속되고, 비트 라인(1990)은 열의 메모리 셀들에 접속된다. 판독/기록 제어 회로(1986)는 원하는 행을 선택하도록 기능하는 워드 라인 선택 회로(1991), 원하는 열을 선택하도록 기능하는 비트 라인 선택 회로(1992), 및 메모리 어레이(1985)에서 선택된 메모리 셀의 메모리 상태를 검출하도록 기능하는 판독 회로(1993)를 포함한다.
도 20은 다양한 실시예에 따른 하나 이상의 터널링 트랜지스터를 갖는 전자 시스템을 도시한다. 전자 시스템(2094)은 컨트롤러(2095), 버스(2096), 및 전자 장치(2097)를 포함하며, 이 시스템에서 버스(2096)는 컨트롤러(2095) 및 전자 장치(2097) 간의 통신 채널을 제공한다. 다양한 실시예에서, 컨트롤러 및/또는 전자 장치는 본 명세서에서 앞에서 기술된 바와 같은 터널링 트랜지스터를 포함한다. 도시된 전자 시스템(2094)은, 이에 한정되는 것은 아니지만, 정보 처리 장치, 무선 시스템, 통신 시스템, 섬유광학 시스템, 전-광 시스템, 및 컴퓨터를 포함할 수 있다.
도 21은 컨트롤러(2102) 및 메모리(2103)를 갖는 시스템(2101)의 실시예를 도시한다. 컨트롤러(2102) 및/또는 메모리(2103)는 다양한 실시예에 따른 터널링 트랜지스터를 포함할 수 있다. 도시된 시스템(2101)은 또한 전자 장치(2104)와, 컨트롤러 및 전자 장치 사이, 그리고 컨트롤러 및 메모리 사이에서 통신 채널(들)을 제공하는 버스(2105)를 포함한다. 버스는 각각 독립적으로 구성된 어드레스 버스, 데이터 버스 및 제어 버스를 포함할 수 있고, 또는 공통 통신 채널을 사용하여 어드레스, 데이터 및/또는 제어를 제공하고, 그 사용은 컨트롤러에 의해 조절되게 할 수 있다. 일 실시예에서, 전자 장치(2104)는 메모리(2103)와 유사하게 구성된 부가적인 메모리일 수 있다. 일 실시예는 버스(2105)에 연결된 주변 장치 또는 주변 장치들(2106)을 포함할 수 있다. 주변 장치는 디스플레이, 부가 저장 메모리, 또는 컨트롤러 및/또는 메모리와 연동하여 동작할 수 있는 다른 제어 장치를 포함할 수 있다. 일 실시예에서, 컨트롤러는 프로세서이다. 컨트롤러(2102), 메모리(2103), 전자 장치(2104), 및 주변 장치(2106) 중 어느 것이나, 본 발명의 다양한 실시예에 따라 형성된 터널링 트랜지스터를 포함할 수 있다. 시스템(2101)은, 이에 한정되는 것은 아니지만, 정보 처리 장치, 통신 시스템, 및 컴퓨터를 포함할 수 있다. 본 명세서에서 개시된 터널링 트랜지스터를 포함하는 응용예는 메모리 모듈, 장치 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈, 및 특수 용도 모듈에서 사용하기 위한 전자 시스템을 포함하며, 다층의 멀티칩 모듈을 포함할 수 있다. 그러한 회로는 또한 클럭, 텔레비젼, 셀폰, 퍼스널 컴퓨터, 자동차, 산업제어 시스템, 항공기, 및 기타와 같은 각종 전자 시스템의 서브컴포넌트일 수 있다.
메모리는 본 발명의 다양한 실시예에 따른 터널링 트랜지스터를 포함하는 메모리 장치로서 실현될 수 있다. 실시예들은 메모리 회로의 어떤 규격과 형태에도 동일하게 적용가능하며 특정 형태의 메모리 장치로 제한하려는 것으로 의도하지 않 는다. 메모리 형태는 DRAM, SRAM((Static Random Access Memory) 또는 플래시메모리를 포함한다. 또한, DRAM은 통상 SGRAM (Synchronous Graphics Random Access Memory)이라 지칭되는 동기식 DRAM, SDRAM (Synchronous Dynamic Random Access Memory), SDRAM II, 및 DDR SDRAM (Double Data Rate SDRAM)일 수 있다. 최근의 각종 메모리 기술은 트랜지스터를 터널링 트랜지스터로 이용할 수 있다.
본 개시 내용은 수 개의 프로세스, 회로도, 및 셀 구조를 포함한다. 본 발명은 특정 프로세스 순서 또는 논리적 배열로 국한되지 않는다. 비록 본 명세서에서 특정 실시예가 도시되고 기술되었을지라도, 본 기술 분야에서 통상의 지식을 가진자라면 동일한 목적을 성취하려고 의도한 어떤 구성이라도 도시된 특정 실시예와 대체될 수 있음을 인식할 것이다. 이러한 응용은 본 발명의 개작 또는 변경을 망라하는 것으로 의도한다. 전술한 설명은 도시적인 것이고, 제한적이 아님은 물론이다. 본 기술 분야에서 통상의 지식을 가진자라면 전술한 실시예, 및 다른 실시예의 조합은 전술한 설명을 검토함으로써 명백해질 것이다. 본 발명의 범주는 첨부의 특허청구범위와 함께 그 특허청구범위가 권한으로 하는 등가물의 전체 범주와 함께 참조하여 판단되어야 한다.

Claims (71)

  1. 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 최소 피처 사이즈(minimum feature size)에 대응하는 단면 폭을 갖는 나노핀(nanofin);
    상기 나노핀 주위의 서라운딩(surrounding) 게이트 절연체;
    상기 서라운딩 게이트 절연체에 의해 상기 나노핀의 주위에 상기 나노핀으로부터 분리되어 있는 서라운딩 게이트; 및
    제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에서 수직 방향으로 채널 영역을 정의(define)하는, 상기 나노핀의 하단에 있는 제1 도전형의 제1 소스/드레인 영역 및 상기 나노핀의 상단에 있는 제2 도전형의 제2 소스/드레인 영역
    을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 나노핀은 결정질 기판으로 형성되며, 상기 기판 내에 에칭된 트렌치들은 상기 나노핀을 정의하는 트랜지스터.
  3. 제1항에 있어서,
    상기 나노핀은 기판 표면 상에 형성되는 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 소스/드레인 영역은 P+ 도전성을 가지며, 상기 제2 소스/드레인 영역은 N+ 도전성을 갖는 트랜지스터.
  5. 제4항에 있어서,
    상기 기판 내에 상기 제1 소스/드레인 영역과 연결되는 P+ 도전 라인(conduction line)을 더 포함하는 트랜지스터.
  6. 트랜지스터를 형성하는 방법으로서,
    제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 최소 피처 사이즈에 대응하는 단면 폭을 갖는 나노핀을 형성하는 단계;
    상기 나노핀의 주위에 서라운딩 게이트 절연체를 형성하는 단계; 및
    상기 서라운딩 게이트 절연체에 의해 상기 나노핀의 주위에 상기 나노핀으로부터 분리되어 있는 서라운딩 게이트를 형성하는 단계
    를 포함하고,
    상기 나노핀은, 제1 도전형의 제1 소스/드레인 영역과 제2 도전형의 제2 소스/드레인 영역 사이에서 수직 방향으로 채널을 제공하도록 구성되는 트랜지스터 형성 방법.
  7. 제6항에 있어서,
    상기 나노핀을 형성하는 단계는, 기판 상에 비정질 반도체 필라(pillar)를 형성하고, 상기 반도체 필라를 재결정화하여 상기 나노핀을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  8. 제6항에 있어서,
    상기 나노핀을 형성하는 단계는, 결정질 기판 내에 트렌치를 에칭하여 상기 기판으로부터 상기 나노핀을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  9. 제6항에 있어서,
    상기 제1 소스/드레인 영역은 P+ 도전성을 가지며, 상기 제2 소스/드레인 영역은 N+ 도전성을 갖는 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 제1 소스/드레인 영역에 접촉하도록 상기 기판 내에 P+ 도전 라인을 형성하는 단계를 더 포함하는 트랜지스터 형성 방법.
  11. 기판 표면 상에 형성된 적어도 하나의 서브리소그래피 단면 치수(dimension)를 갖는 결정질 필라;
    상기 결정질 필라 주위의 서라운딩 게이트 절연체; 및
    상기 서라운딩 게이트 절연체에 의해 상기 결정질 필라의 주위에 상기 결정 질 필라로부터 분리되어 있는 서라운딩 게이트
    를 포함하며,
    상기 결정질 필라는 제1 도전형의 제1 소스/드레인 영역과 제2 도전형의 제2 소스/드레인 영역 사이에 수직 방향으로 채널 영역을 제공하도록 구성된 트랜지스터.
  12. 제11항에 있어서,
    상기 제1 소스/드레인 영역은 P+ 도전성을 가지며, 상기 제2 소스/드레인 영역은 N+ 도전성을 갖는 트랜지스터.
  13. 제12항에 있어서,
    상기 기판 내에 상기 제1 소스/드레인 영역에 연결되는 P+ 도전 라인을 더 포함하는 트랜지스터.
  14. 제11항에 있어서,
    상기 결정질 필라는, 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 서브리소그래피 단면 폭을 갖는 결정질 나노와이어인 트랜지스터.
  15. 제11항에 있어서,
    상기 결정질 필라는, 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 최소 피처 사이즈에 대응하는 단면 폭을 갖는 결정질 나노핀인 트랜지스터.
  16. 트랜지스터를 형성하는 방법으로서,
    기판 상에 비정질 반도체 필라를 형성하고 상기 반도체 필라를 재결정화시켜 결정질 필라를 형성하는 것을 포함하는, 적어도 하나의 서브리소그래피 단면 치수를 갖는 결정질 필라를 형성하는 단계;
    상기 결정질 필라 주위에 서라운딩 게이트 절연체를 형성하는 단계; 및
    상기 서라운딩 게이트 절연체에 의해 상기 결정질 필라의 주위에 상기 결정질 필라로부터 분리되어 있는 서라운딩 게이트를 형성하는 단계
    를 포함하며,
    상기 결정질 필라는 제1 도전형의 제1 소스/드레인 영역과 제2 도전형의 제2 소스/드레인 영역과의 사이에 수직 방향으로 채널 영역을 제공하도록 구성되는 트랜지스터 형성 방법.
  17. 제16항에 있어서,
    상기 적어도 하나의 서브리소그래피 단면 치수를 갖는 결정질 필라를 형성하는 단계는, 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 최소 피처 사이즈에 대응하는 단면 폭을 갖는 결정질 나노핀을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  18. 제16항에 있어서,
    상기 적어도 하나의 서브리소그래피 단면 치수를 갖는 결정질 필라를 형성하는 단계는, 제1 방향으로 서브리소그래피 단면 폭과 상기 제1 방향에 수직인 제2 방향으로 서브리소그래피 단면 폭을 갖는 결정질 나노와이어를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  19. 제16항에 있어서,
    상기 제1 소스/드레인 영역은 P+ 도전성을 가지며 상기 제2 소스/드레인 영역은 N+ 도전성을 갖는 트랜지스터 형성 방법.
  20. 제19항에 있어서,
    상기 기판에 형성되고 상기 제1 소스/드레인 영역에 연결되는 P+ 도전 라인을 더 포함하는 트랜지스터 형성 방법.
  21. 트랜지스터를 형성하는 방법으로서,
    트랜지스터 바디를 형성하는 단계 - 상기 바디 형성 단계는,
    결정질 기판 상에 서브리소그래피 두께를 갖는 비정질 반도체 재료의 필라를 형성하는 단계 ; 및
    상기 비정질 반도체 재료를 결정화하기 위해 상기 결정질 기판을 이용
    하여 결정질 성장을 씨드(seed)하는 고상 에피택시(SPE) 프로세스를 수행하는 단계 - 상기 트랜지스터 바디는 제1 도전형의 제1 소스/드레 인 영역과 제2 도전형의 제2 소스/드레인 영역 사이에 결정화된 반도 체 필라에 형성됨 - 를 포함함 - ;
    상기 반도체 필라 주위에 서라운딩 게이트 절연체를 형성하는 단계; 및
    상기 서라운딩 게이트 절연체에 의해 상기 반도체 필라의 주위에 상기 반도체 필라로부터 분리되어 있는 서라운딩 게이트를 형성하는 단계
    를 포함하는 트랜지스터 형성 방법.
  22. 제21항에 있어서,
    결정질 기판 상에 비정질 반도체 재료의 필라를 형성하는 단계는, 결정질 실리콘 기판 상에 비정질 실리콘의 필라를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  23. 제21항에 있어서,
    상기 서라운딩 게이트 절연체를 형성하는 단계는 실리콘 산화물을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  24. 제21항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는 폴리실리콘 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  25. 제21항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는 금속 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  26. 제21항에 있어서,
    상기 서라운딩 게이트가 상기 필라의 높이보다 낮은 높이를 갖도록 상기 서라운딩 게이트를 리세싱(recessing)하는 단계를 더 포함하는 트랜지스터 형성 방법.
  27. 제21항에 있어서,
    상기 기판 내에 상기 제1 소스/드레인 영역을 형성하는 단계 및 상기 필라의 상측 부분에 상기 제2 소스/드레인 영역을 형성하는 단계를 더 포함하는 트랜지스터 형성 방법.
  28. 결정질 기판;
    상기 결정질 기판에 형성된 제1 도전형의 제1 소스/드레인 영역;
    상기 기판 상에 상기 제1 소스/드레인 영역과 접촉하여 형성되는 결정질 반 도체 필라 - 상기 반도체 필라는 최소 피처 사이즈보다 작은 단면 치수를 가짐 - ;
    상기 필라의 상측 부분에 형성된 제2 도전형의 제2 소스/드레인 영역;
    상기 필라 주위에 형성된 게이트 절연체; 및
    상기 게이트 절연체에 의해 상기 필라의 주위에 상기 필라로부터 분리되어 형성되는 서라운딩 게이트
    를 포함하는 트랜지스터.
  29. 제28항에 있어서,
    상기 반도체 필라는 상기 최소 피처 사이즈의 1/3 크기의 단면 치수를 갖는 트랜지스터.
  30. 제28항에 있어서,
    상기 반도체 필라는 30 nm 크기의 단면 치수를 갖는 트랜지스터.
  31. 제28항에 있어서,
    상기 게이트 절연체는 실리콘 산화물을 포함하는 트랜지스터.
  32. 제28항에 있어서,
    상기 게이트는 폴리실리콘 게이트를 포함하는 트랜지스터.
  33. 제28항에 있어서,
    상기 게이트는 금속 게이트를 포함하는 트랜지스터.
  34. 트랜지스터를 형성하는 방법으로서,
    트랜지스터 바디를 형성하는 단계 - 상기 단계는,
    결정질 기판 상에 적어도 한 방향으로 최소 피처 사이즈보다 작은 단 면 두께를 갖는 비정질 반도체 재료의 핀을 형성하는 단계; 및
    상기 비정질 반도체 재료를 결정화하기 위해 상기 결정질 기판을 이용
    하여 결정질 성장을 씨드(seed)하는 고상 에피택시(SPE) 프로세스를 수행하는 단계 - 상기 트랜지스터 바디는 제1 도전형의 제1 소스/드레 인 영역과 제2 도전형의 제2 소스/드레인 영역 사이에 결정화된 반도 체 필라에 형성됨 -
    상기 반도체 필라의 주위에 서라운딩 게이트 절연체를 형성하는 단계; 및
    상기 서라운딩 게이트 절연체에 의해 상기 반도체 필라의 주위에 상기 반도체 필라부터 분리되어 있는 서라운딩 게이트를 형성하는 단계
    를 포함하는 트랜지스터 형성 방법.
  35. 제34항에 있어서,
    상기 핀은 제1 방향으로 최소 피처 길이에 대응하는 단면 두께 및 상기 제1 방향에 수직인 제2 방향으로 상기 최소 피처 길이보다 작은 단면 두께를 갖는 트랜 지스터 형성 방법.
  36. 제34항에 있어서,
    상기 결정질 기판 상에 비정질 반도체 재료의 핀을 형성하는 단계는 결정질 실리콘 기판 상에 비정질 실리콘의 필라를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  37. 제34항에 있어서,
    상기 서라운딩 게이트 절연체를 형성하는 단계는 실리콘 산화물을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  38. 제34항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는 폴리실리콘 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  39. 제34항에 있어서,
    상기 서라운딩 게이트가 상기 핀의 높이보다 낮은 높이를 갖도록 상기 서라운딩 게이트를 리세싱하는 단계를 더 포함하는 트랜지스터 형성 방법.
  40. 제34항에 있어서,
    상기 핀의 제1 단부에서 P+ 영역을 갖는 제1 소스/드레인 영역을 형성하고 상기 핀의 제2 단부에서 N+ 영역을 갖는 제2 소스/드레인 영역을 형성하는 단계를 더 포함하는 트랜지스터 형성 방법.
  41. 제40항에 있어서,
    상기 제1 소스/드레인 영역은 상기 제2 소스/드레인 영역의 아래에 있으며, 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 채널 영역이 수직으로 배향되어 있는 트랜지스터 형성 방법.
  42. 결정질 기판;
    상기 기판 상에, 최소 피처 사이즈보다 작은 단면 치수를 갖는 결정질 반도체 핀 - 상기 핀은 제1 도전형의 하부 소스/드레인 영역과 제2 도전형의 상부 소스/드레인 영역 사이에 수직 방향의 채널을 제공함 - ;
    상기 핀의 주위에 형성되는 게이트 절연체; 및
    상기 게이트 절연체에 의해 상기 핀의 주위에 상기 핀으로부터 분리되어 형성되는 서라운딩 게이트
    를 포함하는 트랜지스터.
  43. 제42항에 있어서,
    상기 결정질 기판은 실리콘 웨이퍼인 트랜지스터.
  44. 제42항에 있어서,
    상기 게이트 절연체는 실리콘 산화물을 포함하는 트랜지스터.
  45. 제42항에 있어서,
    상기 게이트는 폴리실리콘을 포함하는 트랜지스터.
  46. 제42항에 있어서,
    상기 게이트는 금속을 포함하는 트랜지스터.
  47. 제42항에 있어서,
    상기 하부 소스/드레인 영역은 P+ 도전성을 가지며, 상기 상부 소스/드레인 영역은 N+ 도전성을 갖는 트랜지스터.
  48. 제47항에 있어서,
    상기 기판 내에 형성되며 상기 하부 소스/드레인 영역에 연결되는 P+ 도전 라인을 더 포함하는 트랜지스터.
  49. 트랜지스터를 형성하는 방법으로서,
    결정질 기판으로부터 핀을 형성하는 단계;
    상기 기판 내에서 상기 핀의 아래에 제1 도전형의 제1 소스/드레인 영역을 형성하는 단계;
    상기 핀의 주위에 서라운딩 게이트 절연체를 형성하는 단계;
    상기 서라운딩 게이트 절연체에 의해 상기 핀의 주위에 상기 핀으로부터 분리되어 있는 서라운딩 게이트를 형성하는 단계; 및
    상기 핀의 상측 부분에 제2 도전형의 제2 소스/드레인 영역을 형성하는 단계
    를 포함하는 트랜지스터 형성 방법.
  50. 제49항에 있어서,
    상기 제1 소스/드레인 영역은 P+ 도전성을 가지며, 상기 제2 소스/드레인 영역은 N+ 도전성을 갖는 트랜지스터 형성 방법.
  51. 제50항에 있어서,
    상기 기판 내에 형성되고 상기 제1 소스/드레인 영역에 연결되는 P+ 도전 라인을 더 포함하는 트랜지스터 형성 방법.
  52. 제49항에 있어서,
    상기 핀은 제1 방향으로 최소 피처 길이에 대응하는 단면 두께와 상기 제1 방향에 수직인 제2 방향으로 상기 최소 피처 길이보다 작은 단면 두께를 갖는 트랜지스터 형성 방법.
  53. 제49항에 있어서,
    상기 결정질 기판으로부터 핀을 형성하는 단계는 결정질 실리콘 기판으로부터 핀을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  54. 제49항에 있어서,
    상기 결정질 기판으로부터 핀을 형성하는 단계는 상기 결정질 기판을 에칭하여 상기 핀을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  55. 제49항에 있어서,
    상기 기판 내에서 상기 핀의 아래에 제1 소스/드레인 영역을 형성하는 단계는, 상기 기판에 인접한 트렌치에 도펀트를 주입하고 상기 도펀트를 상기 핀의 아래로 확산시키는 단계를 포함하는 트랜지스터 형성 방법.
  56. 제55항에 있어서,
    상기 확산 단계는 상기 도펀트를 상기 핀의 하측 부분으로 확산시키는 단계를 포함하는 트랜지스터 형성 방법.
  57. 제49항에 있어서,
    상기 서라운딩 게이트 절연체를 형성하는 단계는 실리콘 산화물을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  58. 제49항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는 폴리실리콘 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  59. 제49항에 있어서,
    상기 서라운딩 게이트가 상기 핀의 높이보다 낮은 높이를 갖도록 상기 서라운딩 게이트를 리세싱하는 단계를 더 포함하는 트랜지스터 형성 방법.
  60. 제49항에 있어서,
    상기 서라운딩 게이트에 인접하고 상기 서라운딩 게이트에 접촉하는 게이트 컨택트를 형성하는 단계를 더 포함하는 트랜지스터 형성 방법.
  61. 제49항에 있어서,
    상기 서라운딩 게이트에 인접하고 상기 서라운딩 게이트에 접촉하는 적어도 하나의 게이트 라인을 형성하는 단계를 더 포함하는 트랜지스터 형성 방법.
  62. 제61항에 있어서,
    상기 서라운딩 게이트에 인접하고 상기 서라운딩 게이트에 접촉하는 적어도 하나의 게이트 라인을 형성하는 단계는, 상기 서라운딩 게이트의 제1 측에 인접하고 그 제1 측에 접촉하는 제1 게이트 라인 및 상기 서라운딩 게이트의 제2 측에 인접하고 그 제2 측에 접촉하는 제2 게이트 라인을 형성하는 단계를 포함하며,
    상기 제1 측 및 상기 제2 측은 상기 핀의 대향 측들에 위치하는 트랜지스터 형성 방법.
  63. 제61항에 있어서,
    상기 핀은 장변(long side)과 단변(short side)을 갖는 직사각형 풋프린트(footprint)를 가지며,
    상기 서라운딩 게이트에 인접하고 상기 서라운딩 게이트에 접촉하는 적어도 하나의 게이트 라인을 형성하는 단계는, 상기 장변 상에 상기 서라운딩 게이트와 접촉하는 게이트 라인을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  64. 제61항에 있어서,
    상기 핀은 장변과 단변을 갖는 직사각형 풋프린트를 가지며,
    상기 서라운딩 게이트에 인접하고 상기 서라운딩 게이트에 접촉하는 적어도 하나의 게이트 라인을 형성하는 단계는, 상기 단변 상에 상기 서라운딩 게이트와 접촉하는 게이트 라인을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  65. 제49항에 있어서,
    상기 서라운딩 게이트를 형성하는 단계는, 폴리실리콘 서라운딩 게이트를 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  66. 결정질 기판 - 상기 기판 내부에 트렌치들을 에칭하여 상기 기판으로부터 결정질 반도체 핀을 형성하며, 상기 핀은 최소 피처 사이즈보다 작은 단면 치수를 가짐 - ;
    제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에 상기 핀 내의 수직 방향으로 채널 영역을 정의하도록, 상기 결정질 기판 내에 상기 핀의 하부에 형성된 제1 도전형의 제1 소스/드레인 영역, 및 상기 핀의 상부 부분에 형성된 제2 도전형의 제2 소스/드레인 영역;
    상기 핀의 주위에 형성된 게이트 절연체; 및
    상기 게이트 절연체에 의해 상기 핀 주위에 상기 핀으로부터 분리되어 형성되는 서라운딩 게이트
    를 포함하는 트랜지스터.
  67. 제66항에 있어서,
    상기 결정질 기판은 실리콘을 포함하는 트랜지스터.
  68. 제66항에 있어서,
    상기 결정질 기판은 결정질 실리콘 웨이퍼인 트랜지스터.
  69. 제66항에 있어서,
    상기 서라운딩 게이트 절연체는 실리콘 산화물을 포함하는 트랜지스터.
  70. 제66항에 있어서,
    상기 서라운딩 게이트는 폴리실리콘을 포함하는 트랜지스터.
  71. 제66항에 있어서,
    상기 서라운딩 게이트는 금속을 포함하는 트랜지스터.
KR1020087026970A 2006-04-04 2007-04-03 나노핀 터널링 트랜지스터 KR20090007393A (ko)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US11/397,358 2006-04-04
US11/397,527 2006-04-04
US11/397,358 US8354311B2 (en) 2006-04-04 2006-04-04 Method for forming nanofin transistors
US11/397,527 US7425491B2 (en) 2006-04-04 2006-04-04 Nanowire transistor with surrounding gate
US11/397,430 2006-04-04
US11/397,406 US20070228491A1 (en) 2006-04-04 2006-04-04 Tunneling transistor with sublithographic channel
US11/397,430 US8734583B2 (en) 2006-04-04 2006-04-04 Grown nanofin transistors
US11/397,413 US7491995B2 (en) 2006-04-04 2006-04-04 DRAM with nanofin transistors
US11/397,406 2006-04-04
US11/397,413 2006-04-04

Publications (1)

Publication Number Publication Date
KR20090007393A true KR20090007393A (ko) 2009-01-16

Family

ID=38325217

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020087026970A KR20090007393A (ko) 2006-04-04 2007-04-03 나노핀 터널링 트랜지스터
KR1020147009477A KR20140051463A (ko) 2006-04-04 2007-04-03 서라운딩 게이트를 구비한 나노선 트랜지스터
KR1020087027075A KR20090006169A (ko) 2006-04-04 2007-04-03 서라운딩 게이트를 구비한 나노선 트랜지스터
KR1020087026973A KR101474028B1 (ko) 2006-04-04 2008-11-03 에칭된 나노핀 트랜지스터
KR1020087027077A KR101378256B1 (ko) 2006-04-04 2008-11-04 성장형 나노핀 트랜지스터

Family Applications After (4)

Application Number Title Priority Date Filing Date
KR1020147009477A KR20140051463A (ko) 2006-04-04 2007-04-03 서라운딩 게이트를 구비한 나노선 트랜지스터
KR1020087027075A KR20090006169A (ko) 2006-04-04 2007-04-03 서라운딩 게이트를 구비한 나노선 트랜지스터
KR1020087026973A KR101474028B1 (ko) 2006-04-04 2008-11-03 에칭된 나노핀 트랜지스터
KR1020087027077A KR101378256B1 (ko) 2006-04-04 2008-11-04 성장형 나노핀 트랜지스터

Country Status (5)

Country Link
EP (4) EP2002470B1 (ko)
JP (4) JP2009532905A (ko)
KR (5) KR20090007393A (ko)
SG (2) SG170827A1 (ko)
WO (4) WO2007114927A1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147866A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
KR20150132002A (ko) * 2014-05-16 2015-11-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 이를 제조하기 위한 방법
US9941394B2 (en) 2014-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor
US10026829B2 (en) 2011-12-20 2018-07-17 Intel Corporation Semiconductor device with isolated body portion

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100790863B1 (ko) * 2005-12-28 2008-01-03 삼성전자주식회사 나노 와이어 제조 방법
US8734583B2 (en) 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US8354311B2 (en) 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US8643087B2 (en) * 2006-09-20 2014-02-04 Micron Technology, Inc. Reduced leakage memory cells
KR100945511B1 (ko) * 2008-04-10 2010-03-09 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7897494B2 (en) * 2008-06-24 2011-03-01 Imec Formation of single crystal semiconductor nanowires
DE102009024311A1 (de) * 2009-06-05 2011-01-05 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleiterbauelement und Verfahren zu seiner Herstellung
KR20130131708A (ko) 2012-05-24 2013-12-04 에스케이하이닉스 주식회사 메모리 셀 어레이 및 이를 포함하는 가변 저항 메모리 장치
US9006810B2 (en) * 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
EP2674978B1 (en) * 2012-06-15 2020-07-29 IMEC vzw Tunnel field effect transistor device and method for making the device
WO2014024266A1 (ja) * 2012-08-08 2014-02-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
KR20140040543A (ko) * 2012-09-26 2014-04-03 삼성전자주식회사 핀 구조의 전계효과 트랜지스터, 이를 포함하는 메모리 장치 및 그 반도체 장치
KR20140078326A (ko) * 2012-12-17 2014-06-25 경북대학교 산학협력단 터널링 전계효과 트랜지스터 및 터널링 전계효과 트랜지스터의 제조 방법
JP5886802B2 (ja) * 2013-08-29 2016-03-16 株式会社東芝 半導体装置
US9425296B2 (en) * 2013-09-09 2016-08-23 Qualcomm Incorporated Vertical tunnel field effect transistor
CN106463350B (zh) 2014-06-13 2019-12-20 英特尔公司 通过选择性削减规则网格的垂直沟道晶体管制造工艺
US9818877B2 (en) 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
US10559690B2 (en) 2014-09-18 2020-02-11 International Business Machines Corporation Embedded source/drain structure for tall FinFET and method of formation
US9634084B1 (en) 2016-02-10 2017-04-25 Globalfoundries Inc. Conformal buffer layer in source and drain regions of fin-type transistors
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10374041B2 (en) 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
KR102593708B1 (ko) * 2018-08-14 2023-10-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) * 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
JPH07112067B2 (ja) * 1990-01-24 1995-11-29 株式会社東芝 半導体装置
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
JP3202223B2 (ja) 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
JP3219307B2 (ja) * 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JPH05160408A (ja) * 1991-12-04 1993-06-25 Toshiba Corp 電界効果トランジスタおよびこれを用いたダイナミック型半導体記憶装置
JP3321788B2 (ja) * 1994-05-06 2002-09-09 ソニー株式会社 Ｍｉｓ型半導体装置及びその製造方法
JP3246196B2 (ja) * 1994-07-13 2002-01-15 ソニー株式会社 量子細線デバイスの形成方法
JP4047098B2 (ja) * 1994-09-13 2008-02-13 株式会社東芝 半導体装置及びその製造方法
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6747313B1 (en) * 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
DE19943390A1 (de) * 1999-09-10 2001-05-03 Walter Hansch Halbleiterbauelement
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
FR2823009B1 (fr) * 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US20030008515A1 (en) * 2001-07-03 2003-01-09 Tai-Ju Chen Method of fabricating a vertical MOS transistor
US6815750B1 (en) * 2002-05-22 2004-11-09 Hewlett-Packard Development Company, L.P. Field effect transistor with channel extending through layers on a substrate
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
JP4108537B2 (ja) * 2003-05-28 2008-06-25 富士雄 舛岡 半導体装置
US6855582B1 (en) * 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
JP2005116969A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 半導体装置及びその製造方法
US7348243B2 (en) * 2003-12-27 2008-03-25 Dongbu Electronics Co., Ltd. Semiconductor device and method for fabricating the same
ATE546837T1 (de) * 2004-01-22 2012-03-15 Ibm Vertikal fin-fet-mos-vorrichtungen
US7122425B2 (en) * 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7242057B2 (en) * 2004-08-26 2007-07-10 Micron Technology, Inc. Vertical transistor structures having vertical-surrounding-gates with self-aligned features
US7241655B2 (en) * 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
JP3764161B2 (ja) * 2004-09-17 2006-04-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
DE102005045078B4 (de) * 2004-09-25 2009-01-22 Samsung Electronics Co., Ltd., Suwon Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026829B2 (en) 2011-12-20 2018-07-17 Intel Corporation Semiconductor device with isolated body portion
WO2015147866A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
US10727339B2 (en) 2014-03-28 2020-07-28 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
US9941394B2 (en) 2014-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor
KR20150132002A (ko) * 2014-05-16 2015-11-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 디바이스 및 이를 제조하기 위한 방법
US9673209B2 (en) 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US10134918B2 (en) 2014-05-16 2018-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same

Also Published As

Publication number Publication date
KR101474028B1 (ko) 2014-12-17
JP2009532907A (ja) 2009-09-10
EP2008309A1 (en) 2008-12-31
EP2002470B1 (en) 2016-03-09
WO2007120493A1 (en) 2007-10-25
SG170827A1 (en) 2011-05-30
WO2007136461A2 (en) 2007-11-29
EP2002470A2 (en) 2008-12-17
KR20090007397A (ko) 2009-01-16
JP2009532903A (ja) 2009-09-10
EP2002468A1 (en) 2008-12-17
EP2002469A1 (en) 2008-12-17
JP5229635B2 (ja) 2013-07-03
WO2007114927A1 (en) 2007-10-11
KR101378256B1 (ko) 2014-03-25
JP5229587B2 (ja) 2013-07-03
JP2009532905A (ja) 2009-09-10
KR20090006169A (ko) 2009-01-14
KR20090005149A (ko) 2009-01-12
EP2002468B1 (en) 2013-07-24
WO2007136461A3 (en) 2008-01-17
KR20140051463A (ko) 2014-04-30
JP2009532904A (ja) 2009-09-10
SG172643A1 (en) 2011-07-28
WO2007120492A1 (en) 2007-10-25
JP5234439B2 (ja) 2013-07-10

Similar Documents

Publication Publication Date Title
KR20090007393A (ko) 나노핀 터널링 트랜지스터
US20070228491A1 (en) Tunneling transistor with sublithographic channel
US9893072B2 (en) DRAM with nanofin transistors
US8134197B2 (en) Nanowire transistor with surrounding gate
US8734583B2 (en) Grown nanofin transistors
US8823006B2 (en) Nanofin transistors with crystalline semiconductor fins

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid