JP4047098B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4047098B2 JP4047098B2 JP2002235155A JP2002235155A JP4047098B2 JP 4047098 B2 JP4047098 B2 JP 4047098B2 JP 2002235155 A JP2002235155 A JP 2002235155A JP 2002235155 A JP2002235155 A JP 2002235155A JP 4047098 B2 JP4047098 B2 JP 4047098B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- film
- soi
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 164
- 238000004519 manufacturing process Methods 0.000 title claims description 59
- 238000000034 method Methods 0.000 claims description 192
- 239000000758 substrate Substances 0.000 claims description 155
- 238000005468 ion implantation Methods 0.000 claims description 117
- 229910052751 metal Inorganic materials 0.000 claims description 109
- 239000002184 metal Substances 0.000 claims description 109
- 239000012535 impurity Substances 0.000 claims description 61
- 230000001133 acceleration Effects 0.000 claims description 52
- 229910052718 tin Inorganic materials 0.000 claims description 49
- 229910052732 germanium Inorganic materials 0.000 claims description 42
- 229910021332 silicide Inorganic materials 0.000 claims description 39
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 38
- 150000002500 ions Chemical class 0.000 claims description 31
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 20
- 239000010408 film Substances 0.000 description 719
- 239000010410 layer Substances 0.000 description 228
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 159
- 108091006146 Channels Proteins 0.000 description 156
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 114
- 229920005591 polysilicon Polymers 0.000 description 113
- 239000013078 crystal Substances 0.000 description 110
- 230000007547 defect Effects 0.000 description 106
- 229910052710 silicon Inorganic materials 0.000 description 94
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 86
- 239000010703 silicon Substances 0.000 description 86
- 230000015556 catabolic process Effects 0.000 description 79
- 150000004767 nitrides Chemical class 0.000 description 64
- 239000011229 interlayer Substances 0.000 description 59
- 230000000694 effects Effects 0.000 description 51
- 238000001020 plasma etching Methods 0.000 description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 44
- 230000008569 process Effects 0.000 description 43
- 238000000137 annealing Methods 0.000 description 38
- 239000003990 capacitor Substances 0.000 description 37
- 238000002955 isolation Methods 0.000 description 37
- 238000003860 storage Methods 0.000 description 35
- 238000005530 etching Methods 0.000 description 33
- 238000005229 chemical vapour deposition Methods 0.000 description 30
- 238000000206 photolithography Methods 0.000 description 27
- 229910052785 arsenic Inorganic materials 0.000 description 26
- 238000010586 diagram Methods 0.000 description 25
- 230000004888 barrier function Effects 0.000 description 21
- 238000010438 heat treatment Methods 0.000 description 21
- 230000006872 improvement Effects 0.000 description 21
- 239000010936 titanium Substances 0.000 description 21
- 229910052681 coesite Inorganic materials 0.000 description 20
- 229910052906 cristobalite Inorganic materials 0.000 description 20
- 230000003647 oxidation Effects 0.000 description 20
- 238000007254 oxidation reaction Methods 0.000 description 20
- 239000000377 silicon dioxide Substances 0.000 description 20
- 229910052682 stishovite Inorganic materials 0.000 description 20
- 229910052905 tridymite Inorganic materials 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 19
- 239000000203 mixture Substances 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 230000004048 modification Effects 0.000 description 19
- 230000002829 reductive effect Effects 0.000 description 19
- 229910018125 Al-Si Inorganic materials 0.000 description 18
- 229910018520 Al—Si Inorganic materials 0.000 description 18
- 238000007667 floating Methods 0.000 description 18
- 229910002665 PbTe Inorganic materials 0.000 description 17
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 17
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 16
- 229910052782 aluminium Inorganic materials 0.000 description 16
- 238000009792 diffusion process Methods 0.000 description 16
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 125000005842 heteroatom Chemical group 0.000 description 15
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 13
- 230000014759 maintenance of location Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000000059 patterning Methods 0.000 description 11
- 239000003870 refractory metal Substances 0.000 description 11
- 229910000673 Indium arsenide Inorganic materials 0.000 description 10
- 229910018594 Si-Cu Inorganic materials 0.000 description 10
- 229910008465 Si—Cu Inorganic materials 0.000 description 10
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 10
- 238000001465 metallisation Methods 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 239000000243 solution Substances 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 239000010409 thin film Substances 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 229910020328 SiSn Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 229910052949 galena Inorganic materials 0.000 description 9
- 230000010354 integration Effects 0.000 description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- YBNMDCCMCLUHBL-UHFFFAOYSA-N (2,5-dioxopyrrolidin-1-yl) 4-pyren-1-ylbutanoate Chemical compound C=1C=C(C2=C34)C=CC3=CC=CC4=CC=C2C=1CCCC(=O)ON1C(=O)CCC1=O YBNMDCCMCLUHBL-UHFFFAOYSA-N 0.000 description 8
- 229910020968 MoSi2 Inorganic materials 0.000 description 8
- 229910005642 SnTe Inorganic materials 0.000 description 8
- 229910008479 TiSi2 Inorganic materials 0.000 description 8
- 229910007657 ZnSb Inorganic materials 0.000 description 8
- 229910052454 barium strontium titanate Inorganic materials 0.000 description 8
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 229910017758 Cu-Si Inorganic materials 0.000 description 7
- 229910017931 Cu—Si Inorganic materials 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 7
- 239000002131 composite material Substances 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 238000005036 potential barrier Methods 0.000 description 7
- UHOVQNZJYSORNB-UHFFFAOYSA-N Benzene Chemical compound C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 description 6
- 229910008814 WSi2 Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000007740 vapor deposition Methods 0.000 description 6
- 229910005542 GaSb Inorganic materials 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- -1 oxygen ions Chemical class 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910008484 TiSi Inorganic materials 0.000 description 4
- XMIJDTGORVPYLW-UHFFFAOYSA-N [SiH2] Chemical compound [SiH2] XMIJDTGORVPYLW-UHFFFAOYSA-N 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 239000002585 base Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 125000001590 germanediyl group Chemical group [H][Ge]([H])(*)* 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910018999 CoSi2 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 3
- 229960001231 choline Drugs 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000002052 molecular layer Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000001552 radio frequency sputter deposition Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 238000001953 recrystallisation Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
- KQVYBYSUVFRMGE-UHFFFAOYSA-M 1-hexadecylpyridin-1-ium;iodide Chemical compound [I-].CCCCCCCCCCCCCCCC[N+]1=CC=CC=C1 KQVYBYSUVFRMGE-UHFFFAOYSA-M 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910001854 alkali hydroxide Inorganic materials 0.000 description 2
- 150000008044 alkali metal hydroxides Chemical class 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 238000003877 atomic layer epitaxy Methods 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000010574 gas phase reaction Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- HMMGMWAXVFQUOA-UHFFFAOYSA-N octamethylcyclotetrasiloxane Chemical compound C[Si]1(C)O[Si](C)(C)O[Si](C)(C)O[Si](C)(C)O1 HMMGMWAXVFQUOA-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000003887 surface segregation Methods 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- KCXVZYZYPLLWCC-UHFFFAOYSA-N EDTA Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(O)=O)CC(O)=O KCXVZYZYPLLWCC-UHFFFAOYSA-N 0.000 description 1
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 150000001298 alcohols Chemical class 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013329 compounding Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005108 dry cleaning Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ集積回路等、微細パターン及び高集積密度が要求される集積回路の好適な半導体装置に係り、特にＳＯＩ構造を有したＭＯＳＦＥＴ及びＭＩＳＦＥＴ等の特性改善に適した新規な構造及びその製造方法に関する。
【０００２】
【従来の技術】
近年の半導体集積回路、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術における高集積化には著しいものがある。しかし、集積度の進展にともない、ＤＲＡＭのメモリセル面積は益々減少する傾向にあり、自然界に存在するアルファ線により引き起こされる記憶内容の消失、即ち、いわゆるソフトエラーを防ぐためのセル容量の確保が難しくなっている。そこで、絶縁膜上の単結晶シリコン膜上に半導体素子を作ることが行われている。いわゆるＳＯＩ（Silicon-On-Insulator）素子は、微細かつ高速であり、高性能素子として有望である。
ＳＯＩ素子はその構造ゆえに、酸化膜等の絶縁膜の上に形成されたＳｉ層を活性領域として作成されているため、この活性領域中のトランジスタ等の素子が完全に分離され、更には集積回路等を作成した場合に、基板との結合容量が少ない等の利点が期待されている。又同時にＳＯＩ素子はアルファ線により発生する電子・正孔対を、絶縁膜上の単結晶シリコン膜（以下、ＳＯＩ膜とする）内に制限することができるためＤＲＡＭセル等におけるソフトエラー耐性は飛躍的に向上する。
【０００３】
図４７はシリコン基板２０１の上に絶縁層２０２を介して形成された単結晶シリコン膜（ＳＯＩ膜）２０３からなるいわゆるＳＯＩ基板の上にＤＲＡＭが形成された場合の断面構造を示す。ＳＯＩ膜２０３中に形成されたｎ+ ソース領域２０６の上部にはコンタクト電極４０８を介してデータ線（ビット線）４０９が形成されている。又、ｎ+ ドレイン領域２０６の上部にはコンタクト電極４１０を介して蓄積電極４０５、容量絶縁膜４０６、対向電極４０７が形成されている。又、ｎ+ ソース領域２０６とｎ+ ドレイン領域２０６との間のチャンネル領域となるＳＯＩ膜２０３の上部にはゲート酸化膜２０４を介してポリシリコン等のゲート電極２０５が形成され、このゲート電極２０５は同時にＤＲＡＭのワード線として機能する。
【０００４】
しかしＳＯＩ素子には図４８に示すように、基板浮遊効果に起因してバルク素子に比してドレイン破壊電圧が低下するという問題がある。図４８ではＳＯＩ素子の代表としてＳＯＩ・ＭＯＳＦＥＴを取り上げ、このＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴのドレイン耐圧を各ＭＯＳＦＥＴのゲート長ｌに対してプロットしたものである。更に、ＳＯＩ素子（ＳＯＩ・ＭＯＳＦＥＴ）には、図４９に示すようにスイッチング動作時における電流オーバーシュートなどの不安定性の問題があり、実用上の大きな問題になっている。図４９は入力ゲート電圧の波形に対する出力ドレイン電流の波形を示すものであるが、出力ドレイン電流にオーバーシュートが示されている。
【０００５】
なお、広義にはＳＯＩ構造は絶縁膜の上の層のＳｉが単結晶、多結晶、更にはアモルファスであったり、絶縁物が厚かったり、薄かったり、又、それらが単結晶であったり、アモルファスであったりと、いろいろな構造があるわけであるが、以後の説明においては、基本的には絶縁膜の上の層のＳｉが単結晶である場合を主に説明し、上述したように、この絶縁膜の上の層の単結晶Ｓｉ膜をＳＯＩ膜と呼ぶこととする。ただし、以後の説明で理解できることであるが、このＳＯＩ膜には、部分的にアモルファス領域や結晶欠陥発生領域等が含まれる場合もある。
【０００６】
この様な、ＳＯＩ素子における基板浮遊効果対策として、例えばＭＯＳＦＥＴのチャンネル領域に対してバンドギャップ（禁制帯幅）の狭い材料をソース領域に用いた構造が提案されている（特開平０１−２５５２５２号公報）。この装置では、ＭＯＳＦＥＴのソース領域を構成する半導体のバンドギャップをチャンネル領域を構成する半導体のバンドギャップよりも狭めることにより、基板浮遊効果の主原因となる、正孔のチャンネル内の蓄積が効果的に防止可能である。
【０００７】
チャンネル領域を形成している半導体であるＳｉよりもバンドギャップの狭い半導体材料として、最も代表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、これを用いたものの一つに、図５０（ａ）に示すような断面を有するＳＯＩ・ＭＯＳＦＥＴがある。図５０（ａ）のＳＯＩ・ＭＯＳＦＥＴはＳｉ基板２０１の上に酸化膜等の絶縁層２０２が形成されその上に活性層となるＳＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ+ ソース／ドレイン領域２０６が形成されている。図５０（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０６の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点である。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０６との間のチャンネル領域２０３の上部にはゲート酸化膜２０４が形成され、その上に例えばポリシリコン等のゲート電極２０５が形成されている点は通常のＭＯＳＦＥＴと同様である。
【０００８】
図５０（ａ）のＳＯＩ・ＭＯＳＦＥＴのポテンシャルプロファイルを図５０（ｂ）に示す。この様なＭＯＳＦＥＴでは、図５０（ｂ）に示すように、ソース領域のバンドギャップを破線の位置まで狭くすることができ、チャンネルとｎ+ ソース領域間のエネルギー障壁の減少に伴い、ｎ+ ソース領域内部へ流れる正孔電流は、指数関数的に増大することが実験的に、あるいはシミュレーションにより明らかである。
【０００９】
例えばチャンネル長０．５μｍのＳＯＩ・ＭＯＳＦＥＴの電流電圧特性を図５１（ａ）に示す。図５１（ａ）に示す電流電圧特性の内実線はＧｅイオンを加速電圧Ｖac＝５０ｋＶでドーズ量Φ＝３×１０16ｃｍ-2でイオン注入したＳＯＩ・ＭＯＳＦＥＴについて測定したものである。図中、破線で示すＳｉのみをソース／ドレイン領域とするＭＯＳＦＥＴに対し、ＳｉＧｅ層をソース／ドレイン領域内部に有する実線で示すＭＯＳＦＥＴはドレイン破壊電圧が１Ｖ以上改善していることがわかる。
【００１０】
図５０（ａ）に断面構造を示したようなＳＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造される。まず、ＳＩＭＯＸ（Separation by IMplanted OXygen）法を用いてＳＯＩ基板を作成する。即ち、シリコン基板２０１に酸素イオンをイオン注入し、熱処理することにより、上層のシリコン膜（ＳＯＩ膜）２０３とシリコン基板２０１を分離するように、埋め込み酸化膜２０２を形成する。そして、隣接する素子間を電気的に分離するための、素子間分離領域となるフィールド酸化膜領域をＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成する（図５０（ａ）においては、素子間分離領域の図示を省略している）。続いて、フィールド酸化膜領域に囲まれた素子形成領域（活性領域）のＳＯＩ膜２０３の表面を露出させ熱酸化法等によりＳＯＩ膜２０３の表面にゲート酸化膜２０４を形成した後、この上にＬＰＣＶＤ（Low Pressure Chemical Vapour Deposition)法等によるポリシリコン層２０５の形成を行う。そして、リソグラフィー工程により、レジストパターンをポリシリコン層上のゲート電極予定領域に形成し、このレジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法等により、ポリシリコンゲート電極２０５、及び、ゲート酸化膜２０４を形成する。そして、ｎ+ ソース／ドレイン領域２０６形成のためのＡｓ等のｎ型不純物イオンをポリシリコンゲート電極２０５を用いて自己整合的にイオン注入し、熱処理する。続いて、このソース／ドレイン領域２０６にＧｅをイオン注入し、熱処理を施し、ソース／ドレイン領域２０６の内部にＳｉＧｅ層２０７を形成すれば、図５０（ａ）に示すような、ＳＯＩ・ＭＯＳＦＥＴが完成する。実際にはこの後、更に酸化膜等の層間絶縁膜を表面に堆積し、この層間絶縁膜中に金属電極コンタクト用の開口（コンタクトホール）を形成し、ソース／ドレイン金属電極のメタライゼーションを行うのであるが、ここでは図示を省略する。
【００１１】
【発明が解決しようとする課題】
しかしながら、本発明者らが、このＭＯＳＦＥＴを種々の条件で試した結果、以下に示すような課題が明らかになった。即ち、
第１の課題として、図５１（ｂ）の実線に示すように、ヘテロ接合ＳＯＩ・ＭＯＳＦＥＴにおいては、微少なリーク電流が発生することが判明した。このリーク電流は上記ＭＯＳＦＥＴをＤＲＡＭ、特にそのメモリセル領域における選択トランジスタとして用いる場合は、致命的な特性の低下と、製造上の歩留まりの低減化をもたらす。
【００１２】
次に、第２の課題として、Ｇｅのイオン注入に伴う記憶素子等のゲート酸化膜２０４の耐圧等の信頼性劣化がある。図５２に示すようにＳｉＧｅ層を有したＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧はＧｅイオンのイオン注入時のドーズ量Φを大きくすれば、大きくするほど大きくなり、改善される。しかし、イオン注入時の加速電圧にも依存することではあるが、Ｇｅのドーズ量Φが、１〜３×１０16ｃｍ-2を越える場合等においてゲート酸化膜２０４の信頼性劣化が顕著に生じることが我々の検討により明らかになった。このゲート酸化膜の信頼性劣化は、ゲートに高い電圧が印加されるメモリセルにおいて特に深刻となり、製品の良品率を著しく低下させることが明らかになった。
【００１３】
更に、従来のＳｉx Ｇｅ1-x 領域を有するＭＯＳＦＥＴは以下のような第３の課題を有していた。つまり、チャンネル長０．５μｍの典型的な条件で試作した、ｎ+ ソース領域にＳｉx Ｇｅ1-x （ｘ＝０．２）を有するＭＯＳＦＥＴのドレイン破壊電圧は、図５１（ａ）に示したように４Ｖで、Ｇｅをイオン注入しない通常の素子に対し、１Ｖ以上改善している。しかしながら、本発明者らが、この方法を種々の条件で試した結果、ＬＳＩの種類によってはこの程度の耐圧改善では不足であることが判明した。例えばＥＥＰＲＯＭなどのＬＳＩに対しては更に高いドレイン破壊電圧を実現することが必須であることが判明したのである。この場合、Ｇｅの含有量を上げることは上述したようにゲート酸化膜の耐圧等の信頼性の劣化等が発生し実用的でないし、かつ効果も少ない。特に高速性が要求されるシステムＬＳＩ等の分野では、高い動作電圧においてより高い電流駆動力が要求される。この様な種類においては従来の素子の駆動力より高い電流値が必須となる。したがって従来のＳｉＧｅ層を有したＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧、電流駆動能力がＬＳＩの種類によれば不十分であるという第３の課題が明らかになった。
【００１４】
ところで、Ｇｅの格子間距離（共有結合半径）はＳｉに比べて４％ほど大きいため、Ｇｅのイオン注入量を大きくする等によりＳｉx Ｇｅ1-x 混晶のＧｅの組成（１−ｘ）を大きくするとＧｅが入ることによってＳｉ−Ｓｉx Ｇｅ1-x ヘテロ接合界面における結晶格子のミスフィットが発生し結晶に歪が生じてしまう。この歪に起因してその後の熱工程によってソース／ドレイン領域の内部やソース／ドレイン領域からチャンネル領域にあるｐｎ接合界面を横切る方向に結晶欠陥が生じることがわかった。更に、前述の第３の課題とも関連するが、ヘテロ接合のミスフィットに起因する結晶欠陥以外にもイオン注入のダメージによる二次欠陥も発生し、現実にはこの二次欠陥とミスフィットに起因する結晶欠陥とは複合する可能性もある。図５３にその例を示すが、ドレイン領域２０６とチャンネル領域２０３にまたがって、ｐｎ接合界面２１５を横切るように結晶欠陥領域Ｄが発生している。この結晶欠陥は（１００）面基板（ウェハ）を用いたＭＯＳＦＥＴの場合には、図５３に示すように、主に｛１１１｝面に沿って発生する傾向がある。又、その発生場所は広範囲に散らばってしまい、その制御は非常に困難であった。この様な場合には接合リーク電流の著しい増大をもたらし、素子の利用範囲を狭めてしまう結果となってしまった。したがってＳｉx Ｇｅ1-x 混晶のＧｅの組成（１−ｘ）を増大することに伴うジェネレーション・リコンビネーション（Ｇ／Ｒ）電流、即ち、接合リーク電流の増大はＤＲＡＭなどのメモリデバイスにおいてセルのデータ保持特性の劣化や、致命的な製造歩留まりの低減をもたらすという第４の課題が明らかとなった。
【００１５】
この第４の課題に係るＭＯＳＦＥＴ中における結晶欠陥は、ＳｉＧｅ層がソース領域中に完全に取り込まれていれば良いように考えられるが、ＳｉＧｅ層をソース領域の内部に完全に包み込んでしまえば、本発明の当初の目的である、ＳＯＩ・ＭＯＳＦＥＴにおける基板浮遊効果をより効率良く抑制することが困難となる。つまり、図５０（ｂ）のポテンシャルプロファイル（バンドダイアグラム）により理解できることでもあるがＳｉＧｅ層は、ソース／チャンネル間に形成されるｐｎ接合界面に十分に近づけた方が良く、ＳｉＧｅ層をｐｎ接合界面に近づければ、結晶欠陥がチャンネル側に侵入し、リークが発生しやすくなることとなる。
【００１６】
前述した課題を鑑み、本発明の主目的は、ＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳ・ＤＲＡＭ等の絶縁ゲート型半導体装置のチャンネル領域がフローティングになる効果、即ち基板浮遊効果を抑制することである。より具体的には、チャンネル領域を構成する半導体よりも禁制帯幅の狭い半導体からなる領域（狭バンドギャップ領域）を主電極領域の内部又は主電極領域に近接したＭＯＳＦＥＴやＭＯＳ・ＤＲＡＭ等の絶縁ゲート型半導体装置の新規な構造とその製造方法を提供することにより、ドレイン耐圧の向上とリーク電流の低減を同時に実現することである。
【００１７】
本発明の第２の目的はＧｅのイオン注入のドーズ量を大きくするとＭＯＳＦＥＴ（より一般的にはＭＩＳＦＥＴ）のドレイン耐圧は向上するが、ドーズ量の増大と共にリーク電流の発生やゲート酸化膜の耐圧の低下が生じるというトレードオフ関係（二律背反関係）を有効に解決できるＭＩＳＦＥＴ等の構造及びその製造方法を提供することである。
【００１８】
本発明の第３の目的は高い変換コンダクタンスｇm を有し、電流駆動能力の高いＭＩＳＦＥＴ及びそれを用いた集積回路の構造と、その製造方法を提供することである。
【００１９】
本発明の第４の目的は、Ｓｉと、Ｓｉよりも禁制帯幅の小さいＳｉＧｅやＳｉＳｎ等の狭バンドギャップ半導体とのヘテロ接合における格子不整合に起因する結晶欠陥を発生させない構造、あるいは結晶欠陥の発生位置とその方向を制御できる新規なＭＯＳデバイス、ＭＩＳデバイスの構造及び製造方法を提供することである。
【００２０】
本発明の第５の目的は製造方法に係り、上述した目的を同時に達成しながら、この製造に要する時間の短縮、いわゆるスループットを向上し、生産性を向上することである。
【００２１】
【課題を解決するための手段】
以上の目的を達成するために本発明は狭バンドギャップ領域を第１又は第２の主電極領域の少なくとも一方に（以下「一方の主電極領域」という。この「一方の主電極領域」とはソース領域、ドレイン領域の少なくとも一方という意味になることはもちろんである。）具備したＭＯＳＦＥＴ等の絶縁ゲート型トランジスタ、及びこの絶縁ゲート型トランジスタを用いた集積回路等の半導体装置の構造及びその製造方法を提供することを特徴とする。
【００２２】
より具体的には、図１以下に示すようなＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳＳＩＴ及び図３２以下に示すようなＭＯＳ・ＤＲＡＭが代表的な対象である。例えば、支持基体となる半導体基板２０１の上の第１の絶縁層２０２上に形成された第１導電型の第１の半導体膜２０３に形成された第２導電型の第１の半導体膜からなるソース領域２１６及びドレイン領域２２６と、ソース及びドレインに挟まれた第１の半導体膜２０３からなるチャンネル領域と、チャンネル領域の上部に形成された第２の絶縁層、即ちゲート絶縁層２０４を介してチャンネル領域を流れる電流を制御するゲート電極２０５、とを少なくとも有するＳＯＩ基板を用いた絶縁ゲート型トランジスタにおいて、以下に示す７つの手段により、上記目的を達成せんとするものである。つまり、
（１）上記目的を達成する第１の手段は、図１，図３に示すようにＭＯＳＦＥＴの主電極領域にドープする不純物の共有結合半径や、ＭＯＳＦＥＴの母体となるＳｉ中への不純物が導入されるサイト、即ち格子間位置（interstitial）か、置換位置（vacancy trapping）かといった点を考慮して、格子歪が補償されるべくドーピング条件を選ぶことである。即ち共有結合半径等を考慮した不純物の種類、その不純物のドーピングの際の主電極領域中の深さ（拡散深さ）を選定することである。
【００２３】
（２）第２の手段は図５，６，７，８，１０，１７（ａ）等に示すように狭バンドギャップ領域の位置をＭＯＳＦＥＴの主動作状態における空乏層の位置よりも深く形成することである。主動作状態における空乏層の位置とは、例えば、ゲートを３Ｖで駆動するＭＯＳＦＥＴ又はＭＯＳ−ＬＳＩにおいてはゲート電極に３Ｖ印加時のゲート酸化膜直下に拡がる空乏層の位置をいう。この様に空乏層の位置よりも低く狭バンドギャップ領域を形成することにより、たとえ結晶欠陥が発生してもそれがＭＯＳＦＥＴ等のリーク電流となることはない。更に狭バンドギャップ領域が深い位置にあることによりチャンネル中に蓄積された正孔の吸い出し効果が増大する。
【００２４】
（３）第３の手段は、図１１，１２，１４，１５，１７に示すようにＭＯＳＦＥＴのチャンネル領域と主電極領域との界面に形成されるｐｎ接合面を超えてＳｉＧｅ領域等の狭バンドギャップ半導体と、Ｓｉ等のチャンネル領域を形成する半導体とのヘテロ接合界面が存在すること、又は狭バンドギャップ半導体領域そのものが、存在することである。
【００２５】
前述の如く、典型的な従来のヘテロ接合を有するＭＯＳＦＥＴでは、ＳｉＧｅ層とＳｉ層の間に形成されるヘテロ接合は、ソース／チャンネル間のｐｎ接合の内側（ソース領域側）に形成される。これは確かに、正孔の吸収効果はあるものの、チャンネルの正孔から見ると、ｐｎ接合のエネルギーバリアは残存し、排出されない正孔がチャンネル内に蓄積する。ドレイン破壊現象がこのチャンネル内に蓄積する正孔によって引き起こされるのは周知の事実であり、したがって、従来のように前記ヘテロ接合をｐｎ接合の内側に置くことはドレイン破壊電圧を上げるという目的のためには必ずしも最善ではない。図１３には、従来のヘテロ接合を有しないＭＯＳＦＥＴ（ホモ接合ＭＯＳＦＥＴ）と本発明のヘテロ接合ＭＯＳＦＥＴのエネルギーバリアを比較して示す。正孔から見たエネルギーバリアの高さを最も低くできるのは同図の太線で示した場合であることは明らかである。即ち、本発明者らは、チャンネル領域内で、正孔に対するポテンシャルの最も低い所と狭バンドギャップ領域の価電子帯のバンド端Ｅv （ＳｉＧｅ）が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することが最もドレイン破壊電圧が高くなることを見いだした。そのためには、図１１，１２，１４，１５，１７等に示すように狭バンドギャップ領域をｐｎ接合界面２１５を越えて、正孔のポテンシャルが最小値（極値）となる位置までチャンネル側に延在させることが望ましいのである。即ち図１１等において、ｐｎ接合面のチャンネル側にはｐ型のＳｉＧｅ領域２３７が存在することとなる。
【００２６】
（４）第４の手段は図１８（ａ）に示すように狭バンドギャップ領域をゲート酸化膜直下のチャンネル領域にまで延長して形成することである。狭バンドギャップ領域として代表的なＳｉＧｅ領域は電子の移動度がＳｉよりも高く、したがって高い変換コンダクタンスｇm が得られ、電流駆動能力が高くなる。図１８（ｂ）に示す構造は、例えば、ＧｅやＳｎのイオン注入の加速電圧を高くしてゲート電極を透過してイオンが打ち込まれるようにすれば良い。
【００２７】
（５）第５の手段はヘテロ接合に起因する結晶欠陥の発生位置と発生方向を制御することである。図１９（ｄ），２０に示すように結晶欠陥Ｄを主電極領域２１６，２２６の内部に形成することにより、たとえ欠陥が発生してもＭＯＳＦＥＴ等のリーク電流となることはない。
【００２８】
（６）第６の手段は狭バンドギャップ領域と母体の半導体とのヘテロ接合における格子定数不整合を最適化することである。即ちＳｉＧｅの場合で説明すれば、図２３に示すように欠陥の数はＧｅのイオン注入の加速電圧とドーズ量に依存し、例えばイオン注入の加速電圧Ｖac＝２５ｋＶではＧｅが３０％以上で増大する。一方、ドレイン耐圧の改善効果は図２２に示すようにＧｅが１％以上で徐々に増大し、５〜１５％では急峻であるが２５〜３０％以上ではなだらかな増大となり、飽和の傾向にある。そこでＳｉx Ｇｅ1-x のＳｉの組成ｘを９９％〜７０％（Ｇｅの組成を１〜３０％）の範囲に選定することにより、ドレイン耐圧の向上をはかりながら、結晶欠陥も発生させないようにできる。
【００２９】
以上の６つの手段に加え、図５，図９に示すように、第１の一方の主電極領域４７と第２の一方の主電極領域２１６，２２６を有するＭＯＳＦＥＴにおいて第２の一方の主電極領域２１６，２２６は、第１の一方の主電極領域４７の上部に形成され、第２の一方の主電極領域２１６，２２６を貫通する溝を介して、第１の一方の主電極領域４７上に金属電極２１８，２２８が形成されていることが好ましい。ここで第２の一方の主電極領域とはｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６であり第１の一方の主電極領域はＳｉＧｅ等の狭バンドギャップ半導体領域４７である。
【００３０】
又、上記７つの手段に加え、図６に示すように第１の一方の主電極領域４７の上部に、第１の一方の主電極領域４７に接して、第１の半導体よりも禁制帯幅の小さい第３の半導体からなる第３の一方の主電極領域５１が更に形成され、第３の一方の主電極領域５１を介して、第１の一方の主電極領域４７が、金属電極２１８，２２８と接続されていることが好ましい。ここで第３の半導体の禁制帯幅は第２の半導体の禁制帯幅と同じか、それよりも若干小さいことが望ましい。
【００３１】
又、上記７つの手段に加え、図７，図１４（ｂ），図１５，及び図１７（ｂ）等に示すようにＭＯＳＦＥＴ，ＭＩＳＦＥＴ等の絶縁ゲート型トランジスタの第１の一方の主電極領域４７，４８，２３７の上部に、第１の一方の主電極領域４７，４８，２３７に接して、金属シリサイド膜７４が更に形成され、第１の一方の主電極領域４７，４８，２３７が、金属シリサイド膜７４を介して金属電極２１８，２２８と接続されていることが望ましい。
【００３２】
以上のＭＯＳＦＥＴの構造は個別素子（ディスクリートデバイス）に限られるわけではなく、ＤＲＡＭ等の集積回路の適用することにより、より効果的となる。即ちリーク電流の小さなＭＯＳＦＥＴをＤＲＡＭの選択トランジスタに用いることにより、ＤＲＡＭの保持特性が向上することとなる等種々の集積回路の特性が更に改善されるからである。
【００３３】
即ち、図３２〜図３８に示すように、支持基板２０１，４０１と、支持基板上に形成された埋め込み絶縁膜２０２と、埋め込み絶縁膜の上部に形成された第１の半導体からなる第１導電型のチャンネル領域２０３と、該チャンネル領域を挟んで、対向して形成された第１及び第２の主電極領域と、チャンネル領域の上部に形成されたゲート絶縁膜２０４と、ゲート絶縁膜の上部に形成されたワード線２０５と、第１の主電極領域に接続されたビット線４０９と、第２の主電極領域に形成された蓄積容量部とを少なくとも具備するＤＲＡＭであって、上記第１及び第２の主電極領域の少なくとも一方が、第１の半導体より禁制帯幅の小さい第２の半導体からなる部分４１１，４１２を有するか、もしくはその全部が第２の半導体からなり、第２の半導体からなる領域はチャンネル領域２０３と直接、接するか、もしくは第２導電型の第１の半導体からなる領域２１６，２２６を介して、チャンネル領域と接していることである。ここで第１の半導体を例えばＳｉとすれば、第２の半導体はＳｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x ，ＰｂＳ，Ｓｉx （ＰｂＳ）1-x 等ということになる。又、蓄積容量部の構造から、より具体的には、図３２，３３，３４，３５に示すようなトレンチ型、図３６，３７，３８に示すようなスタック型のＤＲＡＭに適用可能である。
【００３４】
前述の説明ではＳＯＩ・ＭＯＳＦＥＴについて主に説明したが、本発明の技術思想はチャンネル領域が他の領域に対してフローティングになるようなＦＥＴや静電誘導トランジスタ（Static Induction Transistor;ＳＩＴ）に適用できるものであり、例えば図３９〜図４２に示すようなＳＧＴ（Surrounding Gate Transistor)や図４４（ｂ）に示すような縦型の薄膜トランジスタ及びこれらを用いたＤＲＡＭにも適用できるものである。
【００３５】
図３９に示すＳＧＴ・ＤＲＡＭは第１導電型の第１の半導体からなる領域３０１を少なくともその最上層に有する支持基板と、支持基板の上部に形成された、第２導電型の第１の半導体からなる柱状形状の蓄積電極領域３０２と、蓄積電極領域と接して、その上部に形成された第２導電型の第１の半導体からなる柱状形状の第１主電極領域３０２と、第１の主電極領域の上部に、第１の主電極領域３０２と接して形成された、第１導電型の第１の半導体からなる柱状形状のチャンネル領域３０３と、チャンネル領域の上部に形成された、第１の半導体よりも禁制帯幅の小さい第２の半導体からなる第２主電極領域３１１と、第２主電極領域に接続されたビット線４０９と、蓄積電極領域３０２の側壁部を囲んだ容量絶縁膜と、チャンネル領域３０３の側壁部を囲んだゲート絶縁膜と、容量絶縁膜を囲んだプレート電極３０６と、ゲート絶縁膜を囲んだワード線３０８とを少なくとも具備するＤＲＡＭで、第２主電極領域３１１はチャンネル領域３０３と直接、接しているか、もしくは第２導電型の第１の半導体からなる領域３０４を介して、チャンネル領域３０３と接続されていることを特徴とする。ここで第１の半導体をシリコン（Ｓｉ）とすれば、第２の半導体はＳｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x ，Ｓｉx （ＰｂＳｅ）1-x ，Ｓｉx （ＩｎＡｓ）1-x 等となることは前述と同様であり、第１及び第２の主電極領域とはＳＧＴのソース領域又はドレイン領域のいずれかをいう。又、ＳＧＴの蓄積容量部は図４１，図４２に示すように第２主電極領域３１３の上部に形成しても良く、この場合は第１主電極領域３２２をビット線３２２に接続するようにすれば良い。図４１，図４２では第２の半導体はビット線３２２の一部にも形成されているが、この場合、第２の半導体からなる第２主電極領域３１３を省略して、第１の半導体からなる第２主電極領域のみとすることも可能である。
【００３６】
本発明の第２の半導体（狭バンドギャップ領域）はイオン注入、ＭＢＥ、ＣＶＤ法等により形成可能で、ＳｉＧｅ，ＳｉＳｎの他にＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等の狭バンドギャップ半導体やＳｉx （ＰｂＳ）1-x ，Ｓｉx （ＰｂＳｅ）1-x 等の狭バンドギャップ半導体とＳｉとの混晶を用いることができる。ＰｂＳ，ＰｂＳｅ等はＭＢＥ，ＣＶＤ法により形成することが望ましい。又、イオン注入に際しては図４（ａ）及び（ｂ）に示すようにイオンの種類に応じて加速電圧を変え、異なる射影飛程（Ｒｐ）を用いて異なった位置にイオン打ち込みをすること、図１１（ｂ）等に示すようにゲート電極の両側に側壁絶縁膜を形成して平面パターン上で異なる場所に打ち込むことも有効である。例えば図４に示すように半導体基体２０１と、半導体基体の上部に形成された埋め込み絶縁膜２０２と、埋め込み絶縁膜の上部に形成された第１導電型の単結晶シリコン膜とからなるＳＯＩ基板をＳＩＭＯＸ法やＳＤＢ法で形成する第１ステップと、ＳＯＩ基板上の単結晶シリコン膜２０３の表面にゲート絶縁膜２０４及びゲート電極領域２０５を形成する第２ステップと、ゲート電極領域２０５をマスクとしてＧｅ又はＳｎの少なくとも一方のイオンをイオン注入する第３ステップと、ゲート電極領域の両側に側壁絶縁膜７１を形成する第４ステップと、ゲート電極２０５及び側壁絶縁膜７１をマスクとしてＰ+ 等の第２導電型不純物のイオンをイオン注入する第５ステップと、第５ステップ後のＳＯＩ基板を所定の温度で熱処理し、第２導電型不純物を、Ｇｅ又はＳｎの少なくとも一方の存在する領域を超えて拡散させる第６のステップを用いれば、Ｇｅ又はＳｎのシリコン中の拡散定数はＰやＡｓの拡散定数に比してはるかに小さいので図１９，又は図２０に示すＳｉＧｅ領域２５７をｎ+ ソース領域２１６の内部に包み込み、かつＳｉＧｅ領域２５７の端部をゲート電極端に近づける構造が高精度かつ容易に実現できる。即ち、結晶欠陥の発生によるリーク電流への寄与を抑制すると同時に、正孔を有効に吸い出す図１３に示すようなポテンシャルプロファイル（バンドダイアグラム）が実現できるのである。又、図１９（ｂ）に示すように斜めイオン注入によりＡｓ等を打ち込み、ＳｉＧｅ領域を含むようにしても良い。イオン注入後のアニールは結晶欠陥の位置を制御するためには７００℃以上の基板温度、より好ましくは７００℃〜１０００℃の基板温度が良い。アニール温度を７００℃以上に選定し、結晶欠陥Ｄを図２０に示すように主電極領域２１６，２２６内に収めてしまえばＧｅ，ＳｎをＳｉに対して３０％以上となるようにイオン注入してもＭＯＳＦＥＴのリーク電流は増大しない。
【００３７】
ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ等はイオン注入以外にＭＢＥ法やＣＶＤ法でも成長できる。例えばＳｉＨ4 （あるいはＳｉ2 Ｈ6 ）とＧｅＨ4 を用いればＳｉＧｅがＣＶＤでき、この際、ＡｓＨ3 ，ＰＨ3 をドーピングすればｎ+ 型ＳｉＧｅが成長できる。ＰｂＳは例えば［Ｐｂ（ＯＢｕt ）2 ］2 やＰｂＯ4 （ＯＢｕt ）6 とＨ2 Ｓとを用いてＣＶＤすれば良い。ＳＯＩ基板の表面の上層の単結晶シリコン膜（ＳＯＩ膜）２０３の深い位置、例えば、ＳＯＩ膜と埋め込み酸化膜との界面近傍に第２の半導体（狭バンドギャップ領域）をＣＶＤで形成することは、イオン注入のダメージを避ける点で有効である。この場合は最初に第１の半導体からなるＳＯＩ膜２０３の表面に第２の半導体を埋め込んで形成し、その上に埋め込み絶縁膜２０２を形成し、別に用意した半導体基体２０１を、埋め込み絶縁膜２０２を介して貼り合わせる、いわゆるＳＤＢ法を用いれば良い。第１の半導体からなるＳＯＩ膜２０３の表面に第２の半導体を埋め込むのは、第２の半導体形成予定部分をエッチング除去し、その部分に第２の半導体を選択成長させるか、あるいは溝の深さより厚くＣＶＤを行い、その後ＣＭＰ法等により平坦化すれば良い。
【００３８】
又、Ｓｉx Ｇｅ1-x 領域２７８のような第２の半導体は図３０に示すようにエピタキシャル成長と、このエピタキシャル成長時の下地からのＧｅ等の第２の半導体の成長元素の一部の外方拡散及び表面偏析を用いても形成できる。即ち、図３０（ａ）に示すようなＳＯＩ基板を形成する第１ステップと、ＳＯＩ基板の表層の第１の単結晶シリコン２９３膜の一部を選択的にエッチング除去し、第１の単結晶膜シリコン２９３膜の上部のみにＳｉＧｅ等のシリコンよりも禁制帯幅の小さい半導体２７７を図３０（ｂ）に示すように形成する第２ステップと、狭バンドギャップ層の上部及びＳＯＩ基板の埋め込み絶縁膜２０２の上部に第２の単結晶シリコン膜２０３をエピタキシャル成長し、図３０（ｃ）に示すようにその表面を平坦化する第３ステップとにより、狭バンドギャップ層の成長元素の一部、例えばＳｉＧｅの場合は、Ｇｅが外方拡散し、又、一部は表面偏析により、狭バンドギャップ層２９３の上部に、図３０（ｄ）に示すように第２の半導体のＳｉＧｅ領域２７８が形成される。この後は、イオン注入等を用いて第２の単結晶シリコン膜２０３を第１導電型の所定の不純物密度にドープする第４ステップと、図３０（ｄ）に示すように第２の単結晶シリコン膜の上にゲート絶縁膜２０４及びゲート電極領域２０５を形成する第５ステップと、図３０（ｅ）に示すように、ゲート電極領域２０５の両側に側壁絶縁膜７３を形成する第６ステップと、ゲート電極領域２０５及び側壁絶縁膜７３をマスクに第２導電型不純物イオンを第２の単結晶シリコン膜にイオン注入し、その後アニールする第７ステップによりソース領域２１６、ドレイン領域２２６が、ＳｉＧｅ領域２７８の内部に形成できる。
【００３９】
【発明の実施の形態】
図１は本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３はＳＯＩ膜２０３の表面から埋め込み酸化膜２０２に達するまで深く形成された熱酸化膜４により素子分離がなされている。そしてこの素子分離されたＳＯＩ膜２０３の領域を活性領域として、この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部には、Ｐを含むＳｉＧｅ領域２１７，２２７が形成され、このＳｉＧｅ領域２１７，２２７に対し、層間絶縁膜８中に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ポリシリコンゲート電極２０５の表面には後酸化膜と称せられる薄い酸化膜７が形成されている。ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６は、例えばＡｓ等のｎ型不純物を６×１０18〜１×１０21ｃｍ-3程度の高不純物密度にドープした領域である。
【００４０】
本発明の第１の実施の形態では、ソース／ドレイン領域２１６，２２６の表面側にＳｉより共有結合半径の小さいＰを含むＳｉＧｅ領域、即ちＧｅ、及びＰを含む領域２１７，２２７を有する。この様にすることで、Ｓｉより共有結合半径の大きいＡｓを含むｎ+ ソース／ドレイン領域２０６にＧｅのみを含む領域２０７が形成される従来の図５０（ａ）に示すような、ＳＯＩ・ＭＯＳＦＥＴで見られた、図５１（ｂ）に示すようなリーク電流の確率的な発生は見られなかった。
【００４１】
又、図５３に示すような結晶欠陥Ｄは全く発生しなかった。更に、ドレイン破壊電圧に関しては、従来のＡｓをｎ+ 不純物とし、この不純物拡散層にＧｅのみを注入したＳＯＩ・ＭＯＳＦＥＴに比べて、特に劣化することはなかった。
即ち、ソース拡散層用の不純物のみを含むＳＯＩ・ＭＯＳＦＥＴに対して、オフ領域のドレイン破壊電圧は１Ｖ向上した。
【００４２】
この様な効果が得られた理由は、以下のように考えられる。つまり、（１００）面における結晶欠陥は図５３に示すように、典型的には｛１１１｝面に沿って発生する傾向を有している。そして、Ｓｉより共有結合半径の大きいＧｅのイオン注入後ＳｉＧｅ領域の形成にともない、ストレス発生に伴う結晶歪がゲート電極端に集中するという、従来見られたＳＯＩ構造特有の現象が、Ｓｉより共有結合半径の小さいＰをｎ+ ソース領域２１６の不純物とした本発明の第１の実施の形態の構造により、改善され、結晶歪が有効に緩和されたためと考えられる。
【００４３】
ところで、本実施の形態において、ゲート長０．５μｍで形成した素子の実効チャンネル長は、０．３０μｍになっており、短チャンネル効果によるしきい値の低下が見られた。これは、Ｇｅ、及びＰのイオン注入の後の熱処理により、Ｐが横方向に拡散した結果であることがわかった。
【００４４】
本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴは以下のようにして製造することができる。図２（ａ）〜２（ｄ）は本発明の第１の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造工程別の断面図である。
【００４５】
（ａ）まず、ｐ型（１００）面のシリコン基板２０１に図２（ａ）に示すように、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2で注入する。
【００４６】
（ｂ）その後１３００℃で５時間熱処理することにより、図２（ｂ）に示すようにシリコン表面から深さ２００ｎｍの所に厚さ４００ｎｍの埋め込み酸化膜２０２を形成する。このとき、表面には単結晶シリコン膜（ＳＯＩ膜）２０３が形成される。即ち、いわゆるＳＩＭＯＸ法によりＳＯＩ構造を形成するのである。更にＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜をＮＨ4 Ｆ溶液等を用いたウェットエッチングすることにより、ＳＯＩ膜２０３を所定の厚さ、例えば１００ｎｍまで薄くする。
【００４７】
（ｃ）次に、ＬＯＣＯＳ法等の選択酸化技術により、図２（ｃ）に示すように素子分離用の酸化膜４を埋め込み酸化膜２０２に達するまで深く形成し、隣接する素子間を電気的に分離する。集積密度の高い場合はＢＯＸ法（Buried OXide法）等他の素子分離技術を用いても良い。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、リンドープのポリシリコン２０５を３００ｎｍの厚さでＣＶＤ法により堆積して、フォトリソグラフィー及びＲＩＥを用いた工程により図２（ｃ）に示すような、ゲート長０．５μｍのゲート電極２０５を形成する。
【００４８】
（ｄ）次に、後酸化膜７を厚さ１０ｎｍで形成した後、Ａｓを加速電圧Ｖac＝１５０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、９００℃で１時間熱処理し、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成し、更に図２（ｄ）に示すように、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で注入し、更に、Ｐを加速電圧Ｖac＝１５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入する。次に、８５０℃、３０分のアニールを施し、図示を省略するが、３００〜５００ｎｍのＳｉＯ2 膜又はＳｉＯ2 膜とＰＳＧ膜等の複合膜からなる層間絶縁膜８をＣＶＤ法により堆積し、この層間絶縁膜中にソース／ドレイン金属電極２１８，２２８用のコンタクトホールの開口を行い、その後Ａｌ−Ｓｉ、又はＡｌ−Ｓｉ−Ｃｕ等のメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成すれば本発明の第１の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００４９】
なお、本発明の第１の実施の形態においてＧｅの代わりにＳｎをイオン注入しても良く、又、ＧｅとＳｎとを同時にイオン注入しても良い。Ｐをｎ型不純物としてＳｎをイオン注入する場合にはＰ：Ｓｎ＝８：３程度で格子歪が補償される。Ｇｅ及びＳｎはＳｉ中に５×１０19ｃｍ-3〜１×１０20ｃｍ-3以上、好ましくは５×１０20ｃｍ-3の不純物密度で含まれていれば良い。本発明の効果がより発揮できるのはＳｉ中にＧｅが１〜３０％、より好ましくは５〜１５％含まれている場合である。又、ＭＯＳＦＥＴで説明したが、ゲート絶縁膜を窒化膜（Ｓｉ3 Ｎ4 ）等を用いたＭＩＳ・ＦＥＴでも同様であることはもちろんである。
【００５０】
なお、上記の本発明の第１の実施の形態において、最終的にはｎ+ ドレイン領域２２６、ｎ+ ソース領域２１６にはＡｓとＰとの２種類の不純物が導入されたことになるが、Ａｓの代わりにＰを用いて１種類のｎ型不純物となってもかまわない。又、Ａｓの代わりにＳｂを用いても良く、Ｐの代わりに同様にＳｉより共有結合半径の小さなＢやＣを用いても良く、更にこれらの複数の組み合わせでも良い。
【００５１】
図３（ａ）は本発明の第２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図３（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３はＳＯＩ膜２０３の表面から埋め込み酸化膜２０２に達するまで厚く形成された熱酸化膜４により素子分離がなされている。そしてこの素子分離されたＳＯＩ膜２０３の領域を活性領域として、この活性領域の内部にＡｓの高不純物密度領域であるｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように形成されている。又、ｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６の内部にはＳｉＧｅ領域２１１，２２１が形成され、このＳｉＧｅ領域２１１，２２１の表面にＰの高不純物密度領域２１９，２２９が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲートポリシリコン電極２０５の周辺には薄い酸化膜７と、スペーサとなる幅８０ｎｍの側壁酸化膜７１が形成されている。Ｐの高不純物密度領域２１９，２２９はこの側壁酸化膜７１の厚み分ゲートポリシリコン２０５から離れて形成されている。そして本発明の第１の実施の形態と同様に、層間絶縁膜８に形成されたコンタクトホールを介して、ソース金属電極２１８がｎ+ ソース領域２１６に、ドレイン金属電極２２８がｎ+ ドレイン領域２２６に接続されている。
【００５２】
本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴでは、ｎ+ ソース領域及びｎ+ ドレイン領域にＧｅとＡｓといういずれもＳｉよりも共有結合半径の大きな不純物のイオンのみをイオン注入した図５０（ａ）に示すようなＳＯＩ・ＭＯＳＦＥＴに比べて、ドレイン破壊電圧の改善効果は同程度であるが、リーク電流は本発明の第１の実施の形態と同様に顕著な改善が得られた。更にゲート長０．５μｍにおける実効チャンネル長は０．３８μｍであり、本発明の第１の実施の形態に比べて短チャンネル効果の抑制に改善が見られた。
【００５３】
なお、本発明の第２の実施の形態では、上記のように幅８０ｎｍのスペーサ７１を形成しているが、これは後述するようにＰをイオン注入してＰの高不純物密度領域２１９，２２９をＳｉＧｅ領域２１１，２２１中に、所定のオフセットを有して形成するためのものである。この場合、ｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６に対するＡｓ等のイオン注入の条件等他の条件を変えずに、Ｐの代わりにＰよりも更に共有結合半径の小さいＢを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2で注入してＢの高不純物密度領域を形成しても良い。このとき、先に打ち込んだｎ+ ソース、ドレイン領域２１６，２２６のＡｓイオンは、Ｂによって一部補償されることとなるが、ｎ型ＭＯＳＦＥＴとしての動作に本質的な問題は生じない。ＢはＰよりも更に共有結合半径が小さく、したがってＰよりも低ドーズで格子歪が補償できる。Ｂの高不純物密度領域を用いてもリーク電流の抑制効果は、前記本発明の第２の実施の形態の場合と同様であった。なお、Ｂの高不純物密度領域の存在によるｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６に対するコンタクト抵抗が問題となるときは、図３（ｂ）に示すように複数のＢの高不純物密度領域２１９ａ，２１９ｂ，２１９ｃに分割し、ソース金属電極２１８でｎ+ ＳｉＧｅ領域２１１とＢの高不純物密度領域２１９ａ，２１９ｂ，２１９ｃを短絡するようにすれば良い。図３（ｂ）はソース側のみを示しているが、ドレイン側についても同様である。又、ＭＯＳＦＥＴ以外でも、窒化膜（Ｓｉ3 Ｎ4 膜）、あるいはアルミナ膜（Ａｌ2 Ｏ3 ）等もゲート酸化膜として用いたＭＩＳＦＥＴでも同様である。
【００５４】
次に、図４（ａ）及び４（ｂ）を用いて本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を説明する。
【００５５】
（ａ）まず図２（ａ），２（ｂ）と同様にＳＩＭＯＸ法を用いて、ｐ（１００）基板２０１上に埋め込み酸化膜２０２とＳＯＩ膜２０３を形成する。ＳＯＩ膜は本発明の第１の実施の形態と同様に、その表面の熱酸化及びこの酸化膜のウェットエッチングにより１００ｎｍに、厚さを調整する。
【００５６】
（ｂ）その後、活性層以外の部分に図４（ａ）に示すように素子分離用酸化膜４を形成する。この酸化膜４はＬＯＣＯＳ法によれば良い。その後、ＬＯＣＯＳのときに選択酸化のマスクとして用いた窒化膜を除去し、更に１０ｎｍの厚さのゲート酸化膜を形成し、更にその上にＣＶＤ法により厚さ３００ｎｍのポリシリコン膜を形成する。次にフォトリソグラフィー及びＲＩＥによりゲート長０．５μｍのゲート電極パターン２０５を形成し、更に図４（ａ）に示すように厚さ１０ｎｍの後酸化膜７を形成する。
【００５７】
（ｃ）次に図４（ａ）のＳＯＩ膜２０３中に示した位置２３１をピークとして、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込み、次に、Ａｓを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝５×１０15ｃｍ-2で打ち込む。
【００５８】
（ｄ）その後、ＣＶＤ法を用いて酸化膜を１００ｎｍ堆積し、ＲＩＥ法等により、ゲート電極２０５の側壁に、幅８０ｎｍのＣＶＤ酸化膜のスペーサ７１を形成し、このスペーサ７１をマスクとして用い図４（ｂ）に示すようにＳＯＩ膜２０３中の位置２３２をピークとしてＰを加速電圧Ｖac＝１５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2で注入し、次に８５０℃、３０分のアニールを行う。
【００５９】
（ｅ）この後、基板表面にＣＶＤ法により層間絶縁膜８を堆積し、この層間絶縁膜８中にコンタクトホールを形成する。このコンタクトホールに、ソース金属電極２１８及びドレイン金属電極２２８を形成して、本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００６０】
前述の本発明の第１の実施の形態についても同様であるが、本発明の第２の実施の形態においてイオン注入したＧｅの代わりに、スズ（Ｓｎ）を加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2で打ち込み、熱処理を８５０℃、３０分行うことによりバンドギャップの狭い領域２１１，２２１等を形成しても良い。Ｓｎによりバンドギャップの狭い領域をｎ+ ソース／ドレイン領域中に形成した場合でもドレイン破壊電圧の改善効果は明らかで、図５０（ａ）に示すような、ｎ+ ソース領域２０６にＧｅとＡｓを注入したＳＯＩ・ＭＯＳＦＥＴに比べてドレイン耐圧は１．５Ｖ改善した。更に、図５１（ｂ）に示す確率的なリーク電流の発生は見られなかった。
【００６１】
この様な効果が得られた理由は、以下のように考えられる。即ち、Ｇｅ又はＳｎを含む、５×１０20ｃｍ-3程度の高不純物密度でバンドギャップの狭い領域をソースの表面部に設定せずに、チャンネル空乏層よりも深い位置に設定し、しかもＳｉより共有結合半径の小さいＰをｎ型不純物として含ませることで、チャンネル領域底部に蓄積した正孔を効率的に吸い出すことができ、リーク電流が減少し、同時にドレイン破壊電圧の改善効果も保持されるものと考えられる。
【００６２】
なお以上の本発明の第１及び第２の実施の形態において、所望の効果を得られるのは、ＧｅとＰ、ＧｅとＡｓとＰ、ＧｅとＡｓとＳｂ、更には、ＧｅとＢ、ＧｅとＢ及びＰの組み合わせがある。更にＧｅのイオン注入領域はＢ，Ｐ，Ａｓ等のイオン注入領域中に形成され、Ｂのイオン注入濃度は、Ａｓのイオン注入濃度よりも低いことが望ましい。又、Ｇｅの代わりにＳｎをイオン注入しても良く、例えばＳｎとＰ、あるいはＳｎとＰとＡｓ等を同時にイオン注入すれば良い。又、ＧｅとＳｎとを同時にイオン注入しても良い。Ｇｅ又はＳｎはシリコン中に５×１０19ｃｍ-3、望ましくは１×１０20ｃｍ-3以上含まれていれば良い。より好ましくはＧｅ，ＳｎはＳｉ中に５〜１５％含まれていることが良い。例えばＳｎを５×１０19ｃｍ-3含ませた場合、Ｐを１．６×１０20ｃｍ-3含ませれば、格子歪は緩和し、結晶欠陥は発生しない。なお、Ｇｅ又はＳｎとＡｓ＋Ｓｂとの組み合わせは、いずれもＳｉより共有結合半径が大きいが、いずれかがＳｉの格子間位置に入り、いずれかがＳｉ置換位置に入るという複雑な関係により格子歪補償が可能となる。なお、図３（ａ）ではＰの高不純物密度領域２１９がＳｉＧｅ領域２１１に含まれるような場合を示しているが、Ｐの高不純物密度領域２１９はＳｉＧｅ領域を超えて、よりゲート直下に近い側の位置に形成されるようにしても良い。この構造はスペーサ７１を用いないでＰをイオン注入すれば良い。
【００６３】
図５（ｄ）は本発明の第３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図５（ｄ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図示を省略しているがＢＯＸ法、ＬＯＣＯＳ法等により形成された素子分離領域に周辺を囲まれた活性領域を形成し、この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部をほぼ埋め込み酸化膜２０２に接するように深く形成されている。そして、ｎ+ ソース領域２１６と埋め込み酸化膜との界面、及びｎ+ ドレイン領域２２６と埋め込み酸化膜との界面にはＳｉＧｅ層４７が形成されている。活性層の表面に形成された層間絶縁膜８の一部に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【００６４】
本発明の第３の実施の形態では、図５（ｄ）に示すように、ソース／ドレイン領域２１６，２２６よりも深くＧｅの注入領域（ＳｉＧｅ層）４７を設けているので、リーク電流の発生の原因となる図５３に示すようなｐｎ接合近傍の結晶欠陥Ｄは生じず、ソース／ドレイン領域２１６，２２６にＧｅを注入した従来技術のＳＯＩ・ＭＯＳＦＥＴに発生するようなリーク電流も見られなかった。主動作状態におけるチャンネル領域に形成される空乏層２１４の位置よりも下の位置にＳｉＧｅ層４７が形成されていることが好ましい。又、ドレイン破壊電圧に関しては、この様にＳｉＧｅ層４７を深く形成した場合においても従来のヘテロ接合ＳＯＩ・ＭＯＳＦＥＴに比して特に変化はなく、ドレイン破壊電圧の改善効果を維持できた。即ち、Ｇｅを注入せずにソース拡散層を形成したＳＯＩ・ＭＯＳＦＥＴと比べると、オフ領域のドレイン破壊電圧は１Ｖ向上している。なお、ＭＯＳＦＥＴ以外でも窒化膜等をゲート絶縁膜として用いたＭＩＳＦＥＴでも同様である。
【００６５】
次に、図５（ａ）〜図５（ｄ）を用いて本発明の第３の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を説明する。
【００６６】
（ａ）まず図２（ａ），２（ｂ）と同様にＳＩＭＯＸ法を用いて、図５（ａ）に示すようにｐ（１００）基板２０１上に埋め込み酸化膜２０２とＳＯＩ膜２０３を形成する。ＳＯＩ膜は本発明の第１の実施の形態と同様、熱酸化及びこの熱酸化膜のウェットエッチングにより１００ｎｍに厚みを調整する。その後例えばＢＦ2 + を加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝１０13ｃｍ-2でイオン注入する等により、所望の不純物密度のＳＯＩ膜２０３を得る。
【００６７】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜を形成し、隣接する素子間を電気的に分離する。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成する。そして、リソグラフィー及びＲＩＥ工程によるパターニング技術により図５（ｂ）に示したようなゲート酸化膜２０４の上にゲートポリシリコン電極２０５が形成された構造を形成する。続いて、図５（ｂ）に示すように、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝１００ｋＶ，ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニールを施してソース／ドレイン領域２１６，２２６及びＳｉx Ｇｅ1-x 層４７を形成する。
【００６８】
（ｃ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続きＳｉx Ｇｅ1-x 層４７が露出するまでｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６のＳｉをＳＦ6 等を用いたＲＩＥによりエッチングし、図５（ｃ）に示すようなＵ溝を形成する。
【００６９】
なお、Ｇｅの代わりにＳｎをイオン注入してＳｉx Ｇｅ1-x 層４７の代わりにＳｉx Ｓｎ1-x 層をチャンネルの空乏層よりも深い位置に形成しても良く、ＧｅとＳｎとを同時にイオン注入しても良い。Ｇｅ又はＳｎはＳｉ中に５×１０19ｃｍ-3以上、望ましくは１×１０20ｃｍ-3以上含まれていれば良いが、より好ましくは５〜１５％程度Ｓｉ中に含まれていれば良い。又、Ｓｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x の代わりにＰｂＳ，ＰｂＳｅ，ＺｎＳｂ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い半導体層又はこれらとＳｉとの混晶を用いても良い。
【００７０】
（ｄ）そして、図５（ｄ）に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第３の実施の形態のＳＯＩＭＯＳＦＥＴが完成する。
【００７１】
図６（ｂ）は本発明の第４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。ＳｉＧｅ層４７が主動作状態における、ゲート酸化膜２０４の直下の空乏層２１４より深く形成されている構造の他の例である。図６（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図６（ｂ）では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図６（ｂ）はその活性領域部分のみを示す図である。この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部がほぼ埋め込み酸化膜２０２に達するように形成されている。そして、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６と埋め込み酸化膜２０２との界面にはＳｉＧｅ層（以下本発明の第４の実施の形態においては第１のＳｉＧｅ層という）４７が形成されている点は本発明の第３の実施の形態と同様であるが、第４の実施の形態は更に第２のＳｉＧｅ層５１がソース金属電極２１８のコンタクトホール開口部直下、及びドレイン金属電極２２８のコンタクトホール開口部直下からそれぞれ第１のＳｉＧｅ層４７に達するまで形成されている。第２のＳｉＧｅ層５１のＧｅの組成は、第１のＳｉＧｅ層４７のＧｅの組成と等しいか、第２のＳｉＧｅ層５１のＧｅの組成が高い方が望ましい。第２のＳｉＧｅ層のＧｅの組成を高くすることにより、より禁制帯幅が狭くなり、チャンネル中に蓄積された正孔の吸い出し効率が高くなるからである。そして活性領域の上部には層間絶縁膜８が形成され、２つの第２のＳｉＧｅ層５１に対し、それぞれ層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【００７２】
図６（ｂ）に示す本発明の第４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴは、本発明の第３の実施の形態と同様にドレイン破壊電圧が改善されると共に、リーク電流は顕著な改善が得られた。
【００７３】
次に本発明の第４の実施の形態の製造方法を前述した本発明の第３の実施の形態の製造方法で用いた図５（ａ），５（ｂ）を参照しつつ図６（ａ）及び６（ｂ）を用いて説明する。
【００７４】
（ａ）まず、図５（ａ），５（ｂ）に示すようなＳＩＭＯＸ法を用いた埋め込み酸化膜２０２の形成工程やその後のＳＯＩ膜２０３からなる活性領域表面へのゲート酸化膜２０４、ポリシリコンゲート電極２０５、Ｓｉx Ｇｅ1-x 層４７、ｎ+ ソース領域２１６、及びｎ+ ドレイン領域２２６等の形成工程は、本発明の第３の実施の形態とほぼ同様であるので、これらの工程の詳細な説明は省略する。
【００７５】
（ｂ）この様に、ポリシリコンゲート電極２０５、Ｓｉx Ｇｅ1-x 層４７、ｎ+ ソース領域２１６、及びｎ+ ドレイン２２６を形成した後、ＣＶＤ法等により層間絶縁膜用の酸化膜８を堆積する。この後、フォトリソグラフィー法及びＲＩＥ技術によりコンタクトホールの開口を行い、ｎ+ ソース／ドレイン領域２１６，２２６の表面のＳｉが露出するまで酸化膜８をエッチングする。そして、このコンタクトホール開口部にＧｅを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝１０16ｃｍ-2で図６（ａ）に示すようにイオン注入する。
【００７６】
（ｃ）次に、このＳＯＩ基板を熱処理することにより、Ｓｉx Ｇｅ1-x 層４７に接するように図６（ｂ）に示すような、第２のＳｉx Ｇｅ1-x 層５１を形成する。この後、図６（ｂ）に示すように、Ａｌ等からなる金属を用いてソース金属電極２１８、ドレイン金属電極２２８を形成し、本実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００７７】
上述の製造方法では、コンタクトホールの開口のためのエッチングは単結晶シリコン膜であるＳＯＩ膜２０３に形成されるｎ+ ソース／ドレイン領域２１６，２２６の表面まで行えば良く、本発明の第３の実施の形態のＳＯＩ・ＭＯＳＦＥＴを形成する方法に比べてプロセスが簡単でプロセスの制御性に優れている。なお、本発明の第３の実施の形態と同様Ｓｉx Ｇｅ1-x 層４７の代わりにＳｉx Ｓｎ1-x 又はＳｉとＧｅとＳｎとの混晶を用いても良い。又、ＧｅやＳｎはＳｉ中に５×１０19ｃｍ-3以上、好ましくは５×１０20ｃｍ-3以上含まれていることが必要で、最も好ましくはＳｉ中に５〜１５％含まれていることが良い。なお、ＰｂＳ，ＳｎＴｅ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い物質（狭バンドギャップ物質）をＳｉx Ｇｅ1-x 層４７，５１の代わりに用いても良い。この場合第２のＳｉx Ｇｅ1-x 層５１の代わりに用いる狭バンドギャップ物質の禁制帯幅を第１のＳｉx Ｇｅ1-x 層４７の代わりに用いる狭バンドギャップ物質の禁制帯幅より、更に狭くするか、ほぼ等しくすることが好ましい。ソース金属電極２１８に近づくにしたがってい、禁制帯幅が次第に狭くなることにより、正孔の吸い出し効果はより効率的となる。
【００７８】
図７は本発明の第５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図７においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図７では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図７はその活性領域部分のみを示す図である。この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部が、ほぼ埋め込み酸化膜２０２に達する程度に深く形成されている。第３及び第４の実施の形態と同様にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６の底部にはＳｉＧｅ層４８が形成され、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６の内部のＳｉＧｅ層４８の上部にはＴｉＳｉ2 ，ＷＳｉ2 ，ＭｏＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2 等のシリサイド層７４が形成されている。又、このシリサイド層７４に対し活性領域の上部に堆積された層間絶縁膜８の所定の一部に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ポリシリコンゲート電極２０５の両側には側壁窒化膜７３が形成されている。
【００７９】
なお、図７においてシリサイド層７４はＳＯＩ膜２０３の表面の凹部に形成されているが、シリサイド層７４の表面は、ＳＯＩ膜２０３とほぼ同一平面でフラットな形状に形成されていても良い。いずれにしても、Ｔｉ，Ｗ，Ｍｏ，Ｃｏ等の高融点金属とＳｉとの反応でシリサイド層７４がＳＯＩ膜２０３の表面からＳＯＩ膜２０３の深部に喰い込んで形成され、ＳｉＧｅ層４８と接していれば良い。
【００８０】
本発明の第５の実施の形態のＳＯＩ・ＭＯＳＦＥＴは、本発明の第３及び第４の実施の形態と同様にドレイン破壊電圧改善効果に優れ、しかも、リーク電流には顕著な改善が得られた。更に、シリサイド膜７４を有することから、オーミックコンタクト抵抗が低減されソース／ドレインの寄生抵抗が小さく、トランス・コンダクタンスｇｍが大きく、電流駆動能力の良好な素子特性が得られた。
【００８１】
以下に、本発明の第５の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を図８（ａ）〜８（ｄ）及び図７を用いて説明する。以後の説明においてはシリサイド層７４としてＣｏＳｉ2 を用いる場合で説明する。
【００８２】
（ａ）まず、ｐ型（１００）のシリコン基板２０１に対して、本発明の第１〜第４の実施の形態と同様にＳＩＭＯＸ法を用いてＳＯＩ基板を作成する。即ち酸素をイオン注入し、その後熱処理することにより、埋め込みシリコン酸化膜２０２を形成する。このとき、表面にはＳＯＩ膜２０３が形成される。次に、ＳＯＩ膜２０３を熱酸化し、そのＳＯＩ膜２０３の表面の熱酸化膜をＮＨ4 Ｆ溶液を用いたウェットエッチングを行う等により、ＳＯＩ膜２０３を例えば１００ｎｍまで薄くする。更に前述した各実施の形態と同様に、ボロン等をイオン注入し所望のチャンネル領域２０３の不純物密度を得る。
【００８３】
（ｂ）その後、ゲート酸化膜２０４を１０ｎｍの厚さでチャンネル領域２０３の上に形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、更にこのポリシリコンの表面に熱酸化膜７等を形成する。この熱酸化膜７の表面にフォトレジストを塗布し、リソグラフィー及びＲＩＥ工程により、図８（ａ）に示すようなポリシリコンゲート電極２０５、その表面の酸化膜７、ポリシリコンゲート電極２０５の下のゲート酸化膜２０４のパターンを形成する。
【００８４】
（ｃ）次に、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入して、８５０℃、３０分のアニールを施して、図８（ａ）に示すように、ソース／ドレイン領域２１６，２２６及びＳｉx Ｇｅ1-x 層４７を形成する。つまり、このアニールによりＧｅを７％含有するＳｉＧｅ層（Ｓｉ0.93Ｇｅ0.07層）４７が形成され、ｎ+ ソース／ドレイン領域２１６，２２６の不純物密度は１×１０20ｃｍ-2程度となる。ｎ+ ソース／ドレイン領域２１６，２２６とｐ型ＳＯＩ膜２０３との接合界面は、ＳｉＧｅ層４７よりも２０ｎｍ程度ＳＯＩ膜２０３の形成するチャンネル領域側へ位置することとなる。
【００８５】
（ｄ）次に、窒化膜を表面に例えば２０ｎｍ〜０．４μｍ堆積し、ＲＩＥ法等により、前記ゲート電極２０５等の側壁に側壁窒化膜７３を残置させ、更にこの側壁窒化膜７３と酸化膜７をマスクにしてＳｉをエッチングし図８（ｃ）に示すように、ソース／ドレイン領域２１６，２２６を例えば３０ｎｍエッチングする。なお、このソース／ドレイン領域２１６，２２６のエッチングの工程は省略して、ソース／ドレイン領域２１６，２２６の表面はＳＯＩ膜２０３とほぼ同一平面となるようにフラットな平面のままにしておいても良い。次に図８（ｃ）に示すように、全面にＴｉ膜１１２をＣＶＤ法、真空蒸着法、スパッタリング法等を用いて厚さ３０ｎｍに堆積する。更にＴｉ膜１１２の上に、（図示を省略しているが）熱処理時の酸化防止用として厚さ７０ｎｍのＴｉＮ膜をＣＶＤ法、真空蒸着法、スパッタリング法等を用いて堆積する。なお、このＴｉＮ膜の堆積は省略しても良い。
【００８６】
（ｅ）次に、このＴｉ膜１１２を７５０℃、Ｎ2 中３０秒の熱処理を行う。この際ＴｉＳｉ2 膜が形成される。又、この熱処理ではゲートポリシリコン電極２０５の上の酸化膜７上及び側壁ＳｉＮ膜７３上にはＴｉＳｉ2 は形成されずに未反応のＴｉとして残った。次に過酸化水素水を含む溶液中で処理することにより、この未反応のＴｉ及びＴｉＮを除去する。この後、更に８５０℃、３０秒の熱処理を行うことにより、厚さ６０ｎｍのＴｉＳｉ2 膜が図８（ｄ）に示すように形成される。この熱処理によりＳｉx Ｇｅ1-x 層４７は若干Ｇｅの組成が変化しＳｉx Ｇｅ1-x 層４８に変化する。
【００８７】
（ｆ）次に全面にＣＶＤ法で酸化膜８を堆積し、この酸化膜８にコンタクト孔を開口し、図７に示すようにＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等を用いたメタライゼーション工程により、ソース金属電極２１８、ドレイン金属電極２２８を形成する。なお、このコンタクトにＷ等を選択ＣＶＤ法により充填し次に配線材であるＡｌ−Ｓｉ（１％）−Ｃｕ（０．５％）を堆積し、フォトリソグラフィーにより加工しソース金属電極、ドレイン金属電極等の金属配線を形成しても良い。
【００８８】
以上の本発明の第５の実施の形態においては金属材としてＴｉを用いた場合について説明したが、この材料に限定されることはなくＮｉ，Ｐｔ，Ｗ，Ｍｏ等を用いても良い。又、これらＮｉ等の高融点金属の場合にもシリサイド化の熱処理時の酸化防止用として、これらの高融点金属の上にＴｉＮなどの膜を上記と同様に堆積し、それから熱処理を行っても良い。この膜はその後の過酸化水素水処理により未反応のＮｉ，Ｐｔ，Ｗ等の高融点金属とともに除去される。又、Ｓｉ0.9 Ｇｅ0.1 層／高融点金属層間に自然酸化膜が存在し、高融点金属のシリサイド化が阻害されるような場合、その界面に更にＴｉのような還元能力のある層を設置することも有効である。そして上記の７５０℃、３０秒の熱処理及び過酸化水素水処理後に８５０℃、３０秒で再熱処理する２ステップの熱処理方法を用いても良く、１回の熱処理でシリサイド化を行っても良い。又、本発明の第５の実施の形態ではこの珪化物（シリサイド）をそのまま残置してあるがＨＦ液を使って除去してしまっても良い。又、Ｓｉ0.9 Ｇｅ0.1 層４７の形成方法であるがこれは上記の例に限定されることはなく、レジスト等をマスクとしてｎ+ ソース領域２１６の側にのみ形成しても良い。又、上記の例ではｎ+ ソース／ドレイン領域２１６，２２６とｐ型ＳＯＩ層との間のｐｎ接合界面がＧｅの存在する領域よりもＭＯＳＦＥＴのチャンネル側に位置していたが、この接合部分がＧｅの存在する領域内にあっても良い。又、上記の例ではゲート電極上にＳｉＧｅ層、珪化物層を形成しなかったが、形成しても本発明の効果上影響はない。又、Ｓｉx Ｇｅ1-x 層の代わりにＳｉx Ｓｎ1-x 層を用いても良い。
【００８９】
図９（ｃ）は本発明の第６の実施の形態に係るＬＤＤ（Lightly Doped Drain)ＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図９（ｃ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図９（ｃ）では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図９（ｃ）はその活性領域部分のみを示す図である。この活性領域に、浅く、比較的低不純物密度のｎ- ソース領域８５、ｎ- ドレイン領域９５がＭＯＳＦＥＴのチャンネル領域となるＳＯＩ膜２０３に面して形成され、更に不純物密度２×１０18〜１×１０21ｃｍ-3のｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ただしここでｎ- ソース領域８５、ｎ- ドレイン領域９５と呼んでいるのは、ｎ+ ソース／ドレイン領域２１６，２２６に比して低不純物密度という意味で、具体的には５×１０16〜５×１０18ｃｍ-3程度の領域である。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の底部にはＳｉＧｅ層４７が形成されている。又、ｎ- ソース領域８５及びｎ- ドレイン領域９５の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ポリシリコン等のゲート電極２０５の両側には側壁窒化膜７３が形成され、これらゲート電極２０５を含んでＳＯＩ膜２０３の上部には層間絶縁膜８が形成されている。層間絶縁膜中に形成されたコンタクトホール及びｎ+ ソース／ドレイン領域２１６，２２６中に形成されたＵ溝を介してＳｉＧｅ層４７に達するソース金属電極２１８、ドレイン金属電極２２８が形成されている。
【００９０】
図９（ｃ）に示したような本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦＥＴはＬＤＤ構造とすることで、ｎ+ ソース／ドレイン領域２１６，２２６の深さ方向全面にＧｅがイオン注入された従来技術と比較すると、リーク電流の確率的な発生は全く見られなかった。更に、ドレイン破壊電圧に関しては、Ｇｅをイオン注入せずにｎ+ ソース領域２１６を形成した素子に比べて、オフ領域のドレイン破壊電圧は１．５Ｖ向上している。
【００９１】
次に、本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を図９（ａ）〜９（ｃ）を用いて説明する。
【００９２】
（ａ）まず、ｐ型（１００）のシリコン基板２０１に前述の各実施の形態と同様の条件により酸素イオンをイオン注入し、その後熱処理する、いわゆるＳＩＭＯＸ法により、埋め込みシリコン酸化膜２０２及びその上のＳＯＩ膜２０３を形成する。次にＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜をＮＨ4 Ｆ溶液を用いたウェットエッチングにより、エッチング除去することによりＳＯＩ膜２０３の厚さを１００ｎｍまで薄くし、前述の各実施の形態と同様の条件の下、ボロンをイオン注入し、チャンネル領域として必要な不純物密度を得る。その後、ゲート酸化膜用の熱酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン膜２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成する。このポリシリコンの表面にレジストパターンを形成し、ＲＩＥ法等の異方性エッチングにより、図９（ａ）に示すようなゲート電極２０５、ゲート酸化膜２０４を形成する。この後、Ｐを加速電圧Ｖac＝１０ｋＶ、ドーズ量Φ＝５×１０12〜１０14ｃｍ-2でイオン注入し、図９（ａ）に示すような、ｎ- ＬＤＤ領域８５，９５を形成する。
【００９３】
（ｂ）次に、基板表面に窒化膜７３を堆積し、ＲＩＥ法等によるエッチングを行い、側壁窒化膜７３を形成する。そして、この側壁窒化膜７３、及び、ゲート電極２０５をマスクとして、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニールを施して、図９（ｂ）に示すように、深いｎ+ ソース／ドレイン領域２１６，２２６を形成する。
【００９４】
（ｃ）次に、前述の各実施の形態と同じ方法で酸化膜８を全面に堆積した後、Ｓｉx Ｇｅ1-x 層４７の表面が露出するまでＲＩＥ法等により酸化膜８及びｎ+ ソース／ドレイン領域２１６，２２６をエッチングし、コンタクト用の開口及びＵ溝を形成する。この開口及びＵ溝にＡｌ等のソース金属電極２１８、ドレイン金属電極２２８等の金属配線を形成して、図９（ｃ）に示すような本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００９５】
本発明の第６の実施の形態では、Ｓｉx Ｇｅ1-x 層４７とオーミックコンタクトをするソース金属電極２１８、ドレイン金属電極２２８を接続したが、第４の実施の形態で説明したように、ｎ+ ソース／ドレイン領域２１６，２２６に接するまで酸化膜８をエッチングしてコンタクトの開口部を形成した後、Ｇｅをイオン注入して第１のＳｉx Ｇｅ1-x 層４７に接するように第２のＳｉx Ｇｅ1-x 層５１を形成しても良い。又、第５の実施の形態で説明したシリサイド層を介してＳｉＧｅ層４８とソース／ドレイン金属電極２１８，２２８等の金属配線を接続して界面のＧｅの組成を高くするようにしても良い。又、Ｓｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い半導体等をＳｉx Ｇｅ1-x 層４７の代わりに用いても良い。
【００９６】
冒頭で述べたように、ヘテロ接合のミスフィットに起因する結晶欠陥と、イオン注入のダメージによる結晶欠陥とがＳｉＧｅ領域を有するＳＯＩ・ＭＯＳＦＥＴでは発生する。我々のこれまでの実験から、これらの結晶欠陥はＧｅイオンを注入した際に注入された領域と注入されない領域との境界に発生することがわかっている。したがって、例えば、ゲート電極等のパターン２０５形成直後にｎ- 領域２８５，２９５形成のための砒素のイオン注入を行い、この後、ゲート側壁７３を形成し、ゲート側壁７３形成後に図１０（ａ）に示すように、ｎ+ ソース，ドレイン領域２１６，２２６形成のための砒素あるいはリンのイオン注入と同時にＧｅを注入することにより、欠陥Ｄの先端を図１０（ｂ）に示すように、ｎ- 領域２８５，２９５の内に取り込むことが可能である。このことによって、ドレイン破壊耐圧を高める必要があり、かつ微小リーク電流を抑制しなければならないような場合においても、所望の特性を有するＳＯＩ・ＭＯＳＦＥＴを実現することが可能である。図１０（ｂ）に示す構造はＬＤＤ構造の一種とも考えることができるが、ＬＤＤ構造に限らず、Ｇｅのイオン注入した領域、あるいはＳｎのイオン注入した領域をｎ- 領域で囲うことにより微小リークの発生を抑えることができる。
【００９７】
図１１（ａ）は本発明の第７の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１１（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１１（ａ）はその活性領域付近の構造を示す。この活性領域に対してｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６がその底部を埋め込み酸化膜２０２に接するように深く形成されている。図１１（ｂ）はｎ+ ソース領域２１６の付近を詳細に示す拡大図であり、ｎ+ ソース領域とチャンネル領域となるＳＯＩ層２０３との接合界面（金属学的接合面）を超えて、チャンネル領域側にＳｉＧｅ領域２３７が形成されている。ｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャンネル領域２０３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域２４７が形成されている。ただし、ドレイン側のＳｉＧｅ領域２４７は省略しても良い。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成され、ゲート電極を含んでＳＯＩ層２０３の上部には層間絶縁膜８となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜との複合膜等が形成されている。この層間絶縁膜８にコンタクトホールが開口され、ソース金属電極２１８、ドレイン金属電極２２８が形成されている。
【００９８】
ここで図１１（ａ）及び１１（ｂ）に示された本発明の第７の実施の形態においては、ｎ+ ソース領域２１６のｐｎ接合界面２１５よりもＳｉＧｅのヘテロ接合界面２２５がチャンネル側に存在し、かつそれはｐｎ接合の空乏層２１４内に存在しているが、図１２に示すように、ＳｉＧｅのヘテロ接合界面２２５の一部のみがｐｎ接合界面よりもチャンネル側に存在する構造でも図１１（ａ），１１（ｂ）と同様な効果が得られる。図１２は、例えばＳｉＧｅ領域２３７を形成する場合のＧｅのイオン注入の加速電圧Ｖacを図１１（ａ），１１（ｂ）の場合より若干低く、例えば８０ｋＶに設定すれば良い。
【００９９】
以上の場合、ＳｉとＳｉＧｅ領域２３７のヘテロ接合界面２２５はｐｎ接合の金属学的（メタラジカル）な接合界面２１５を越えてチャンネル領域側の空乏層２１４内に存在することになり、この様な場合に図１３（破線はＳｉＧｅの価電子帯端を示し、太線は本発明によって得られる価電子帯端を示す）に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。図１１，図１２のいずれの場合も、チャンネル長０．５μｍの場合に、ドレイン破壊電圧は５Ｖを示し、前述した従来のヘテロ接合ＳＯＩ・ＭＯＳＦＥＴに比べて１Ｖの改善を示した。
【０１００】
ＳＯＩ・ＭＯＳＦＥＴにおけるドレイン破壊現象がチャンネル内に蓄積する正孔によって引き起こされるのは周知の事実である。しかし、図５０（ａ）に示した従来のヘテロ接合ＭＯＳＦＥＴのようにヘテロ接合界面２２５をｐｎ接合界面２１５の内側に置くことはドレイン破壊電圧を上げるという目的のためには必ずしも最善ではない。図１３には、従来のヘテロ接合ＭＯＳＦＥＴと本発明のヘテロ接合ＭＯＳＦＥＴのエネルギーバリアを比較して示すポテンシャルプロファイルである。正孔から見たエネルギーバリアが最も低くできるのは図１３の太線で示した場合であることは明らかである。即ち、本発明の第７の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。そのためには、図１１（ａ），１１（ｂ），及び図１２に示すようにＳｉＧｅ領域をｐｎ接合を越えて、正孔のポテンシャルの最小値（極値）までチャンネル側に延在させれば良いのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１０１】
本発明の第７の実施の形態のＳＯＩ・ＭＯＳＦＥＴは第１の実施の形態とほぼ同様な製造工程で製造することが可能である。即ち
（ａ）ｐ型（１００）のＳｉ基板２０１を用いていわゆるＳＩＭＯＸ法を用いてＳＯＩ構造を構成する。即ち、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2でイオン注入した後、１３００℃、６時間の熱アニールすること等により、埋め込み酸化膜２０２を厚さ４００ｎｍで形成し、表面にＳＯＩ膜２０３を形成したＳＩＭＯＸ基板を用いる。
【０１０２】
（ｂ）次にＳＯＩ膜２０３の表面の熱酸化とこの酸化膜のウェットエッチングによりＳＯＩ膜の膜厚を厚さ１００ｎｍに薄くする。更に、所望のチャンネル不純物密度になるようにＢ等のイオン注入を行った後、通常の多結晶シリコンゲート電極２０５を用いた標準的ＭＯＳ工程により、素子を作製する。
【０１０３】
（ｃ）厚さ２００〜３００ｎｍのポリシリコンゲート電極の加工後、窒化膜をＣＶＤし、更にＲＩＥ技術を用いて幅０．３μｍの側壁窒化膜７３を形成した後、ポリシリコンゲート電極２０５及び側壁窒化膜７３をマスクとしてＧｅを加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入し、その後砒素（Ａｓ）を加速電圧Ｖac＝２０ｋＶでドーズ量Φ＝３×１０15ｃｍ-2で注入する。この後、８５０℃、６０分のアニールを施す。このとき形成されたＳｉＧｅ領域２３７，２４７は、図１１（ａ）に示されているように、Ｇｅが側壁窒化膜の一部を突き抜けて射影飛程を少しずつ変えながらイオン注入されその後若干拡散するため、一部は砒素（Ａｓ）のイオン注入により形成されるｐｎ接合面２１５を超えてチャンネル領域側にまで形成され、かつｎ+ ソース領域２１６内では、ＳＯＩの厚さ方向に埋め込み酸化膜２０２に達するまで深く形成される。
【０１０４】
なお、前述したようにＧｅの加速電圧Ｖac＝８０〜１００ｋＶとしてイオン注入すれば、図１２に示すように、ヘテロ接合界面２２５の一部のみがｐｎ接合界面２１５を超えるような構造が実現できる。加速電圧を８０ｋＶ，９０ｋＶ，１００ｋＶと変えながらイオン注入しても良い。
【０１０５】
（ｄ）次にポリシリコンゲート電極２０５を内包するようにＳＯＩ膜２０３の表面にＳｉＯ2 ，ＳｉＯ2 ／ＰＳＧあるいはＳｉＯ2 ／ＢＰＳＧ等の層間絶縁膜８をＣＶＤ法等により形成し、フォトリソグラフィーを用いてコンタクトホールを開口する。最後にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等をＥＢ蒸着法やスパッタリング法により堆積し、フォトリソグラフィーを用いて、図１１（ａ）に示すようなソース金属電極２１８、ドレイン金属電極２２８を形成すれば、本発明の第７の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１０６】
図１４（ａ）は本発明の第８の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１４（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１４（ａ）はその活性領域付近の構造を示す。この活性領域に対してｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６がその底部を埋め込み酸化膜２０２に接するように深く形成されている。図１４（ｂ）はｎ+ ソース領域２１６の付近を詳細に説明する拡大図であり、ｎ+ ソース領域とチャンネル領域となるＳＯＩ層２０３との接合界面（金属学的接合面）２１５を超えて、チャンネル領域側にＳｉＧｅ領域２３７が形成されている。ｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャンネル領域２０３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域２４７が形成されている。ただし、ドレイン側のＳｉＧｅ領域２４７は省略しても良い。ＳｉＧｅ領域２３７，２４７の上部にはＴｉＳｉ2 ，ＷＳｉ2 ，ＭｏＳｉ2 ，ＣｏＳｉ2 等のシリサイド層７４が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成され、ゲート電極を含んでＳＯＩ層２０３の上部には層間絶縁膜８となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜との複合膜等が形成されている。この層間絶縁膜８にコンタクトホールが開口され、ソース金属電極２１８、及びドレイン金属電極２２８がシリサイド層７４の上部に形成されている。図１４（ａ）及び図１４（ｂ）においてシリサイド層７４とＳｉＧｅ領域２３７，２４７とは互いに接していることが望ましく、ＳｉＧｅ領域２３７，２４７とシリサイド層７４が離れて、この間にｎ+ シリコン領域２１６，２２６が存在する場合に比べて、両者が接している場合は、ドレイン破壊電圧に関しては約０．３Ｖの差がある。
【０１０７】
ここで図１４（ａ）及び１４（ｂ）に示された本発明の第８の実施の形態においては、ｎ+ ソース領域２１６のｐｎ接合界面２１５よりもＳｉＧｅのヘテロ接合界面２２５がチャンネル側に存在し、かつそれはｐｎ接合の空乏層２１４内に存在しているが、図１５に示すように、ＳｉＧｅのヘテロ接合界面２２５の一部のみがｐｎ接合界面よりもチャンネル側に存在する構造でも図１４（ａ），１４（ｂ）と同様な効果が得られる。図１５は、例えばＳｉＧｅ領域２３７を形成する場合のＧｅのイオン注入の加速電圧Ｖacを図１４（ａ），１４（ｂ）の場合より若干低く、例えば８０ｋＶに設定すれば良い。
【０１０８】
以上の場合、ＳｉとＳｉＧｅ領域２１６のヘテロ接合界面２２５はｐｎ接合のメタラジカルな接合界面２１５を越えてチャンネル領域側の空乏層２１４内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できる。一方、ＳｉＧｅ層で吸収された正孔は、ソースコンタクトに向かって流れるが、本発明者らが種々の構造で調べた結果、コンタクト電極付近で正孔に対するエネルギーバリアが存在すると、やはりドレイン破壊電圧の改善効果が著しく減少することを見いだした。即ち、図１６の破線で示すように、コンタクト電極付近にＳｉ領域が残っていると、正孔に対してエネルギーバリアを形成し、正孔を速やかに排出することができない。この様な事態は、ＳｉＧｅ領域２３７をＳＯＩ膜２０３の厚さ方向に対して深く形成し、ソースコンタクト電極を浅く形成するような場合に、コンタクト電極がＳｉＧｅ領域２３７まで届かず、発生する。本発明者らはシミュレーション解析及び実験を重ねることにより、図１６の実線に示すポテンシャルプロファイルとなるように、ＳｉＧｅ領域２３７をコンタクト部のシリサイド層と接触させて本発明の第８の実施の形態の構造とすれば正孔は速やかにシリサイド層に吸収されることを見いだしたのである。図１４，図１５におけるＳｉＧｅ領域２３７，２４７のＧｅのＳｉに対する含有量は１％以上、即ち濃度で５×１０20ｃｍ-2以上あることが望ましい。ＳｉＧｅ領域の代わりにＳｉＳｎ領域又はＳｉとＧｅとＳｎの混晶を用いても良い。
【０１０９】
本発明の第８の実施の形態の構造は以下のような工程で製造できる。
【０１１０】
（ａ）ｐ型（１００）のＳｉ基板２０１を用いていわゆるＳＩＭＯＸ法を用いてＳＯＩ構造を構成する。即ち、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2でイオン注入した後、１３００℃、６時間の熱アニールで、埋め込み酸化膜２０２を厚さ４００ｎｍで形成し、表面にＳＯＩ膜２０３を形成したＳＩＭＯＸ基板を用いる。
【０１１１】
（ｂ）次にＳＯＩ膜２０３の表面の熱酸化とこの酸化膜のウェットエッチングによりＳＯＩ膜の膜厚を厚さ１００ｎｍに薄くし、所望のチャンネル不純物になるようにＢやＢＦ2 等のイオン注入を行った後、通常のポリシリコンゲート電極２０５を用いた標準的ＭＯＳ工程により、素子を作製する。
【０１１２】
（ｃ）厚さ２００〜３００ｎｍのポリシリコンゲート電極２０５の加工後、その上に窒化膜をＣＶＤしＲＩＥ等を用いて幅０．３μｍの側壁窒化膜７３を形成した後、ポリシリコンゲート電極２０５及び側壁窒化膜７３をマスクとしてＧｅを加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入し、その後砒素を加速電圧Ｖac＝２０ｋＶでドーズ量Φ＝３×１０15ｃｍ-2で注入する。この後、９００℃、６０分のアニールを施す。このとき形成されたＳｉＧｅ領域２３７，２４７は、図１４（ａ）及び（ｂ）に示されているように、Ｇｅが側壁窒化膜の一部突き抜けて射影飛程を少しずつ変えながらイオン注入され、その後若干拡散するため、一部は砒素のイオン注入により形成されるｐｎ接合面２１５を超えてチャンネル領域側にまで形成され、かつｎ+ ソース領域２１６内では、ＳＯＩの厚さ方向に埋め込み酸化膜２０２に達するまで深く形成される。なお、前述したようにＧｅの加速電圧をＶac＝８０〜１００ｋＶとしてイオン注入すれば、図１５に示すように、ヘテロ接合界面２２５の一部のみがｐｎ接合界面２１５を超えるような構造が実現できる。
【０１１３】
（ｄ）次にＳＯＩ膜２０３の表面全面に、ＴｉとＴｉＮ膜を各々３０ｎｍ，４０ｎｍの厚さでスパッタ法により堆積し、８００℃アニールによりＳＯＩ膜２０３のシリコン表面をシリサイド化し、未反応のＴｉ，ＴｉＮ膜を周知の選択エッチングにより除去し、Ｔｉシリサイド（ＴｉＳｉ2 ）層７４をｎ+ ソース／ドレイン領域２１６，２２６の表面に残存させる。Ｔｉ，ＴｉＮ膜はＥＢ蒸着やＣＶＤ法により堆積しても良い。
【０１１４】
（ｅ）次にポリシリコンゲート電極２０５を内包するようにＳＯＩ膜２０３の表面にＳｉＯ2 ，ＳｉＯ2 ／ＰＳＧあるいはＳｉＯ2 ／ＢＰＳＧ等の層間絶縁膜８をＣＶＤ法等により形成し、フォトリソグラフィーを用いてコンタクトホールを開口する。最後にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等をＥＢ蒸着法やスパッタリング法により堆積し、フォトリソグラフィーを用いて、図１４（ａ）に示すようなソース金属電極２１８、ドレイン金属電極２２８を形成すれば、本発明の第８の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１１５】
図１７（ａ）及び（ｂ）は本発明の第９の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのソース領域近傍の断面構造を示す。図１７（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２８２を介してｐ型ＳＯＩ膜２８３が形成されている。そしてＳＯＩ膜２８３は、図１７（ａ）では図示を省略しているが、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１７（ａ）はその活性領域の内のソース領域近傍を示す図である。本発明の第９の実施の形態の構造は、ほぼ本発明の第３〜第５の実施の形態の構造と類似の構造であり、活性領域に対してｎ+ ソース領域２１６がその底部を埋め込み酸化膜２８２に接するように深く形成されている。図１７（ａ）においてはｎ+ ソース領域２１６の底部には埋め込み酸化膜２８２に接するようにＳｉＧｅ領域４７が形成されている。
【０１１６】
ｎ+ ソース領域２１６とチャンネル領域となるＳＯＩ層２８３との接合界面（金属学的接合面）２１５を超えて、チャンネル領域側にＳｉＧｅ領域４７が形成されている。図示を省略しているｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャンネル領域２８３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域４７が形成されている。ただし、ドレイン側のＳｉＧｅ領域４７は省略することも可能である。なお、図１７（ｂ）においては、ＳｉＧｅ領域４７の上部にはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2 等の高融点金属のシリサイド領域７４が形成されている。又、ｎ+ ソース領域２１６及び図示を省略したｎ+ ドレイン領域２２６との間のチャンネル領域２８３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成され、ゲート電極を含んでＳＯＩ層２８３の上部には図示を省略しているが層間絶縁膜となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜等との複合膜が形成されている。この層間絶縁膜中のコンタクトホールを介してソース／ドレイン金属電極が形成される。図１７（ｂ）にはソース金属電極２１８のみを示しているが、ドレイン側も同様である。
図１７（ａ）は金属電極の図示を省略しているが、前述の各実施の形態と同様な金属電極が形成されていることはもちろんである。
【０１１７】
以上の場合、ＳｉとＳｉＧｅ領域のヘテロ接合界面はｐｎ接合のメタラジカルな接合界面２１５を越えてチャンネル領域側の空乏層２１４内に存在することにより、この様な場合に図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、４．９Ｖという高いドレイン破壊耐圧を実現できる。
【０１１８】
前述の各実施の形態においてＳＩＭＯＸ法によりＳＯＩ構造を形成する場合について説明したが、ＳＯＩ基板はＳＩＭＯＸ法以外にもシリコン直接接合法（Silicon direct bonding；以下ＳＤＢ法という）や、エピタキシャル成長法によっても形成できる。本発明の第９の実施の形態はＳＤＢ法による場合で説明するが、ＳＩＭＯＸ法によって形成しても良いことはもちろんである。以下に本発明の第９の実施例に係るヘテロＳＯＩ・ＭＯＳＦＥＴの製造工程を説明する。
【０１１９】
（ａ）まず、（１００）面等所定の面方位のｐ型シリコン基板２０１の表面に熱酸化法あるいはＣＶＤ法により厚さ１μｍのＳｉＯ2 膜２８２を形成する。ＣＶＤはＳｉＨ4 とＮ2 Ｏとの反応を用いたＣＶＤでも良く、あるいはＴＥＯＳ（Tetraethylorthosilicate;Ｓｉ（ＯＣ2 Ｈ5 ）4 ），ＨＭＤＳ（Hexamethydisiloxane;Ｓｉ2 Ｏ（ＣＨ3 ）6 ），ＯＭＣＴＳ（Octamethylcyclotetrasiloxane；Ｃ（ＯＳｉ（ＣＨ3 ）2 ）4 ）等の有機シリコンソースを用いても良い。
【０１２０】
（ｂ）次にこのＳｉＯ2 ＣＶＤをした基板を１２００℃、Ｎ2 雰囲気中で２時間保持し熱処理する。その後、裏面を吸引固定させながら機械的及び化学的研磨（Chemical Mechanical Polishing;ＣＭＰ）法等で酸化膜を０．３μｍの厚さに鏡面になるよう平坦化して、最終的には埋め込み酸化膜となるＳＤＢ用酸化膜２８２を形成する。
【０１２１】
（ｃ）次に、表面を鏡面に研磨したｐ型シリコン基板２８３を用意し、ＳＤＢ酸化膜２８２を介して図１７（ａ）に示すようにｐ型シリコン基板２０１と、ｐ型シリコン基板２８３の鏡面同士を互いに貼り合わせ、熱処理することにより、ＳＤＢ基板を形成する。この際電圧を印加して、熱処理しても良い。次にｐ型シリコン基板２８３を研磨してシリコン基板２８３の厚みが２００ｎｍとなるように、厚み調整を行う。
【０１２２】
（ｄ）次にＳＤＢ法により形成したｐ型シリコン基板２８３の表面を更に熱酸化し、この熱酸化膜をウェットエッチングすることにより厚さ１００ｎｍのＳＯＩ層２８３を得る。
【０１２３】
（ｅ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜を形成し、隣接する素子間を電気的に分離する。又、必要があればＢ又はＢＦ2 等のイオン注入により、ＳＯＩ層２８３の表面を所望のチャンネル不純物密度にドーピングする。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程により図１７（ａ）に示したようなゲート酸化膜２０４の上にゲートポリシリコン電極２０５が形成されたパターンの構造を形成する。続いて図１７（ａ）に示すように、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入する。
【０１２４】
（ｆ）次に全面に厚さ２０ｎｍの窒化膜をＣＶＤし、ＲＩＥにより指向性エッチングし、側壁窒化膜７３を図１７（ａ）に示すように形成する。その後、更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニールを施してソース領域２１６を形成すれば図１７（ａ）に示す構造が完成する。なお、図１７（ｂ）の構造は、図１７（ａ）の構造完成後更にＣｏ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ等の高融点金属をＣＶＤ、スパッタリング、あるいは真空蒸着して熱処理すればシリサイド領域７４が完成する。
【０１２５】
（ｇ）この後の工程は図示を省略しているが、標準的なＭＯＳプロセスにおけるメタライゼーション工程と同様である。即ちＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜をエッチングしコンタクトホールの開口を行う。次に、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメラタイゼーション工程によりソース金属電極、ドレイン金属電極を形成し、本発明の第９の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１２６】
なお、ＳＤＢ法を用いる別の方法としては、以下のようにすれば良い。即ち、まずｐ型シリコン基板２０３の表面の一部（狭バンド・ソース領域形成予定部分）をシリコンエッチし、溝部を形成し、この溝部の内部にＣＶＤ法でＳｉＧｅ層を形成し、平坦化し、ＳｉＧｅ層４７を表面に埋め込む。更にこの面を酸化し、この表面を鏡面になるまで研磨する。次に、別のｐ型シリコン基板２０１を用意し、この表面に酸化膜２８２を形成し同様に表面を鏡面になるまで研磨する。そして先のｐ型シリコン基板２０３とｐ型シリコン基板２０１とを互いの鏡面同士を対向させ貼り合わせても良い。この手法によれば、ＳｉＧｅ層４７の代わりにＣＶＤ法等によりＰｂＳ，ＰｂＳｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ等の狭バンドギャップ半導体層を形成することも容易にでき、イオン注入によるダメージの問題もなくなり、リーク電流の発生を抑制できる。
【０１２７】
図１８（ａ）及び（ｂ）は本発明の第１０の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１８（ａ）及び１８（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図１８（ａ）及び（ｂ）では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１８（ａ），（ｂ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の底部にはＳｉＧｅ領域２１２が形成され、このＳｉＧｅ領域としては、ｎ+ ソース領域２１６とチャンネル領域となるＳＯＩ層２０３との接合界面（金属学的接合面）２１５を超えて、チャンネル領域側に延長してＳｉＧｅ領域２１２が形成されている。ｎ+ ドレイン領域２２６側も同様に、ｎ+ ドレイン領域２２６とチャンネル領域２０３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域２１２が延長形成され、ｎ+ ソース領域２１６側及びｎ+ ドレイン領域２２６側から延びるＳｉＧｅ領域２１２はチャンネル領域となるＳＯＩ膜２０３の表面で接続し、一体となっている。この薄いＳｉＧｅ領域２１２が形成されたｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成されている。更に実際にはゲート電極を含んでＳＯＩ層２０３の上部には図示を省略しているが層間絶縁膜となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜あるいはＢＰＳＧ膜等の複合膜が形成されている。この層間絶縁膜中のコンタクトホールを介してソース／ドレイン金属電極が形成されていることは、前述の各実施の形態と同様である。なお、図１８（ａ）及び図１８（ｂ）に示される通り、図１８（ａ）はＳｉＧｅ領域２１２の内部にｐｎ結合界面２１５が含まれる場合であり、図１８（ｂ）はｐｎ接合界面２１５の一部をＳｉＧｅ領域２１２が横断する場合であるが、両者はほぼ同様の特性である。
【０１２８】
更に図１８（ａ），１８（ｂ）においては、ソース金属電極コンタクト部にはシリサイド層は示されていないが、ＳｉＧｅ層がシリサイド層に接して形成され、シリサイド層を介してオーミックコンタクトを取ることが重要であることはいうまでもない。したがって、本発明の第１０の実施の形態においても、シリサイド層形成と組み合わせて、ＳｉＧｅ層を形成することが可能である。本発明の第１０の実施の形態においては、ｐｎ接合境界を横断するようにＳｉＧｅ層２１２を形成しつつ、かつチャンネル領域にもＳｉＧｅ層２１２を連続して形成している。この結果、ＳｉＧｅ層２１２を走行するキャリアは高い移動度を享受することができ、電流駆動力は増大する。この改善効果は、ドレイン破壊電圧が高く、かつ電流駆動力の高いという、高性能ＭＯＳＦＥＴを提供するものである。この改善効果は、本発明のドレイン破壊電圧改善対策があって、初めて得られたものであるのはいうまでもない。したがって本発明の第１０の実施の形態によって、従来技術では達せられなかった高いドレイン破壊耐圧と共に高い変換コンダクタンスｇｍを容易に得ることが可能となり、ＳＯＩ素子が持っていた高性能を引き出すことが可能となった。
【０１２９】
本発明の第１０の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
【０１３０】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１３０ｎｍのＳＯＩ膜２０３を形成する。
【０１３１】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法により、素子分離用の酸化膜を形成し、隣接する素子間を電気的に分離する。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を１３０ｎｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程により図１８に示したようなゲート酸化膜２０４の上にゲートポリシリコン電極２０５が形成された構造を形成する。更に続けて、１５０〜２００ｎｍの窒化膜を全面にＣＶＤ後、ＲＩＥ法等による指向性エッチングにより、側壁窒化膜７３を図１８（ａ），（ｂ）に示すように形成する。
【０１３２】
（ｃ）次に、ポリシリコンゲート電極２０５及び側壁窒化膜７３をマスクにしてＳｉＧｅ領域形成のためのＧｅイオン及びｎ+ ソース／ドレイン領域２１６，２２６形成のための砒素をイオン注入する。この際、ポリシリコンゲート電極２０５の膜厚、Ｇｅイオンの加速電圧Ｖac、及びＳＯＩ膜２０３の膜厚を適切に選択しておくことにより、ｎ+ ソース／ドレイン領域２１６，２２６近傍ではＳｉＧｅ領域２１２が基板中の埋め込み酸化膜２０２側に深く形成され、同時にチャンネル領域ではＳＯＩ膜２０３の表面側のゲート酸化膜２０４との界面側にＳｉＧｅ領域が形成されるようにすることが可能である。本発明の第１０の実施の形態では、上述のようにＳＯＩ膜厚１３０ｎｍ、ポリシリコンゲート電極２０５の厚さを１３０ｎｍに設定しているので、Ｇｅの加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝５×１０16ｃｍ-2に設定する。又、砒素をＶac＝２０ｋＶでドーズ量Φ＝２×１０15ｃｍ-2注入する。その後８５０℃で３０分のアニールを行うことによりｎ+ ソース／ドレイン領域２１６，２２６が形成できる。なお、図１８（ｂ）に示すようにｐｎ接合界面の一部をＳｉＧｅ領域２１２が横断するようにするためには、Ｇｅのイオン注入の際の加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2とすれば良い。
【０１３３】
（ｄ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜をエッチングしコンタクトホールの開口を行う。更に酸化膜のエッチングに引き続きＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１０の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１３４】
なお、ＳｉＧｅ領域２１２の形成はイオン注入法以外にも、ＭＢＥ法やＣＶＤ法を用いることもできる。更にＧｅの代わりにＳｎ（錫）をシリコン中にイオン注入することによっても、本発明の目的を達成することができることは前述の各実施についても、又、本発明の第１０の実施の形態においても同様である。
この場合、ＧｅとＳｎの両方をイオン注入によりｎ+ ソース領域２１６中及びその近傍に導入することも効果的である。
【０１３５】
なお、前記本発明の第１０の実施の形態では、ＳｉＧｅ領域２１２はｎ+ ソース領域近傍で比較的深い位置に形成しているが、浅く形成しても本発明の効果は同様である。更にソースコンタクト部にシリサイド層を用いても良いことは前述したが、このシリサイドを形成する物質としてはＴｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｔａ，Ｐｔなどの高融点金属を用いれば良い。又、ゲート電極２０５上に同時にセルフアラインでシリサイドを形成するサリサイド（Self-aligned silicide ；SALICIDE）技術を用いても良い。
【０１３６】
又、図１８（ａ），図１８（ｂ）においては、ＳｉＧｅ領域２１２は、ソース側ｐｎ接合界面２１５を越えてチャンネル全面にわたって存在しており、更にドレイン側ｐｎ接合界面を越えて、ｎ+ ドレイン領域２２６まで連続して存在しているが、このことは製造工程上の問題であり、所期の特性改善にはなんら影響することはなく、又、ｎ+ ドレイン領域２２６側のＳｉＧｅ領域の形成を、イオン注入時にフォトレジストでマスクすることにより防いでも良い。
【０１３７】
図１９（ｄ）は本発明の第１１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１９（ｄ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１９（ｄ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部には、比較的浅いＳｉＧｅ領域２５７が形成され、このＳｉＧｅ領域２５７に対し、層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図１９（ｄ）に示した本発明の第１１の実施の形態のＭＯＳＦＥＴの構造は図１に示した本発明の第１の実施の形態の構造と似ているが、図１ではｎ+ ソース／ドレイン領域２１６，２２６の不純物としてＳｉよりも共有結合半径の小さなＰ等を用い、Ｓｉよりも共有結合半径の大きなＧｅやＳｎによるＳｉＧｅ層２１７，２２７あるいはＳｉＳｎ層の歪を補償しているのに対し、図１９（ｄ）においてはＳｉＧｅ層２５７中に含まれるｎ型不純物は特に共有結合半径の大きさには考慮を払う必要がない点が異なる。即ち本発明の第１の実施の形態においては共有結合半径の大きさや不純物の結晶格子中に入るサイトを考慮して、Ｓｉよりも格子定数の大きなＳｉＧｅ層２１７，２２７がＳｉ中に形成されることによる結晶格子の歪を緩和しているのに対し、本発明の第１１の実施の形態では格子不整合による歪により結晶欠陥Ｄが発生しても、その結晶欠陥Ｄを図１９（ｄ）に示すようにｎ+ ソース／ドレイン領域２１６，２２６の内部に閉じ込め、チャンネルの空乏層中には影響しないようにしているものである。
【０１３８】
既に図５３を用いて従来技術の説明で述べたように、ヘテロＳＯＩ・ＭＯＳＦＥＴの結晶欠陥Ｄは、ｎ+ ソース／ドレイン領域のｐｎの接合界面２１５を横切るように発生し、この結晶欠陥は、（１００）基板の場合には｛１１１｝面にそって発生する傾向を有していた。本発明者らは詳細にこの結晶欠陥を調査し、これら｛１１１｝面に沿って発生する結晶欠陥は面欠陥である積層欠陥、又は双晶欠陥であることが明らかにした。又、この様な欠陥が発生する条件はＧｅのイオン注入のドーズ量と、その後のアニール温度に依存することが発明者らの研究で明らかになった。又、アニール温度が７００℃よりも低い場合には欠陥の方向の制御が難しいことも明らかになった。即ち、本発明者の実験によれば、アニール温度を７００℃以上にすると、ある種の欠陥については、結晶欠陥の走る方向が、｛１１１｝面に沿った方向のみになり、しかもその発生場所がゲート電極の側壁近傍に限られるのである。したがって、本発明の第１１の実施の形態の製造方法を後述するが、その製造工程においてＧｅのイオン注入後の最適なアニール条件は、作成環境と設計により多少異なるが、一般的にはアニール温度７００℃から１０００℃で、アニール時間は１０分から１００分の範囲に設定することが好ましい。
【０１３９】
更に解析を進めた結果、この結晶欠陥領域はＧｅ注入後ＳｉＧｅの形成にともない、ストレス発生に伴う結晶歪がゲート電極端に集中するストレスに起因した結晶欠陥と、イオン注入のダメージに伴う二次欠陥と、イオン注入により形成されたアモルファス層が再結晶化する際に発生する双晶欠陥の三種類があることがわかった。この様な欠陥は深い準位をバンドギャップ内に形成することが知られており、これがキャリアの再結合中心となって接合リーク電流増大に寄与させたものと解釈される。これら三種の欠陥の内ストレスに起因した結晶欠陥と、イオン注入による二次欠陥については図１９（ｄ）に示したようにｐｎ接合の空乏層に結晶欠陥領域Ｄが重ならないようにｎ+ ソース／ドレイン領域２１６，２２６の内部にのみ結晶欠陥Ｄが発生する構造にすることにより、接合リーク電流を低減させることができる。双晶欠陥についてはｎ+ ソース／ドレイン領域２１６，２２６のほぼ全面に発生するので注意が必要である。
【０１４０】
更に本発明の第１１の実施の形態においては、この結晶欠陥Ｄの発生領域はｐｎ接合界面を突き抜けることのないように作ることが重要である。というのはｐｎ接合界面を突き抜けたときには、図１９（ｄ）に示す様にｎ+ ソース／ドレイン領域２１６，２２６で結晶欠陥Ｄを包み込むことが難しくなるからである。図１９（ｄ）に示したような結晶欠陥Ｄをゲート端部側に集め、かつｎ+ ソース／ドレイン領域２１６，２２６の内部に包み込まれる構造を用いることにより本発明の第１１の実施の形態に係るヘテロＳＯＩ・ＭＯＳＦＥＴのリーク電流は大幅に減少し、図５１（ｂ）に示した測定限界以下になった。
【０１４１】
本発明の第１１の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
【０１４２】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介してＳＯＩ膜２０３を形成する。ＳＯＩ膜は所定の厚み、例えば１００ｎｍに厚み調整を行うことも前述の各実施の形態と同様である。
【０１４３】
（ｂ）次に、図１９（ａ）に示すようにＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図１９（ａ）はＬＯＣＯＳ法の場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程により図１９（ａ）に示したようなゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。
【０１４４】
（ｃ）次に後酸化膜７を厚さ１０ｎｍで形成した後、図１９（ａ）に示すようにＧｅ+ を加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2で打ち込んでＳｉＧｅ領域２５７を形成した。
【０１４５】
（ｄ）次に、Ａｓ+ を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2で図１９（ｂ）に示すように打ち込み角４５°で回転斜めイオン注入する。
【０１４６】
イオン注入後９５０℃、３０分のアニールを施し、イオン注入したＡｓ等を活性化し、図１９（ｃ）に示すようにＳｉＧｅ領域２５７を包含するようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成する。回転斜めイオン注入の採用により、結晶欠陥領域Ｄをｎ+ ソース／ドレイン領域２１６，２２６の内部に閉じ込めることができる。即ち、チャンネルとなるｐ型ＳＯＩ膜２０３とｎ+ ドレイン領域２２６間の空乏層に欠陥が存在しないので、接合リーク電流は流れにくくなる。前述したようにイオン注入後のアニールは７００℃〜１０００℃の範囲内で行うことが重要である。
【０１４７】
（ｅ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜８を図１９（ｄ）に示すように全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続きＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程により図１９（ｄ）に示すようにソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１１の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１４８】
上記の本発明の第１１の実施の形態の製造方法において、ｎ+ ソース／ドレイン領域２１６，２２６の埋め込み酸化膜２０２界面付近に、イオン注入によりアモルファス化されないＳＯＩ膜２０３の単結晶領域が残っていることが重要である。その結果、熱工程によって双晶欠陥を発生することなく、再結晶化が垂直方向に進み、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６以外には欠陥が存在せず、ゲート直下にのみ微小な欠陥を集めることができる。
【０１４９】
本発明の第１１の実施の形態において示すのは、完全空乏化ＭＯＳＦＥＴとなり得る薄膜ＳＯＩ・ＭＯＳＦＥＴの場合で、Ｓｉ膜厚が１００ｎｍの場合は、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で注入すれば良い。このときイオン注入によるアモルファス化領域はＳＯＩ膜の表面から８３ｎｍ程度の所まで形成される。したがって、埋め込み酸化膜２０２界面付近に約１７ｎｍ程度アモルファス化しない領域が残存する。更に７００℃以上のアニール、好ましくは８５０℃、１２０分あるいは９００℃、３０分程度のアニール工程を経ることによって、ＳＯＩ膜２０３中に残っているＳｉ単結晶領域からアモルファス領域に向けて、シリコンの固相成長が起き、ｎ+ ソース領域２１６はゲート電極端部を残し、他は完全に単結晶化し、結晶欠陥は、ゲート電極端部にのみ限定して発生する。この欠陥は極めて再現性が良い。
【０１５０】
この様にして形成された本発明の第１１の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴのドレイン破壊電圧に関しては、Ａｓのみでソース拡散層を形成した素子に対して、オフ領域のドレイン破壊電圧は１Ｖ増加し十分な改善を示した。又、結晶欠陥によって起こり得るｎ+ ソース領域内の抵抗の増大、あるいはゲート酸化膜のリークなども全く見られなかった。
【０１５１】
なお上述のＳＯＩ膜基板作成の際に、ＳＯＩ膜２０３の膜厚を２００ｎｍとした場合は、Ｇｅのイオン注入の加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2に設定し、Ａｓのイオン注入の加速電圧Ｖac＝２５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2に設定すれば良い。そのようにすることで発生位置の制御が困難な双晶欠陥を発生させることなく、歪に起因した結晶欠陥領域の位置を制御しながら、素子を作製できる。ＳＯＩ膜２０３の厚みが２００ｎｍの場合は上記のイオン注入の条件により２０〜３０ｎｍ程度アモルファス化しない領域が残るのでその後の熱工程、８５０℃、１２０分のアニール工程によってアモルファス化された領域が固相成長し、良好な結晶性を実現できる。この場合には、ゲート電極端部に欠陥が集中して発生することになるが、場所が制御されているため、電気的な特性にはなんら影響を与えない。
【０１５２】
なお、上述の（ａ）及び（ｂ）と同じプロセスでゲート電極まで作り、後酸化膜７を形成した後、Ｐを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０13ｃｍ-2で打ち込み、ｎ- ソース・ドレイン領域を形成し、次に、厚さ１５〜４０ｎｍの窒化膜７３等を全面にＣＶＤし、その後ＲＩＥ法等により指向性エッチングを行い、側壁窒化膜７３を図２０に示すように形成し、この側壁窒化膜７３とポリシリコンゲート電極２０５とをマスクとしてＧｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込み、更にＰ又はＡｓを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、その後、８５０℃、１２０分のアニールを行っても良い。この様に図９（ｃ）や図１０（ｂ）に示したようなＬＤＤ構造と類似な構造を採用し、Ｇｅのイオン注入によって生じる欠陥の位置を、ゲート電極に作った側壁部７３の寸法により制御することが可能となる。即ち、結晶欠陥Ｄの発生する位置は、ポリシリコンゲート電極２０５の直下の位置から、チャンネル領域から遠い方向へ所定の寸法分シフトすることとなる。
【０１５３】
図２０に示すような側壁窒化膜７３を利用してイオン注入した素子においては、ｎ+ ソース領域２１６にＧｅとＡｓのみをイオン注入する図５０（ａ）に示す従来構造に比べて、ドレイン破壊電圧は同程度であるが、リーク電流は前述の各実施の形態と同様に顕著な改善が得られた。
【０１５４】
なお、本発明の第１１の実施の形態においてはＳＯＩ膜２０３の厚みを更に厚くしても良く、例えばＳＯＩ膜厚を４００ｎｍとしても良い。この様にＳＯＩ膜が厚い場合は、Ｇｅのドーズ量Φを１×１０17ｃｍ-2と多くしても良い。
ＳＯＩ膜２０３を厚くすればＳＯＩ膜２０３の埋め込み酸化膜２０２側には十分な厚さの非アモルファス化領域（単結晶領域）が存在しているので、アニール工程による再結晶化に十分有効であり、双晶欠陥も発生することがない。
【０１５５】
なお、前述の各実施の形態（第１〜第１０の実施の形態）においても同様であるが、本発明の第１１の実施の形態においてもＧｅの代わりに、Ｓｎを加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2等の条件でイオン注入し、アニールを８５０℃、３０分で行っても良い。この場合、ドレイン破壊電圧の改善効果は、ソース拡散層にＧｅとＡｓを打ち込む従来法に比べて１．５Ｖ改善する。更に、図５１（ｂ）に示す確率的なリーク電流の発生は見られなかった。ＳＯＩ膜２０３の膜厚が２００〜４００ｎｍと厚いＳＯＩ基板の場合には、Ｓｎのイオン注入のドーズ量Φを１×１０16ｃｍ-2〜１×１０17ｃｍ-2程度にすることによって大幅なドレイン耐圧の向上が得られる。ただし、Ｓｎの場合は、Ｇｅの場合に比べて結晶欠陥の量が若干多い。この理由は、Ｓｎの場合、シリコンとの格子間隔の不整合がＧｅより大きいことが原因と考えられる。この点からすれば、本発明の第１１の実施の形態は、より格子不整合の大きなＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等のシリコンよりバンドギャップの狭い半導体、又はこれらの狭いバンドギャップ半導体とＳｉとの混晶を用いることも可能とする。これら格子不整合の大きな場合においても結晶欠陥の発生位置及び方向が制御できるからである。
【０１５６】
以上説明した本発明の第１１の実施の形態において特に熱工程については、少なくとも再結晶化が進行する温度、即ち６００℃以上であることが必要であるが、その熱処理の時間に関しては温度との再結晶化の兼ね合いで決めれば良く、例えばアニール工程を１０００℃、６０分としても良い。
【０１５７】
図２１（ａ），（ｂ）は本発明の第１２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２１（ａ），（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２１（ａ），（ｂ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ1-x 領域２６７が形成されているが、このＳｉx Ｇｅ1-x 領域２６７のＧｅのピーク濃度はＳｉに対して１％〜３０％の値に調整されている。即ちＳｉx Ｇｅ1-x 領域２６７はＳｉ0.99Ｇｅ0.01〜Ｓｉ0.70Ｇｅ0.30である。このＳｉx Ｇｅ1-x 領域２６７に対し、層間絶縁層８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図２１（ｂ）はゲート電極２０５の両側に側壁窒化膜７３を形成した場合であり、他は図２１（ａ）と同様である。側壁窒化膜７３を用いることによりＳｉx Ｇｅ1-x 領域２６７が、ｎ+ ソース／ドレイン領域２１６，２２６の内部により確実に閉じ込められることとなる。前述の本発明の第１１の実施の形態においては、結晶欠陥Ｄの発生位置及び発生方向を制御するものであり、ある意味では積極的に結晶欠陥を発生させているとも解すことができるが、結晶欠陥が発生しない方が望ましいことはもちろんである。本発明の第１２の実施の形態においては、ほぼ第１１の実施の形態のＳＯＩ・ＭＯＳＦＥＴと同様な構造であるが、Ｓｉx Ｇｅ1-x 領域２６７のＧｅの組成を制御することにより結晶欠陥を発生させないようにするものである。なお、Ｓｉx Ｇｅ1-x 領域２６７はＳｉよりバンドギャップの狭い半導体領域の一例であって、Ｓｉx Ｇｅ1-x ２６７の代わりにＳｉx Ｓｎ1-x 領域を用いても良く、更にはＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡｓ等のＳｉよりバンドギャップの狭い半導体領域（狭バンドギャップ領域）を用いても良く、又、これらの半導体とＳｉとの混晶を用いても良い。
【０１５８】
本発明の第１２の実施の形態におけるＳｉx Ｇｅ1-x 領域２６７のＧｅの組成等の狭バンドギャップ領域の条件については本発明者らは、種々のシミュレーション、実験を重ねることにより調べた。特に、Ｇｅのイオン注入の条件を変えながら、ＭＯＳＦＥＴのドレイン破壊電圧の変化、結晶欠陥の発生を詳細に調べた。その結果、ドレイン破壊電圧の改善と、Ｇｅのピーク濃度との関係については図２２に示すような関係があることを見い出した。即ち、ドレイン破壊電圧の改善度は、Ｇｅのピーク濃度が１％当たり徐々に、５％当たりから急速に立ち上がり、２５％から３０％当たりで飽和する傾向を有する。この理由は図５０（ｂ）のポテンシャルプロファイルに示すようにＳｉx Ｇｅ1-x 領域の形成は、価電子帯端Ｅv のバンドプロファイルを破線で示すように変化させチャンネルに蓄積する正孔をソース電極方向に流出させる作用を有するが、ソース内に形成するＳｉx Ｇｅ1-x 領域のＧｅの組成を上げ、バンドギャップを狭めても、チャンネルとソースによって形成されるｐｎ接合部に正孔のポテンシャルバリアが残存するためある程度以上のＧｅの組成では、バンドギャップの狭まる効果が効かなくなるためであることがわかった。一方、１トランジスタ当たりの結晶欠陥の発生数を、Ｇｅのピーク濃度に対してプロットしたのが図２３である。Ｇｅのピーク濃度に対して結晶欠陥は、Ｇｅのイオン注入の加速電圧Ｖac＝２５ｋＶでは、Ｇｅのピーク濃度が３０％を越える所から発生することがわかる。図２３に示すように、結晶欠陥の数の急激に増大するＧｅのピーク濃度は、Ｇｅのイオン注入の加速電圧Ｖacに依存し、Ｖac＝１００ｋＶでは１５％を超える濃度から急激に立ち上がる。即ち、図２４に示すような、結晶欠陥が発生する濃度とイオン注入の加速電圧Ｖacとの関係がある。この様な実験結果をふまえ、本発明の第１２の実施の形態においては、Ｇｅのピーク濃度を１％から３０％の間に設定してドレイン破壊電圧（耐圧）を改善する効果を維持しつつ、結晶欠陥を発生させないようにしている。Ｇｅのピーク濃度を１〜３０％にすることにより図５０（ｂ）に示すソース領域のバンドギャップは１．０７〜０．８０ｅＶとなる。Ｓｎの場合は図５０（ｂ）に示すソース領域のバンドギャップは１．０７〜０．７０ｅＶの範囲となるようにＳｎのピーク濃度を選定することが好ましい。
【０１５９】
以下に、本発明の第１２の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴの製造工程を説明する。一般に半導体装置の製造工程においてはスループットを高めることが要求されるが、本発明の第１２の実施の形態においては、加速電圧を下げ、鋭いＧｅのピーク濃度を実現し、イオン注入時間を短縮するようにしている。ところで、本発明の第１２の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴの製造工程はイオン注入の条件等を除けば本発明の第１１の実施の形態と基本的に同様であり、前述の図１９（ａ）〜図１９（ｃ）を転用し、参照しながら説明する。
【０１６０】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて、本発明の第１〜第１１の実施の形態と同様にｐ型（１００）基板２０１上に埋め込み酸化膜２０２を介し、その上部にＳＯＩ膜２０３を形成する。ＳＯＩ膜２０３は例えば１００ｎｍの値になるように厚さを調整する。
【０１６１】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。更にＢＦ2 等のｐ型不純物元素のイオン注入で所望のチャンネル不純物密度にすることも前述の各実施の形態と同様である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、ＬＰＣＶＤ法等を用い、リンドープのポリシリコン２０５を０．３μｍの厚さで形成し、リソグラフィー及びＲＩＥ技術を用いてこのポリシリコンを所定の形状にパターニングして、ポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。
【０１６２】
（ｃ）次にポリシリコンゲート電極２０５の上部に後酸化膜７を厚さ１０ｎｍで形成した後、図１９（ａ）に示すようにＧｅ+ を加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込んでＳｉx Ｇｅ1-x 領域２６７を形成する。このＧｅのイオン注入のドーズ量Φは本発明の第１１の実施の形態は３×１０16ｃｍ-2であったので、これよりも低いドーズ量である。
【０１６３】
（ｄ）次に、Ａｓ+ を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０14ｃｍ-2でイオン注入する。図１９（ｂ）では打ち込み角４５°で回転斜めイオン注入しているが打ち込み角９０°の垂直イオン注入で良い。イオン注入後８５０℃、１２０分のアニールを施し、イオン注入したＡｓ等を活性化し、図１９（ｃ）に示すように、Ｓｉx Ｇｅ1-x 領域２６７を包含するようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成する。
【０１６４】
なお、Ｇｅのイオン注入のアニール後に砒素を加速電圧Ｖac＝４０ｋＶでドーズ量Φ＝１×１０15ｃｍ-2でイオン注入し、その後、窒化膜を全面にＣＶＤし、更に、ＲＩＥを用いて指向性エッチングを行いゲート電極２０５の両側に厚さ５０ｎｍの側壁窒化膜７３を図２１（ｂ）に示すように形成し、その後、更に砒素を加速電圧Ｖac＝４０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入しても良い。この後、８５０℃、９０分のアニールを施し、更に所定のメタライゼーション工程を行えば図２１（ａ）又は図２１（ｂ）に示す素子を完成する。
このとき、Ｇｅの最大濃度はＳｉの１０％である。ドレイン破壊耐圧の改善度は、チャンネル長、０．２ミクロンにおいて、約１Ｖであった。又、格子不整合に起因する結晶欠陥は見出だせなかった。更に、イオン注入に要する時間は、ウェハ１枚当たり、約２分であり、実用的レベルにあるといえる。
【０１６５】
さて、本発明の第１２の実施の形態においてはＳｉx Ｇｅ1-x 領域２６７やＳｉx Ｓｎ1-x 領域等の狭バンドギャップ領域を構成するＧｅやＳｎ等のピーク濃度が５〜１５％になるように選定されれば良く、上述の例に限定されずに、ＳＯＩ膜２０３の厚み等に応じて、適宜イオン注入の条件は変更してかまわない。又、狭バンドギャップ領域２６７として、ＰｂＳ，ＰｂＴｅ，ＧａＳｂ、あるいはＩｎＡｓ等を用いる場合にはＭＢＥ法や選択ＣＶＤ法によれば良い。例えば図１９（ａ），（ｂ）に示したＧｅのイオン注入を省略して、Ａｓのみをイオン注入し、ｎ+ ソース／ドレイン領域２１６，２２６を形成し、このｎ+ ソース／ドレイン領域２１６，２２６の表面の狭バンドギャップ領域２６７形成予定部分をシリコンエッチし、Ｕ溝を形成し、このＵ溝の内部にＰｂＳ，ＰｂＴｅ等を選択ＣＶＤすれば良い。なお、イオン注入による場合には、ＳＯＩ膜の厚み等の設計条件の変化に対応して以下のような変形例がある。
【０１６６】
(i) 例えば、ＳＯＩ膜の厚さが５０ｎｍの場合において、ポリシリコンゲート電極２０５の加工後、ポリシリコンゲート電極２０５をマスクとしてＧｅを加速電圧Ｖac＝２５ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、８５０℃でアニールした後、砒素を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2のドーズ量Φで注入し、その後、８００℃、６０分のアニールを施し、素子を完成させても良い。このとき、Ｇｅの最大濃度はＳｉの２０％となる。ドレイン破壊耐圧の改善度は、チャンネル長、０．５ミクロンにおいて、約１．５Ｖとなる。又、この場合においても結晶欠陥は発生しなかった。
【０１６７】
(ii)ＳＯＩ膜２０３の厚さ４０ｎｍの場合においてＳｎをイオン注入しても良い。例えばポリシリコンゲート電極２０５の加工後、ポリシリコンゲート電極２０５をマスクとしてＳｎを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、９００℃でアニールした後、砒素をＶac＝１５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2のドーズ量Φで注入し、その後、８００℃、６０分のアニールを施し、素子を完成させる。このとき、Ｓｎの最大濃度はＳｉの２０％となる。ドレイン破壊耐圧の改善度は、チャンネル長、０．５ミクロンにおいて、約２．０Ｖであった。又、この例においても結晶欠陥は見出だせなかった。
【０１６８】
(iii) あるいはＳＯＩ膜２０３の厚さ９０ｎｍの場合において、ポリシリコンゲート電極２０５の加工後、ポリシリコンゲート電極２０５をマスクとしてＧｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓをＶac＝４０ｋＶ、ドーズ量Φ＝１×１０15ｃｍ-2でイオン注入し、その後９００℃で１時間でアニールする。そして、窒化膜をＣＶＤで形成し、その後、ＲＩＥを用いて、ポリシリコンゲート電極２０５の両側に図２１（ｂ）に示すような厚さ５０ｎｍの側壁窒化膜７３を形成し、その後、砒素を加速電圧Ｖac＝４０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入する。側壁窒化膜７３形成前のＡｓのイオン注入は、より低不純物拡散層を作るためこの注入条件より小さな加速電圧及びドーズ量でイオン注入しても良い。この後、８５０℃、３０分のアニールを施し、素子を完成させた。このとき、Ｇｅの最大濃度はＳｉの１０％であった。この熱アニールにより注入されたＡｓはＧｅ含有層を越えて拡散する。したがって、ｎ+ ソース／ドレイン領域２１６，２２６によってＧｅ含有領域２６７は覆われ、これにより万が一結晶欠陥が生じてしまった場合でも本発明の第１１の実施の形態と同様に空乏層が欠陥に触れることを防止し得る。ドレイン破壊電圧の改善度は、チャンネル長、０．２ミクロンにおいて、約１．５Ｖであった。又、結晶欠陥、及び結晶欠陥に起因するリーク電流は見出だせなかった。更に、イオン注入に要する時間は、ウェハ１枚当たり、約５分であり、実用的レベルであった。
【０１６９】
図２５は本発明の第１３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２５においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２５はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８と一部をオーバーラップするように形成されている。図２５に示すようにｎ+ ソース領域，ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域よりも幅が広いが、その底部よりＳｉx Ｇｅ1-x 領域２７８が飛び出している。したがって本発明の第１３の実施の形態は、本発明の第７の実施の形態の変形と考えることもできる。そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【０１７０】
以上の場合、ＳｉとＳｉＧｅ領域２７８のヘテロ接合界面はｐｎ接合の底部から金属学的（メタラジカル）な接合界面を越えてチャンネル領域側の空乏層内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。即ち、本発明の第１３の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１７１】
本発明の第１３の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは図２６（ａ）〜図２６（ｃ）に示すような製造工程で製造できる。
【０１７２】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１５０ｎｍのＳＯＩ膜２０３を形成する。
【０１７３】
（ｂ）次に、図２６（ａ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図２６（ａ）はＬＯＣＯＳ法を用いた場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図２６（ａ）に示すようにゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。
【０１７４】
（ｃ）次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜８、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、図２６（ａ）に示すようにＳＯＩ膜２０３にＵ溝を形成する。このＵ溝のエッチングはＳＦ6 ，ＣＣｌ4 あるいはＳｉＣｌ4 等を用いたＲＩＥや光励起エッチング等により行えば良く、例えば１２０ｎｍ程度堀り込む。
【０１７５】
（ｄ）次に図２６（ｂ）に示すように５００〜５５０℃でＳｉＨ4 とＧｅＨ4 の混合雰囲気からのＣＶＤ堆積を行うことにより、Ｕ溝の内部のみにＳｉ0.9 Ｇｅ0.1 膜２７８を１５０ｎｍ選択的に堆積する。ＳｉＨ4 の代わりにＳｉ2 Ｈ6 ，ＳｉＨ2 Ｃｌ2 を用いても良く、ＧｅＨ4 の代わりにＧｅＨ2 Ｃｌ2 等を用いても良い。具体的には、１００％Ｓｉ2 Ｈ6 を５×１０-2Ｐａ、ＧｅＨ4 を２．５×１０-2Ｐａの圧力で反応管（成長室）中に導入し、１時間成長すれば１５０ｎｍのノンドープのＳｉＧｅ２７８が図２６（ｂ）に示すように選択的に成長する。
【０１７６】
（ｅ）次に、図２６（ｂ）に示すようにポリシリコンゲート電極２０５，側壁窒化膜７３をマスクにしてＡｓを加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、Ｎ2 雰囲気中で、８５０℃、３０分間アニールすれば、図２６（ｃ）に示すようにｎ+ ソース領域２１６，ｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８を越えて横方向に拡散して形成される。
【０１７７】
（ｆ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２５に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１３の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１７８】
以上の本発明の第１３の実施の形態においてＳｉx Ｇｅ1-x 層２７８を選択ＣＶＤする場合について説明したが、Ｓｉx Ｇｅ1-x 層２７８の代わりにＳｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ等の狭バンドギャップ半導体層等を選択ＣＶＤしても良い。
【０１７９】
図２７（ａ）は本発明の第１４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２７（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２７（ａ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８と一部をオーバーラップするように形成されている。図２７（ａ）に示すようにｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域２７８の底部より飛び出し、Ｓｉx Ｇｅ1-x 領域２７８はｎ+ ソース領域、ｎ+ ドレイン領域よりも、チャンネル領域側に位置している。したがって本発明の第１４の実施の形態は、本発明の第７の実施の形態の変形と考えることもできる。そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【０１８０】
以上の場合、ＳｉとＳｉＧｅ領域２７８のヘテロ接合界面はｐｎ接合の底部から金属学的（メタラジカル）な接合界面を越えてチャンネル領域側の空乏層内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。即ち、本発明の第１４の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１８１】
なお、図２７（ｂ）は完全にｎ+ ソース，ドレイン領域２１６，２２６のｐｎ接合界面からヘテロ接合界面が飛び出した構造であり、正孔の吸い出し効果は極めて大きくなる。
【０１８２】
本発明の第１４の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは図２８（ａ）〜図２８（ｃ）に示すような製造工程で製造できる。
【０１８３】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１００ｎｍのＳＯＩ膜２０３を形成する。
【０１８４】
（ｂ）次に、図２８（ａ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図２８（ａ）はＬＯＣＯＳ法を用いた場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図２６（ａ）に示すようにゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。
【０１８５】
（ｃ）次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜８、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、図２８（ａ）に示すようにＵ溝を形成する。このＵ溝のエッチングはウェットエッチング、又はＳＦ6 ，ＣＣｌ4 あるいはＳｉＣｌ4 等を用いたＣＤＥや光励起エッチング等により行えば良く、例えば６７ｎｍ程度堀り込む。
【０１８６】
（ｄ）次に図２８（ｂ）に示すように基板温度４７０℃で、１００％Ｓｉ2 Ｈ6 を１．８×１０-2Ｐａ、ＧｅＨ4 を１．５×１０-2Ｐａの圧力で成長し、７７ｎｍのＳｉ0.7 Ｇｅ0.3 ２７８が図２８（ｂ）に示すように選択的に成長する。
【０１８７】
（ｅ）次に、図２８（ｂ）に示すようにポリシリコンゲート電極２０５、側壁窒化膜７３をマスクにしてＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、Ｎ2 雰囲気中で、８５０℃、３０分間アニールすれば、図２８（ｃ）に示すようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８の底部を突き抜けて、拡散する。なお、このとき８５０℃、１０分間のアニールを行えば、図２７（ｂ）に示すようにｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域に囲まれて形成されることとなる。
【０１８８】
（ｆ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２７（ａ）又は図２７（ｂ）に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１４の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１８９】
以上の本発明の第１４の実施の形態においてＳｉx Ｇｅ1-x 層２７８を選択ＣＶＤする場合について説明したが、Ｓｉx Ｇｅ1-x 層２７８の代わりにＳｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ等の狭バンドギャップ半導体層等を選択ＣＶＤしても良い。
【０１９０】
図２９は本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２９においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２９はその活性領域の近傍の断面を示す図である。この活性領域に、Ｓｉx Ｇｅ1-x 領域２７８が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。そしてｎ+ ソース領域２１６及びｎ+ ドレイン領域が、Ｓｉx Ｇｅ1-x 領域２７８の内部に形成されている。つまり図２９に示すように、Ｓｉx Ｇｅ1-x 領域２７８はｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６よりも、チャンネル領域側に位置している。そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【０１９１】
以上の場合、ＳｉとＳｉＧｅ領域２７８のヘテロ接合界面はｐｎ接合の金属学的（メタラジカル）な接合界面を越えてチャンネル領域側の空乏層内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。即ち、本発明の第１５の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１９２】
本発明の第１５の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは図３０（ａ）〜図３０（ｅ）に示すような製造工程で製造できる。
【０１９３】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１０ｎｍのＳＯＩ膜２９３を形成する。
【０１９４】
（ｂ）次にフォトリソグラフィー及びＲＩＥを用いて、チャンネル領域形成予定部分のＳＯＩ膜２９３を図３０（ａ）に示すように除去する。
【０１９５】
（ｃ）次に、図３０（ｂ）に示すようにＳＯＩ膜２９３の上にＳｉＧｅ層２７７を選択的に厚さ３０ｎｍ程度以上ＣＶＤする。例えば、基板温度４７０℃で、ＧｅＨ4 １．５×１０-2Ｐａ、Ｓｉ2 Ｈ6 １．８×１０-2Ｐａで、Ｇｅの組成４０％のＳｉＧｅ層を３０ｎｍ成長する。この場合の成長速度は１ｎｍ／ｍｍである。
【０１９６】
（ｄ）次に、図３０（ｃ）に示すように、ＳｉＧｅ層２７７の上に厚さ２００ｎｍのＳｉ層２０３のエピタキシャル成長を行う。本発明の第１５の実施の形態においてはチャンネル長０．１μｍとしているため、ＳｉＧｅ層２７７の両側より、埋め込み酸化膜２０２の上部にブリッジを形成するように横方向の成長が生じ、チャンネル領域２０３の部分も単結晶が成長する。このエピタキシャル成長は、基板温度６５０℃、Ｓｉ2 Ｈ6 分圧２．５×１０-3Ｐａで約１時間行う。
【０１９７】
（ｅ）次に、ＣＭＰ等により図３０（ｃ）のエピタキシャル成長層２０３の表面を平坦化する。続いて、図３０（ｄ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図３０（ｄ）はＬＯＣＯＳ法を用いた場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を１５０ｎｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図３０（ｄ）に示すようにゲート長０．２μｍのポリシリコンゲート電極２０５のパターンをゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。以上のＬＯＣＯＳ，ゲート酸化等の工程は８００℃以上の熱工程であるため、これらの熱工程により、図３０（ｃ）に示したＳｉＧｅ層２７７中のＧｅが拡散し、図３０（ｄ）に示すように、ＳｉＧｅ層２７８が形成される。
【０１９８】
（ｆ）次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜４、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、図３０（ｅ）に示すようにＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Ф＝３×１０15ｃｍ-2でイオン注入し、更にその後８５０℃、３０分間のアニールを行い活性化すれば、図３０（ｅ）に示すように、ＳｉＧｅ領域２７８の内部にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６が形成される。
【０１９９】
（ｇ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を塗布し、フォトリソグラフィー法及びＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２９に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属電極のメタライゼーション工程を行いソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０２００】
なお、本発明の第１５の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは上記の方法以外に、図３１（ａ）〜図３１（ｄ）に示すような製造工程でも製造できる。
【０２０１】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１１０ｎｍＳＯＩ膜２０３を形成する。
【０２０２】
（ｂ）次に、図３１（ａ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図３１（ａ）はＬＯＣＯＳ法による場合である。そして、レジストをマスクにして、ＲＩＥ法を用いてＳＯＩ膜２０３を約９０ｎｍエッチングしてＵ溝を形成する。
【０２０３】
（ｃ）次に、図３１（ｂ）に示すように、ＣＶＤ法を用いてＳｉＧｅ層２７７を厚さ２００ｎｍＣＶＤし、上記Ｕ溝を埋め込む。このＳｉＧｅ層２７７のＣＶＤは例えば基板温度４７０℃で、ＧｅＨ4 を１．５×１０-2Ｐａ、Ｓｉ2 Ｈ6 を１．８×１０-2Ｐａで反応管中に導入すれば成長速度約１ｎｍ／ｍｍでＳｉ0.6 Ｇｅ0.4 が成長する。
【０２０４】
なお、Ｓｉx Ｇｅ1-x 層２７７のＣＶＤの代わりに、Ｓｉx Ｓｎ1-x 層や、ＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＡｓ等の狭バンドギャップ半導体層や、これらのＳｉとの混晶をＭＢＥ，ＡＬＥ（Atomic Layer Epitaxy）、又はＭＬＥ（Molecular Layer Epitaxy)の手法等により選択的に成長しても良い。
【０２０５】
（ｄ）次に図３１（ｃ）に示すようにＣＭＰなどを用いてエッチバックし、表面を平坦化する。この平坦化によりＳＯＩ膜２０３の厚みが１００ｎｍとなるようにする。
【０２０６】
（ｅ）その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図３１（ｄ）に示すようにゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜４、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、Ａｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Ф＝３×１０15ｃｍ-2でイオン注入し、その後８５０℃、３０分間のアニールを行い図３１（ｄ）に示すようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６をＳｉＧｅ領域２７８の内部に形成する。
【０２０７】
（ｆ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、フォトリソグラフィー法及び、ＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２９に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属のパターニングを行い、ソース金属電極２１８、ドレイン金属電極２２８を形成すれば、本発明の第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０２０８】
図３２（ａ），３２（ｂ）は本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面及び断面構造を示す。図３２（ａ）は平面図で、図３２（ｂ）は図３２（ａ）の断面図である。図３２（ｂ）においてｎ+ （１００）シリコン基板４０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）１としている。図３２（ｂ）はその活性領域１の近傍の断面を示す図である。
この活性領域１に、ＤＲＡＭのユニットセルの選択トランジスタを構成するｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部にはＳｉＧｅ領域４１１，４１２が形成されている。又、選択トランジスタのｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図３２（ａ）に示すように、ポリシリコンゲート電極２０５はワード線を兼ねている。ｎ+ ドレイン領域２２６の上部のＳｉＧｅ領域には、Ｗ等のコンタクト電極４０８が接続され、更にコンタクト電極４０８はデータ線（ビット線）４０９に接続されている。なお、コンタクト電極４０８をＷ等の金属ではなくＳｉＧｅで形成しても良い。ＳＯＩ膜２０３のｎ+ ソース領域２１６の近傍には埋め込み酸化膜２０２を貫通して、ｎ+ （１００）基板中を更に堀り込んだトレンチが形成され、トレンチ内壁には容量絶縁膜４１６が形成され、この容量絶縁膜４１６の表面には、トレンチを埋め込むように蓄積電極４１５となるドープドポリシリコン（ＤＯＰＯＳ）が形成されている。ドープドポリシリコンの代わりにＷ，Ｔｉ，Ｍｏ等の高融点金属やこれらのシリサイド（ＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 ）等を用いても良い。蓄積電極４１５とプレート電極（対向電極）となるｎ+ （１００）基板４０１とによって、これらの電極間の容量絶縁膜４１６を介してＤＲＡＭの電荷蓄積容量部（キャパシタ部）が構成されている。このキャパシタ部の蓄積電極４１５と、選択トランジスタのｎ+ ソース領域２１６の上部のＳｉＧｅ領域４１２とが、コンタクト金属４１８により接続されている。図３２（ｂ）に示した本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭはｎ+ ソース／ドレイン領域２１６，２２６の内部にＳｉx Ｇｅ1-x 領域４１１，４１２が形成されているので、チャンネル領域２０３に蓄積された正孔がｎ+ ソース領域２１６に速やかに、かつ高効率で引き抜かれるために、基板浮遊効果に起因する破壊電圧（ドレイン耐圧）が向上する。しかも図３２（ｂ）に示すようにＳｉx Ｇｅ1-x は、ｐｎ接合からゲートのサイドウオールの分（１０〜５０ｎｍ程度）離れており、又、イオン注入に起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２０９】
本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭは以下のような製造工程で製造できる。
【０２１０】
（ａ）まず支持基板４０１としてリン（Ｐ）を１０19ｃｍ-3ドープしたＣＺ・ｎ+ （１００）基板（ρ＝０．００６Ωｃｍ）を用いＳＤＢ法によりＳＯＩ基板を作製する。この際、活性層側のＳＯＩ膜２０３はボロンをドープしたＣＺ・ｐ（１００）基板２０３（ρ＝４Ωｃｍ）を用いる。活性層側のＳＯＩ膜２０３に５００ｎｍの熱酸化膜２０２を形成し、鏡面研磨した後、支持基板４０１と接着（いわゆる貼り合わせ）後１１００℃で熱処理し、その後、活性層（ＳＯＩ膜）２０３の厚さを２５０ｎｍに加工しＳＤＢ−ＳＯＩ基板とする。あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても良い。この場合はｎ+ （１００）基板の表面から２×１０18ｃｍ-2のドーズ量で０+ イオンを４００ｋＶでイオン打ち込みし、１３２５℃で、５時間程度熱処理し、その後埋め込み酸化膜２０２の上にＳＯＩ膜にイオン注入等を行い、所望の不純物密度のＳＯＩ膜２０３とすれば良い。ＳＯＩ膜２０３の厚み調整は、ＳＯＩ膜２０３の表面の熱酸化、及びこの熱酸化膜のウェットエッチングを行えば良い。この後更にＳＯＩ膜２０３の表面に厚さ３００ｎｍの厚みの熱酸化膜を形成すれば、ＳＯＩ膜２０３のＳｉ層の厚みは１００ｎｍとなる。なお、この３００ｎｍの熱酸化膜形成の前に、ＬＯＣＯＳ法やＢＯＸ法等により埋め込み酸化膜２０２に達するように素子分離酸化膜４を形成する。
【０２１１】
（ｂ）次に、フォトリソグラフィーを用い、トレンチ（Ｕ溝）形成予定部分以外にフォトレジストを形成し、例えばＣＦ4 ，ＣＦ4 ／Ｈ2 あるいはＣ3 Ｆ8 等を用いたＥＣＲあるいはＲＩＥエッチングでＳＯＩ膜２０３の表面の酸化膜をエッチングし、更に、この酸化膜をマスクとして、ＣＦ4 ，ＳＦ6 ，ＣＢｒＦ3 ，ＳｉＣｌ4 、あるいはＣＣｌ4 等によるＲＩＥ又はＥＣＲイオンエッチングによりキャパシタ部形成用のトレンチを形成する。トレンチエッチング時に基板を−１１０℃〜−１３０℃に冷却することも有効である。
【０２１２】
（ｃ）次にトレンチ内壁に、熱酸化を行うことにより厚さ１０〜２０ｎｍの容量絶縁膜（キャパシタ酸化膜）４１６を形成し、更にトレンチを埋め込むように蓄積電極４１５となるＤＯＰＯＳ膜を減圧ＣＶＤで行う。キャパシタ酸化膜４１６も減圧ＣＶＤを用い、トレンチの内壁にプレート電極用のＤＯＰＯＳのＣＶＤをまず行い、続けてキャパシタ酸化膜４１６、ＤＯＰＯＳ膜４１５を連続ＣＶＤで形成しても良い。次に、ＤＯＰＯＳのエッチバック、あるいは必要ならばＣＭＰ法等を用いてＳＯＩ膜２０３の表面を平坦化する。
【０２１３】
（ｄ）この後の工程は通常のＭＯＳプロセスで選択トランジスタを形成する工程であり、チャンネルドープイオン注入等の詳細は省略するが、例えば、厚さ１０ｎｍのゲート酸化膜２０４を熱酸化により形成し、次にポリシリコンゲート電極２０５を形成し、Ａｓ又はＰのイオン注入によるセルフアライメント工程によりｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成する。具体的には、ＰをＶac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分熱処理し、ｎ+ ソース／ドレイン領域２１６，２２６を形成する。次に窒化膜を１０〜５０ｎｍＣＶＤ法により堆積し、更にＲＩＥ法等の指向性の良いエッチングにより、ポリシリコンゲート電極２０５の両側のみに側壁窒化膜を形成する。そしてポリシリコンゲート電極２０５と側壁窒化膜をマスクとしてＧｅをＶac＝５０ｋＶ、ドーズ量Φ＝１〜２×１０16ｃｍ-2でイオン注入し、８００℃、３０分のアニールを行い、Ｓｉx Ｇｅ1-x 領域４１１，４１２をｎ+ ソース／ドレイン領域２１６，２２６の内部に形成する。
【０２１４】
（ｅ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりｎ+ ソース領域２１６の上部にコンタクトホールを開口し、又、図３２（ａ）に示すように蓄積電極４１５とｎ+ ドレイン領域２１６との境界部付近にもコンタクト電極形成用の窓を開口する。そしてこのコンタクトホール及び、コンタクト電極形成用の窓の内部にＷの選択ＣＶＤ、又はＷのスパッタリング／逆スパッタリングにより、コンタクト電極４０８，４１８となるＷを埋め込む。コンタクト電極４０８，４１８をＷではなく、ＳｉＧｅとする場合は、コンタクト電極形成用の窓の内部にポリシリコンをＣＶＤ法にて埋め、Ｇｅをイオン注入するか、ＳｉＧｅの選択ＣＶＤをすれば良い。その後、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属をＥＢ蒸着やスパッタリングで堆積し、フォトリソグラフィー及びＲＩＥを用いて図３２（ａ），図３２（ｂ）に示すようなビット線４０９を形成すれば、本発明の第１６の実施の形態に係るＤＲＡＭが完成する。
【０２１５】
なお、上記製造工程において、Ｇｅをポリシリコン等の蓄積電極４１５の上にもイオン注入し、蓄積電極４１５の上部にもＳｉx Ｇｅ1-x 領域４１２を形成しても良い（図３２（ｂ）においては、蓄積電極４１５上のＳｉx Ｇｅ1-x 領域の図示は省略している）。又、層間絶縁膜に形成されたコンタクトホール、及びコンタクト電極形成用の窓（以後コンタクトホール等という）を介してＧｅをイオン注入しても良い。コンタクトホール等を介してイオン注入すれば、Ｓｉx Ｇｅ1-x 領域４１１，４１２は選択トランジスタのチャンネルに形成されるｐｎ接合界面より遠くなり、結晶欠陥に起因するリーク電流を抑制できる。又、この方法は、マスクを用いることなく、周辺回路部とメモリセル部のイオン注入の注入量を換えることが可能となり、それぞれに最適な注入量を選択できるようになる。又、これらのコンタクトホール等にＳｉＨ4 とＧｅＨ4 との気相反応を用いたＣＶＤでＳｉx Ｇｅ1-x 層をコンタクト電極４０８，４１８の代わりにＣＶＤしても良い。あるいは、側壁窒化膜等をマスクとしてイオン注入する代わりに、Ｓｉx Ｇｅ1-x 層を選択ＣＶＤしても良い。
【０２１６】
又、本発明の第１６の実施の形態において、図３３に示すようにデータ線４０９と接続されるｎ+ ドレイン領域２２６側のコンタクトホールのみに、Ｇｅをイオン注入しても良い。蓄積電極４１５側は、プレート電極（対向電極）となるｎ+ 基板４０１と容量結合しているのみで、積極的に正孔を引き抜くコンタクトは存在しない。そのためｎ+ ドープドポリシリコン（ＤＯＰＯＳ）を蓄積電極４１５として用いた場合、Ｓｉx Ｇｅ1-x 領域により低下された障壁により、チャンネル側の正孔濃度が低下する程度で、大きな効果は期待できない。そのため、ｎ+ ドレイン領域２２６のコンタクトホール側のみに、Ｇｅを注入しても効果としては同様と考えられ、更にｎ+ ソース領域２１６側のｐｎ接合近傍に欠陥の発生する懸念が全くなくなるので、欠陥起因のリーク電流も低減できる。なお、本実施の形態ではデータ線（ビット線）４０９に接続されるｎ+ 領域をｎ+ ドレイン領域２２６と便宜上呼んでいるが、これは単なる呼び方の問題であってデータ線（ビット線）４０９に接続する側をｎ+ ソース領域と呼んでもかまわない。要は、選択トランジスタとなるＭＯＳＦＥＴの主電極領域のどちらかであれば良いのである。
【０２１７】
なお、本発明の第１６の実施の形態において、図３２（ａ），（ｂ）に示した蓄積電極４１５及びコンタクト電極４１８をＳｉx Ｇｅ1-x 層にて形成しても良い。即ち図３２、及び図３３に示した構造では、トレンチ内にＤＯＰＯＳ４１５を埋め込むようにしているが、ＤＯＰＯＳ４１５の替わりに、ｎ+ 型のＳｉx Ｇｅ1-x 層をＳｉＨ4 とＧｅＨ4 にＮ型不純物（例えばＡｓＨ3 ）を混入した雰囲気中で堆積し、エッチバックすることにより図３４（ａ）及び図３４（ｂ）に示すような構造に形成しても良い。
【０２１８】
図３４（ａ）及び図３４（ｂ）の構造は図３３にて説明したｎ+ ソース領域２１６側の正孔の引き抜き効果を改善したものである。蓄積電極４１５がｎ+ ＤＯＰＯＳであると、正孔はＳｉx Ｇｅ1-x 層４１２とｎ+ ＤＯＰＯＳ界面にできた障壁のためにｎ+ ＤＯＰＯＳ側には容易に引き抜かれず、チャンネル内の正孔濃度を有効に低下させるに至らない。そこで、図３４（ｂ）に示すように蓄積電極４２５自体をｎ+ 型のＳｉx Ｇｅ1-x 層にすることで障壁を無くし、蓄積電極４２５内により多くの正孔を引き抜くことができる。更に、蓄積電極４２５の一部をＷなどの金属材料にすれば、この効果をより大きくできる。
【０２１９】
なお、本発明の第１６の実施の形態の変形として、図３５に示すように、トレンチの内壁に鞘型のトレンチ内壁酸化膜４１３をまず形成し、その上に鞘型プレート電極４１４を形成し、この鞘型プレート電極４１４とｎ+ 基板４０１とのコンタクトをトレンチの底部で取るようにしても良い。ＤＲＡＭのキャパシタ部は鞘型プレート電極４１４と、容量絶縁膜４１６と蓄積電極４１５とで構成されることになる。図３５のキャパシタ部の構造は、より大きな容量をリーク電流が少なく安定なものとして得ることができる。
【０２２０】
本発明の第１６の実施の形態の選択トランジスタとしては、前述の第１〜第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴのいずれも用いることができる。
【０２２１】
なお、以上の説明ではｎ+ 型支持基板４０１を用い、選択トランジスタをｎチャンネルＭＯＳＦＥＴとした場合で説明したが、導電型を全部逆にして、ｐ+ 型支持基板を用いて、選択トランジスタをｐチャンネルＭＯＳＦＥＴとしても良い。
【０２２２】
更に、ｎ+ 支持基板４０１を用い、ｐ型ＳＯＩ膜２０３の内部にｎウェルを形成してＣＭＯＳ構成のＤＲＡＭとしても良い。
【０２２３】
図３６（ａ）及び３６（ｂ）は本発明の第１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面及び断面構造を示す。図３６（ａ）は平面図で、図３６（ｂ）は図３６（ａ）の断面図である。図３６（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）１としている。図３６（ｂ）はその活性領域１の近傍の断面を示す図である。この活性領域１に、ＤＲＡＭのユニットセルの選択トランジスタを構成するｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。又、各ユニットセルの選択トランジスタのｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図３６（ａ）に示すようにこのポリシリコン等のゲート電極２０５はワード線を兼ねている。ｎ+ ソース領域２１６、及びｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ1-x 領域４１２，４１１がそれぞれ形成されている。ワード線の上部には酸化膜等の層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホール中に、ｎ+ ドレイン領域２２６の上部のＳｉx Ｇｅ1-x 領域４１１に接続するようにＷやＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 等のコンタクト電極４０８が形成されている。コンタクト電極は上記金属又は金属シリサイドの代わりにＳｉＧｅで形成しても良い。このコンタクト電極はＷ，Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属により形成されたデータ線（ビット線）４０９に接続されている。
【０２２４】
本発明の第１７の実施の形態はｎ+ ソース領域２１６及び選択トランジスタのゲート電極２０５の上部にキャパシタ部を形成したスタック型のＤＲＡＭであり、ｎ+ ソース領域２１６の上部にＳｉx Ｇｅ1-x 領域４１２の上部にはＷ，Ｔｉ，あるいはＷＳｉ2 ，ＭｏＳｉ2 等によるコンタクト電極４１８が形成されている。コンタクト電極４１８をＳｉx Ｇｅ1-x で形成しても良い。そしてコンタクト電極４１８の上部にＲｕ，Ｗ，Ｔｉ，Ｐｔなどの金属、これらの金属のシリサイドあるいは導電性金属酸化物からなる蓄積電極４２５が形成されている。導電性金属酸化物としてはＲｕＯ2 ，ＳｒＬａＴｉＯ3 ，ＣａＹＴｉＯ3 ，ＣａＮｄＴｉＯ3 ，ＬａＮｉＯ3 ，ＮｄＮｉＯ3 等を用いれば良い。蓄積電極４２５はドープドポリシリコン（ＤＯＰＯＳ）膜とその上に形成したＴｉ／ＴｉＮ膜等の多層膜でも良い。そしてこの上に容量絶縁膜４２６を介して対向電極（プレート電極）４２７が形成されＤＲＡＭのキャパシタ部をなしている。容量絶縁膜４２６はシリコン酸化膜（ＳｉＯ2 ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）、チタン酸バリウム（ＢａＴｉＯ3 ）、酸化アルミニウム（Ａｌ2 Ｏ3 ）、窒化シリコン膜（Ｓｉ3 Ｎ4 膜）等を用いれば良い。
あるいは容量絶縁膜はＳｒＴｉＯ3 （ＳＴＯ）とＢａＴｉＯ3 （ＢＴＯ）との固溶体であるＢＳＴＯ膜でも良く、あるいは、窒化シリコン（Ｓｉ3 Ｎ4 ）膜、シリコン酸化（ＳｉＯ2 ）膜との複合膜でも良い。対向電極（プレート電極）４２７としてはチタン窒化膜（ＴｉＮ膜）、Ｗ膜、Ｒｕ膜、ＲｕＯ2 膜あるいはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 等のシリサイド膜を用いれば良い。更にＲｕＯ2 ／ＲｕやＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｗ等の複合膜を対向電極４２７に用いても良い。
【０２２５】
図３６（ｂ）に示した本発明の第１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭはｎ+ ソース／ドレイン領域２１６，２２６の内部にＳｉx Ｇｅ1-x 領域４１２，４１１が形成されているので、チャンネル領域２０３に蓄積された正孔がｎ+ ソース領域２１６に速やかに、かつ高効率で引き抜かれるために基板浮遊効果に起因するドレイン破壊電圧（ドレイン耐圧）が向上する。しかも図３６（ｂ）に示すようにＳｉx Ｇｅ1-x 層は、ｐｎ接合からゲートのサイドウオールの分（１０〜５０ｎｍ程度）離れており、又、イオン注入に起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２２６】
本発明の第１７の実施の形態のＳＯＩ・ＭＯＳ・ＤＲＡＭは以下のような製造工程で製造できる。以下においてはキャパシタ部の容量絶縁膜をＢＳＴＯ膜とした場合について説明するが、他の材料（絶縁物）でも良いことはもちろんである。
【０２２７】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介してＳＯＩ膜２０３を形成する。
【０２２８】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程によるパターニング技術により、ゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。
【０２２９】
（ｃ）次に、ＰをＶac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分熱処理し、ｎ+ ソース／ドレイン領域２１６，２２６を形成する。次に窒化膜を１０〜５０ｎｍＣＶＤ法により堆積し、更にＲＩＥ法等の指向性の良いエッチングにより、ポリシリコンゲート電極２０５の両側のみに側壁窒化膜を形成する。そしてポリシリコンゲート電極２０５と側壁窒化膜をマスクとしてＧｅをＶac＝５０ｋＶ、ドーズ量Φ＝１〜２×１０16ｃｍ-2でイオン注入し、８００℃、３０分のアニールを行い、Ｓｉx Ｇｅ1-x 領域４１２，４１１をｎ+ ソース／ドレイン領域２１６，２２６の内部に形成する。
【０２３０】
（ｄ）この後ＳＩＯ2 ／ＰＳＧ膜をＣＶＤ法により、例えば、厚さ２００〜３００ｎｍ堆積し、層間絶縁膜８を形成する。なお、必要に応じてｐ+ チャンネルストップ領域形成、チャンネルドープイオン注入等を行うことは、標準的ＭＯＳ・ＤＲＡＭのプロセスと同様であり、ここでは説明を省略する。
【０２３１】
（ｅ）次にＳｉＯ2 ／ＰＳＧ膜８にコンタクトホールを開口し、そのコンタクトホールの内部に厚さ２００ｎｍ〜４００ｎｍのＡｓをドープしたｎ+ ドープドポリシリコン層又はＷ膜をＣＶＤ法により堆積し、コンタクト電極４０８，４１８を形成する。その後更にその上に導電性金属酸化膜ｎ+ ドープドポリシリコン膜又はＷ膜のいずれかをＣＶＤし、更にその上にＴｉ／ＴｉＮバリアメタル層をＲＦスパッタリングにより堆積する。そしてフォトリソグラフィーを用いて、キャパシタ部の蓄積電極部形成予定部に対応するＴｉ／ＴｉＮバリアメタルの上にフォトレジストのパターンを形成する。
【０２３２】
（ｆ）このフォトレジストをマスクとしてＢＣｌ3 ，ＣＦ4 ，ＳＦ6 、あるいはＣＣｌ4 等を用いたＲＩＥによりバリアメタル層をエッチングし、更にその下の導電性金属酸化膜，ドープドポリシリコン膜又はＷ膜のいずれかの膜もエッチングし、図３６（ｂ）に示すような蓄積電極４２５の形状にパターニングする。次いでこのフォトレジストを除去、洗浄後、厚さ５０ｎｍのＰｔ膜、厚さ３０ｎｍのＢＳＴＯ膜４２６、厚さ１５０ｎｍのＷ膜４２７を連続的に蓄積電極４２５の上部及び側壁部を覆うようにＲＦスパッタリング法により形成する。ＲＦスパッタリングの代わりにＣＶＤ法等を用いても良い。
【０２３３】
（ｇ）次に全面にフォトレジストを塗布し、フォトリソグラフィー法を用いこのフォトレジスト膜をマスクとしてＣＦ4 を用いたＲＩＥ法によりＷ膜４２７を図３６（ｂ）に示すような形状にエッチングする。
【０２３４】
（ｈ）次いで、対向電極（プレート電極）４２７となるＷ膜をマスク層として、過酸化水素、アンモニア水及びＥＤＴＡの混合水溶液等の所定のエッチング液により、ＢＳＴＯ層４２６をエッチングし、パターニングを行う。
【０２３５】
（ｉ）次に、この工程で形成されたＢＳＴＯ層４２６をマスクとして、ＣＦ4 を用いたＲＩＥ法、又はヨウ素／ヨウ化セチルピリジニウム（ＣＰＩ）／ベンゼンを用いたエッチング液を６０℃に加熱して、ＢＳＴＯ膜４２６の下地に形成した白金層のパターニングを行う。この様に処理した後、ｐ型Ｓｉ基板２０１をアルコール中に浸しエッチング液を洗浄する。次いで水酸化アルカリとしてコリンを用い、エッチング液を完全に洗浄する。コリンとしては商品名シカクリーン（関東化学）として知られているような洗浄液を用いれば良い。この様に処理することにより、低コストで簡便にｎ+ ソース領域２１６上にＷ／Ｔｉ／ＴｉＮ／Ｐｔ蓄積電極４２５、高誘電体膜４２６及びＷ対向電極４２７を使用した図３６（ｂ）に示すような、キャパシタセルを形状することができる。なお、エッチング液の洗浄にはコリン以外の水酸化アルカリ、ＭＡＢＴあるいは種々のアルコールを用いても良い。このとき、蒸気状で行うか、超音波及び圧力をかけて行うことが好ましい。洗浄液を蒸気状即ち気体として用い、減圧下で加熱すればドライ洗浄が可能となる。
【０２３６】
（ｊ）次に、ＳｉＯ2 ，ＰＳＧあるいはＢＰＳＧ膜等の層間絶縁膜をＣＶＤ法により堆積し、ｎ+ ドレイン領域２２６の上のコンタクト電極４０８の上部にコンタクトホールを開口し、ＤＯＰＯＳ膜あるいはＷＳｉ2 膜等を選択ＣＶＤ法で形成し、層間絶縁膜中のコンタクトホールを埋め込む。選択ＣＶＤでなくても、前面にＣＶＤして、その後エッチバックして平坦化してコンタクトホール内に埋め込んでも良い。その後更にその上部にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等を用いてビット線４０９を形成すれば、図３６（ａ）及び３６（ｂ）に示すようなＳＯＩ・ＤＲＡＭが完成する。
【０２３７】
図３６（ａ）及び図３６（ｂ）に示したのはスタック型ＤＲＡＭの一例であり、キャパシタ部の構造は図３７（ａ）及び図３７（ｂ）に示すような構造でも良い。図３７（ｂ）はいわゆるフィン型と称されるキャパシタでより大きな容量が得られるものである。又、図３６，図３７はデータ線（ビット線）４０９の下にキャパシタ部が形成されているが、図３８に示すようにビット線４０９の上部に蓄積電極４３５、容量絶縁膜４３６、対向電極（プレート電極）４３７からなるキャパシタ部を構成しても良い。蓄積電極４３５は層間絶縁物中に形成されたビアホール中のコンタクト電極４５２を介して、ｎ+ ソース領域２１６の上部に形成されたＳｉx Ｇｅ1-x 領域４１２の上部のコンタクト電極４３８に接続されている。
【０２３８】
なお、本発明の第１７の実施の形態において、Ｇｅの代わりにＳｎをイオン注入してＳｉx Ｓｎ1-x 領域を形成しても良い。
【０２３９】
又、層間絶縁膜に形成されたコンタクトホール等を介してＧｅやＳｎをイオン注入しても良い。コンタクトホール等を介してイオン注入すれば、Ｓｉx Ｇｅ1-x 領域４１１，４１２やＳｉx Ｓｎ1-x は選択トランジスタのチャンネルに形成されるｐｎ接合界面より遠くなり、結晶欠陥に起因するリーク電流を抑制できる。又、この方法は、マスクを用いることなく、周辺回路部とメモリセル部のイオン注入の注入量を換えることが可能となり、それぞれに最適な注入量を選択できるようになる。又、これらのコンタクトホール等にＳｉＨ4 とＧｅＨ4 との気相反応を用いたＣＶＤでＳｉx Ｇｅ1-x 層をコンタクト電極４１１，４１２の代わりにＣＶＤしても良い。あるいは、側壁窒化膜等をマスクとしてイオン注入する代わりに、Ｓｉx Ｇｅ1-x 層を選択ＣＶＤしても良い。更に厚くＳｉx Ｇｅ1-x 層をＣＶＤしてコンタクトホールを埋め込むようにすれば、コンタクト電極４０８，４１８もＳｉx Ｇｅ1-x で形成することとなる。同様にＳｉx Ｓｎ1-x 層、あるいはＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳｂ等の狭バンドギャップ物質をＳｉx Ｇｅ1-x 層の代わりにＣＶＤしても良い。
【０２４０】
本発明の第１７の実施の形態の選択トランジスタとしては、前述の第１〜第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴのいずれも用いることができる。例えば図９（ｃ）に示したようなＬＤＤ・ＭＯＳＦＥＴを用いても良い。更に、以上の説明ではｐ型Ｓｉ基板２０１を用い、選択トランジスタをｎチャンネルＭＯＳＦＥＴとした場合で説明したが、導電型を全部逆にして、ｎ型シリコン基板を用いて、選択トランジスタをｐチャンネルＭＯＳＦＥＴとしても良い。
【０２４１】
更に、ｐ型シリコン基板２０１を用い、ｐ型ＳＯＩ膜２０３の内部にｎウェルを形成してＣＭＯＳ構成のＤＲＡＭとしても良い。
【０２４２】
図３９（ａ）及び図３９（ｂ）は本発明の第１８の実施の形態に係るＭＯＳ・ＤＲＡＭの平面図及び断面図である。本発明の第１８の実施の形態はサラウンディング・ゲート・トランジスタ（ＳＧＴ）と称せられる縦型トランジスタを選択トランジスタ（スイッチングトランジスタ）とし、ＳＧＴの形成されているシリコン柱の下部にキャパシタ部を形成している。図３９（ｂ）においてｐ型シリコン基板３０１の上部にｎ+ ソース領域３０２、ＳＧＴのチャンネル部となるｐ型領域３０３、ｎ+ ドレイン領域３０４、Ｓｉx Ｇｅ1-x 領域３１１が、下からこの順に形成され、この多層構造からなる四角形のシリコン柱の周辺にワード線となるＳＧＴのゲート電極３０８及び対向電極（プレート電極）３０６が形成されている。ｎ+ ソース領域３０２と対向電極３０６との間でキャパシタ部が形成されている。又、ｎ+ ドレイン領域３０４の上部のＳｉx Ｇｅ1-x 領域３１１にはビット線４０９が接続されている。
【０２４３】
今まで説明してきた各実施の形態の薄膜ＳＯＩトランジスタに限らず、図３９（ａ）及び（ｂ）に示すようなシリコン柱に縦型トランジスタを形成したＳＧＴでは、シリコン柱の径が２００ｎｍ程度のサイズになると、シリコン柱の底のｎ+ ソース領域３０２の横方向の伸びによりシリコン柱の内部のチャンネル領域３０３がフローティングとなり、ＳＯＩ・ＭＯＳＦＥＴと同様な基板浮遊効果によるドレイン耐圧の低下が生じる。そのため、本発明の第１８の実施の形態のように縦型トランジスタのソース又はドレイン領域にもＳｉx Ｇｅ1-x 層を形成することが望ましいのである。
【０２４４】
図３９（ａ）及び３９（ｂ）に示した本発明の第１８の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭは、ｎ+ ドレイン領域３０４の上部にＳｉx Ｇｅ1-x 領域３１１が形成されているので、チャンネル領域３０３に蓄積された正孔がｎ+ ドレイン領域３０４に速やかに、かつ高効率で引き抜かれるために基板浮遊効果に起因するドレイン破壊電圧（ドレイン耐圧）が向上する。しかも図３９（ｂ）に示すようにＳｉx Ｇｅ1-x 領域３１１は、ｐｎ接合から離れており、格子定数の異なるＳｉx Ｇｅ1-x 領域がＳｉ上に形成されたことに起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２４５】
なお、Ｓｉx Ｇｅ1-x 領域３１１の代わりにＳｉx Ｓｎ1-x ，ＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，ＩｎＳｂ，ＺｎＳｂ等の狭バンドギャップ物質を用いても良い。
本発明の第１８の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭは図４０（ａ）〜図４０（ｅ）に示すような方法で製造できる。
【０２４６】
（ａ）まずｐ基板３０１の上に図４０（ａ）に示すようにＳｉＨ2 Ｃｌ2 とＨ2 とを用いた減圧エピタキシーにより厚さ２．５μｍのｎ+ ソース領域３０２、厚さ０．３μｍのｐ領域３０３、厚さ０．３μｍのｎ+ ドレイン領域３０４を連続的に形成する。ドーパントガスとして例えばＡｓＨ3 ，Ｂ2 Ｈ6 を用いる。
なお、上記厚さは一例であり、メソスコピックスケール（≒１０ｎｍ）の縦型トランジスタを作る場合は、超高真空（ＵＨＶ）中での気相エピや、ＭＢＥ、あるいはＭＬＥ（Molecular Layer Epitaxy)を用いれば良い。ＳｉをＭＬＥで堆積する場合は例えば基板温度を８１５℃に設定し、ＳｉＨ2 Ｃｌ2 を導入圧力３×１０-2Ｐａで１５秒導入し、真空排気し、次にＨ2 を４×１０-3Ｐａで１０秒導入し、真空排気するというガス導入／排気の１サイクルでＳｉの一分子層が成長するので、所望の分子層数分だけ、このガス導入／排気のサイクルを繰り返せば分子層単位の厚み制御が可能となる。
【０２４７】
（ｂ）次にＣＶＤ、又は熱酸化でｎ+ ドレイン領域３０４の上部に酸化膜３１５を形成し、この酸化膜をフォトリソグラフィーを用いて、パターニングし、その後酸化膜のエッチングに用いたフォトレジストを除去する。次にこの酸化膜をマスクとしてＳＦ6 ，ＣＣｌ4 ，ＳｉＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチにより図４０（ｂ）に示すような深さ３．２μｍのＵ溝を形成する。
【０２４８】
そして、このＵ溝の表面を全面酸化し、ゲート酸化膜３０５を厚さ１０ｎｍで形成する。次にＵ溝を埋め込むようにプレート電極３０６となるＤＯＰＯＳをＣＶＤし、Ｕ溝の表面より約０．７μｍエッチバックすることにより図４０（ｂ）に示すようにＵ溝の底部近傍にプレート電極３０６を形成する。次にＣＶＤ法により窒化膜３０７を全面に形成する。
【０２４９】
（ｃ）次にＲＩＥ等の指向性エッチングによりＵ溝側壁にのみ窒化膜を残すようにしてエッチングし、プレート電極３０６の上部の窒化膜を除去する。そしてこの側壁に残った窒化膜３０７を用いて選択酸化を行い、図４０（ｃ）に示すようにポリシリコンプレート電極３０６の上部のみに厚さ０．１μｍの酸化膜３１７を形成する。
【０２５０】
（ｄ）次に選択酸化に用いた側壁の窒化膜３０７を除去し、更にその下地の酸化膜も除去し、ゲート酸化膜３０５を再び形成しなおす。そしてこのゲート酸化膜３０５の表面にポリシリコン、Ｗ，ＷＳｉ2 等をＣＶＤし、図４０（ｄ）に示すようなワード線となるゲート電極３０８を形成する。このゲート電極３０８のＵ溝への埋め込みは選択ＣＶＤでも良いし、Ｕ溝よりも厚くＣＶＤしてその後エッチバックして平坦化しても良い。そしてこの後Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入する。
【０２５１】
（ｅ）イオン注入後９５０℃、３０分のアニールを行い、図４０（ｅ）に示すようにＳｉx Ｇｅ1-x 領域３１１を形成する。次にＳｉＯ2 ／ＰＳＧ等の層間絶縁膜８をＣＶＤ後、コンタクトホールを開口し、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等を蒸着し、フォトリソグラフィーを用いて図４０（ｅ）を示すようなビット線４０９をパターニングすれば、本発明の第１８の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭが完成する。
【０２５２】
なお、図４０（ａ）に示す連続エピタキシーの際、ｎ+ ドレイン領域３０４の上にＳｉＨ4 とＧｅＨ4 による気相成長、あるいはＳｉＨ2 Ｃｌ2 とＧｅＨ4 、又はＧｅＨ2 Ｃｌ2 による気相成長によりＳｉx Ｇｅ1-x 領域をエピタキシャル成長しても良い。ＳｉＨ2 Ｃｌ2 とＧｅＨ2 Ｃｌ2 との交互導入でＭＬＥ成長しても良い。あるいは［Ｐｂ（ＯＢｕt ）2 ］2 ，ＰｂＯ（ＯＢｕt ）6 とＨ2 Ｓとを３×１０-2Ｐａ程度の圧力で交互導入することによりＰｂＳをＭＬＥ成長させても良い。エピタキシャル成長により狭バンドギャップ領域を形成すれば、イオン注入のダメージの問題もなくなり、結晶欠陥の発生も少なくなるので、リーク電流が減少し、ＤＲＡＭの保持特性も向上する。又、図４０（ｃ）において、ＬＯＣＯＳ法と同様な選択酸化により酸化膜３１７をプレート電極３０６の上に形成したが、ＭＢＥ法等により酸化膜等の絶縁物を指向性良、例えば０．１μｍの厚さでプレート電極３０６の上部のみに堆積しても良い。ビームをコリメートした指向性蒸着によりシリコン柱の側壁には絶縁物は堆積しないようにできる。この場合はプレート電極３０６はＤＯＰＯＳ以外のＷ，ＷＳｉ2 ，ＭｏＳｉ2 等を用いることも可能である。
【０２５３】
図４１（ａ）及び図４１（ｂ）は本発明の第１８の実施の形態の変形に係り、選択トランジスタとしてはＳＧＴを用い、キャパシタ部に蓄積電極３２５、容量絶縁膜３２６、対向電極（プレート電極）３２７からなるスタック型キャパシタを有したＤＲＡＭの平面図及び断面図である。図４１（ａ），（ｂ）に示すＤＲＡＭはｐ型シリコン基板３０１上にストライプ上に形成されたｎ+ 埋め込み層３２２をビット線とし、ＳＧＴのゲート電極３０８をワード線としている。ＳＧＴはｎ+ 埋め込み層３２２をｎ+ ドレイン領域とし、このｎ+ ドレイン領域の上部の凸部３２２と、その上のｐ型チャンネル領域３０３と、更にその上のｎ+ ソース領域３２３とでシリコンの四角柱を形成している。そしてこのシリコンの四角柱の側壁に形成されたゲート絶縁膜を介しゲート電極３０８に印加する電圧によりチャンネル領域３０３を流れる電流を制御する。ｎ+ ドレイン領域３２２にはＳｉx Ｇｅ1-x 領域３１２が、ｎ+ ソース領域３２３にはＳｉx Ｇｅ1-x 領域３１３が形成され、Ｓｉx Ｇｅ1-x 領域３１３に蓄積電極３２５が接続されている。Ｓｉx Ｇｅ1-x 領域３１２はビット線３２２となるｎ+ 埋め込み層の上部で、ＳＧＴを構成するシリコン柱のない部分に図４１（ｂ）に示すように形成されている。蓄積電極３２５の上の容量絶縁膜は、本発明の第１７の実施の形態と同様にＴａ2 Ｏ5 ，ＳＴＯ，ＢＴＯ，ＢＳＴＯ等を用いれば良い。図４１（ａ），（ｂ）の構造は、図３９（ａ），（ｂ）の構造に比してトレンチが浅くてよく、しかもトレンチ側壁での対向電極（プレート電極）３０６とワード線３０８との分離工程のためのＬＯＣＯＳや指向性蒸着等が不要で製造が容易である利点を有する。Ｓｉx Ｇｅ1-x 領域３１２，３１３の代わりにＳｉx Ｓｎ1-x やＰｂＳ等の狭バンドギャップ物質を用いても良いことはもちろんである。
【０２５４】
図４１（ｂ）の構造はＳｉx Ｓｎ1-x 領域３１２は、ビット線３２２となるｎ+ 埋め込み層の上部のシリコン柱のない場所のみに形成されていたが、必ずしも図４１（ｂ）の構造に限らず、図４２（ａ）及び図４２（ｂ）に示すようにシリコン柱の直下部分にＳｉx Ｓｎ1-x 領域３１２を形成しても良い。図４２（ａ），（ｂ）の構造によれば、正孔の引き抜き効果はより大きくなり、ドレイン耐圧が向上する。したがってＳＧＴの短チャンネル化が可能となる。
【０２５５】
図４２（ａ），（ｂ）の構造はｎ+ 埋め込み層３２２形成のための、ｐ基板３０１中にストライプ形状にｎ+ 拡散層を形成した後Ｇｅをイオン注入して形成し、その後ｐ領域３０３、ｎ+ ソース領域３２３を連続エピタキシャル成長すれば良い。あるいはｎ+ 埋め込み層３２２のためのｐ基板３０１中へのｎ+ 拡散層形成後、ｐ基板３０１の表面に酸化膜を形成し、この酸化膜をマスクとしてｎ+ 拡散層３２２の表面の一部をエッチングしＵ溝を形成し、Ｕ溝の内部にＳｉx Ｇｅ1-x 領域３１２及びｎ+ 領域３２２を連続的に選択エピタキシャル成長し、Ｕ溝を埋め込み、その後表面を平坦化し、選択エピタキシャル成長のマスクに用いた酸化膜を除去し、その上にｐ領域３０３、ｎ+ ソース領域３２３を連続エピタキシャル成長しても良い。
【０２５６】
更に図４２（ａ），４２（ｂ）の構造は、図４３（ａ）〜４３（ｆ）に示すようにＳＤＢ法を用いて製造できる。この製造方法は、図４３（ａ）に示すようにｐ型シリコン基板３０３にＵ溝を形成し、このＵ溝に四方を囲まれたシリコン柱を形成する。そしてＵ溝の内部を酸化し、更にＵ溝を埋め込むようにゲート電極３０８の配線加工を施した後、表面に層間絶縁膜８１を堆積し、シリコン柱の頂上にコンタクト穴を開口し、ＡｓをＶac＝１００ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、７５０℃、３０分アニールし、次にＧｅをＶac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、図４３（ｂ）に示すようにｎ+ ドレイン領域３２２及びＳｉx Ｇｅ1-x 領域３１２を形成する。更にｎ+ 型のＳｉx Ｇｅ1-x 層をＣＶＤ法により形成し、シリサイド又は金属（例えばＷ）３３２を被着し、データ線（ビット線）３３２の配線加工を行う。
ビット線は紙面に平行方向に配線され、紙面の奥に向って複数本配線されるが、このビット線とビット線との間（図示を省略）に層間絶縁膜を堆積後その表面を研磨し、平坦化して、図４３（ｃ）に示すようにＳＤＢ法により、ｐ型シリコン基板３０１を貼り付ける。その後、ｐ型シリコン基板３０３をゲート配線３０８が露出するまで裏面から研磨してシリコン柱のみ残す。その後、ｐ型シリコン基板の表・裏を図４３（ａ）〜４３（ｃ）と逆にして図４３（ｄ）に示すようにその表面に層間絶縁膜８２を堆積し、コンタクト穴を開口し、Ａｓ又はＰのイオン注入によりｎ+ ソース領域３２３を形成する。次に、図４３（ｅ）に示すようにＳｉx Ｇｅ1-x 領域３１３を堆積し、層間絶縁膜８２中に埋め込まれるように表面を平坦化する。
【０２５７】
次に別の層間絶縁膜８３を層間絶縁膜８２とＳｉx Ｇｅ1-x 領域３１３の上に更に堆積し、コンタクトホールを開口し、蓄積電極３２５となるＷ／Ｔｉ／ＴｉＮ／Ｐｔ等の金属を蒸着、スパッタ法により形成し、図４３（ｆ）に示すようにパターニングする。この後は第１７の実施の形態と同様にＴａ2 Ｏ5 やＢＳＴＯ膜を用いてキャパシタ部を形成すれば図４２（ａ），４２（ｂ）の構造は完成する。
【０２５８】
図４４（ａ）及び図４４（ｂ）は本発明の第１９の実施の形態に係るＭＯＳ・ＤＲＡＭの平面図及び断面図である。本発明の第１９の実施の形態はｎ+ 領域３３７をプレート電極（対向電極）とし、このｎ+ 領域３３７中に形成されたＵ溝９の内部に容量絶縁膜３３６とｎ+ 単結晶シリコン（又はｎ+ ＤＯＰＯＳ）からなる蓄積電極３３５からなるキャパシタ部が設けられている。そしてこのキャパシタ部（容量素子）の上部にｐ型薄膜シリコン層３０３をチャンネル領域とする縦型薄膜トランジスタをＤＲＡＭの選択トランジスタとして設けている。この選択トランジスタはｎ+ 領域３３７をソース領域、薄膜シリコンの上部のｎ+ 領域３０４をドレイン領域とし、前記Ｕ溝９の内部に薄膜シリコン部を介して更に形成された第２のＵ溝の内部に設けられたポリシリコン等をゲート電極３０８としている。ゲート電極３０８はＤＲＡＭのワード線となる。薄膜シリコンの最上層のｎ+ ドレイン領域３０４の上部にはＳｉx Ｇｅ1-x 領域３１１が形成され、このＳｉx Ｇｅ1-x 領域３１１にコンタクト電極３３８を介してビット線４０９が接続されている。
【０２５９】
図４４（ａ）及び４４（ｂ）に示した本発明の第１９の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭはｎ+ ドレイン領域３０４の上部にＳｉx Ｇｅ1-x 領域３１１が形成されているので、チャンネル領域３０３に蓄積された正孔がｎ+ ドレイン領域３０４に速やかに、かつ高効率で引き抜かれるために基板浮遊効果に起因するドレイン破壊電圧（ドレイン耐圧）が向上する。しかも図４４（ｂ）に示すようにＳｉx Ｇｅ1-x 領域３１１は、ｐｎ接合から離れており、格子定数の異なるＳｉx Ｇｅ1-x 領域がＳｉ上に形成されたことに起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２６０】
なお、Ｓｉx Ｇｅ1-x 領域３１１の代わりにＳｉx Ｓｎ1-x ，ＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，ＩｎＳｂ，ＺｎＳｂ等の狭バンドギャップ物質を用いても良い。
【０２６１】
本発明の第１９の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭは図４５（ａ）〜図４５（ｅ）に示すような方法で製造できる。
【０２６２】
（ａ）まずｐ基板３０３の上に図４５（ａ）に示すようにＳｉＨ2 Ｃｌ2 とＨ2 とを用いた減圧エピタキシーによりｎ+ 領域３７７を成長する。次にＣＶＤ、又は熱酸化でｎ+ 領域３７７の上部に酸化膜を形成し、この酸化膜をフォトリソグラフィーを用いてパターニングし、その後酸化膜のエッチングに用いたフォトレジストを除去する。次にこの酸化膜をマスクとしてＳＦ6 ，ＣＣｌ4 ，ＳｉＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチにより、図４５（ａ）に示すようなｎ+ エピタキシャル成長層３７７を貫通し、ｐ基板３０３まで達し、このｐ基板３０３を更に堀り込む深いトレンチ（Ｕ溝）を形成する。図４５（ａ）で、見かけ上２つのトレンチが示されているが、実際には、この２つのトレンチは平面パターンとしては連続しており、四角柱のまわりを囲んだ形状にエッチングされている。
【０２６３】
（ｂ）次に、このトレンチに囲まれた四角柱（シリコン柱）の頭の部分のみを０．３μｍフォトレジストをマスクとして選択的にエッチングし、フォトレジストを除去後全面酸化する。次にトレンチ内を酸化膜３３６で埋め込み、その後ｎ+ 領域３７７が露出するまで表面を鏡面研磨を行い平坦化する。次に別のｎ+ 基板３７８を用意し、ｎ+ 基板３７８の表面を鏡面に研磨し、ｎ+ 基板３７７とｎ+ 基板３７８の鏡面同士を貼り合わせ１１００℃で熱処理し、図４５（ｂ）に示すようなＳＤＢ基板を得る。
【０２６４】
（ｃ）このＳＤＢ処理により支持基板となるｎ+ 基板３７８とｎ+ エピタキシャル成長層３７７は一体となりｎ+ プレート電極３３７となる。又、Ｕ溝の内部にｎ+ 領域３３５が埋め込まれることとなる。次に図４５（ｂ）に示したＳＤＢ基板の表と裏とを反転し、そのｐ基板３０３の表面を研磨し、酸化膜３３６が埋め込まれたトレンチを露出させる。この後、ＬＯＣＯＳ法又はＢＯＸ法を用い、素子形成領域以外に素子分離用の厚い酸化膜４を形成する。この厚い酸化膜４をマスクにしてＡｓ等のイオン注入によりｐ基板３０３の表面にｎ+ ドレイン領域３０４を形成し、更にその上に図４５（ｃ）に示すように酸化膜８４を形成する。
【０２６５】
（ｄ）次にｎ+ ドレイン領域３０４の上部の酸化膜８４をフォトリソグラフィーを用いて除去し、ＳｉＨ4 とＧｅＨ4 ，ＳｉＨ2 Ｃｌ2 とＧｅＨ2 Ｃｌ2 等を用いたＣＶＤによりＳｉx Ｇｅ1-x 領域３１１を図４５（ｄ）に示すように形成する。この際ＡｓＨ3 やＰＨ3 を同時に気相中に流し、ｎ+ にドープしたＳｉx Ｇｅ1-x 領域３１１とする。
【０２６６】
（ｅ）次にフォトリソグラフィー法を用いてシリコン柱の上のｎ+ ドレイン領域の上のＳｉx Ｇｅ1-x 領域を除去し、更にｎ+ ドレイン領域３０４、ｐ領域３０３を貫通してｎ+ 領域３３５に達する第２のＵ溝を第１のＵ溝内のシリコン柱に形成する。次にこの第２のＵ溝の表面にゲート酸化膜３０５を形成し、更にゲート電極となるポリシリコン膜３０８を図４５（ｅ）に示すようにＣＶＤする。
【０２６７】
（ｆ）次に、フォトリソグラフィー及びＲＩＥを用いて図４４（ａ），（ｂ）に示すような形状にポリシリコン膜３０８をパターニングし、更にＣＶＤ法により層間絶縁膜を形成し、この層間絶縁膜中にコンタクトホールを開口し、Ｗ等のコンタクト電極３３８をこのコンタクトホールに埋め込み、更にＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等によりビット線４０９の配線パターンを形成すれば本発明の第１９の実施の形態に係るＭＯＳ・ＤＲＡＭが完成する。
【０２６８】
なお、上記説明ではＳＤＢ法によりＵ溝９の内部に薄膜トランジスタを形成する方法を示したが、ｎ+ 基板にＵ溝９を形成し、このＵ溝の表面に酸化膜を形成後、Ｕ溝中にポリシリコンをＣＶＤし、このＵ溝の上部のポリシリコンをレーザアニールや、電子線アニールにより単結晶化し、薄膜トランジスタのチャンネル領域３０３等を形成しても良い。なお、Ｓｉx Ｇｅ1-x 領域３１１の代わりにＳｉx Ｓｎ1-x やＰｂＳ等を用いても良いことは前述の各実施の形態と同様である。又、Ｓｉx Ｇｅ1-x 領域３１１の表面にＣｏＳｉ2 ，ＴｉＳｉ2 ，ＷＳｉ2 等のシリサイド膜を形成しても良い。
【０２６９】
図４６（ａ）は本発明の第２０の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭを説明するための図である。前述の本発明の第１６〜第１９の実施の形態においては、メモリのセルアレイ部の選択トランジスタにＳｉx Ｇｅ1-x 領域等の狭バンドギャップ半導体を用いる場合について説明したが、本発明の第２０の実施の形態においては、ｎ+ ソース／ドレイン領域へのＧｅのイオン注入は、図４６（ａ）に示すメモリのセルアレイ部５３１及びセンスアンプ部５３２を除いた部分のみにしても良い。
【０２７０】
即ち、図４６（ａ）においてビット線５３０、ワード線５２９からなるセルアレイ５３１に接続される行デコーダ５２６、列デコーダ５２４、アドレスバッファ５２２，５２７、入力バッファ５２８、出力バッファ５２１等の部分にＧｅ又はＳｎのイオン注入をする。このことによって、メモリセルのトランスファーゲートトランジスタにおける微小リーク電流の発生が抑制され、セル保持特性の劣化が防止されて、ソフトエラーフリーというＳＯＩ基板を用いることの利点を最大限に生かしたダイナミックメモリが得られる。本発明の第２０の実施の形態はＤＲＡＭ以外のあるゆる半導体集積回路に対しても適用可能である。例えば、携帯機器に用いられる図４６（ｂ）に示す、論理集積回路素子においては、外部に接続した機器とのインターフェースをとる関係から入出力回路５４２や制御回路５４５等においてはある程度以上の耐圧が要求される一方、内部論理回路５４７は低消費電力を実現するという観点からチャンネルリーク電流をできる限り抑制することが望ましい。よって、この様な論理集積回路素子の入出力インターフェース回路部分にのみＧｅやＳｎをイオン注入し、内部論理回路５４７にはＧｅやＳｎをイオン注入せずにおくことで、微小リーク電流の発生が抑制され、かつ低消費電力であるというＳＯＩ基板を用いることの利点を最大限に生かした論理集積回路素子が作製される。
【０２７１】
本発明の第２０の実施の形態においてはＳｉx Ｇｅ1-x 領域やＳｉx Ｓｎ1-x 領域はシリコン層の底面部にまで達することなくＳＯＩ集積回路が形成されれば良く、そのようにイオン注入のドーズ量Φ、あるいは加速エネルギーＶacを制御すれば良い。
【０２７２】
又、Ｇｅ，Ｓｎをイオン注入した後の熱処理は、７００℃以上の温度で行うことにより、Ｓｉx Ｇｅ1-x 領域やＳｉx Ｓｎ1-x 領域等を形成したことに伴う結晶欠陥は所望の位置及び方向に制御できる。
【０２７３】
又、前述の各実施の形態と同様であるが、ＰｂＳ，ＰｂＴｅ，ＰｂＳｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等のＳｉよりもバンドギャップの狭い半導体又はＳｉとこれらの狭バンドギャップ半導体との混晶をＳｉx Ｇｅ1-x 領域の代わりに用いても良い。特に、以上の実施の形態においてメモリの代表例としてＤＲＡＭについて説明したが、ＥＥＰＲＯＭやＳＲＡＭ等他のＬＳＩに用いることによりこれら他のＬＳＩの特性が改善されることは以上の説明から明らかであろう。特にＥＥＰＲＯＭは高いドレイン耐圧が要求されるので、本発明の構造の採用により高速かつ高保持特性が得られることになる。
【０２７４】
又、以上の実施の形態においてはＳｉのＭＯＳＦＥＴについて主に説明したが、ＧａＡｓ等の化合物半導体デバイスに適用できることはもちろんである。又、ＳＯＩ構造に限られず、半絶縁性ＧａＡｓ基板上に構成されたＡｌＧａＡｓ−ＧａＡｓヘテロ接合によるＨＥＭＴにおいてｎ+ ソース領域中にＩｎＳｂやＩｎＡｓ等のＧａＡｓによりバンドギャップの狭い半導体を形成しても良い。又、ＳｉＣを用いたＭＩＳ・ＦＥＴのｎ+ ソース領域中にＳｉの領域を形成しても良い。
【０２７５】
【発明の効果】
以上のように本発明の第１の手段によればＭＯＳＦＥＴ等の絶縁ゲート型半導体装置の主電極領域（ソース又はドレイン領域）にドープする不純物の共有結合半径や、ドーピング後においてＳｉ中での不純物が結晶格子中へ導入されるサイト、即ち格子間位置（interstitial）か、置換位置（vacancy trapping）かといった点が考慮されているので狭バンドギャップ半導体とチャンネル部を構成している半導体とにより形成されるヘテロ接合に起因した格子歪を補償することができる。即ち共有結合半径等を考慮した不純物の種類、その不純物の主電極領域中の深さ（拡散深さ）を選定することにより、半導体装置の主電極領域近傍又は主電極領域の内部に結晶欠陥が発生しないようにできる。したがって、従来のヘテロ接合を主電極領域に有したＭＯＳＦＥＴが有していたリーク電流の発生を回避しつつ基板浮遊効果を抑制することができる。つまり、従来はリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係にあったが本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴと同程度のレベルとすることができ、個別デバイスの特性改善以外にもＤＲＡＭ等のメモリに応用すれば、メモリの保持特性が改善されることとなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有している浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。
【０２７６】
本発明の第２の手段によれば狭バンドギャップ領域の位置を絶縁ゲート型トランジスタの主動作状態における空乏層のゲート酸化膜直下の最も薄い部分の位置よりも深く形成されているので、たとえ結晶欠陥が発生しても、その発生位置は空乏層から遠い位置にあるため、それがＭＯＳＦＥＴ等のリーク電流となることを抑制することができる。更に狭バンドギャップの領域が深い位置にあるため、正孔の吸い出し効率が高くなり、基板浮遊効果の抑制が高効率で可能となる。
つまり、従来の絶縁ゲート型トランジスタはリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係にあったが本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴと同程度のレベルとすることができ、ＤＲＡＭの保持特性が改善される。この結果ＳＯＩ・ＭＯＳＦＥＴ，ＳＯＩ・ＭＯＳ・ＤＲＡＭ等のＳＯＩ構造の絶縁ゲート型半導体装置の本来有している浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。
【０２７７】
本発明の第３の手段によればＭＯＳＦＥＴ等の絶縁ゲート型半導体装置のチャンネル領域と主電極領域の界面のｐｎ接合面を超えてＳｉＧｅ領域等の狭バンドギャップ半導体（第２の半導体）と、Ｓｉ等のチャンネル領域を形成する半導体（第２の半導体）とのヘテロ接合界面が存在する又は狭バンドギャップ半導体領域そのものが、存在するように構成されているので、図２０に示すようなエネルギーバンドダイアグラムが実現できる。即ち正孔から見たエネルギーバリアが最も低くできるのは図１３の太線で示した場合であり、チャンネル領域内で、正孔に対するポテンシャルの最も低い所と狭バンドギャップ領域の価電子帯が、本発明により、バリアを生じないように単調に接続するようなエネルギーバンドが容易に実現できることとなる。その結果基板浮遊効果が抑制され、ドレイン破壊電圧が極めて高くなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有している各種の優れた特性が生かされることとなる。即ち浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。又高いドレイン耐圧が実現できるので、ＥＥＰＲＯＭ等の高耐圧、高電流駆動能力が要求される集積回路の特性がより向上できることとなり、又、各種応用回路への汎用性が高まる。
【０２７８】
本発明の第４の手段によれば狭バンドギャップ領域をゲート酸化膜直下のチャンネル領域にまで延長して形成されている。狭バンドギャップ領域として代表的なＳｉＧｅ領域は電子の移動度がＳｉよりも高いので、本発明によれば、高い変換コンダクタンスｇm が得られ、電流駆動能力が高くなる。半導体装置の遮断周波数は浮遊容量をＣs とすればほぼｇm ／Ｃs に比例することとなるので、ＳＯＩ半導体装置の低い浮遊容量特性とあいまって、極めて高速動作が可能となる。つまり論理集積回路等の高速スイッチングが要求される集積回路やテラヘルツ帯通信用の個別デバイス、もしくはＭＭＩＣ（マイクロ波集積回路）への応用が可能となり、これらの集積回路の高速スイッチング化、個別デバイスの高周波化が可能となる。しかも、チャンネル直下のＳｉＧｅ領域の存在により、正孔の吸い出し効果も高く、そのため高耐圧化も可能となる。
【０２７９】
本発明の第５の手段によればヘテロ接合に起因する結晶欠陥の発生位置と発生方向を制御することが可能である。即ち結晶欠陥Ｄを主電極領域の内部に形成することにより、たとえ欠陥が発生しても、その欠陥がチャンネル領域におけるジェネレーション・リコンビネーション電流（Ｇ／Ｒ電流）等に寄与しないようにできるので、絶縁ゲート型トランジスタ等のリーク電流となることはない。
つまり、従来はチャンネル領域におけるリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係にあり共に改善することは困難であったが、本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴと同程度のレベルとすることができ、ＤＲＡＭ等のメモリに応用すれば、メモリの保持特性が改善されることとなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有していた各種の優れた特性がより有効に発揮できる。即ち、浮遊容量の小さな特徴、高速動作性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。
【０２８０】
本発明の第６の手段によれば、絶縁ゲート型半導体装置のチャンネル部を構成している第１の半導体と、主電極領域の一部又は全部となる第２の半導体の組成比率を最適化することが可能である。つまり、結晶欠陥の数が増大せず、リーク電流が発生しないような組成比率の条件と、基板浮遊効果を有効に抑制できる組成比率の条件との調和点を見い出し、その組成比率が最適化されている。したがって、上記条件はある範囲では二律背反の関係にあるが、その二律背反の関係が最も小さくなる条件に組成比率を選ぶことにより、ドレイン耐圧の向上と、リーク電流の抑制が同時に実現できる。このことは、必要以上にＧｅやＳｎのイオン注入をしなくても良いこととなり、製造工程上のウェハ・スループットが向上し、生産性が高まることともなる。更に、このリーク電流の発生の回避が可能な基板浮遊効果の抑制手段は、ＳＯＩ・絶縁ゲート型半導体装置の本来有している優れた特性を引き出すこととなる。つまりＳＯＩデバイスに特有な浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図３】図３（ａ）は本発明の第２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図３（ｂ）はその変形例の断面図である。
【図４】本発明の第２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図５】本発明の第３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図６】本発明の第４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図７】本発明の第５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図８】本発明の第５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図９】本発明の第６の実施の形態に係るＬＤＤ・ＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】本発明の第６の実施の形態の変形例に係る製造工程を示す断面図である。
【図１１】図１１（ａ）は本発明の第７の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図１１（ｂ）はｎ+ ソース領域近傍の拡大断面図である。
【図１２】本発明の第７の実施の形態の変形に係り、ヘテロ接合界面の一部がｐｎ接合界面を横切る構造を示す断面図である。
【図１３】本発明の第７の実施の形態のＭＯＳＦＥＴのポテンシャルプロファイル（バンドダイアグラム）を示す図である。
【図１４】図１４（ａ）は本発明の第８の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図１４（ｂ）はそのｎ+ ソース領域近傍の拡大断面図である。
【図１５】本発明の第８の実施の形態の変形に係るＭＯＳＦＥＴの断面図である。
【図１６】Ｓｉx Ｇｅ1-x 領域がシリサイド領域と直接、接している場合と、Ｓｉ領域を介して接している場合のポテンシャルプロファイル（バンドダイアグラム）を比較する図である。
【図１７】図１７（ａ）及び図１７（ｂ）は本発明の第９の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのｎ+ ソース領域近傍の断面図である。
【図１８】本発明の第１０の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのｎ+ ソース領域近傍の断面図である。
【図１９】本発明の第１１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２０】本発明の第１１の実施の形態に係り、側壁窒化膜を用いてイオン注入した場合の構造を示す図である。
【図２１】本発明の第１２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図２２】Ｓｉx Ｇｅ1-x 領域のＧｅのピーク濃度とドレイン耐圧の改善度との関係を示す図である。
【図２３】Ｇｅのピーク濃度と発生する欠陥の数との関係を示す図である。
【図２４】イオン注入の加速エネルギーと結晶欠陥の発生するＧｅのピーク濃度との関係を示す図である。
【図２５】本発明の第１３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図２６】本発明の第１３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２７】図２７（ａ）は本発明の第１４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図２７（ｂ）はその変形例の断面図である。
【図２８】本発明の第１４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２９】本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図３０】本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３１】本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの他の製造工程を示す断面図である。
【図３２】図３２（ａ）は本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面図で、図３２（ｂ）はその断面図である。
【図３３】本発明の第１６の実施の形態の変形に係るＤＲＡＭの断面図である。
【図３４】本発明の第１６の実施の形態の更に他の変形例を示す図である。
【図３５】本発明の第１６の実施の形態の更に他の変形例を示す図である。
【図３６】図３６（ａ）は本発明の第１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面図で、図３６（ｂ）はその断面図である。
【図３７】本発明の第１７の実施の形態の変形例を示す図である。
【図３８】図３８（ａ）は本発明の第１７の実施の形態の他の変形例の平面図で、図３８（ｂ）はその断面図である。
【図３９】図３９（ａ）は本発明の第１８の実施の形態に係るサラウンディング・ゲート・トランジスタ（ＳＧＴ）を選択トランジスタとして用いたＭＯＳ・ＤＲＡＭの平面図で、図３９（ｂ）はその断面図である。
【図４０】本発明の第１８の実施の形態に係るサラウンディング・ゲート・トランジスタ（ＳＧＴ）を選択トランジスタとして用いたＭＯＳ・ＤＲＡＭの製造方法を説明する工程断面図である。
【図４１】本発明の第１８の実施の形態の変形に係るＤＲＡＭの構造を示す図である。
【図４２】本発明の第１８の実施の形態の他の変形に係るＤＲＡＭの構造を示す図である。
【図４３】図４２に示した本発明の第１８の実施の形態の他の変形に係るＤＲＡＭの製造方法を説明する工程断面図である。
【図４４】図４４（ａ）は本発明の第１９の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭの平面図で、図４４（ｂ）はその断面図である。
【図４５】本発明の第１９の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭの製造方法を説明するための工程断面図である。
【図４６】図４６（ａ）は本発明の第２０の実施の形態に係るＤＲＡＭの回路構成を示す図で、図４６（ｂ）は本発明の第２０の実施の形態の変形に係る論理集積回路の構成図である。
【図４７】従来のＳＯＩ・ＭＯＳ・ＤＲＡＭの構造の一例である。
【図４８】ＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴのドレイン耐圧を比較するための図である。
【図４９】ＳＯＩ・ＭＯＳＦＥＴのスイッチング時の出力電流のオーバーシュートを説明する図である。
【図５０】図５０（ａ）はＳｉx Ｇｅ1-x 領域をｎ+ ソース／ドレイン領域に有するＳＯＩ・ＭＯＳＦＥＴの断面図で、図５０（ｂ）はそのポテンシャルプロファイル（バンドダイアグラム）である。
【図５１】図５１（ａ）はＳｉx Ｇｅ1-x 領域を有するＦＥＴと、有しないＦＥＴとを比較する図であり、図５１（ｂ）は両者のリーク電流を比較する図である。
【図５２】Ｇｅのイオン注入のドーズ量とドレイン耐圧の改善の効果との関係を示す図である。
【図５３】従来のＳｉx Ｇｅ1-x 領域を有するヘテロ接合ＭＯＳＦＥＴの結晶欠陥Ｄを示す図である。
【符号の説明】
１ 素子形成領域（活性領域）
４ 素子分離酸化膜
７ 後酸化膜
８ 層間絶縁膜
９ Ｕ溝
４７，４８ ＳｉＧｅ層（第１のＳｉＧｅ層）
５１ 第２のＳｉＧｅ層
７１ 側壁酸化膜
７３ 側壁窒化膜
７４ シリサイド膜
８２，８３，８４ 酸化膜
８５ ｎ- ソース領域
９５ ｎ- ドレイン領域
１１２ 高融点金属
２０１，３０１ ｐ型（１００）シリコン基板
２０２，２８２ 埋め込み酸化膜
２０３，２８３ ｐ型ＳＯＩ膜
２０４，３０５ ゲート酸化膜
２０５，３０８ ゲートポリシリコン電極
２０６ ｎ+ ソース／ドレイン領域
２１１，２１２，２１７，２２１，２２７，２３７，２４７，２５７，２６７，２７７，２７８，２８６，２８７，３１１，３１２，３１３，４１１，４１２ＳｉＧｅ領域
２１４ 空乏層
２１５ ｐｎ接合界面
２１６，３０２，３２３ ｎ+ ソース領域
２１８ ソース金属電極
２１９ Ｐの高不純物密度領域
２２５ ヘテロ接合界面
２２６，３０４，３２２ ｎ+ ドレイン領域
２２８ ドレイン金属電極
２２９ Ｐの高不純物密度領域
２３１ Ｇｅのイオン注入ピーク位置
２３２ Ｐのイオン注入ピーク位置
２４８，２４９，４５２ コンタクト金属
３０３ ｐ領域
３０６，３２７，３３７，４０７，４１７，４３７ 対向電極(プレート電極)
３０７ 窒化膜
３２５，３３５，４０５，４１５，４２５，４３５ 蓄積電極
３２６，３３６，４０６，４１６，４２６，４３６ 容量絶縁膜
３３２，４０９ ビット線
３３８，４０８，４１０，４１８，４３８ コンタクト電極
４０１ ｎ+ 基板
４１３ トレンチ内壁酸化膜
４１４ 鞘型プレート電極
【発明の属する技術分野】
本発明はＭＯＳ集積回路等、微細パターン及び高集積密度が要求される集積回路の好適な半導体装置に係り、特にＳＯＩ構造を有したＭＯＳＦＥＴ及びＭＩＳＦＥＴ等の特性改善に適した新規な構造及びその製造方法に関する。
【０００２】
【従来の技術】
近年の半導体集積回路、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）技術における高集積化には著しいものがある。しかし、集積度の進展にともない、ＤＲＡＭのメモリセル面積は益々減少する傾向にあり、自然界に存在するアルファ線により引き起こされる記憶内容の消失、即ち、いわゆるソフトエラーを防ぐためのセル容量の確保が難しくなっている。そこで、絶縁膜上の単結晶シリコン膜上に半導体素子を作ることが行われている。いわゆるＳＯＩ（Silicon-On-Insulator）素子は、微細かつ高速であり、高性能素子として有望である。
ＳＯＩ素子はその構造ゆえに、酸化膜等の絶縁膜の上に形成されたＳｉ層を活性領域として作成されているため、この活性領域中のトランジスタ等の素子が完全に分離され、更には集積回路等を作成した場合に、基板との結合容量が少ない等の利点が期待されている。又同時にＳＯＩ素子はアルファ線により発生する電子・正孔対を、絶縁膜上の単結晶シリコン膜（以下、ＳＯＩ膜とする）内に制限することができるためＤＲＡＭセル等におけるソフトエラー耐性は飛躍的に向上する。
【０００３】
図４７はシリコン基板２０１の上に絶縁層２０２を介して形成された単結晶シリコン膜（ＳＯＩ膜）２０３からなるいわゆるＳＯＩ基板の上にＤＲＡＭが形成された場合の断面構造を示す。ＳＯＩ膜２０３中に形成されたｎ+ ソース領域２０６の上部にはコンタクト電極４０８を介してデータ線（ビット線）４０９が形成されている。又、ｎ+ ドレイン領域２０６の上部にはコンタクト電極４１０を介して蓄積電極４０５、容量絶縁膜４０６、対向電極４０７が形成されている。又、ｎ+ ソース領域２０６とｎ+ ドレイン領域２０６との間のチャンネル領域となるＳＯＩ膜２０３の上部にはゲート酸化膜２０４を介してポリシリコン等のゲート電極２０５が形成され、このゲート電極２０５は同時にＤＲＡＭのワード線として機能する。
【０００４】
しかしＳＯＩ素子には図４８に示すように、基板浮遊効果に起因してバルク素子に比してドレイン破壊電圧が低下するという問題がある。図４８ではＳＯＩ素子の代表としてＳＯＩ・ＭＯＳＦＥＴを取り上げ、このＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴのドレイン耐圧を各ＭＯＳＦＥＴのゲート長ｌに対してプロットしたものである。更に、ＳＯＩ素子（ＳＯＩ・ＭＯＳＦＥＴ）には、図４９に示すようにスイッチング動作時における電流オーバーシュートなどの不安定性の問題があり、実用上の大きな問題になっている。図４９は入力ゲート電圧の波形に対する出力ドレイン電流の波形を示すものであるが、出力ドレイン電流にオーバーシュートが示されている。
【０００５】
なお、広義にはＳＯＩ構造は絶縁膜の上の層のＳｉが単結晶、多結晶、更にはアモルファスであったり、絶縁物が厚かったり、薄かったり、又、それらが単結晶であったり、アモルファスであったりと、いろいろな構造があるわけであるが、以後の説明においては、基本的には絶縁膜の上の層のＳｉが単結晶である場合を主に説明し、上述したように、この絶縁膜の上の層の単結晶Ｓｉ膜をＳＯＩ膜と呼ぶこととする。ただし、以後の説明で理解できることであるが、このＳＯＩ膜には、部分的にアモルファス領域や結晶欠陥発生領域等が含まれる場合もある。
【０００６】
この様な、ＳＯＩ素子における基板浮遊効果対策として、例えばＭＯＳＦＥＴのチャンネル領域に対してバンドギャップ（禁制帯幅）の狭い材料をソース領域に用いた構造が提案されている（特開平０１−２５５２５２号公報）。この装置では、ＭＯＳＦＥＴのソース領域を構成する半導体のバンドギャップをチャンネル領域を構成する半導体のバンドギャップよりも狭めることにより、基板浮遊効果の主原因となる、正孔のチャンネル内の蓄積が効果的に防止可能である。
【０００７】
チャンネル領域を形成している半導体であるＳｉよりもバンドギャップの狭い半導体材料として、最も代表的なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）で、これを用いたものの一つに、図５０（ａ）に示すような断面を有するＳＯＩ・ＭＯＳＦＥＴがある。図５０（ａ）のＳＯＩ・ＭＯＳＦＥＴはＳｉ基板２０１の上に酸化膜等の絶縁層２０２が形成されその上に活性層となるＳＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ+ ソース／ドレイン領域２０６が形成されている。図５０（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０６の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点である。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０６との間のチャンネル領域２０３の上部にはゲート酸化膜２０４が形成され、その上に例えばポリシリコン等のゲート電極２０５が形成されている点は通常のＭＯＳＦＥＴと同様である。
【０００８】
図５０（ａ）のＳＯＩ・ＭＯＳＦＥＴのポテンシャルプロファイルを図５０（ｂ）に示す。この様なＭＯＳＦＥＴでは、図５０（ｂ）に示すように、ソース領域のバンドギャップを破線の位置まで狭くすることができ、チャンネルとｎ+ ソース領域間のエネルギー障壁の減少に伴い、ｎ+ ソース領域内部へ流れる正孔電流は、指数関数的に増大することが実験的に、あるいはシミュレーションにより明らかである。
【０００９】
例えばチャンネル長０．５μｍのＳＯＩ・ＭＯＳＦＥＴの電流電圧特性を図５１（ａ）に示す。図５１（ａ）に示す電流電圧特性の内実線はＧｅイオンを加速電圧Ｖac＝５０ｋＶでドーズ量Φ＝３×１０16ｃｍ-2でイオン注入したＳＯＩ・ＭＯＳＦＥＴについて測定したものである。図中、破線で示すＳｉのみをソース／ドレイン領域とするＭＯＳＦＥＴに対し、ＳｉＧｅ層をソース／ドレイン領域内部に有する実線で示すＭＯＳＦＥＴはドレイン破壊電圧が１Ｖ以上改善していることがわかる。
【００１０】
図５０（ａ）に断面構造を示したようなＳＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造される。まず、ＳＩＭＯＸ（Separation by IMplanted OXygen）法を用いてＳＯＩ基板を作成する。即ち、シリコン基板２０１に酸素イオンをイオン注入し、熱処理することにより、上層のシリコン膜（ＳＯＩ膜）２０３とシリコン基板２０１を分離するように、埋め込み酸化膜２０２を形成する。そして、隣接する素子間を電気的に分離するための、素子間分離領域となるフィールド酸化膜領域をＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成する（図５０（ａ）においては、素子間分離領域の図示を省略している）。続いて、フィールド酸化膜領域に囲まれた素子形成領域（活性領域）のＳＯＩ膜２０３の表面を露出させ熱酸化法等によりＳＯＩ膜２０３の表面にゲート酸化膜２０４を形成した後、この上にＬＰＣＶＤ（Low Pressure Chemical Vapour Deposition)法等によるポリシリコン層２０５の形成を行う。そして、リソグラフィー工程により、レジストパターンをポリシリコン層上のゲート電極予定領域に形成し、このレジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法等により、ポリシリコンゲート電極２０５、及び、ゲート酸化膜２０４を形成する。そして、ｎ+ ソース／ドレイン領域２０６形成のためのＡｓ等のｎ型不純物イオンをポリシリコンゲート電極２０５を用いて自己整合的にイオン注入し、熱処理する。続いて、このソース／ドレイン領域２０６にＧｅをイオン注入し、熱処理を施し、ソース／ドレイン領域２０６の内部にＳｉＧｅ層２０７を形成すれば、図５０（ａ）に示すような、ＳＯＩ・ＭＯＳＦＥＴが完成する。実際にはこの後、更に酸化膜等の層間絶縁膜を表面に堆積し、この層間絶縁膜中に金属電極コンタクト用の開口（コンタクトホール）を形成し、ソース／ドレイン金属電極のメタライゼーションを行うのであるが、ここでは図示を省略する。
【００１１】
【発明が解決しようとする課題】
しかしながら、本発明者らが、このＭＯＳＦＥＴを種々の条件で試した結果、以下に示すような課題が明らかになった。即ち、
第１の課題として、図５１（ｂ）の実線に示すように、ヘテロ接合ＳＯＩ・ＭＯＳＦＥＴにおいては、微少なリーク電流が発生することが判明した。このリーク電流は上記ＭＯＳＦＥＴをＤＲＡＭ、特にそのメモリセル領域における選択トランジスタとして用いる場合は、致命的な特性の低下と、製造上の歩留まりの低減化をもたらす。
【００１２】
次に、第２の課題として、Ｇｅのイオン注入に伴う記憶素子等のゲート酸化膜２０４の耐圧等の信頼性劣化がある。図５２に示すようにＳｉＧｅ層を有したＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧はＧｅイオンのイオン注入時のドーズ量Φを大きくすれば、大きくするほど大きくなり、改善される。しかし、イオン注入時の加速電圧にも依存することではあるが、Ｇｅのドーズ量Φが、１〜３×１０16ｃｍ-2を越える場合等においてゲート酸化膜２０４の信頼性劣化が顕著に生じることが我々の検討により明らかになった。このゲート酸化膜の信頼性劣化は、ゲートに高い電圧が印加されるメモリセルにおいて特に深刻となり、製品の良品率を著しく低下させることが明らかになった。
【００１３】
更に、従来のＳｉx Ｇｅ1-x 領域を有するＭＯＳＦＥＴは以下のような第３の課題を有していた。つまり、チャンネル長０．５μｍの典型的な条件で試作した、ｎ+ ソース領域にＳｉx Ｇｅ1-x （ｘ＝０．２）を有するＭＯＳＦＥＴのドレイン破壊電圧は、図５１（ａ）に示したように４Ｖで、Ｇｅをイオン注入しない通常の素子に対し、１Ｖ以上改善している。しかしながら、本発明者らが、この方法を種々の条件で試した結果、ＬＳＩの種類によってはこの程度の耐圧改善では不足であることが判明した。例えばＥＥＰＲＯＭなどのＬＳＩに対しては更に高いドレイン破壊電圧を実現することが必須であることが判明したのである。この場合、Ｇｅの含有量を上げることは上述したようにゲート酸化膜の耐圧等の信頼性の劣化等が発生し実用的でないし、かつ効果も少ない。特に高速性が要求されるシステムＬＳＩ等の分野では、高い動作電圧においてより高い電流駆動力が要求される。この様な種類においては従来の素子の駆動力より高い電流値が必須となる。したがって従来のＳｉＧｅ層を有したＳＯＩ・ＭＯＳＦＥＴのドレイン耐圧、電流駆動能力がＬＳＩの種類によれば不十分であるという第３の課題が明らかになった。
【００１４】
ところで、Ｇｅの格子間距離（共有結合半径）はＳｉに比べて４％ほど大きいため、Ｇｅのイオン注入量を大きくする等によりＳｉx Ｇｅ1-x 混晶のＧｅの組成（１−ｘ）を大きくするとＧｅが入ることによってＳｉ−Ｓｉx Ｇｅ1-x ヘテロ接合界面における結晶格子のミスフィットが発生し結晶に歪が生じてしまう。この歪に起因してその後の熱工程によってソース／ドレイン領域の内部やソース／ドレイン領域からチャンネル領域にあるｐｎ接合界面を横切る方向に結晶欠陥が生じることがわかった。更に、前述の第３の課題とも関連するが、ヘテロ接合のミスフィットに起因する結晶欠陥以外にもイオン注入のダメージによる二次欠陥も発生し、現実にはこの二次欠陥とミスフィットに起因する結晶欠陥とは複合する可能性もある。図５３にその例を示すが、ドレイン領域２０６とチャンネル領域２０３にまたがって、ｐｎ接合界面２１５を横切るように結晶欠陥領域Ｄが発生している。この結晶欠陥は（１００）面基板（ウェハ）を用いたＭＯＳＦＥＴの場合には、図５３に示すように、主に｛１１１｝面に沿って発生する傾向がある。又、その発生場所は広範囲に散らばってしまい、その制御は非常に困難であった。この様な場合には接合リーク電流の著しい増大をもたらし、素子の利用範囲を狭めてしまう結果となってしまった。したがってＳｉx Ｇｅ1-x 混晶のＧｅの組成（１−ｘ）を増大することに伴うジェネレーション・リコンビネーション（Ｇ／Ｒ）電流、即ち、接合リーク電流の増大はＤＲＡＭなどのメモリデバイスにおいてセルのデータ保持特性の劣化や、致命的な製造歩留まりの低減をもたらすという第４の課題が明らかとなった。
【００１５】
この第４の課題に係るＭＯＳＦＥＴ中における結晶欠陥は、ＳｉＧｅ層がソース領域中に完全に取り込まれていれば良いように考えられるが、ＳｉＧｅ層をソース領域の内部に完全に包み込んでしまえば、本発明の当初の目的である、ＳＯＩ・ＭＯＳＦＥＴにおける基板浮遊効果をより効率良く抑制することが困難となる。つまり、図５０（ｂ）のポテンシャルプロファイル（バンドダイアグラム）により理解できることでもあるがＳｉＧｅ層は、ソース／チャンネル間に形成されるｐｎ接合界面に十分に近づけた方が良く、ＳｉＧｅ層をｐｎ接合界面に近づければ、結晶欠陥がチャンネル側に侵入し、リークが発生しやすくなることとなる。
【００１６】
前述した課題を鑑み、本発明の主目的は、ＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳ・ＤＲＡＭ等の絶縁ゲート型半導体装置のチャンネル領域がフローティングになる効果、即ち基板浮遊効果を抑制することである。より具体的には、チャンネル領域を構成する半導体よりも禁制帯幅の狭い半導体からなる領域（狭バンドギャップ領域）を主電極領域の内部又は主電極領域に近接したＭＯＳＦＥＴやＭＯＳ・ＤＲＡＭ等の絶縁ゲート型半導体装置の新規な構造とその製造方法を提供することにより、ドレイン耐圧の向上とリーク電流の低減を同時に実現することである。
【００１７】
本発明の第２の目的はＧｅのイオン注入のドーズ量を大きくするとＭＯＳＦＥＴ（より一般的にはＭＩＳＦＥＴ）のドレイン耐圧は向上するが、ドーズ量の増大と共にリーク電流の発生やゲート酸化膜の耐圧の低下が生じるというトレードオフ関係（二律背反関係）を有効に解決できるＭＩＳＦＥＴ等の構造及びその製造方法を提供することである。
【００１８】
本発明の第３の目的は高い変換コンダクタンスｇm を有し、電流駆動能力の高いＭＩＳＦＥＴ及びそれを用いた集積回路の構造と、その製造方法を提供することである。
【００１９】
本発明の第４の目的は、Ｓｉと、Ｓｉよりも禁制帯幅の小さいＳｉＧｅやＳｉＳｎ等の狭バンドギャップ半導体とのヘテロ接合における格子不整合に起因する結晶欠陥を発生させない構造、あるいは結晶欠陥の発生位置とその方向を制御できる新規なＭＯＳデバイス、ＭＩＳデバイスの構造及び製造方法を提供することである。
【００２０】
本発明の第５の目的は製造方法に係り、上述した目的を同時に達成しながら、この製造に要する時間の短縮、いわゆるスループットを向上し、生産性を向上することである。
【００２１】
【課題を解決するための手段】
以上の目的を達成するために本発明は狭バンドギャップ領域を第１又は第２の主電極領域の少なくとも一方に（以下「一方の主電極領域」という。この「一方の主電極領域」とはソース領域、ドレイン領域の少なくとも一方という意味になることはもちろんである。）具備したＭＯＳＦＥＴ等の絶縁ゲート型トランジスタ、及びこの絶縁ゲート型トランジスタを用いた集積回路等の半導体装置の構造及びその製造方法を提供することを特徴とする。
【００２２】
より具体的には、図１以下に示すようなＳＯＩ・ＭＯＳＦＥＴやＳＯＩ・ＭＯＳＳＩＴ及び図３２以下に示すようなＭＯＳ・ＤＲＡＭが代表的な対象である。例えば、支持基体となる半導体基板２０１の上の第１の絶縁層２０２上に形成された第１導電型の第１の半導体膜２０３に形成された第２導電型の第１の半導体膜からなるソース領域２１６及びドレイン領域２２６と、ソース及びドレインに挟まれた第１の半導体膜２０３からなるチャンネル領域と、チャンネル領域の上部に形成された第２の絶縁層、即ちゲート絶縁層２０４を介してチャンネル領域を流れる電流を制御するゲート電極２０５、とを少なくとも有するＳＯＩ基板を用いた絶縁ゲート型トランジスタにおいて、以下に示す７つの手段により、上記目的を達成せんとするものである。つまり、
（１）上記目的を達成する第１の手段は、図１，図３に示すようにＭＯＳＦＥＴの主電極領域にドープする不純物の共有結合半径や、ＭＯＳＦＥＴの母体となるＳｉ中への不純物が導入されるサイト、即ち格子間位置（interstitial）か、置換位置（vacancy trapping）かといった点を考慮して、格子歪が補償されるべくドーピング条件を選ぶことである。即ち共有結合半径等を考慮した不純物の種類、その不純物のドーピングの際の主電極領域中の深さ（拡散深さ）を選定することである。
【００２３】
（２）第２の手段は図５，６，７，８，１０，１７（ａ）等に示すように狭バンドギャップ領域の位置をＭＯＳＦＥＴの主動作状態における空乏層の位置よりも深く形成することである。主動作状態における空乏層の位置とは、例えば、ゲートを３Ｖで駆動するＭＯＳＦＥＴ又はＭＯＳ−ＬＳＩにおいてはゲート電極に３Ｖ印加時のゲート酸化膜直下に拡がる空乏層の位置をいう。この様に空乏層の位置よりも低く狭バンドギャップ領域を形成することにより、たとえ結晶欠陥が発生してもそれがＭＯＳＦＥＴ等のリーク電流となることはない。更に狭バンドギャップ領域が深い位置にあることによりチャンネル中に蓄積された正孔の吸い出し効果が増大する。
【００２４】
（３）第３の手段は、図１１，１２，１４，１５，１７に示すようにＭＯＳＦＥＴのチャンネル領域と主電極領域との界面に形成されるｐｎ接合面を超えてＳｉＧｅ領域等の狭バンドギャップ半導体と、Ｓｉ等のチャンネル領域を形成する半導体とのヘテロ接合界面が存在すること、又は狭バンドギャップ半導体領域そのものが、存在することである。
【００２５】
前述の如く、典型的な従来のヘテロ接合を有するＭＯＳＦＥＴでは、ＳｉＧｅ層とＳｉ層の間に形成されるヘテロ接合は、ソース／チャンネル間のｐｎ接合の内側（ソース領域側）に形成される。これは確かに、正孔の吸収効果はあるものの、チャンネルの正孔から見ると、ｐｎ接合のエネルギーバリアは残存し、排出されない正孔がチャンネル内に蓄積する。ドレイン破壊現象がこのチャンネル内に蓄積する正孔によって引き起こされるのは周知の事実であり、したがって、従来のように前記ヘテロ接合をｐｎ接合の内側に置くことはドレイン破壊電圧を上げるという目的のためには必ずしも最善ではない。図１３には、従来のヘテロ接合を有しないＭＯＳＦＥＴ（ホモ接合ＭＯＳＦＥＴ）と本発明のヘテロ接合ＭＯＳＦＥＴのエネルギーバリアを比較して示す。正孔から見たエネルギーバリアの高さを最も低くできるのは同図の太線で示した場合であることは明らかである。即ち、本発明者らは、チャンネル領域内で、正孔に対するポテンシャルの最も低い所と狭バンドギャップ領域の価電子帯のバンド端Ｅv （ＳｉＧｅ）が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することが最もドレイン破壊電圧が高くなることを見いだした。そのためには、図１１，１２，１４，１５，１７等に示すように狭バンドギャップ領域をｐｎ接合界面２１５を越えて、正孔のポテンシャルが最小値（極値）となる位置までチャンネル側に延在させることが望ましいのである。即ち図１１等において、ｐｎ接合面のチャンネル側にはｐ型のＳｉＧｅ領域２３７が存在することとなる。
【００２６】
（４）第４の手段は図１８（ａ）に示すように狭バンドギャップ領域をゲート酸化膜直下のチャンネル領域にまで延長して形成することである。狭バンドギャップ領域として代表的なＳｉＧｅ領域は電子の移動度がＳｉよりも高く、したがって高い変換コンダクタンスｇm が得られ、電流駆動能力が高くなる。図１８（ｂ）に示す構造は、例えば、ＧｅやＳｎのイオン注入の加速電圧を高くしてゲート電極を透過してイオンが打ち込まれるようにすれば良い。
【００２７】
（５）第５の手段はヘテロ接合に起因する結晶欠陥の発生位置と発生方向を制御することである。図１９（ｄ），２０に示すように結晶欠陥Ｄを主電極領域２１６，２２６の内部に形成することにより、たとえ欠陥が発生してもＭＯＳＦＥＴ等のリーク電流となることはない。
【００２８】
（６）第６の手段は狭バンドギャップ領域と母体の半導体とのヘテロ接合における格子定数不整合を最適化することである。即ちＳｉＧｅの場合で説明すれば、図２３に示すように欠陥の数はＧｅのイオン注入の加速電圧とドーズ量に依存し、例えばイオン注入の加速電圧Ｖac＝２５ｋＶではＧｅが３０％以上で増大する。一方、ドレイン耐圧の改善効果は図２２に示すようにＧｅが１％以上で徐々に増大し、５〜１５％では急峻であるが２５〜３０％以上ではなだらかな増大となり、飽和の傾向にある。そこでＳｉx Ｇｅ1-x のＳｉの組成ｘを９９％〜７０％（Ｇｅの組成を１〜３０％）の範囲に選定することにより、ドレイン耐圧の向上をはかりながら、結晶欠陥も発生させないようにできる。
【００２９】
以上の６つの手段に加え、図５，図９に示すように、第１の一方の主電極領域４７と第２の一方の主電極領域２１６，２２６を有するＭＯＳＦＥＴにおいて第２の一方の主電極領域２１６，２２６は、第１の一方の主電極領域４７の上部に形成され、第２の一方の主電極領域２１６，２２６を貫通する溝を介して、第１の一方の主電極領域４７上に金属電極２１８，２２８が形成されていることが好ましい。ここで第２の一方の主電極領域とはｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６であり第１の一方の主電極領域はＳｉＧｅ等の狭バンドギャップ半導体領域４７である。
【００３０】
又、上記７つの手段に加え、図６に示すように第１の一方の主電極領域４７の上部に、第１の一方の主電極領域４７に接して、第１の半導体よりも禁制帯幅の小さい第３の半導体からなる第３の一方の主電極領域５１が更に形成され、第３の一方の主電極領域５１を介して、第１の一方の主電極領域４７が、金属電極２１８，２２８と接続されていることが好ましい。ここで第３の半導体の禁制帯幅は第２の半導体の禁制帯幅と同じか、それよりも若干小さいことが望ましい。
【００３１】
又、上記７つの手段に加え、図７，図１４（ｂ），図１５，及び図１７（ｂ）等に示すようにＭＯＳＦＥＴ，ＭＩＳＦＥＴ等の絶縁ゲート型トランジスタの第１の一方の主電極領域４７，４８，２３７の上部に、第１の一方の主電極領域４７，４８，２３７に接して、金属シリサイド膜７４が更に形成され、第１の一方の主電極領域４７，４８，２３７が、金属シリサイド膜７４を介して金属電極２１８，２２８と接続されていることが望ましい。
【００３２】
以上のＭＯＳＦＥＴの構造は個別素子（ディスクリートデバイス）に限られるわけではなく、ＤＲＡＭ等の集積回路の適用することにより、より効果的となる。即ちリーク電流の小さなＭＯＳＦＥＴをＤＲＡＭの選択トランジスタに用いることにより、ＤＲＡＭの保持特性が向上することとなる等種々の集積回路の特性が更に改善されるからである。
【００３３】
即ち、図３２〜図３８に示すように、支持基板２０１，４０１と、支持基板上に形成された埋め込み絶縁膜２０２と、埋め込み絶縁膜の上部に形成された第１の半導体からなる第１導電型のチャンネル領域２０３と、該チャンネル領域を挟んで、対向して形成された第１及び第２の主電極領域と、チャンネル領域の上部に形成されたゲート絶縁膜２０４と、ゲート絶縁膜の上部に形成されたワード線２０５と、第１の主電極領域に接続されたビット線４０９と、第２の主電極領域に形成された蓄積容量部とを少なくとも具備するＤＲＡＭであって、上記第１及び第２の主電極領域の少なくとも一方が、第１の半導体より禁制帯幅の小さい第２の半導体からなる部分４１１，４１２を有するか、もしくはその全部が第２の半導体からなり、第２の半導体からなる領域はチャンネル領域２０３と直接、接するか、もしくは第２導電型の第１の半導体からなる領域２１６，２２６を介して、チャンネル領域と接していることである。ここで第１の半導体を例えばＳｉとすれば、第２の半導体はＳｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x ，ＰｂＳ，Ｓｉx （ＰｂＳ）1-x 等ということになる。又、蓄積容量部の構造から、より具体的には、図３２，３３，３４，３５に示すようなトレンチ型、図３６，３７，３８に示すようなスタック型のＤＲＡＭに適用可能である。
【００３４】
前述の説明ではＳＯＩ・ＭＯＳＦＥＴについて主に説明したが、本発明の技術思想はチャンネル領域が他の領域に対してフローティングになるようなＦＥＴや静電誘導トランジスタ（Static Induction Transistor;ＳＩＴ）に適用できるものであり、例えば図３９〜図４２に示すようなＳＧＴ（Surrounding Gate Transistor)や図４４（ｂ）に示すような縦型の薄膜トランジスタ及びこれらを用いたＤＲＡＭにも適用できるものである。
【００３５】
図３９に示すＳＧＴ・ＤＲＡＭは第１導電型の第１の半導体からなる領域３０１を少なくともその最上層に有する支持基板と、支持基板の上部に形成された、第２導電型の第１の半導体からなる柱状形状の蓄積電極領域３０２と、蓄積電極領域と接して、その上部に形成された第２導電型の第１の半導体からなる柱状形状の第１主電極領域３０２と、第１の主電極領域の上部に、第１の主電極領域３０２と接して形成された、第１導電型の第１の半導体からなる柱状形状のチャンネル領域３０３と、チャンネル領域の上部に形成された、第１の半導体よりも禁制帯幅の小さい第２の半導体からなる第２主電極領域３１１と、第２主電極領域に接続されたビット線４０９と、蓄積電極領域３０２の側壁部を囲んだ容量絶縁膜と、チャンネル領域３０３の側壁部を囲んだゲート絶縁膜と、容量絶縁膜を囲んだプレート電極３０６と、ゲート絶縁膜を囲んだワード線３０８とを少なくとも具備するＤＲＡＭで、第２主電極領域３１１はチャンネル領域３０３と直接、接しているか、もしくは第２導電型の第１の半導体からなる領域３０４を介して、チャンネル領域３０３と接続されていることを特徴とする。ここで第１の半導体をシリコン（Ｓｉ）とすれば、第２の半導体はＳｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x ，Ｓｉx （ＰｂＳｅ）1-x ，Ｓｉx （ＩｎＡｓ）1-x 等となることは前述と同様であり、第１及び第２の主電極領域とはＳＧＴのソース領域又はドレイン領域のいずれかをいう。又、ＳＧＴの蓄積容量部は図４１，図４２に示すように第２主電極領域３１３の上部に形成しても良く、この場合は第１主電極領域３２２をビット線３２２に接続するようにすれば良い。図４１，図４２では第２の半導体はビット線３２２の一部にも形成されているが、この場合、第２の半導体からなる第２主電極領域３１３を省略して、第１の半導体からなる第２主電極領域のみとすることも可能である。
【００３６】
本発明の第２の半導体（狭バンドギャップ領域）はイオン注入、ＭＢＥ、ＣＶＤ法等により形成可能で、ＳｉＧｅ，ＳｉＳｎの他にＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等の狭バンドギャップ半導体やＳｉx （ＰｂＳ）1-x ，Ｓｉx （ＰｂＳｅ）1-x 等の狭バンドギャップ半導体とＳｉとの混晶を用いることができる。ＰｂＳ，ＰｂＳｅ等はＭＢＥ，ＣＶＤ法により形成することが望ましい。又、イオン注入に際しては図４（ａ）及び（ｂ）に示すようにイオンの種類に応じて加速電圧を変え、異なる射影飛程（Ｒｐ）を用いて異なった位置にイオン打ち込みをすること、図１１（ｂ）等に示すようにゲート電極の両側に側壁絶縁膜を形成して平面パターン上で異なる場所に打ち込むことも有効である。例えば図４に示すように半導体基体２０１と、半導体基体の上部に形成された埋め込み絶縁膜２０２と、埋め込み絶縁膜の上部に形成された第１導電型の単結晶シリコン膜とからなるＳＯＩ基板をＳＩＭＯＸ法やＳＤＢ法で形成する第１ステップと、ＳＯＩ基板上の単結晶シリコン膜２０３の表面にゲート絶縁膜２０４及びゲート電極領域２０５を形成する第２ステップと、ゲート電極領域２０５をマスクとしてＧｅ又はＳｎの少なくとも一方のイオンをイオン注入する第３ステップと、ゲート電極領域の両側に側壁絶縁膜７１を形成する第４ステップと、ゲート電極２０５及び側壁絶縁膜７１をマスクとしてＰ+ 等の第２導電型不純物のイオンをイオン注入する第５ステップと、第５ステップ後のＳＯＩ基板を所定の温度で熱処理し、第２導電型不純物を、Ｇｅ又はＳｎの少なくとも一方の存在する領域を超えて拡散させる第６のステップを用いれば、Ｇｅ又はＳｎのシリコン中の拡散定数はＰやＡｓの拡散定数に比してはるかに小さいので図１９，又は図２０に示すＳｉＧｅ領域２５７をｎ+ ソース領域２１６の内部に包み込み、かつＳｉＧｅ領域２５７の端部をゲート電極端に近づける構造が高精度かつ容易に実現できる。即ち、結晶欠陥の発生によるリーク電流への寄与を抑制すると同時に、正孔を有効に吸い出す図１３に示すようなポテンシャルプロファイル（バンドダイアグラム）が実現できるのである。又、図１９（ｂ）に示すように斜めイオン注入によりＡｓ等を打ち込み、ＳｉＧｅ領域を含むようにしても良い。イオン注入後のアニールは結晶欠陥の位置を制御するためには７００℃以上の基板温度、より好ましくは７００℃〜１０００℃の基板温度が良い。アニール温度を７００℃以上に選定し、結晶欠陥Ｄを図２０に示すように主電極領域２１６，２２６内に収めてしまえばＧｅ，ＳｎをＳｉに対して３０％以上となるようにイオン注入してもＭＯＳＦＥＴのリーク電流は増大しない。
【００３７】
ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ等はイオン注入以外にＭＢＥ法やＣＶＤ法でも成長できる。例えばＳｉＨ4 （あるいはＳｉ2 Ｈ6 ）とＧｅＨ4 を用いればＳｉＧｅがＣＶＤでき、この際、ＡｓＨ3 ，ＰＨ3 をドーピングすればｎ+ 型ＳｉＧｅが成長できる。ＰｂＳは例えば［Ｐｂ（ＯＢｕt ）2 ］2 やＰｂＯ4 （ＯＢｕt ）6 とＨ2 Ｓとを用いてＣＶＤすれば良い。ＳＯＩ基板の表面の上層の単結晶シリコン膜（ＳＯＩ膜）２０３の深い位置、例えば、ＳＯＩ膜と埋め込み酸化膜との界面近傍に第２の半導体（狭バンドギャップ領域）をＣＶＤで形成することは、イオン注入のダメージを避ける点で有効である。この場合は最初に第１の半導体からなるＳＯＩ膜２０３の表面に第２の半導体を埋め込んで形成し、その上に埋め込み絶縁膜２０２を形成し、別に用意した半導体基体２０１を、埋め込み絶縁膜２０２を介して貼り合わせる、いわゆるＳＤＢ法を用いれば良い。第１の半導体からなるＳＯＩ膜２０３の表面に第２の半導体を埋め込むのは、第２の半導体形成予定部分をエッチング除去し、その部分に第２の半導体を選択成長させるか、あるいは溝の深さより厚くＣＶＤを行い、その後ＣＭＰ法等により平坦化すれば良い。
【００３８】
又、Ｓｉx Ｇｅ1-x 領域２７８のような第２の半導体は図３０に示すようにエピタキシャル成長と、このエピタキシャル成長時の下地からのＧｅ等の第２の半導体の成長元素の一部の外方拡散及び表面偏析を用いても形成できる。即ち、図３０（ａ）に示すようなＳＯＩ基板を形成する第１ステップと、ＳＯＩ基板の表層の第１の単結晶シリコン２９３膜の一部を選択的にエッチング除去し、第１の単結晶膜シリコン２９３膜の上部のみにＳｉＧｅ等のシリコンよりも禁制帯幅の小さい半導体２７７を図３０（ｂ）に示すように形成する第２ステップと、狭バンドギャップ層の上部及びＳＯＩ基板の埋め込み絶縁膜２０２の上部に第２の単結晶シリコン膜２０３をエピタキシャル成長し、図３０（ｃ）に示すようにその表面を平坦化する第３ステップとにより、狭バンドギャップ層の成長元素の一部、例えばＳｉＧｅの場合は、Ｇｅが外方拡散し、又、一部は表面偏析により、狭バンドギャップ層２９３の上部に、図３０（ｄ）に示すように第２の半導体のＳｉＧｅ領域２７８が形成される。この後は、イオン注入等を用いて第２の単結晶シリコン膜２０３を第１導電型の所定の不純物密度にドープする第４ステップと、図３０（ｄ）に示すように第２の単結晶シリコン膜の上にゲート絶縁膜２０４及びゲート電極領域２０５を形成する第５ステップと、図３０（ｅ）に示すように、ゲート電極領域２０５の両側に側壁絶縁膜７３を形成する第６ステップと、ゲート電極領域２０５及び側壁絶縁膜７３をマスクに第２導電型不純物イオンを第２の単結晶シリコン膜にイオン注入し、その後アニールする第７ステップによりソース領域２１６、ドレイン領域２２６が、ＳｉＧｅ領域２７８の内部に形成できる。
【００３９】
【発明の実施の形態】
図１は本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３はＳＯＩ膜２０３の表面から埋め込み酸化膜２０２に達するまで深く形成された熱酸化膜４により素子分離がなされている。そしてこの素子分離されたＳＯＩ膜２０３の領域を活性領域として、この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部には、Ｐを含むＳｉＧｅ領域２１７，２２７が形成され、このＳｉＧｅ領域２１７，２２７に対し、層間絶縁膜８中に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ポリシリコンゲート電極２０５の表面には後酸化膜と称せられる薄い酸化膜７が形成されている。ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６は、例えばＡｓ等のｎ型不純物を６×１０18〜１×１０21ｃｍ-3程度の高不純物密度にドープした領域である。
【００４０】
本発明の第１の実施の形態では、ソース／ドレイン領域２１６，２２６の表面側にＳｉより共有結合半径の小さいＰを含むＳｉＧｅ領域、即ちＧｅ、及びＰを含む領域２１７，２２７を有する。この様にすることで、Ｓｉより共有結合半径の大きいＡｓを含むｎ+ ソース／ドレイン領域２０６にＧｅのみを含む領域２０７が形成される従来の図５０（ａ）に示すような、ＳＯＩ・ＭＯＳＦＥＴで見られた、図５１（ｂ）に示すようなリーク電流の確率的な発生は見られなかった。
【００４１】
又、図５３に示すような結晶欠陥Ｄは全く発生しなかった。更に、ドレイン破壊電圧に関しては、従来のＡｓをｎ+ 不純物とし、この不純物拡散層にＧｅのみを注入したＳＯＩ・ＭＯＳＦＥＴに比べて、特に劣化することはなかった。
即ち、ソース拡散層用の不純物のみを含むＳＯＩ・ＭＯＳＦＥＴに対して、オフ領域のドレイン破壊電圧は１Ｖ向上した。
【００４２】
この様な効果が得られた理由は、以下のように考えられる。つまり、（１００）面における結晶欠陥は図５３に示すように、典型的には｛１１１｝面に沿って発生する傾向を有している。そして、Ｓｉより共有結合半径の大きいＧｅのイオン注入後ＳｉＧｅ領域の形成にともない、ストレス発生に伴う結晶歪がゲート電極端に集中するという、従来見られたＳＯＩ構造特有の現象が、Ｓｉより共有結合半径の小さいＰをｎ+ ソース領域２１６の不純物とした本発明の第１の実施の形態の構造により、改善され、結晶歪が有効に緩和されたためと考えられる。
【００４３】
ところで、本実施の形態において、ゲート長０．５μｍで形成した素子の実効チャンネル長は、０．３０μｍになっており、短チャンネル効果によるしきい値の低下が見られた。これは、Ｇｅ、及びＰのイオン注入の後の熱処理により、Ｐが横方向に拡散した結果であることがわかった。
【００４４】
本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴは以下のようにして製造することができる。図２（ａ）〜２（ｄ）は本発明の第１の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造工程別の断面図である。
【００４５】
（ａ）まず、ｐ型（１００）面のシリコン基板２０１に図２（ａ）に示すように、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2で注入する。
【００４６】
（ｂ）その後１３００℃で５時間熱処理することにより、図２（ｂ）に示すようにシリコン表面から深さ２００ｎｍの所に厚さ４００ｎｍの埋め込み酸化膜２０２を形成する。このとき、表面には単結晶シリコン膜（ＳＯＩ膜）２０３が形成される。即ち、いわゆるＳＩＭＯＸ法によりＳＯＩ構造を形成するのである。更にＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜をＮＨ4 Ｆ溶液等を用いたウェットエッチングすることにより、ＳＯＩ膜２０３を所定の厚さ、例えば１００ｎｍまで薄くする。
【００４７】
（ｃ）次に、ＬＯＣＯＳ法等の選択酸化技術により、図２（ｃ）に示すように素子分離用の酸化膜４を埋め込み酸化膜２０２に達するまで深く形成し、隣接する素子間を電気的に分離する。集積密度の高い場合はＢＯＸ法（Buried OXide法）等他の素子分離技術を用いても良い。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、リンドープのポリシリコン２０５を３００ｎｍの厚さでＣＶＤ法により堆積して、フォトリソグラフィー及びＲＩＥを用いた工程により図２（ｃ）に示すような、ゲート長０．５μｍのゲート電極２０５を形成する。
【００４８】
（ｄ）次に、後酸化膜７を厚さ１０ｎｍで形成した後、Ａｓを加速電圧Ｖac＝１５０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、９００℃で１時間熱処理し、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成し、更に図２（ｄ）に示すように、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で注入し、更に、Ｐを加速電圧Ｖac＝１５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入する。次に、８５０℃、３０分のアニールを施し、図示を省略するが、３００〜５００ｎｍのＳｉＯ2 膜又はＳｉＯ2 膜とＰＳＧ膜等の複合膜からなる層間絶縁膜８をＣＶＤ法により堆積し、この層間絶縁膜中にソース／ドレイン金属電極２１８，２２８用のコンタクトホールの開口を行い、その後Ａｌ−Ｓｉ、又はＡｌ−Ｓｉ−Ｃｕ等のメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成すれば本発明の第１の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００４９】
なお、本発明の第１の実施の形態においてＧｅの代わりにＳｎをイオン注入しても良く、又、ＧｅとＳｎとを同時にイオン注入しても良い。Ｐをｎ型不純物としてＳｎをイオン注入する場合にはＰ：Ｓｎ＝８：３程度で格子歪が補償される。Ｇｅ及びＳｎはＳｉ中に５×１０19ｃｍ-3〜１×１０20ｃｍ-3以上、好ましくは５×１０20ｃｍ-3の不純物密度で含まれていれば良い。本発明の効果がより発揮できるのはＳｉ中にＧｅが１〜３０％、より好ましくは５〜１５％含まれている場合である。又、ＭＯＳＦＥＴで説明したが、ゲート絶縁膜を窒化膜（Ｓｉ3 Ｎ4 ）等を用いたＭＩＳ・ＦＥＴでも同様であることはもちろんである。
【００５０】
なお、上記の本発明の第１の実施の形態において、最終的にはｎ+ ドレイン領域２２６、ｎ+ ソース領域２１６にはＡｓとＰとの２種類の不純物が導入されたことになるが、Ａｓの代わりにＰを用いて１種類のｎ型不純物となってもかまわない。又、Ａｓの代わりにＳｂを用いても良く、Ｐの代わりに同様にＳｉより共有結合半径の小さなＢやＣを用いても良く、更にこれらの複数の組み合わせでも良い。
【００５１】
図３（ａ）は本発明の第２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図３（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３はＳＯＩ膜２０３の表面から埋め込み酸化膜２０２に達するまで厚く形成された熱酸化膜４により素子分離がなされている。そしてこの素子分離されたＳＯＩ膜２０３の領域を活性領域として、この活性領域の内部にＡｓの高不純物密度領域であるｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように形成されている。又、ｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６の内部にはＳｉＧｅ領域２１１，２２１が形成され、このＳｉＧｅ領域２１１，２２１の表面にＰの高不純物密度領域２１９，２２９が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲートポリシリコン電極２０５の周辺には薄い酸化膜７と、スペーサとなる幅８０ｎｍの側壁酸化膜７１が形成されている。Ｐの高不純物密度領域２１９，２２９はこの側壁酸化膜７１の厚み分ゲートポリシリコン２０５から離れて形成されている。そして本発明の第１の実施の形態と同様に、層間絶縁膜８に形成されたコンタクトホールを介して、ソース金属電極２１８がｎ+ ソース領域２１６に、ドレイン金属電極２２８がｎ+ ドレイン領域２２６に接続されている。
【００５２】
本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴでは、ｎ+ ソース領域及びｎ+ ドレイン領域にＧｅとＡｓといういずれもＳｉよりも共有結合半径の大きな不純物のイオンのみをイオン注入した図５０（ａ）に示すようなＳＯＩ・ＭＯＳＦＥＴに比べて、ドレイン破壊電圧の改善効果は同程度であるが、リーク電流は本発明の第１の実施の形態と同様に顕著な改善が得られた。更にゲート長０．５μｍにおける実効チャンネル長は０．３８μｍであり、本発明の第１の実施の形態に比べて短チャンネル効果の抑制に改善が見られた。
【００５３】
なお、本発明の第２の実施の形態では、上記のように幅８０ｎｍのスペーサ７１を形成しているが、これは後述するようにＰをイオン注入してＰの高不純物密度領域２１９，２２９をＳｉＧｅ領域２１１，２２１中に、所定のオフセットを有して形成するためのものである。この場合、ｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６に対するＡｓ等のイオン注入の条件等他の条件を変えずに、Ｐの代わりにＰよりも更に共有結合半径の小さいＢを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2で注入してＢの高不純物密度領域を形成しても良い。このとき、先に打ち込んだｎ+ ソース、ドレイン領域２１６，２２６のＡｓイオンは、Ｂによって一部補償されることとなるが、ｎ型ＭＯＳＦＥＴとしての動作に本質的な問題は生じない。ＢはＰよりも更に共有結合半径が小さく、したがってＰよりも低ドーズで格子歪が補償できる。Ｂの高不純物密度領域を用いてもリーク電流の抑制効果は、前記本発明の第２の実施の形態の場合と同様であった。なお、Ｂの高不純物密度領域の存在によるｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６に対するコンタクト抵抗が問題となるときは、図３（ｂ）に示すように複数のＢの高不純物密度領域２１９ａ，２１９ｂ，２１９ｃに分割し、ソース金属電極２１８でｎ+ ＳｉＧｅ領域２１１とＢの高不純物密度領域２１９ａ，２１９ｂ，２１９ｃを短絡するようにすれば良い。図３（ｂ）はソース側のみを示しているが、ドレイン側についても同様である。又、ＭＯＳＦＥＴ以外でも、窒化膜（Ｓｉ3 Ｎ4 膜）、あるいはアルミナ膜（Ａｌ2 Ｏ3 ）等もゲート酸化膜として用いたＭＩＳＦＥＴでも同様である。
【００５４】
次に、図４（ａ）及び４（ｂ）を用いて本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を説明する。
【００５５】
（ａ）まず図２（ａ），２（ｂ）と同様にＳＩＭＯＸ法を用いて、ｐ（１００）基板２０１上に埋め込み酸化膜２０２とＳＯＩ膜２０３を形成する。ＳＯＩ膜は本発明の第１の実施の形態と同様に、その表面の熱酸化及びこの酸化膜のウェットエッチングにより１００ｎｍに、厚さを調整する。
【００５６】
（ｂ）その後、活性層以外の部分に図４（ａ）に示すように素子分離用酸化膜４を形成する。この酸化膜４はＬＯＣＯＳ法によれば良い。その後、ＬＯＣＯＳのときに選択酸化のマスクとして用いた窒化膜を除去し、更に１０ｎｍの厚さのゲート酸化膜を形成し、更にその上にＣＶＤ法により厚さ３００ｎｍのポリシリコン膜を形成する。次にフォトリソグラフィー及びＲＩＥによりゲート長０．５μｍのゲート電極パターン２０５を形成し、更に図４（ａ）に示すように厚さ１０ｎｍの後酸化膜７を形成する。
【００５７】
（ｃ）次に図４（ａ）のＳＯＩ膜２０３中に示した位置２３１をピークとして、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込み、次に、Ａｓを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝５×１０15ｃｍ-2で打ち込む。
【００５８】
（ｄ）その後、ＣＶＤ法を用いて酸化膜を１００ｎｍ堆積し、ＲＩＥ法等により、ゲート電極２０５の側壁に、幅８０ｎｍのＣＶＤ酸化膜のスペーサ７１を形成し、このスペーサ７１をマスクとして用い図４（ｂ）に示すようにＳＯＩ膜２０３中の位置２３２をピークとしてＰを加速電圧Ｖac＝１５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2で注入し、次に８５０℃、３０分のアニールを行う。
【００５９】
（ｅ）この後、基板表面にＣＶＤ法により層間絶縁膜８を堆積し、この層間絶縁膜８中にコンタクトホールを形成する。このコンタクトホールに、ソース金属電極２１８及びドレイン金属電極２２８を形成して、本発明の第２の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００６０】
前述の本発明の第１の実施の形態についても同様であるが、本発明の第２の実施の形態においてイオン注入したＧｅの代わりに、スズ（Ｓｎ）を加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2で打ち込み、熱処理を８５０℃、３０分行うことによりバンドギャップの狭い領域２１１，２２１等を形成しても良い。Ｓｎによりバンドギャップの狭い領域をｎ+ ソース／ドレイン領域中に形成した場合でもドレイン破壊電圧の改善効果は明らかで、図５０（ａ）に示すような、ｎ+ ソース領域２０６にＧｅとＡｓを注入したＳＯＩ・ＭＯＳＦＥＴに比べてドレイン耐圧は１．５Ｖ改善した。更に、図５１（ｂ）に示す確率的なリーク電流の発生は見られなかった。
【００６１】
この様な効果が得られた理由は、以下のように考えられる。即ち、Ｇｅ又はＳｎを含む、５×１０20ｃｍ-3程度の高不純物密度でバンドギャップの狭い領域をソースの表面部に設定せずに、チャンネル空乏層よりも深い位置に設定し、しかもＳｉより共有結合半径の小さいＰをｎ型不純物として含ませることで、チャンネル領域底部に蓄積した正孔を効率的に吸い出すことができ、リーク電流が減少し、同時にドレイン破壊電圧の改善効果も保持されるものと考えられる。
【００６２】
なお以上の本発明の第１及び第２の実施の形態において、所望の効果を得られるのは、ＧｅとＰ、ＧｅとＡｓとＰ、ＧｅとＡｓとＳｂ、更には、ＧｅとＢ、ＧｅとＢ及びＰの組み合わせがある。更にＧｅのイオン注入領域はＢ，Ｐ，Ａｓ等のイオン注入領域中に形成され、Ｂのイオン注入濃度は、Ａｓのイオン注入濃度よりも低いことが望ましい。又、Ｇｅの代わりにＳｎをイオン注入しても良く、例えばＳｎとＰ、あるいはＳｎとＰとＡｓ等を同時にイオン注入すれば良い。又、ＧｅとＳｎとを同時にイオン注入しても良い。Ｇｅ又はＳｎはシリコン中に５×１０19ｃｍ-3、望ましくは１×１０20ｃｍ-3以上含まれていれば良い。より好ましくはＧｅ，ＳｎはＳｉ中に５〜１５％含まれていることが良い。例えばＳｎを５×１０19ｃｍ-3含ませた場合、Ｐを１．６×１０20ｃｍ-3含ませれば、格子歪は緩和し、結晶欠陥は発生しない。なお、Ｇｅ又はＳｎとＡｓ＋Ｓｂとの組み合わせは、いずれもＳｉより共有結合半径が大きいが、いずれかがＳｉの格子間位置に入り、いずれかがＳｉ置換位置に入るという複雑な関係により格子歪補償が可能となる。なお、図３（ａ）ではＰの高不純物密度領域２１９がＳｉＧｅ領域２１１に含まれるような場合を示しているが、Ｐの高不純物密度領域２１９はＳｉＧｅ領域を超えて、よりゲート直下に近い側の位置に形成されるようにしても良い。この構造はスペーサ７１を用いないでＰをイオン注入すれば良い。
【００６３】
図５（ｄ）は本発明の第３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図５（ｄ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図示を省略しているがＢＯＸ法、ＬＯＣＯＳ法等により形成された素子分離領域に周辺を囲まれた活性領域を形成し、この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部をほぼ埋め込み酸化膜２０２に接するように深く形成されている。そして、ｎ+ ソース領域２１６と埋め込み酸化膜との界面、及びｎ+ ドレイン領域２２６と埋め込み酸化膜との界面にはＳｉＧｅ層４７が形成されている。活性層の表面に形成された層間絶縁膜８の一部に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【００６４】
本発明の第３の実施の形態では、図５（ｄ）に示すように、ソース／ドレイン領域２１６，２２６よりも深くＧｅの注入領域（ＳｉＧｅ層）４７を設けているので、リーク電流の発生の原因となる図５３に示すようなｐｎ接合近傍の結晶欠陥Ｄは生じず、ソース／ドレイン領域２１６，２２６にＧｅを注入した従来技術のＳＯＩ・ＭＯＳＦＥＴに発生するようなリーク電流も見られなかった。主動作状態におけるチャンネル領域に形成される空乏層２１４の位置よりも下の位置にＳｉＧｅ層４７が形成されていることが好ましい。又、ドレイン破壊電圧に関しては、この様にＳｉＧｅ層４７を深く形成した場合においても従来のヘテロ接合ＳＯＩ・ＭＯＳＦＥＴに比して特に変化はなく、ドレイン破壊電圧の改善効果を維持できた。即ち、Ｇｅを注入せずにソース拡散層を形成したＳＯＩ・ＭＯＳＦＥＴと比べると、オフ領域のドレイン破壊電圧は１Ｖ向上している。なお、ＭＯＳＦＥＴ以外でも窒化膜等をゲート絶縁膜として用いたＭＩＳＦＥＴでも同様である。
【００６５】
次に、図５（ａ）〜図５（ｄ）を用いて本発明の第３の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を説明する。
【００６６】
（ａ）まず図２（ａ），２（ｂ）と同様にＳＩＭＯＸ法を用いて、図５（ａ）に示すようにｐ（１００）基板２０１上に埋め込み酸化膜２０２とＳＯＩ膜２０３を形成する。ＳＯＩ膜は本発明の第１の実施の形態と同様、熱酸化及びこの熱酸化膜のウェットエッチングにより１００ｎｍに厚みを調整する。その後例えばＢＦ2 + を加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝１０13ｃｍ-2でイオン注入する等により、所望の不純物密度のＳＯＩ膜２０３を得る。
【００６７】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜を形成し、隣接する素子間を電気的に分離する。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成する。そして、リソグラフィー及びＲＩＥ工程によるパターニング技術により図５（ｂ）に示したようなゲート酸化膜２０４の上にゲートポリシリコン電極２０５が形成された構造を形成する。続いて、図５（ｂ）に示すように、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝１００ｋＶ，ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニールを施してソース／ドレイン領域２１６，２２６及びＳｉx Ｇｅ1-x 層４７を形成する。
【００６８】
（ｃ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続きＳｉx Ｇｅ1-x 層４７が露出するまでｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６のＳｉをＳＦ6 等を用いたＲＩＥによりエッチングし、図５（ｃ）に示すようなＵ溝を形成する。
【００６９】
なお、Ｇｅの代わりにＳｎをイオン注入してＳｉx Ｇｅ1-x 層４７の代わりにＳｉx Ｓｎ1-x 層をチャンネルの空乏層よりも深い位置に形成しても良く、ＧｅとＳｎとを同時にイオン注入しても良い。Ｇｅ又はＳｎはＳｉ中に５×１０19ｃｍ-3以上、望ましくは１×１０20ｃｍ-3以上含まれていれば良いが、より好ましくは５〜１５％程度Ｓｉ中に含まれていれば良い。又、Ｓｉx Ｇｅ1-x ，Ｓｉx Ｓｎ1-x の代わりにＰｂＳ，ＰｂＳｅ，ＺｎＳｂ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い半導体層又はこれらとＳｉとの混晶を用いても良い。
【００７０】
（ｄ）そして、図５（ｄ）に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第３の実施の形態のＳＯＩＭＯＳＦＥＴが完成する。
【００７１】
図６（ｂ）は本発明の第４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。ＳｉＧｅ層４７が主動作状態における、ゲート酸化膜２０４の直下の空乏層２１４より深く形成されている構造の他の例である。図６（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図６（ｂ）では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図６（ｂ）はその活性領域部分のみを示す図である。この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部がほぼ埋め込み酸化膜２０２に達するように形成されている。そして、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６と埋め込み酸化膜２０２との界面にはＳｉＧｅ層（以下本発明の第４の実施の形態においては第１のＳｉＧｅ層という）４７が形成されている点は本発明の第３の実施の形態と同様であるが、第４の実施の形態は更に第２のＳｉＧｅ層５１がソース金属電極２１８のコンタクトホール開口部直下、及びドレイン金属電極２２８のコンタクトホール開口部直下からそれぞれ第１のＳｉＧｅ層４７に達するまで形成されている。第２のＳｉＧｅ層５１のＧｅの組成は、第１のＳｉＧｅ層４７のＧｅの組成と等しいか、第２のＳｉＧｅ層５１のＧｅの組成が高い方が望ましい。第２のＳｉＧｅ層のＧｅの組成を高くすることにより、より禁制帯幅が狭くなり、チャンネル中に蓄積された正孔の吸い出し効率が高くなるからである。そして活性領域の上部には層間絶縁膜８が形成され、２つの第２のＳｉＧｅ層５１に対し、それぞれ層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【００７２】
図６（ｂ）に示す本発明の第４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴは、本発明の第３の実施の形態と同様にドレイン破壊電圧が改善されると共に、リーク電流は顕著な改善が得られた。
【００７３】
次に本発明の第４の実施の形態の製造方法を前述した本発明の第３の実施の形態の製造方法で用いた図５（ａ），５（ｂ）を参照しつつ図６（ａ）及び６（ｂ）を用いて説明する。
【００７４】
（ａ）まず、図５（ａ），５（ｂ）に示すようなＳＩＭＯＸ法を用いた埋め込み酸化膜２０２の形成工程やその後のＳＯＩ膜２０３からなる活性領域表面へのゲート酸化膜２０４、ポリシリコンゲート電極２０５、Ｓｉx Ｇｅ1-x 層４７、ｎ+ ソース領域２１６、及びｎ+ ドレイン領域２２６等の形成工程は、本発明の第３の実施の形態とほぼ同様であるので、これらの工程の詳細な説明は省略する。
【００７５】
（ｂ）この様に、ポリシリコンゲート電極２０５、Ｓｉx Ｇｅ1-x 層４７、ｎ+ ソース領域２１６、及びｎ+ ドレイン２２６を形成した後、ＣＶＤ法等により層間絶縁膜用の酸化膜８を堆積する。この後、フォトリソグラフィー法及びＲＩＥ技術によりコンタクトホールの開口を行い、ｎ+ ソース／ドレイン領域２１６，２２６の表面のＳｉが露出するまで酸化膜８をエッチングする。そして、このコンタクトホール開口部にＧｅを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝１０16ｃｍ-2で図６（ａ）に示すようにイオン注入する。
【００７６】
（ｃ）次に、このＳＯＩ基板を熱処理することにより、Ｓｉx Ｇｅ1-x 層４７に接するように図６（ｂ）に示すような、第２のＳｉx Ｇｅ1-x 層５１を形成する。この後、図６（ｂ）に示すように、Ａｌ等からなる金属を用いてソース金属電極２１８、ドレイン金属電極２２８を形成し、本実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００７７】
上述の製造方法では、コンタクトホールの開口のためのエッチングは単結晶シリコン膜であるＳＯＩ膜２０３に形成されるｎ+ ソース／ドレイン領域２１６，２２６の表面まで行えば良く、本発明の第３の実施の形態のＳＯＩ・ＭＯＳＦＥＴを形成する方法に比べてプロセスが簡単でプロセスの制御性に優れている。なお、本発明の第３の実施の形態と同様Ｓｉx Ｇｅ1-x 層４７の代わりにＳｉx Ｓｎ1-x 又はＳｉとＧｅとＳｎとの混晶を用いても良い。又、ＧｅやＳｎはＳｉ中に５×１０19ｃｍ-3以上、好ましくは５×１０20ｃｍ-3以上含まれていることが必要で、最も好ましくはＳｉ中に５〜１５％含まれていることが良い。なお、ＰｂＳ，ＳｎＴｅ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い物質（狭バンドギャップ物質）をＳｉx Ｇｅ1-x 層４７，５１の代わりに用いても良い。この場合第２のＳｉx Ｇｅ1-x 層５１の代わりに用いる狭バンドギャップ物質の禁制帯幅を第１のＳｉx Ｇｅ1-x 層４７の代わりに用いる狭バンドギャップ物質の禁制帯幅より、更に狭くするか、ほぼ等しくすることが好ましい。ソース金属電極２１８に近づくにしたがってい、禁制帯幅が次第に狭くなることにより、正孔の吸い出し効果はより効率的となる。
【００７８】
図７は本発明の第５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図７においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図７では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図７はその活性領域部分のみを示す図である。この活性領域の内部にｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部が、ほぼ埋め込み酸化膜２０２に達する程度に深く形成されている。第３及び第４の実施の形態と同様にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６の底部にはＳｉＧｅ層４８が形成され、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６の内部のＳｉＧｅ層４８の上部にはＴｉＳｉ2 ，ＷＳｉ2 ，ＭｏＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2 等のシリサイド層７４が形成されている。又、このシリサイド層７４に対し活性領域の上部に堆積された層間絶縁膜８の所定の一部に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ポリシリコンゲート電極２０５の両側には側壁窒化膜７３が形成されている。
【００７９】
なお、図７においてシリサイド層７４はＳＯＩ膜２０３の表面の凹部に形成されているが、シリサイド層７４の表面は、ＳＯＩ膜２０３とほぼ同一平面でフラットな形状に形成されていても良い。いずれにしても、Ｔｉ，Ｗ，Ｍｏ，Ｃｏ等の高融点金属とＳｉとの反応でシリサイド層７４がＳＯＩ膜２０３の表面からＳＯＩ膜２０３の深部に喰い込んで形成され、ＳｉＧｅ層４８と接していれば良い。
【００８０】
本発明の第５の実施の形態のＳＯＩ・ＭＯＳＦＥＴは、本発明の第３及び第４の実施の形態と同様にドレイン破壊電圧改善効果に優れ、しかも、リーク電流には顕著な改善が得られた。更に、シリサイド膜７４を有することから、オーミックコンタクト抵抗が低減されソース／ドレインの寄生抵抗が小さく、トランス・コンダクタンスｇｍが大きく、電流駆動能力の良好な素子特性が得られた。
【００８１】
以下に、本発明の第５の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を図８（ａ）〜８（ｄ）及び図７を用いて説明する。以後の説明においてはシリサイド層７４としてＣｏＳｉ2 を用いる場合で説明する。
【００８２】
（ａ）まず、ｐ型（１００）のシリコン基板２０１に対して、本発明の第１〜第４の実施の形態と同様にＳＩＭＯＸ法を用いてＳＯＩ基板を作成する。即ち酸素をイオン注入し、その後熱処理することにより、埋め込みシリコン酸化膜２０２を形成する。このとき、表面にはＳＯＩ膜２０３が形成される。次に、ＳＯＩ膜２０３を熱酸化し、そのＳＯＩ膜２０３の表面の熱酸化膜をＮＨ4 Ｆ溶液を用いたウェットエッチングを行う等により、ＳＯＩ膜２０３を例えば１００ｎｍまで薄くする。更に前述した各実施の形態と同様に、ボロン等をイオン注入し所望のチャンネル領域２０３の不純物密度を得る。
【００８３】
（ｂ）その後、ゲート酸化膜２０４を１０ｎｍの厚さでチャンネル領域２０３の上に形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、更にこのポリシリコンの表面に熱酸化膜７等を形成する。この熱酸化膜７の表面にフォトレジストを塗布し、リソグラフィー及びＲＩＥ工程により、図８（ａ）に示すようなポリシリコンゲート電極２０５、その表面の酸化膜７、ポリシリコンゲート電極２０５の下のゲート酸化膜２０４のパターンを形成する。
【００８４】
（ｃ）次に、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入して、８５０℃、３０分のアニールを施して、図８（ａ）に示すように、ソース／ドレイン領域２１６，２２６及びＳｉx Ｇｅ1-x 層４７を形成する。つまり、このアニールによりＧｅを７％含有するＳｉＧｅ層（Ｓｉ0.93Ｇｅ0.07層）４７が形成され、ｎ+ ソース／ドレイン領域２１６，２２６の不純物密度は１×１０20ｃｍ-2程度となる。ｎ+ ソース／ドレイン領域２１６，２２６とｐ型ＳＯＩ膜２０３との接合界面は、ＳｉＧｅ層４７よりも２０ｎｍ程度ＳＯＩ膜２０３の形成するチャンネル領域側へ位置することとなる。
【００８５】
（ｄ）次に、窒化膜を表面に例えば２０ｎｍ〜０．４μｍ堆積し、ＲＩＥ法等により、前記ゲート電極２０５等の側壁に側壁窒化膜７３を残置させ、更にこの側壁窒化膜７３と酸化膜７をマスクにしてＳｉをエッチングし図８（ｃ）に示すように、ソース／ドレイン領域２１６，２２６を例えば３０ｎｍエッチングする。なお、このソース／ドレイン領域２１６，２２６のエッチングの工程は省略して、ソース／ドレイン領域２１６，２２６の表面はＳＯＩ膜２０３とほぼ同一平面となるようにフラットな平面のままにしておいても良い。次に図８（ｃ）に示すように、全面にＴｉ膜１１２をＣＶＤ法、真空蒸着法、スパッタリング法等を用いて厚さ３０ｎｍに堆積する。更にＴｉ膜１１２の上に、（図示を省略しているが）熱処理時の酸化防止用として厚さ７０ｎｍのＴｉＮ膜をＣＶＤ法、真空蒸着法、スパッタリング法等を用いて堆積する。なお、このＴｉＮ膜の堆積は省略しても良い。
【００８６】
（ｅ）次に、このＴｉ膜１１２を７５０℃、Ｎ2 中３０秒の熱処理を行う。この際ＴｉＳｉ2 膜が形成される。又、この熱処理ではゲートポリシリコン電極２０５の上の酸化膜７上及び側壁ＳｉＮ膜７３上にはＴｉＳｉ2 は形成されずに未反応のＴｉとして残った。次に過酸化水素水を含む溶液中で処理することにより、この未反応のＴｉ及びＴｉＮを除去する。この後、更に８５０℃、３０秒の熱処理を行うことにより、厚さ６０ｎｍのＴｉＳｉ2 膜が図８（ｄ）に示すように形成される。この熱処理によりＳｉx Ｇｅ1-x 層４７は若干Ｇｅの組成が変化しＳｉx Ｇｅ1-x 層４８に変化する。
【００８７】
（ｆ）次に全面にＣＶＤ法で酸化膜８を堆積し、この酸化膜８にコンタクト孔を開口し、図７に示すようにＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等を用いたメタライゼーション工程により、ソース金属電極２１８、ドレイン金属電極２２８を形成する。なお、このコンタクトにＷ等を選択ＣＶＤ法により充填し次に配線材であるＡｌ−Ｓｉ（１％）−Ｃｕ（０．５％）を堆積し、フォトリソグラフィーにより加工しソース金属電極、ドレイン金属電極等の金属配線を形成しても良い。
【００８８】
以上の本発明の第５の実施の形態においては金属材としてＴｉを用いた場合について説明したが、この材料に限定されることはなくＮｉ，Ｐｔ，Ｗ，Ｍｏ等を用いても良い。又、これらＮｉ等の高融点金属の場合にもシリサイド化の熱処理時の酸化防止用として、これらの高融点金属の上にＴｉＮなどの膜を上記と同様に堆積し、それから熱処理を行っても良い。この膜はその後の過酸化水素水処理により未反応のＮｉ，Ｐｔ，Ｗ等の高融点金属とともに除去される。又、Ｓｉ0.9 Ｇｅ0.1 層／高融点金属層間に自然酸化膜が存在し、高融点金属のシリサイド化が阻害されるような場合、その界面に更にＴｉのような還元能力のある層を設置することも有効である。そして上記の７５０℃、３０秒の熱処理及び過酸化水素水処理後に８５０℃、３０秒で再熱処理する２ステップの熱処理方法を用いても良く、１回の熱処理でシリサイド化を行っても良い。又、本発明の第５の実施の形態ではこの珪化物（シリサイド）をそのまま残置してあるがＨＦ液を使って除去してしまっても良い。又、Ｓｉ0.9 Ｇｅ0.1 層４７の形成方法であるがこれは上記の例に限定されることはなく、レジスト等をマスクとしてｎ+ ソース領域２１６の側にのみ形成しても良い。又、上記の例ではｎ+ ソース／ドレイン領域２１６，２２６とｐ型ＳＯＩ層との間のｐｎ接合界面がＧｅの存在する領域よりもＭＯＳＦＥＴのチャンネル側に位置していたが、この接合部分がＧｅの存在する領域内にあっても良い。又、上記の例ではゲート電極上にＳｉＧｅ層、珪化物層を形成しなかったが、形成しても本発明の効果上影響はない。又、Ｓｉx Ｇｅ1-x 層の代わりにＳｉx Ｓｎ1-x 層を用いても良い。
【００８９】
図９（ｃ）は本発明の第６の実施の形態に係るＬＤＤ（Lightly Doped Drain)ＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図９（ｃ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図９（ｃ）では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図９（ｃ）はその活性領域部分のみを示す図である。この活性領域に、浅く、比較的低不純物密度のｎ- ソース領域８５、ｎ- ドレイン領域９５がＭＯＳＦＥＴのチャンネル領域となるＳＯＩ膜２０３に面して形成され、更に不純物密度２×１０18〜１×１０21ｃｍ-3のｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ただしここでｎ- ソース領域８５、ｎ- ドレイン領域９５と呼んでいるのは、ｎ+ ソース／ドレイン領域２１６，２２６に比して低不純物密度という意味で、具体的には５×１０16〜５×１０18ｃｍ-3程度の領域である。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の底部にはＳｉＧｅ層４７が形成されている。又、ｎ- ソース領域８５及びｎ- ドレイン領域９５の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ポリシリコン等のゲート電極２０５の両側には側壁窒化膜７３が形成され、これらゲート電極２０５を含んでＳＯＩ膜２０３の上部には層間絶縁膜８が形成されている。層間絶縁膜中に形成されたコンタクトホール及びｎ+ ソース／ドレイン領域２１６，２２６中に形成されたＵ溝を介してＳｉＧｅ層４７に達するソース金属電極２１８、ドレイン金属電極２２８が形成されている。
【００９０】
図９（ｃ）に示したような本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦＥＴはＬＤＤ構造とすることで、ｎ+ ソース／ドレイン領域２１６，２２６の深さ方向全面にＧｅがイオン注入された従来技術と比較すると、リーク電流の確率的な発生は全く見られなかった。更に、ドレイン破壊電圧に関しては、Ｇｅをイオン注入せずにｎ+ ソース領域２１６を形成した素子に比べて、オフ領域のドレイン破壊電圧は１．５Ｖ向上している。
【００９１】
次に、本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦＥＴの製造方法を図９（ａ）〜９（ｃ）を用いて説明する。
【００９２】
（ａ）まず、ｐ型（１００）のシリコン基板２０１に前述の各実施の形態と同様の条件により酸素イオンをイオン注入し、その後熱処理する、いわゆるＳＩＭＯＸ法により、埋め込みシリコン酸化膜２０２及びその上のＳＯＩ膜２０３を形成する。次にＳＯＩ膜２０３の表面を熱酸化し、この熱酸化膜をＮＨ4 Ｆ溶液を用いたウェットエッチングにより、エッチング除去することによりＳＯＩ膜２０３の厚さを１００ｎｍまで薄くし、前述の各実施の形態と同様の条件の下、ボロンをイオン注入し、チャンネル領域として必要な不純物密度を得る。その後、ゲート酸化膜用の熱酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン膜２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成する。このポリシリコンの表面にレジストパターンを形成し、ＲＩＥ法等の異方性エッチングにより、図９（ａ）に示すようなゲート電極２０５、ゲート酸化膜２０４を形成する。この後、Ｐを加速電圧Ｖac＝１０ｋＶ、ドーズ量Φ＝５×１０12〜１０14ｃｍ-2でイオン注入し、図９（ａ）に示すような、ｎ- ＬＤＤ領域８５，９５を形成する。
【００９３】
（ｂ）次に、基板表面に窒化膜７３を堆積し、ＲＩＥ法等によるエッチングを行い、側壁窒化膜７３を形成する。そして、この側壁窒化膜７３、及び、ゲート電極２０５をマスクとして、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニールを施して、図９（ｂ）に示すように、深いｎ+ ソース／ドレイン領域２１６，２２６を形成する。
【００９４】
（ｃ）次に、前述の各実施の形態と同じ方法で酸化膜８を全面に堆積した後、Ｓｉx Ｇｅ1-x 層４７の表面が露出するまでＲＩＥ法等により酸化膜８及びｎ+ ソース／ドレイン領域２１６，２２６をエッチングし、コンタクト用の開口及びＵ溝を形成する。この開口及びＵ溝にＡｌ等のソース金属電極２１８、ドレイン金属電極２２８等の金属配線を形成して、図９（ｃ）に示すような本発明の第６の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【００９５】
本発明の第６の実施の形態では、Ｓｉx Ｇｅ1-x 層４７とオーミックコンタクトをするソース金属電極２１８、ドレイン金属電極２２８を接続したが、第４の実施の形態で説明したように、ｎ+ ソース／ドレイン領域２１６，２２６に接するまで酸化膜８をエッチングしてコンタクトの開口部を形成した後、Ｇｅをイオン注入して第１のＳｉx Ｇｅ1-x 層４７に接するように第２のＳｉx Ｇｅ1-x 層５１を形成しても良い。又、第５の実施の形態で説明したシリサイド層を介してＳｉＧｅ層４８とソース／ドレイン金属電極２１８，２２８等の金属配線を接続して界面のＧｅの組成を高くするようにしても良い。又、Ｓｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＩｎＳｂ等のＳｉよりバンドギャップの狭い半導体等をＳｉx Ｇｅ1-x 層４７の代わりに用いても良い。
【００９６】
冒頭で述べたように、ヘテロ接合のミスフィットに起因する結晶欠陥と、イオン注入のダメージによる結晶欠陥とがＳｉＧｅ領域を有するＳＯＩ・ＭＯＳＦＥＴでは発生する。我々のこれまでの実験から、これらの結晶欠陥はＧｅイオンを注入した際に注入された領域と注入されない領域との境界に発生することがわかっている。したがって、例えば、ゲート電極等のパターン２０５形成直後にｎ- 領域２８５，２９５形成のための砒素のイオン注入を行い、この後、ゲート側壁７３を形成し、ゲート側壁７３形成後に図１０（ａ）に示すように、ｎ+ ソース，ドレイン領域２１６，２２６形成のための砒素あるいはリンのイオン注入と同時にＧｅを注入することにより、欠陥Ｄの先端を図１０（ｂ）に示すように、ｎ- 領域２８５，２９５の内に取り込むことが可能である。このことによって、ドレイン破壊耐圧を高める必要があり、かつ微小リーク電流を抑制しなければならないような場合においても、所望の特性を有するＳＯＩ・ＭＯＳＦＥＴを実現することが可能である。図１０（ｂ）に示す構造はＬＤＤ構造の一種とも考えることができるが、ＬＤＤ構造に限らず、Ｇｅのイオン注入した領域、あるいはＳｎのイオン注入した領域をｎ- 領域で囲うことにより微小リークの発生を抑えることができる。
【００９７】
図１１（ａ）は本発明の第７の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１１（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１１（ａ）はその活性領域付近の構造を示す。この活性領域に対してｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６がその底部を埋め込み酸化膜２０２に接するように深く形成されている。図１１（ｂ）はｎ+ ソース領域２１６の付近を詳細に示す拡大図であり、ｎ+ ソース領域とチャンネル領域となるＳＯＩ層２０３との接合界面（金属学的接合面）を超えて、チャンネル領域側にＳｉＧｅ領域２３７が形成されている。ｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャンネル領域２０３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域２４７が形成されている。ただし、ドレイン側のＳｉＧｅ領域２４７は省略しても良い。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成され、ゲート電極を含んでＳＯＩ層２０３の上部には層間絶縁膜８となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜との複合膜等が形成されている。この層間絶縁膜８にコンタクトホールが開口され、ソース金属電極２１８、ドレイン金属電極２２８が形成されている。
【００９８】
ここで図１１（ａ）及び１１（ｂ）に示された本発明の第７の実施の形態においては、ｎ+ ソース領域２１６のｐｎ接合界面２１５よりもＳｉＧｅのヘテロ接合界面２２５がチャンネル側に存在し、かつそれはｐｎ接合の空乏層２１４内に存在しているが、図１２に示すように、ＳｉＧｅのヘテロ接合界面２２５の一部のみがｐｎ接合界面よりもチャンネル側に存在する構造でも図１１（ａ），１１（ｂ）と同様な効果が得られる。図１２は、例えばＳｉＧｅ領域２３７を形成する場合のＧｅのイオン注入の加速電圧Ｖacを図１１（ａ），１１（ｂ）の場合より若干低く、例えば８０ｋＶに設定すれば良い。
【００９９】
以上の場合、ＳｉとＳｉＧｅ領域２３７のヘテロ接合界面２２５はｐｎ接合の金属学的（メタラジカル）な接合界面２１５を越えてチャンネル領域側の空乏層２１４内に存在することになり、この様な場合に図１３（破線はＳｉＧｅの価電子帯端を示し、太線は本発明によって得られる価電子帯端を示す）に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。図１１，図１２のいずれの場合も、チャンネル長０．５μｍの場合に、ドレイン破壊電圧は５Ｖを示し、前述した従来のヘテロ接合ＳＯＩ・ＭＯＳＦＥＴに比べて１Ｖの改善を示した。
【０１００】
ＳＯＩ・ＭＯＳＦＥＴにおけるドレイン破壊現象がチャンネル内に蓄積する正孔によって引き起こされるのは周知の事実である。しかし、図５０（ａ）に示した従来のヘテロ接合ＭＯＳＦＥＴのようにヘテロ接合界面２２５をｐｎ接合界面２１５の内側に置くことはドレイン破壊電圧を上げるという目的のためには必ずしも最善ではない。図１３には、従来のヘテロ接合ＭＯＳＦＥＴと本発明のヘテロ接合ＭＯＳＦＥＴのエネルギーバリアを比較して示すポテンシャルプロファイルである。正孔から見たエネルギーバリアが最も低くできるのは図１３の太線で示した場合であることは明らかである。即ち、本発明の第７の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。そのためには、図１１（ａ），１１（ｂ），及び図１２に示すようにＳｉＧｅ領域をｐｎ接合を越えて、正孔のポテンシャルの最小値（極値）までチャンネル側に延在させれば良いのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１０１】
本発明の第７の実施の形態のＳＯＩ・ＭＯＳＦＥＴは第１の実施の形態とほぼ同様な製造工程で製造することが可能である。即ち
（ａ）ｐ型（１００）のＳｉ基板２０１を用いていわゆるＳＩＭＯＸ法を用いてＳＯＩ構造を構成する。即ち、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2でイオン注入した後、１３００℃、６時間の熱アニールすること等により、埋め込み酸化膜２０２を厚さ４００ｎｍで形成し、表面にＳＯＩ膜２０３を形成したＳＩＭＯＸ基板を用いる。
【０１０２】
（ｂ）次にＳＯＩ膜２０３の表面の熱酸化とこの酸化膜のウェットエッチングによりＳＯＩ膜の膜厚を厚さ１００ｎｍに薄くする。更に、所望のチャンネル不純物密度になるようにＢ等のイオン注入を行った後、通常の多結晶シリコンゲート電極２０５を用いた標準的ＭＯＳ工程により、素子を作製する。
【０１０３】
（ｃ）厚さ２００〜３００ｎｍのポリシリコンゲート電極の加工後、窒化膜をＣＶＤし、更にＲＩＥ技術を用いて幅０．３μｍの側壁窒化膜７３を形成した後、ポリシリコンゲート電極２０５及び側壁窒化膜７３をマスクとしてＧｅを加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入し、その後砒素（Ａｓ）を加速電圧Ｖac＝２０ｋＶでドーズ量Φ＝３×１０15ｃｍ-2で注入する。この後、８５０℃、６０分のアニールを施す。このとき形成されたＳｉＧｅ領域２３７，２４７は、図１１（ａ）に示されているように、Ｇｅが側壁窒化膜の一部を突き抜けて射影飛程を少しずつ変えながらイオン注入されその後若干拡散するため、一部は砒素（Ａｓ）のイオン注入により形成されるｐｎ接合面２１５を超えてチャンネル領域側にまで形成され、かつｎ+ ソース領域２１６内では、ＳＯＩの厚さ方向に埋め込み酸化膜２０２に達するまで深く形成される。
【０１０４】
なお、前述したようにＧｅの加速電圧Ｖac＝８０〜１００ｋＶとしてイオン注入すれば、図１２に示すように、ヘテロ接合界面２２５の一部のみがｐｎ接合界面２１５を超えるような構造が実現できる。加速電圧を８０ｋＶ，９０ｋＶ，１００ｋＶと変えながらイオン注入しても良い。
【０１０５】
（ｄ）次にポリシリコンゲート電極２０５を内包するようにＳＯＩ膜２０３の表面にＳｉＯ2 ，ＳｉＯ2 ／ＰＳＧあるいはＳｉＯ2 ／ＢＰＳＧ等の層間絶縁膜８をＣＶＤ法等により形成し、フォトリソグラフィーを用いてコンタクトホールを開口する。最後にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等をＥＢ蒸着法やスパッタリング法により堆積し、フォトリソグラフィーを用いて、図１１（ａ）に示すようなソース金属電極２１８、ドレイン金属電極２２８を形成すれば、本発明の第７の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１０６】
図１４（ａ）は本発明の第８の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１４（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１４（ａ）はその活性領域付近の構造を示す。この活性領域に対してｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６がその底部を埋め込み酸化膜２０２に接するように深く形成されている。図１４（ｂ）はｎ+ ソース領域２１６の付近を詳細に説明する拡大図であり、ｎ+ ソース領域とチャンネル領域となるＳＯＩ層２０３との接合界面（金属学的接合面）２１５を超えて、チャンネル領域側にＳｉＧｅ領域２３７が形成されている。ｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャンネル領域２０３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域２４７が形成されている。ただし、ドレイン側のＳｉＧｅ領域２４７は省略しても良い。ＳｉＧｅ領域２３７，２４７の上部にはＴｉＳｉ2 ，ＷＳｉ2 ，ＭｏＳｉ2 ，ＣｏＳｉ2 等のシリサイド層７４が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成され、ゲート電極を含んでＳＯＩ層２０３の上部には層間絶縁膜８となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜との複合膜等が形成されている。この層間絶縁膜８にコンタクトホールが開口され、ソース金属電極２１８、及びドレイン金属電極２２８がシリサイド層７４の上部に形成されている。図１４（ａ）及び図１４（ｂ）においてシリサイド層７４とＳｉＧｅ領域２３７，２４７とは互いに接していることが望ましく、ＳｉＧｅ領域２３７，２４７とシリサイド層７４が離れて、この間にｎ+ シリコン領域２１６，２２６が存在する場合に比べて、両者が接している場合は、ドレイン破壊電圧に関しては約０．３Ｖの差がある。
【０１０７】
ここで図１４（ａ）及び１４（ｂ）に示された本発明の第８の実施の形態においては、ｎ+ ソース領域２１６のｐｎ接合界面２１５よりもＳｉＧｅのヘテロ接合界面２２５がチャンネル側に存在し、かつそれはｐｎ接合の空乏層２１４内に存在しているが、図１５に示すように、ＳｉＧｅのヘテロ接合界面２２５の一部のみがｐｎ接合界面よりもチャンネル側に存在する構造でも図１４（ａ），１４（ｂ）と同様な効果が得られる。図１５は、例えばＳｉＧｅ領域２３７を形成する場合のＧｅのイオン注入の加速電圧Ｖacを図１４（ａ），１４（ｂ）の場合より若干低く、例えば８０ｋＶに設定すれば良い。
【０１０８】
以上の場合、ＳｉとＳｉＧｅ領域２１６のヘテロ接合界面２２５はｐｎ接合のメタラジカルな接合界面２１５を越えてチャンネル領域側の空乏層２１４内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できる。一方、ＳｉＧｅ層で吸収された正孔は、ソースコンタクトに向かって流れるが、本発明者らが種々の構造で調べた結果、コンタクト電極付近で正孔に対するエネルギーバリアが存在すると、やはりドレイン破壊電圧の改善効果が著しく減少することを見いだした。即ち、図１６の破線で示すように、コンタクト電極付近にＳｉ領域が残っていると、正孔に対してエネルギーバリアを形成し、正孔を速やかに排出することができない。この様な事態は、ＳｉＧｅ領域２３７をＳＯＩ膜２０３の厚さ方向に対して深く形成し、ソースコンタクト電極を浅く形成するような場合に、コンタクト電極がＳｉＧｅ領域２３７まで届かず、発生する。本発明者らはシミュレーション解析及び実験を重ねることにより、図１６の実線に示すポテンシャルプロファイルとなるように、ＳｉＧｅ領域２３７をコンタクト部のシリサイド層と接触させて本発明の第８の実施の形態の構造とすれば正孔は速やかにシリサイド層に吸収されることを見いだしたのである。図１４，図１５におけるＳｉＧｅ領域２３７，２４７のＧｅのＳｉに対する含有量は１％以上、即ち濃度で５×１０20ｃｍ-2以上あることが望ましい。ＳｉＧｅ領域の代わりにＳｉＳｎ領域又はＳｉとＧｅとＳｎの混晶を用いても良い。
【０１０９】
本発明の第８の実施の形態の構造は以下のような工程で製造できる。
【０１１０】
（ａ）ｐ型（１００）のＳｉ基板２０１を用いていわゆるＳＩＭＯＸ法を用いてＳＯＩ構造を構成する。即ち、酸素を加速電圧Ｖac＝１８０ｋＶ、ドーズ量Φ＝２×１０18ｃｍ-2でイオン注入した後、１３００℃、６時間の熱アニールで、埋め込み酸化膜２０２を厚さ４００ｎｍで形成し、表面にＳＯＩ膜２０３を形成したＳＩＭＯＸ基板を用いる。
【０１１１】
（ｂ）次にＳＯＩ膜２０３の表面の熱酸化とこの酸化膜のウェットエッチングによりＳＯＩ膜の膜厚を厚さ１００ｎｍに薄くし、所望のチャンネル不純物になるようにＢやＢＦ2 等のイオン注入を行った後、通常のポリシリコンゲート電極２０５を用いた標準的ＭＯＳ工程により、素子を作製する。
【０１１２】
（ｃ）厚さ２００〜３００ｎｍのポリシリコンゲート電極２０５の加工後、その上に窒化膜をＣＶＤしＲＩＥ等を用いて幅０．３μｍの側壁窒化膜７３を形成した後、ポリシリコンゲート電極２０５及び側壁窒化膜７３をマスクとしてＧｅを加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入し、その後砒素を加速電圧Ｖac＝２０ｋＶでドーズ量Φ＝３×１０15ｃｍ-2で注入する。この後、９００℃、６０分のアニールを施す。このとき形成されたＳｉＧｅ領域２３７，２４７は、図１４（ａ）及び（ｂ）に示されているように、Ｇｅが側壁窒化膜の一部突き抜けて射影飛程を少しずつ変えながらイオン注入され、その後若干拡散するため、一部は砒素のイオン注入により形成されるｐｎ接合面２１５を超えてチャンネル領域側にまで形成され、かつｎ+ ソース領域２１６内では、ＳＯＩの厚さ方向に埋め込み酸化膜２０２に達するまで深く形成される。なお、前述したようにＧｅの加速電圧をＶac＝８０〜１００ｋＶとしてイオン注入すれば、図１５に示すように、ヘテロ接合界面２２５の一部のみがｐｎ接合界面２１５を超えるような構造が実現できる。
【０１１３】
（ｄ）次にＳＯＩ膜２０３の表面全面に、ＴｉとＴｉＮ膜を各々３０ｎｍ，４０ｎｍの厚さでスパッタ法により堆積し、８００℃アニールによりＳＯＩ膜２０３のシリコン表面をシリサイド化し、未反応のＴｉ，ＴｉＮ膜を周知の選択エッチングにより除去し、Ｔｉシリサイド（ＴｉＳｉ2 ）層７４をｎ+ ソース／ドレイン領域２１６，２２６の表面に残存させる。Ｔｉ，ＴｉＮ膜はＥＢ蒸着やＣＶＤ法により堆積しても良い。
【０１１４】
（ｅ）次にポリシリコンゲート電極２０５を内包するようにＳＯＩ膜２０３の表面にＳｉＯ2 ，ＳｉＯ2 ／ＰＳＧあるいはＳｉＯ2 ／ＢＰＳＧ等の層間絶縁膜８をＣＶＤ法等により形成し、フォトリソグラフィーを用いてコンタクトホールを開口する。最後にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等をＥＢ蒸着法やスパッタリング法により堆積し、フォトリソグラフィーを用いて、図１４（ａ）に示すようなソース金属電極２１８、ドレイン金属電極２２８を形成すれば、本発明の第８の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１１５】
図１７（ａ）及び（ｂ）は本発明の第９の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのソース領域近傍の断面構造を示す。図１７（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２８２を介してｐ型ＳＯＩ膜２８３が形成されている。そしてＳＯＩ膜２８３は、図１７（ａ）では図示を省略しているが、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１７（ａ）はその活性領域の内のソース領域近傍を示す図である。本発明の第９の実施の形態の構造は、ほぼ本発明の第３〜第５の実施の形態の構造と類似の構造であり、活性領域に対してｎ+ ソース領域２１６がその底部を埋め込み酸化膜２８２に接するように深く形成されている。図１７（ａ）においてはｎ+ ソース領域２１６の底部には埋め込み酸化膜２８２に接するようにＳｉＧｅ領域４７が形成されている。
【０１１６】
ｎ+ ソース領域２１６とチャンネル領域となるＳＯＩ層２８３との接合界面（金属学的接合面）２１５を超えて、チャンネル領域側にＳｉＧｅ領域４７が形成されている。図示を省略しているｎ+ ドレイン領域側も同様に、ｎ+ ドレイン領域とチャンネル領域２８３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域４７が形成されている。ただし、ドレイン側のＳｉＧｅ領域４７は省略することも可能である。なお、図１７（ｂ）においては、ＳｉＧｅ領域４７の上部にはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 ，ＣｏＳｉ2 ，ＰｔＳｉ2 等の高融点金属のシリサイド領域７４が形成されている。又、ｎ+ ソース領域２１６及び図示を省略したｎ+ ドレイン領域２２６との間のチャンネル領域２８３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成され、ゲート電極を含んでＳＯＩ層２８３の上部には図示を省略しているが層間絶縁膜となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜等との複合膜が形成されている。この層間絶縁膜中のコンタクトホールを介してソース／ドレイン金属電極が形成される。図１７（ｂ）にはソース金属電極２１８のみを示しているが、ドレイン側も同様である。
図１７（ａ）は金属電極の図示を省略しているが、前述の各実施の形態と同様な金属電極が形成されていることはもちろんである。
【０１１７】
以上の場合、ＳｉとＳｉＧｅ領域のヘテロ接合界面はｐｎ接合のメタラジカルな接合界面２１５を越えてチャンネル領域側の空乏層２１４内に存在することにより、この様な場合に図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、４．９Ｖという高いドレイン破壊耐圧を実現できる。
【０１１８】
前述の各実施の形態においてＳＩＭＯＸ法によりＳＯＩ構造を形成する場合について説明したが、ＳＯＩ基板はＳＩＭＯＸ法以外にもシリコン直接接合法（Silicon direct bonding；以下ＳＤＢ法という）や、エピタキシャル成長法によっても形成できる。本発明の第９の実施の形態はＳＤＢ法による場合で説明するが、ＳＩＭＯＸ法によって形成しても良いことはもちろんである。以下に本発明の第９の実施例に係るヘテロＳＯＩ・ＭＯＳＦＥＴの製造工程を説明する。
【０１１９】
（ａ）まず、（１００）面等所定の面方位のｐ型シリコン基板２０１の表面に熱酸化法あるいはＣＶＤ法により厚さ１μｍのＳｉＯ2 膜２８２を形成する。ＣＶＤはＳｉＨ4 とＮ2 Ｏとの反応を用いたＣＶＤでも良く、あるいはＴＥＯＳ（Tetraethylorthosilicate;Ｓｉ（ＯＣ2 Ｈ5 ）4 ），ＨＭＤＳ（Hexamethydisiloxane;Ｓｉ2 Ｏ（ＣＨ3 ）6 ），ＯＭＣＴＳ（Octamethylcyclotetrasiloxane；Ｃ（ＯＳｉ（ＣＨ3 ）2 ）4 ）等の有機シリコンソースを用いても良い。
【０１２０】
（ｂ）次にこのＳｉＯ2 ＣＶＤをした基板を１２００℃、Ｎ2 雰囲気中で２時間保持し熱処理する。その後、裏面を吸引固定させながら機械的及び化学的研磨（Chemical Mechanical Polishing;ＣＭＰ）法等で酸化膜を０．３μｍの厚さに鏡面になるよう平坦化して、最終的には埋め込み酸化膜となるＳＤＢ用酸化膜２８２を形成する。
【０１２１】
（ｃ）次に、表面を鏡面に研磨したｐ型シリコン基板２８３を用意し、ＳＤＢ酸化膜２８２を介して図１７（ａ）に示すようにｐ型シリコン基板２０１と、ｐ型シリコン基板２８３の鏡面同士を互いに貼り合わせ、熱処理することにより、ＳＤＢ基板を形成する。この際電圧を印加して、熱処理しても良い。次にｐ型シリコン基板２８３を研磨してシリコン基板２８３の厚みが２００ｎｍとなるように、厚み調整を行う。
【０１２２】
（ｄ）次にＳＤＢ法により形成したｐ型シリコン基板２８３の表面を更に熱酸化し、この熱酸化膜をウェットエッチングすることにより厚さ１００ｎｍのＳＯＩ層２８３を得る。
【０１２３】
（ｅ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜を形成し、隣接する素子間を電気的に分離する。又、必要があればＢ又はＢＦ2 等のイオン注入により、ＳＯＩ層２８３の表面を所望のチャンネル不純物密度にドーピングする。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程により図１７（ａ）に示したようなゲート酸化膜２０４の上にゲートポリシリコン電極２０５が形成されたパターンの構造を形成する。続いて図１７（ａ）に示すように、Ｓｉx Ｇｅ1-x 層４７用に、Ｇｅを加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2でイオン注入する。
【０１２４】
（ｆ）次に全面に厚さ２０ｎｍの窒化膜をＣＶＤし、ＲＩＥにより指向性エッチングし、側壁窒化膜７３を図１７（ａ）に示すように形成する。その後、更にＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分のアニールを施してソース領域２１６を形成すれば図１７（ａ）に示す構造が完成する。なお、図１７（ｂ）の構造は、図１７（ａ）の構造完成後更にＣｏ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ等の高融点金属をＣＶＤ、スパッタリング、あるいは真空蒸着して熱処理すればシリサイド領域７４が完成する。
【０１２５】
（ｇ）この後の工程は図示を省略しているが、標準的なＭＯＳプロセスにおけるメタライゼーション工程と同様である。即ちＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜をエッチングしコンタクトホールの開口を行う。次に、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメラタイゼーション工程によりソース金属電極、ドレイン金属電極を形成し、本発明の第９の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１２６】
なお、ＳＤＢ法を用いる別の方法としては、以下のようにすれば良い。即ち、まずｐ型シリコン基板２０３の表面の一部（狭バンド・ソース領域形成予定部分）をシリコンエッチし、溝部を形成し、この溝部の内部にＣＶＤ法でＳｉＧｅ層を形成し、平坦化し、ＳｉＧｅ層４７を表面に埋め込む。更にこの面を酸化し、この表面を鏡面になるまで研磨する。次に、別のｐ型シリコン基板２０１を用意し、この表面に酸化膜２８２を形成し同様に表面を鏡面になるまで研磨する。そして先のｐ型シリコン基板２０３とｐ型シリコン基板２０１とを互いの鏡面同士を対向させ貼り合わせても良い。この手法によれば、ＳｉＧｅ層４７の代わりにＣＶＤ法等によりＰｂＳ，ＰｂＳｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ等の狭バンドギャップ半導体層を形成することも容易にでき、イオン注入によるダメージの問題もなくなり、リーク電流の発生を抑制できる。
【０１２７】
図１８（ａ）及び（ｂ）は本発明の第１０の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１８（ａ）及び１８（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、図１８（ａ）及び（ｂ）では図示を省略しているが、素子分離用の酸化膜等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１８（ａ），（ｂ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の底部にはＳｉＧｅ領域２１２が形成され、このＳｉＧｅ領域としては、ｎ+ ソース領域２１６とチャンネル領域となるＳＯＩ層２０３との接合界面（金属学的接合面）２１５を超えて、チャンネル領域側に延長してＳｉＧｅ領域２１２が形成されている。ｎ+ ドレイン領域２２６側も同様に、ｎ+ ドレイン領域２２６とチャンネル領域２０３との接合界面を超えて、チャンネル領域側にＳｉＧｅ領域２１２が延長形成され、ｎ+ ソース領域２１６側及びｎ+ ドレイン領域２２６側から延びるＳｉＧｅ領域２１２はチャンネル領域となるＳＯＩ膜２０３の表面で接続し、一体となっている。この薄いＳｉＧｅ領域２１２が形成されたｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。ゲート電極２０５の両側には側壁窒化膜７３が形成されている。更に実際にはゲート電極を含んでＳＯＩ層２０３の上部には図示を省略しているが層間絶縁膜となるＳｉＯ2 膜、又はＳｉＯ2 膜とＰＳＧ膜あるいはＢＰＳＧ膜等の複合膜が形成されている。この層間絶縁膜中のコンタクトホールを介してソース／ドレイン金属電極が形成されていることは、前述の各実施の形態と同様である。なお、図１８（ａ）及び図１８（ｂ）に示される通り、図１８（ａ）はＳｉＧｅ領域２１２の内部にｐｎ結合界面２１５が含まれる場合であり、図１８（ｂ）はｐｎ接合界面２１５の一部をＳｉＧｅ領域２１２が横断する場合であるが、両者はほぼ同様の特性である。
【０１２８】
更に図１８（ａ），１８（ｂ）においては、ソース金属電極コンタクト部にはシリサイド層は示されていないが、ＳｉＧｅ層がシリサイド層に接して形成され、シリサイド層を介してオーミックコンタクトを取ることが重要であることはいうまでもない。したがって、本発明の第１０の実施の形態においても、シリサイド層形成と組み合わせて、ＳｉＧｅ層を形成することが可能である。本発明の第１０の実施の形態においては、ｐｎ接合境界を横断するようにＳｉＧｅ層２１２を形成しつつ、かつチャンネル領域にもＳｉＧｅ層２１２を連続して形成している。この結果、ＳｉＧｅ層２１２を走行するキャリアは高い移動度を享受することができ、電流駆動力は増大する。この改善効果は、ドレイン破壊電圧が高く、かつ電流駆動力の高いという、高性能ＭＯＳＦＥＴを提供するものである。この改善効果は、本発明のドレイン破壊電圧改善対策があって、初めて得られたものであるのはいうまでもない。したがって本発明の第１０の実施の形態によって、従来技術では達せられなかった高いドレイン破壊耐圧と共に高い変換コンダクタンスｇｍを容易に得ることが可能となり、ＳＯＩ素子が持っていた高性能を引き出すことが可能となった。
【０１２９】
本発明の第１０の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
【０１３０】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１３０ｎｍのＳＯＩ膜２０３を形成する。
【０１３１】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法により、素子分離用の酸化膜を形成し、隣接する素子間を電気的に分離する。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を１３０ｎｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程により図１８に示したようなゲート酸化膜２０４の上にゲートポリシリコン電極２０５が形成された構造を形成する。更に続けて、１５０〜２００ｎｍの窒化膜を全面にＣＶＤ後、ＲＩＥ法等による指向性エッチングにより、側壁窒化膜７３を図１８（ａ），（ｂ）に示すように形成する。
【０１３２】
（ｃ）次に、ポリシリコンゲート電極２０５及び側壁窒化膜７３をマスクにしてＳｉＧｅ領域形成のためのＧｅイオン及びｎ+ ソース／ドレイン領域２１６，２２６形成のための砒素をイオン注入する。この際、ポリシリコンゲート電極２０５の膜厚、Ｇｅイオンの加速電圧Ｖac、及びＳＯＩ膜２０３の膜厚を適切に選択しておくことにより、ｎ+ ソース／ドレイン領域２１６，２２６近傍ではＳｉＧｅ領域２１２が基板中の埋め込み酸化膜２０２側に深く形成され、同時にチャンネル領域ではＳＯＩ膜２０３の表面側のゲート酸化膜２０４との界面側にＳｉＧｅ領域が形成されるようにすることが可能である。本発明の第１０の実施の形態では、上述のようにＳＯＩ膜厚１３０ｎｍ、ポリシリコンゲート電極２０５の厚さを１３０ｎｍに設定しているので、Ｇｅの加速電圧Ｖac＝１３０ｋＶ、ドーズ量Φ＝５×１０16ｃｍ-2に設定する。又、砒素をＶac＝２０ｋＶでドーズ量Φ＝２×１０15ｃｍ-2注入する。その後８５０℃で３０分のアニールを行うことによりｎ+ ソース／ドレイン領域２１６，２２６が形成できる。なお、図１８（ｂ）に示すようにｐｎ接合界面の一部をＳｉＧｅ領域２１２が横断するようにするためには、Ｇｅのイオン注入の際の加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2とすれば良い。
【０１３３】
（ｄ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜をエッチングしコンタクトホールの開口を行う。更に酸化膜のエッチングに引き続きＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１０の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１３４】
なお、ＳｉＧｅ領域２１２の形成はイオン注入法以外にも、ＭＢＥ法やＣＶＤ法を用いることもできる。更にＧｅの代わりにＳｎ（錫）をシリコン中にイオン注入することによっても、本発明の目的を達成することができることは前述の各実施についても、又、本発明の第１０の実施の形態においても同様である。
この場合、ＧｅとＳｎの両方をイオン注入によりｎ+ ソース領域２１６中及びその近傍に導入することも効果的である。
【０１３５】
なお、前記本発明の第１０の実施の形態では、ＳｉＧｅ領域２１２はｎ+ ソース領域近傍で比較的深い位置に形成しているが、浅く形成しても本発明の効果は同様である。更にソースコンタクト部にシリサイド層を用いても良いことは前述したが、このシリサイドを形成する物質としてはＴｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｏ，Ｔａ，Ｐｔなどの高融点金属を用いれば良い。又、ゲート電極２０５上に同時にセルフアラインでシリサイドを形成するサリサイド（Self-aligned silicide ；SALICIDE）技術を用いても良い。
【０１３６】
又、図１８（ａ），図１８（ｂ）においては、ＳｉＧｅ領域２１２は、ソース側ｐｎ接合界面２１５を越えてチャンネル全面にわたって存在しており、更にドレイン側ｐｎ接合界面を越えて、ｎ+ ドレイン領域２２６まで連続して存在しているが、このことは製造工程上の問題であり、所期の特性改善にはなんら影響することはなく、又、ｎ+ ドレイン領域２２６側のＳｉＧｅ領域の形成を、イオン注入時にフォトレジストでマスクすることにより防いでも良い。
【０１３７】
図１９（ｄ）は本発明の第１１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図１９（ｄ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図１９（ｄ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部には、比較的浅いＳｉＧｅ領域２５７が形成され、このＳｉＧｅ領域２５７に対し、層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図１９（ｄ）に示した本発明の第１１の実施の形態のＭＯＳＦＥＴの構造は図１に示した本発明の第１の実施の形態の構造と似ているが、図１ではｎ+ ソース／ドレイン領域２１６，２２６の不純物としてＳｉよりも共有結合半径の小さなＰ等を用い、Ｓｉよりも共有結合半径の大きなＧｅやＳｎによるＳｉＧｅ層２１７，２２７あるいはＳｉＳｎ層の歪を補償しているのに対し、図１９（ｄ）においてはＳｉＧｅ層２５７中に含まれるｎ型不純物は特に共有結合半径の大きさには考慮を払う必要がない点が異なる。即ち本発明の第１の実施の形態においては共有結合半径の大きさや不純物の結晶格子中に入るサイトを考慮して、Ｓｉよりも格子定数の大きなＳｉＧｅ層２１７，２２７がＳｉ中に形成されることによる結晶格子の歪を緩和しているのに対し、本発明の第１１の実施の形態では格子不整合による歪により結晶欠陥Ｄが発生しても、その結晶欠陥Ｄを図１９（ｄ）に示すようにｎ+ ソース／ドレイン領域２１６，２２６の内部に閉じ込め、チャンネルの空乏層中には影響しないようにしているものである。
【０１３８】
既に図５３を用いて従来技術の説明で述べたように、ヘテロＳＯＩ・ＭＯＳＦＥＴの結晶欠陥Ｄは、ｎ+ ソース／ドレイン領域のｐｎの接合界面２１５を横切るように発生し、この結晶欠陥は、（１００）基板の場合には｛１１１｝面にそって発生する傾向を有していた。本発明者らは詳細にこの結晶欠陥を調査し、これら｛１１１｝面に沿って発生する結晶欠陥は面欠陥である積層欠陥、又は双晶欠陥であることが明らかにした。又、この様な欠陥が発生する条件はＧｅのイオン注入のドーズ量と、その後のアニール温度に依存することが発明者らの研究で明らかになった。又、アニール温度が７００℃よりも低い場合には欠陥の方向の制御が難しいことも明らかになった。即ち、本発明者の実験によれば、アニール温度を７００℃以上にすると、ある種の欠陥については、結晶欠陥の走る方向が、｛１１１｝面に沿った方向のみになり、しかもその発生場所がゲート電極の側壁近傍に限られるのである。したがって、本発明の第１１の実施の形態の製造方法を後述するが、その製造工程においてＧｅのイオン注入後の最適なアニール条件は、作成環境と設計により多少異なるが、一般的にはアニール温度７００℃から１０００℃で、アニール時間は１０分から１００分の範囲に設定することが好ましい。
【０１３９】
更に解析を進めた結果、この結晶欠陥領域はＧｅ注入後ＳｉＧｅの形成にともない、ストレス発生に伴う結晶歪がゲート電極端に集中するストレスに起因した結晶欠陥と、イオン注入のダメージに伴う二次欠陥と、イオン注入により形成されたアモルファス層が再結晶化する際に発生する双晶欠陥の三種類があることがわかった。この様な欠陥は深い準位をバンドギャップ内に形成することが知られており、これがキャリアの再結合中心となって接合リーク電流増大に寄与させたものと解釈される。これら三種の欠陥の内ストレスに起因した結晶欠陥と、イオン注入による二次欠陥については図１９（ｄ）に示したようにｐｎ接合の空乏層に結晶欠陥領域Ｄが重ならないようにｎ+ ソース／ドレイン領域２１６，２２６の内部にのみ結晶欠陥Ｄが発生する構造にすることにより、接合リーク電流を低減させることができる。双晶欠陥についてはｎ+ ソース／ドレイン領域２１６，２２６のほぼ全面に発生するので注意が必要である。
【０１４０】
更に本発明の第１１の実施の形態においては、この結晶欠陥Ｄの発生領域はｐｎ接合界面を突き抜けることのないように作ることが重要である。というのはｐｎ接合界面を突き抜けたときには、図１９（ｄ）に示す様にｎ+ ソース／ドレイン領域２１６，２２６で結晶欠陥Ｄを包み込むことが難しくなるからである。図１９（ｄ）に示したような結晶欠陥Ｄをゲート端部側に集め、かつｎ+ ソース／ドレイン領域２１６，２２６の内部に包み込まれる構造を用いることにより本発明の第１１の実施の形態に係るヘテロＳＯＩ・ＭＯＳＦＥＴのリーク電流は大幅に減少し、図５１（ｂ）に示した測定限界以下になった。
【０１４１】
本発明の第１１の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは以下のような製造工程で製造できる。
【０１４２】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介してＳＯＩ膜２０３を形成する。ＳＯＩ膜は所定の厚み、例えば１００ｎｍに厚み調整を行うことも前述の各実施の形態と同様である。
【０１４３】
（ｂ）次に、図１９（ａ）に示すようにＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図１９（ａ）はＬＯＣＯＳ法の場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程により図１９（ａ）に示したようなゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。
【０１４４】
（ｃ）次に後酸化膜７を厚さ１０ｎｍで形成した後、図１９（ａ）に示すようにＧｅ+ を加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝３×１０16ｃｍ-2で打ち込んでＳｉＧｅ領域２５７を形成した。
【０１４５】
（ｄ）次に、Ａｓ+ を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2で図１９（ｂ）に示すように打ち込み角４５°で回転斜めイオン注入する。
【０１４６】
イオン注入後９５０℃、３０分のアニールを施し、イオン注入したＡｓ等を活性化し、図１９（ｃ）に示すようにＳｉＧｅ領域２５７を包含するようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成する。回転斜めイオン注入の採用により、結晶欠陥領域Ｄをｎ+ ソース／ドレイン領域２１６，２２６の内部に閉じ込めることができる。即ち、チャンネルとなるｐ型ＳＯＩ膜２０３とｎ+ ドレイン領域２２６間の空乏層に欠陥が存在しないので、接合リーク電流は流れにくくなる。前述したようにイオン注入後のアニールは７００℃〜１０００℃の範囲内で行うことが重要である。
【０１４７】
（ｅ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜８を図１９（ｄ）に示すように全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ技術により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続きＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程により図１９（ｄ）に示すようにソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１１の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１４８】
上記の本発明の第１１の実施の形態の製造方法において、ｎ+ ソース／ドレイン領域２１６，２２６の埋め込み酸化膜２０２界面付近に、イオン注入によりアモルファス化されないＳＯＩ膜２０３の単結晶領域が残っていることが重要である。その結果、熱工程によって双晶欠陥を発生することなく、再結晶化が垂直方向に進み、ｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６以外には欠陥が存在せず、ゲート直下にのみ微小な欠陥を集めることができる。
【０１４９】
本発明の第１１の実施の形態において示すのは、完全空乏化ＭＯＳＦＥＴとなり得る薄膜ＳＯＩ・ＭＯＳＦＥＴの場合で、Ｓｉ膜厚が１００ｎｍの場合は、Ｇｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で注入すれば良い。このときイオン注入によるアモルファス化領域はＳＯＩ膜の表面から８３ｎｍ程度の所まで形成される。したがって、埋め込み酸化膜２０２界面付近に約１７ｎｍ程度アモルファス化しない領域が残存する。更に７００℃以上のアニール、好ましくは８５０℃、１２０分あるいは９００℃、３０分程度のアニール工程を経ることによって、ＳＯＩ膜２０３中に残っているＳｉ単結晶領域からアモルファス領域に向けて、シリコンの固相成長が起き、ｎ+ ソース領域２１６はゲート電極端部を残し、他は完全に単結晶化し、結晶欠陥は、ゲート電極端部にのみ限定して発生する。この欠陥は極めて再現性が良い。
【０１５０】
この様にして形成された本発明の第１１の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴのドレイン破壊電圧に関しては、Ａｓのみでソース拡散層を形成した素子に対して、オフ領域のドレイン破壊電圧は１Ｖ増加し十分な改善を示した。又、結晶欠陥によって起こり得るｎ+ ソース領域内の抵抗の増大、あるいはゲート酸化膜のリークなども全く見られなかった。
【０１５１】
なお上述のＳＯＩ膜基板作成の際に、ＳＯＩ膜２０３の膜厚を２００ｎｍとした場合は、Ｇｅのイオン注入の加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2に設定し、Ａｓのイオン注入の加速電圧Ｖac＝２５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2に設定すれば良い。そのようにすることで発生位置の制御が困難な双晶欠陥を発生させることなく、歪に起因した結晶欠陥領域の位置を制御しながら、素子を作製できる。ＳＯＩ膜２０３の厚みが２００ｎｍの場合は上記のイオン注入の条件により２０〜３０ｎｍ程度アモルファス化しない領域が残るのでその後の熱工程、８５０℃、１２０分のアニール工程によってアモルファス化された領域が固相成長し、良好な結晶性を実現できる。この場合には、ゲート電極端部に欠陥が集中して発生することになるが、場所が制御されているため、電気的な特性にはなんら影響を与えない。
【０１５２】
なお、上述の（ａ）及び（ｂ）と同じプロセスでゲート電極まで作り、後酸化膜７を形成した後、Ｐを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０13ｃｍ-2で打ち込み、ｎ- ソース・ドレイン領域を形成し、次に、厚さ１５〜４０ｎｍの窒化膜７３等を全面にＣＶＤし、その後ＲＩＥ法等により指向性エッチングを行い、側壁窒化膜７３を図２０に示すように形成し、この側壁窒化膜７３とポリシリコンゲート電極２０５とをマスクとしてＧｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込み、更にＰ又はＡｓを加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、その後、８５０℃、１２０分のアニールを行っても良い。この様に図９（ｃ）や図１０（ｂ）に示したようなＬＤＤ構造と類似な構造を採用し、Ｇｅのイオン注入によって生じる欠陥の位置を、ゲート電極に作った側壁部７３の寸法により制御することが可能となる。即ち、結晶欠陥Ｄの発生する位置は、ポリシリコンゲート電極２０５の直下の位置から、チャンネル領域から遠い方向へ所定の寸法分シフトすることとなる。
【０１５３】
図２０に示すような側壁窒化膜７３を利用してイオン注入した素子においては、ｎ+ ソース領域２１６にＧｅとＡｓのみをイオン注入する図５０（ａ）に示す従来構造に比べて、ドレイン破壊電圧は同程度であるが、リーク電流は前述の各実施の形態と同様に顕著な改善が得られた。
【０１５４】
なお、本発明の第１１の実施の形態においてはＳＯＩ膜２０３の厚みを更に厚くしても良く、例えばＳＯＩ膜厚を４００ｎｍとしても良い。この様にＳＯＩ膜が厚い場合は、Ｇｅのドーズ量Φを１×１０17ｃｍ-2と多くしても良い。
ＳＯＩ膜２０３を厚くすればＳＯＩ膜２０３の埋め込み酸化膜２０２側には十分な厚さの非アモルファス化領域（単結晶領域）が存在しているので、アニール工程による再結晶化に十分有効であり、双晶欠陥も発生することがない。
【０１５５】
なお、前述の各実施の形態（第１〜第１０の実施の形態）においても同様であるが、本発明の第１１の実施の形態においてもＧｅの代わりに、Ｓｎを加速電圧Ｖac＝１１０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2等の条件でイオン注入し、アニールを８５０℃、３０分で行っても良い。この場合、ドレイン破壊電圧の改善効果は、ソース拡散層にＧｅとＡｓを打ち込む従来法に比べて１．５Ｖ改善する。更に、図５１（ｂ）に示す確率的なリーク電流の発生は見られなかった。ＳＯＩ膜２０３の膜厚が２００〜４００ｎｍと厚いＳＯＩ基板の場合には、Ｓｎのイオン注入のドーズ量Φを１×１０16ｃｍ-2〜１×１０17ｃｍ-2程度にすることによって大幅なドレイン耐圧の向上が得られる。ただし、Ｓｎの場合は、Ｇｅの場合に比べて結晶欠陥の量が若干多い。この理由は、Ｓｎの場合、シリコンとの格子間隔の不整合がＧｅより大きいことが原因と考えられる。この点からすれば、本発明の第１１の実施の形態は、より格子不整合の大きなＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等のシリコンよりバンドギャップの狭い半導体、又はこれらの狭いバンドギャップ半導体とＳｉとの混晶を用いることも可能とする。これら格子不整合の大きな場合においても結晶欠陥の発生位置及び方向が制御できるからである。
【０１５６】
以上説明した本発明の第１１の実施の形態において特に熱工程については、少なくとも再結晶化が進行する温度、即ち６００℃以上であることが必要であるが、その熱処理の時間に関しては温度との再結晶化の兼ね合いで決めれば良く、例えばアニール工程を１０００℃、６０分としても良い。
【０１５７】
図２１（ａ），（ｂ）は本発明の第１２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２１（ａ），（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２１（ａ），（ｂ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ1-x 領域２６７が形成されているが、このＳｉx Ｇｅ1-x 領域２６７のＧｅのピーク濃度はＳｉに対して１％〜３０％の値に調整されている。即ちＳｉx Ｇｅ1-x 領域２６７はＳｉ0.99Ｇｅ0.01〜Ｓｉ0.70Ｇｅ0.30である。このＳｉx Ｇｅ1-x 領域２６７に対し、層間絶縁層８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図２１（ｂ）はゲート電極２０５の両側に側壁窒化膜７３を形成した場合であり、他は図２１（ａ）と同様である。側壁窒化膜７３を用いることによりＳｉx Ｇｅ1-x 領域２６７が、ｎ+ ソース／ドレイン領域２１６，２２６の内部により確実に閉じ込められることとなる。前述の本発明の第１１の実施の形態においては、結晶欠陥Ｄの発生位置及び発生方向を制御するものであり、ある意味では積極的に結晶欠陥を発生させているとも解すことができるが、結晶欠陥が発生しない方が望ましいことはもちろんである。本発明の第１２の実施の形態においては、ほぼ第１１の実施の形態のＳＯＩ・ＭＯＳＦＥＴと同様な構造であるが、Ｓｉx Ｇｅ1-x 領域２６７のＧｅの組成を制御することにより結晶欠陥を発生させないようにするものである。なお、Ｓｉx Ｇｅ1-x 領域２６７はＳｉよりバンドギャップの狭い半導体領域の一例であって、Ｓｉx Ｇｅ1-x ２６７の代わりにＳｉx Ｓｎ1-x 領域を用いても良く、更にはＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡｓ等のＳｉよりバンドギャップの狭い半導体領域（狭バンドギャップ領域）を用いても良く、又、これらの半導体とＳｉとの混晶を用いても良い。
【０１５８】
本発明の第１２の実施の形態におけるＳｉx Ｇｅ1-x 領域２６７のＧｅの組成等の狭バンドギャップ領域の条件については本発明者らは、種々のシミュレーション、実験を重ねることにより調べた。特に、Ｇｅのイオン注入の条件を変えながら、ＭＯＳＦＥＴのドレイン破壊電圧の変化、結晶欠陥の発生を詳細に調べた。その結果、ドレイン破壊電圧の改善と、Ｇｅのピーク濃度との関係については図２２に示すような関係があることを見い出した。即ち、ドレイン破壊電圧の改善度は、Ｇｅのピーク濃度が１％当たり徐々に、５％当たりから急速に立ち上がり、２５％から３０％当たりで飽和する傾向を有する。この理由は図５０（ｂ）のポテンシャルプロファイルに示すようにＳｉx Ｇｅ1-x 領域の形成は、価電子帯端Ｅv のバンドプロファイルを破線で示すように変化させチャンネルに蓄積する正孔をソース電極方向に流出させる作用を有するが、ソース内に形成するＳｉx Ｇｅ1-x 領域のＧｅの組成を上げ、バンドギャップを狭めても、チャンネルとソースによって形成されるｐｎ接合部に正孔のポテンシャルバリアが残存するためある程度以上のＧｅの組成では、バンドギャップの狭まる効果が効かなくなるためであることがわかった。一方、１トランジスタ当たりの結晶欠陥の発生数を、Ｇｅのピーク濃度に対してプロットしたのが図２３である。Ｇｅのピーク濃度に対して結晶欠陥は、Ｇｅのイオン注入の加速電圧Ｖac＝２５ｋＶでは、Ｇｅのピーク濃度が３０％を越える所から発生することがわかる。図２３に示すように、結晶欠陥の数の急激に増大するＧｅのピーク濃度は、Ｇｅのイオン注入の加速電圧Ｖacに依存し、Ｖac＝１００ｋＶでは１５％を超える濃度から急激に立ち上がる。即ち、図２４に示すような、結晶欠陥が発生する濃度とイオン注入の加速電圧Ｖacとの関係がある。この様な実験結果をふまえ、本発明の第１２の実施の形態においては、Ｇｅのピーク濃度を１％から３０％の間に設定してドレイン破壊電圧（耐圧）を改善する効果を維持しつつ、結晶欠陥を発生させないようにしている。Ｇｅのピーク濃度を１〜３０％にすることにより図５０（ｂ）に示すソース領域のバンドギャップは１．０７〜０．８０ｅＶとなる。Ｓｎの場合は図５０（ｂ）に示すソース領域のバンドギャップは１．０７〜０．７０ｅＶの範囲となるようにＳｎのピーク濃度を選定することが好ましい。
【０１５９】
以下に、本発明の第１２の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴの製造工程を説明する。一般に半導体装置の製造工程においてはスループットを高めることが要求されるが、本発明の第１２の実施の形態においては、加速電圧を下げ、鋭いＧｅのピーク濃度を実現し、イオン注入時間を短縮するようにしている。ところで、本発明の第１２の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴの製造工程はイオン注入の条件等を除けば本発明の第１１の実施の形態と基本的に同様であり、前述の図１９（ａ）〜図１９（ｃ）を転用し、参照しながら説明する。
【０１６０】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて、本発明の第１〜第１１の実施の形態と同様にｐ型（１００）基板２０１上に埋め込み酸化膜２０２を介し、その上部にＳＯＩ膜２０３を形成する。ＳＯＩ膜２０３は例えば１００ｎｍの値になるように厚さを調整する。
【０１６１】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。更にＢＦ2 等のｐ型不純物元素のイオン注入で所望のチャンネル不純物密度にすることも前述の各実施の形態と同様である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、ＬＰＣＶＤ法等を用い、リンドープのポリシリコン２０５を０．３μｍの厚さで形成し、リソグラフィー及びＲＩＥ技術を用いてこのポリシリコンを所定の形状にパターニングして、ポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。
【０１６２】
（ｃ）次にポリシリコンゲート電極２０５の上部に後酸化膜７を厚さ１０ｎｍで形成した後、図１９（ａ）に示すようにＧｅ+ を加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2で打ち込んでＳｉx Ｇｅ1-x 領域２６７を形成する。このＧｅのイオン注入のドーズ量Φは本発明の第１１の実施の形態は３×１０16ｃｍ-2であったので、これよりも低いドーズ量である。
【０１６３】
（ｄ）次に、Ａｓ+ を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０14ｃｍ-2でイオン注入する。図１９（ｂ）では打ち込み角４５°で回転斜めイオン注入しているが打ち込み角９０°の垂直イオン注入で良い。イオン注入後８５０℃、１２０分のアニールを施し、イオン注入したＡｓ等を活性化し、図１９（ｃ）に示すように、Ｓｉx Ｇｅ1-x 領域２６７を包含するようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成する。
【０１６４】
なお、Ｇｅのイオン注入のアニール後に砒素を加速電圧Ｖac＝４０ｋＶでドーズ量Φ＝１×１０15ｃｍ-2でイオン注入し、その後、窒化膜を全面にＣＶＤし、更に、ＲＩＥを用いて指向性エッチングを行いゲート電極２０５の両側に厚さ５０ｎｍの側壁窒化膜７３を図２１（ｂ）に示すように形成し、その後、更に砒素を加速電圧Ｖac＝４０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入しても良い。この後、８５０℃、９０分のアニールを施し、更に所定のメタライゼーション工程を行えば図２１（ａ）又は図２１（ｂ）に示す素子を完成する。
このとき、Ｇｅの最大濃度はＳｉの１０％である。ドレイン破壊耐圧の改善度は、チャンネル長、０．２ミクロンにおいて、約１Ｖであった。又、格子不整合に起因する結晶欠陥は見出だせなかった。更に、イオン注入に要する時間は、ウェハ１枚当たり、約２分であり、実用的レベルにあるといえる。
【０１６５】
さて、本発明の第１２の実施の形態においてはＳｉx Ｇｅ1-x 領域２６７やＳｉx Ｓｎ1-x 領域等の狭バンドギャップ領域を構成するＧｅやＳｎ等のピーク濃度が５〜１５％になるように選定されれば良く、上述の例に限定されずに、ＳＯＩ膜２０３の厚み等に応じて、適宜イオン注入の条件は変更してかまわない。又、狭バンドギャップ領域２６７として、ＰｂＳ，ＰｂＴｅ，ＧａＳｂ、あるいはＩｎＡｓ等を用いる場合にはＭＢＥ法や選択ＣＶＤ法によれば良い。例えば図１９（ａ），（ｂ）に示したＧｅのイオン注入を省略して、Ａｓのみをイオン注入し、ｎ+ ソース／ドレイン領域２１６，２２６を形成し、このｎ+ ソース／ドレイン領域２１６，２２６の表面の狭バンドギャップ領域２６７形成予定部分をシリコンエッチし、Ｕ溝を形成し、このＵ溝の内部にＰｂＳ，ＰｂＴｅ等を選択ＣＶＤすれば良い。なお、イオン注入による場合には、ＳＯＩ膜の厚み等の設計条件の変化に対応して以下のような変形例がある。
【０１６６】
(i) 例えば、ＳＯＩ膜の厚さが５０ｎｍの場合において、ポリシリコンゲート電極２０５の加工後、ポリシリコンゲート電極２０５をマスクとしてＧｅを加速電圧Ｖac＝２５ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、８５０℃でアニールした後、砒素を加速電圧Ｖac＝２０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2のドーズ量Φで注入し、その後、８００℃、６０分のアニールを施し、素子を完成させても良い。このとき、Ｇｅの最大濃度はＳｉの２０％となる。ドレイン破壊耐圧の改善度は、チャンネル長、０．５ミクロンにおいて、約１．５Ｖとなる。又、この場合においても結晶欠陥は発生しなかった。
【０１６７】
(ii)ＳＯＩ膜２０３の厚さ４０ｎｍの場合においてＳｎをイオン注入しても良い。例えばポリシリコンゲート電極２０５の加工後、ポリシリコンゲート電極２０５をマスクとしてＳｎを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、９００℃でアニールした後、砒素をＶac＝１５ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2のドーズ量Φで注入し、その後、８００℃、６０分のアニールを施し、素子を完成させる。このとき、Ｓｎの最大濃度はＳｉの２０％となる。ドレイン破壊耐圧の改善度は、チャンネル長、０．５ミクロンにおいて、約２．０Ｖであった。又、この例においても結晶欠陥は見出だせなかった。
【０１６８】
(iii) あるいはＳＯＩ膜２０３の厚さ９０ｎｍの場合において、ポリシリコンゲート電極２０５の加工後、ポリシリコンゲート電極２０５をマスクとしてＧｅを加速電圧Ｖac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、更にＡｓをＶac＝４０ｋＶ、ドーズ量Φ＝１×１０15ｃｍ-2でイオン注入し、その後９００℃で１時間でアニールする。そして、窒化膜をＣＶＤで形成し、その後、ＲＩＥを用いて、ポリシリコンゲート電極２０５の両側に図２１（ｂ）に示すような厚さ５０ｎｍの側壁窒化膜７３を形成し、その後、砒素を加速電圧Ｖac＝４０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入する。側壁窒化膜７３形成前のＡｓのイオン注入は、より低不純物拡散層を作るためこの注入条件より小さな加速電圧及びドーズ量でイオン注入しても良い。この後、８５０℃、３０分のアニールを施し、素子を完成させた。このとき、Ｇｅの最大濃度はＳｉの１０％であった。この熱アニールにより注入されたＡｓはＧｅ含有層を越えて拡散する。したがって、ｎ+ ソース／ドレイン領域２１６，２２６によってＧｅ含有領域２６７は覆われ、これにより万が一結晶欠陥が生じてしまった場合でも本発明の第１１の実施の形態と同様に空乏層が欠陥に触れることを防止し得る。ドレイン破壊電圧の改善度は、チャンネル長、０．２ミクロンにおいて、約１．５Ｖであった。又、結晶欠陥、及び結晶欠陥に起因するリーク電流は見出だせなかった。更に、イオン注入に要する時間は、ウェハ１枚当たり、約５分であり、実用的レベルであった。
【０１６９】
図２５は本発明の第１３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２５においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２５はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８と一部をオーバーラップするように形成されている。図２５に示すようにｎ+ ソース領域，ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域よりも幅が広いが、その底部よりＳｉx Ｇｅ1-x 領域２７８が飛び出している。したがって本発明の第１３の実施の形態は、本発明の第７の実施の形態の変形と考えることもできる。そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【０１７０】
以上の場合、ＳｉとＳｉＧｅ領域２７８のヘテロ接合界面はｐｎ接合の底部から金属学的（メタラジカル）な接合界面を越えてチャンネル領域側の空乏層内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。即ち、本発明の第１３の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１７１】
本発明の第１３の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは図２６（ａ）〜図２６（ｃ）に示すような製造工程で製造できる。
【０１７２】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１５０ｎｍのＳＯＩ膜２０３を形成する。
【０１７３】
（ｂ）次に、図２６（ａ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図２６（ａ）はＬＯＣＯＳ法を用いた場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図２６（ａ）に示すようにゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。
【０１７４】
（ｃ）次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜８、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、図２６（ａ）に示すようにＳＯＩ膜２０３にＵ溝を形成する。このＵ溝のエッチングはＳＦ6 ，ＣＣｌ4 あるいはＳｉＣｌ4 等を用いたＲＩＥや光励起エッチング等により行えば良く、例えば１２０ｎｍ程度堀り込む。
【０１７５】
（ｄ）次に図２６（ｂ）に示すように５００〜５５０℃でＳｉＨ4 とＧｅＨ4 の混合雰囲気からのＣＶＤ堆積を行うことにより、Ｕ溝の内部のみにＳｉ0.9 Ｇｅ0.1 膜２７８を１５０ｎｍ選択的に堆積する。ＳｉＨ4 の代わりにＳｉ2 Ｈ6 ，ＳｉＨ2 Ｃｌ2 を用いても良く、ＧｅＨ4 の代わりにＧｅＨ2 Ｃｌ2 等を用いても良い。具体的には、１００％Ｓｉ2 Ｈ6 を５×１０-2Ｐａ、ＧｅＨ4 を２．５×１０-2Ｐａの圧力で反応管（成長室）中に導入し、１時間成長すれば１５０ｎｍのノンドープのＳｉＧｅ２７８が図２６（ｂ）に示すように選択的に成長する。
【０１７６】
（ｅ）次に、図２６（ｂ）に示すようにポリシリコンゲート電極２０５，側壁窒化膜７３をマスクにしてＡｓを加速電圧Ｖac＝３０ｋＶ，ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、Ｎ2 雰囲気中で、８５０℃、３０分間アニールすれば、図２６（ｃ）に示すようにｎ+ ソース領域２１６，ｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８を越えて横方向に拡散して形成される。
【０１７７】
（ｆ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２５に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１３の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１７８】
以上の本発明の第１３の実施の形態においてＳｉx Ｇｅ1-x 層２７８を選択ＣＶＤする場合について説明したが、Ｓｉx Ｇｅ1-x 層２７８の代わりにＳｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ等の狭バンドギャップ半導体層等を選択ＣＶＤしても良い。
【０１７９】
図２７（ａ）は本発明の第１４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２７（ａ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２７（ａ）はその活性領域の近傍の断面を示す図である。この活性領域に、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８と一部をオーバーラップするように形成されている。図２７（ａ）に示すようにｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域２７８の底部より飛び出し、Ｓｉx Ｇｅ1-x 領域２７８はｎ+ ソース領域、ｎ+ ドレイン領域よりも、チャンネル領域側に位置している。したがって本発明の第１４の実施の形態は、本発明の第７の実施の形態の変形と考えることもできる。そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【０１８０】
以上の場合、ＳｉとＳｉＧｅ領域２７８のヘテロ接合界面はｐｎ接合の底部から金属学的（メタラジカル）な接合界面を越えてチャンネル領域側の空乏層内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。即ち、本発明の第１４の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１８１】
なお、図２７（ｂ）は完全にｎ+ ソース，ドレイン領域２１６，２２６のｐｎ接合界面からヘテロ接合界面が飛び出した構造であり、正孔の吸い出し効果は極めて大きくなる。
【０１８２】
本発明の第１４の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは図２８（ａ）〜図２８（ｃ）に示すような製造工程で製造できる。
【０１８３】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１００ｎｍのＳＯＩ膜２０３を形成する。
【０１８４】
（ｂ）次に、図２８（ａ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図２８（ａ）はＬＯＣＯＳ法を用いた場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図２６（ａ）に示すようにゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。
【０１８５】
（ｃ）次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜８、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、図２８（ａ）に示すようにＵ溝を形成する。このＵ溝のエッチングはウェットエッチング、又はＳＦ6 ，ＣＣｌ4 あるいはＳｉＣｌ4 等を用いたＣＤＥや光励起エッチング等により行えば良く、例えば６７ｎｍ程度堀り込む。
【０１８６】
（ｄ）次に図２８（ｂ）に示すように基板温度４７０℃で、１００％Ｓｉ2 Ｈ6 を１．８×１０-2Ｐａ、ＧｅＨ4 を１．５×１０-2Ｐａの圧力で成長し、７７ｎｍのＳｉ0.7 Ｇｅ0.3 ２７８が図２８（ｂ）に示すように選択的に成長する。
【０１８７】
（ｅ）次に、図２８（ｂ）に示すようにポリシリコンゲート電極２０５、側壁窒化膜７３をマスクにしてＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、Ｎ2 雰囲気中で、８５０℃、３０分間アニールすれば、図２８（ｃ）に示すようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６が、Ｓｉx Ｇｅ1-x 領域２７８の底部を突き抜けて、拡散する。なお、このとき８５０℃、１０分間のアニールを行えば、図２７（ｂ）に示すようにｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６はＳｉx Ｇｅ1-x 領域に囲まれて形成されることとなる。
【０１８８】
（ｆ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりパターニングした後、ＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２７（ａ）又は図２７（ｂ）に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属を用いたメタライゼーション工程によりソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１４の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０１８９】
以上の本発明の第１４の実施の形態においてＳｉx Ｇｅ1-x 層２７８を選択ＣＶＤする場合について説明したが、Ｓｉx Ｇｅ1-x 層２７８の代わりにＳｉx Ｓｎ1-x 層やＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＡｓ，ＩｎＳｂ等の狭バンドギャップ半導体層等を選択ＣＶＤしても良い。
【０１９０】
図２９は本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図２９においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）としている。図２９はその活性領域の近傍の断面を示す図である。この活性領域に、Ｓｉx Ｇｅ1-x 領域２７８が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。そしてｎ+ ソース領域２１６及びｎ+ ドレイン領域が、Ｓｉx Ｇｅ1-x 領域２７８の内部に形成されている。つまり図２９に示すように、Ｓｉx Ｇｅ1-x 領域２７８はｎ+ ソース領域、ｎ+ ドレイン領域２１６，２２６よりも、チャンネル領域側に位置している。そしてこのＳｉx Ｇｅ1-x 領域２７８の上部にはＳｉＯ2 ／ＰＳＧ膜等からなる層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホールを介してソース金属電極２１８及びドレイン金属電極２２８が形成されている。又、ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。
【０１９１】
以上の場合、ＳｉとＳｉＧｅ領域２７８のヘテロ接合界面はｐｎ接合の金属学的（メタラジカル）な接合界面を越えてチャンネル領域側の空乏層内に存在することになり、この様な場合に本発明の第７の実施の形態で説明した図１３に示されたポテンシャル障壁が実現され、正孔は能率良くソース電極側に吸い出されることになり、高いドレイン破壊耐圧を実現できることとなる。即ち、本発明の第１５の実施の形態のような構造にすることにより、チャンネル領域内で、正孔に対するポテンシャルの最も低い所とＳｉＧｅ領域の価電子帯が、バリアを生じないように単調に接続するようなエネルギーバンドを形成することができ、その結果最もドレイン破壊電圧が高くなるのである。ＳｉＧｅ領域の代わりにＳｉＳｎやＰｂＳ、あるいはＳｉとＧｅとＳｎの混晶、ＳｉとＰｂＳ，ＰｂＴｅ等の混晶を用いても良い。
【０１９２】
本発明の第１５の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは図３０（ａ）〜図３０（ｅ）に示すような製造工程で製造できる。
【０１９３】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１０ｎｍのＳＯＩ膜２９３を形成する。
【０１９４】
（ｂ）次にフォトリソグラフィー及びＲＩＥを用いて、チャンネル領域形成予定部分のＳＯＩ膜２９３を図３０（ａ）に示すように除去する。
【０１９５】
（ｃ）次に、図３０（ｂ）に示すようにＳＯＩ膜２９３の上にＳｉＧｅ層２７７を選択的に厚さ３０ｎｍ程度以上ＣＶＤする。例えば、基板温度４７０℃で、ＧｅＨ4 １．５×１０-2Ｐａ、Ｓｉ2 Ｈ6 １．８×１０-2Ｐａで、Ｇｅの組成４０％のＳｉＧｅ層を３０ｎｍ成長する。この場合の成長速度は１ｎｍ／ｍｍである。
【０１９６】
（ｄ）次に、図３０（ｃ）に示すように、ＳｉＧｅ層２７７の上に厚さ２００ｎｍのＳｉ層２０３のエピタキシャル成長を行う。本発明の第１５の実施の形態においてはチャンネル長０．１μｍとしているため、ＳｉＧｅ層２７７の両側より、埋め込み酸化膜２０２の上部にブリッジを形成するように横方向の成長が生じ、チャンネル領域２０３の部分も単結晶が成長する。このエピタキシャル成長は、基板温度６５０℃、Ｓｉ2 Ｈ6 分圧２．５×１０-3Ｐａで約１時間行う。
【０１９７】
（ｅ）次に、ＣＭＰ等により図３０（ｃ）のエピタキシャル成長層２０３の表面を平坦化する。続いて、図３０（ｄ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図３０（ｄ）はＬＯＣＯＳ法を用いた場合である。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を１５０ｎｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図３０（ｄ）に示すようにゲート長０．２μｍのポリシリコンゲート電極２０５のパターンをゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。以上のＬＯＣＯＳ，ゲート酸化等の工程は８００℃以上の熱工程であるため、これらの熱工程により、図３０（ｃ）に示したＳｉＧｅ層２７７中のＧｅが拡散し、図３０（ｄ）に示すように、ＳｉＧｅ層２７８が形成される。
【０１９８】
（ｆ）次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜４、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、図３０（ｅ）に示すようにＡｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Ф＝３×１０15ｃｍ-2でイオン注入し、更にその後８５０℃、３０分間のアニールを行い活性化すれば、図３０（ｅ）に示すように、ＳｉＧｅ領域２７８の内部にｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６が形成される。
【０１９９】
（ｇ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、レジスト膜を塗布し、フォトリソグラフィー法及びＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２９に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属電極のメタライゼーション工程を行いソース金属電極２１８、ドレイン金属電極２２８を形成し、本発明の第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０２００】
なお、本発明の第１５の実施の形態のヘテロＳＯＩ・ＭＯＳＦＥＴは上記の方法以外に、図３１（ａ）〜図３１（ｄ）に示すような製造工程でも製造できる。
【０２０１】
（ａ）まず、ＳＩＭＯＸ法又はＳＤＢ法等を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介して厚さ１１０ｎｍＳＯＩ膜２０３を形成する。
【０２０２】
（ｂ）次に、図３１（ａ）に示すように、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。図３１（ａ）はＬＯＣＯＳ法による場合である。そして、レジストをマスクにして、ＲＩＥ法を用いてＳＯＩ膜２０３を約９０ｎｍエッチングしてＵ溝を形成する。
【０２０３】
（ｃ）次に、図３１（ｂ）に示すように、ＣＶＤ法を用いてＳｉＧｅ層２７７を厚さ２００ｎｍＣＶＤし、上記Ｕ溝を埋め込む。このＳｉＧｅ層２７７のＣＶＤは例えば基板温度４７０℃で、ＧｅＨ4 を１．５×１０-2Ｐａ、Ｓｉ2 Ｈ6 を１．８×１０-2Ｐａで反応管中に導入すれば成長速度約１ｎｍ／ｍｍでＳｉ0.6 Ｇｅ0.4 が成長する。
【０２０４】
なお、Ｓｉx Ｇｅ1-x 層２７７のＣＶＤの代わりに、Ｓｉx Ｓｎ1-x 層や、ＰｂＳ，ＰｂＴｅ，ＧａＳｂ，ＩｎＳｂ，ＩｎＡｓ等の狭バンドギャップ半導体層や、これらのＳｉとの混晶をＭＢＥ，ＡＬＥ（Atomic Layer Epitaxy）、又はＭＬＥ（Molecular Layer Epitaxy)の手法等により選択的に成長しても良い。
【０２０５】
（ｄ）次に図３１（ｃ）に示すようにＣＭＰなどを用いてエッチバックし、表面を平坦化する。この平坦化によりＳＯＩ膜２０３の厚みが１００ｎｍとなるようにする。
【０２０６】
（ｅ）その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さで常圧ＣＶＤやＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ技術により図３１（ｄ）に示すようにゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。そして厚さ８〜１０ｎｍの後酸化膜７をポリシリコンゲート電極２０５の上部に形成する。次にＳｉＮ膜を厚さ２０ｎｍで全面堆積し、ＲＩＥ等により全面エッチバックを行うことにより側壁窒化膜７３を形成する。次に素子分離酸化膜４、側壁窒化膜７３、ポリシリコンゲート電極２０５の上の後酸化膜７をマスクとして、Ａｓを加速電圧Ｖac＝３０ｋＶ、ドーズ量Ф＝３×１０15ｃｍ-2でイオン注入し、その後８５０℃、３０分間のアニールを行い図３１（ｄ）に示すようにｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６をＳｉＧｅ領域２７８の内部に形成する。
【０２０７】
（ｆ）この後、ＣＶＤ法等により、例えば０．３〜０．５μｍの厚さで層間絶縁膜用の酸化膜８を全面に形成する。次に、フォトリソグラフィー法及び、ＲＩＥ法等により酸化膜８をエッチングしコンタクトホールの開口を行う。更に酸化膜８のエッチングに引き続き図２９に示すように、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ等の金属のパターニングを行い、ソース金属電極２１８、ドレイン金属電極２２８を形成すれば、本発明の第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴが完成する。
【０２０８】
図３２（ａ），３２（ｂ）は本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面及び断面構造を示す。図３２（ａ）は平面図で、図３２（ｂ）は図３２（ａ）の断面図である。図３２（ｂ）においてｎ+ （１００）シリコン基板４０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）１としている。図３２（ｂ）はその活性領域１の近傍の断面を示す図である。
この活性領域１に、ＤＲＡＭのユニットセルの選択トランジスタを構成するｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。ｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の内部にはＳｉＧｅ領域４１１，４１２が形成されている。又、選択トランジスタのｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図３２（ａ）に示すように、ポリシリコンゲート電極２０５はワード線を兼ねている。ｎ+ ドレイン領域２２６の上部のＳｉＧｅ領域には、Ｗ等のコンタクト電極４０８が接続され、更にコンタクト電極４０８はデータ線（ビット線）４０９に接続されている。なお、コンタクト電極４０８をＷ等の金属ではなくＳｉＧｅで形成しても良い。ＳＯＩ膜２０３のｎ+ ソース領域２１６の近傍には埋め込み酸化膜２０２を貫通して、ｎ+ （１００）基板中を更に堀り込んだトレンチが形成され、トレンチ内壁には容量絶縁膜４１６が形成され、この容量絶縁膜４１６の表面には、トレンチを埋め込むように蓄積電極４１５となるドープドポリシリコン（ＤＯＰＯＳ）が形成されている。ドープドポリシリコンの代わりにＷ，Ｔｉ，Ｍｏ等の高融点金属やこれらのシリサイド（ＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 ）等を用いても良い。蓄積電極４１５とプレート電極（対向電極）となるｎ+ （１００）基板４０１とによって、これらの電極間の容量絶縁膜４１６を介してＤＲＡＭの電荷蓄積容量部（キャパシタ部）が構成されている。このキャパシタ部の蓄積電極４１５と、選択トランジスタのｎ+ ソース領域２１６の上部のＳｉＧｅ領域４１２とが、コンタクト金属４１８により接続されている。図３２（ｂ）に示した本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭはｎ+ ソース／ドレイン領域２１６，２２６の内部にＳｉx Ｇｅ1-x 領域４１１，４１２が形成されているので、チャンネル領域２０３に蓄積された正孔がｎ+ ソース領域２１６に速やかに、かつ高効率で引き抜かれるために、基板浮遊効果に起因する破壊電圧（ドレイン耐圧）が向上する。しかも図３２（ｂ）に示すようにＳｉx Ｇｅ1-x は、ｐｎ接合からゲートのサイドウオールの分（１０〜５０ｎｍ程度）離れており、又、イオン注入に起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２０９】
本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭは以下のような製造工程で製造できる。
【０２１０】
（ａ）まず支持基板４０１としてリン（Ｐ）を１０19ｃｍ-3ドープしたＣＺ・ｎ+ （１００）基板（ρ＝０．００６Ωｃｍ）を用いＳＤＢ法によりＳＯＩ基板を作製する。この際、活性層側のＳＯＩ膜２０３はボロンをドープしたＣＺ・ｐ（１００）基板２０３（ρ＝４Ωｃｍ）を用いる。活性層側のＳＯＩ膜２０３に５００ｎｍの熱酸化膜２０２を形成し、鏡面研磨した後、支持基板４０１と接着（いわゆる貼り合わせ）後１１００℃で熱処理し、その後、活性層（ＳＯＩ膜）２０３の厚さを２５０ｎｍに加工しＳＤＢ−ＳＯＩ基板とする。あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても良い。この場合はｎ+ （１００）基板の表面から２×１０18ｃｍ-2のドーズ量で０+ イオンを４００ｋＶでイオン打ち込みし、１３２５℃で、５時間程度熱処理し、その後埋め込み酸化膜２０２の上にＳＯＩ膜にイオン注入等を行い、所望の不純物密度のＳＯＩ膜２０３とすれば良い。ＳＯＩ膜２０３の厚み調整は、ＳＯＩ膜２０３の表面の熱酸化、及びこの熱酸化膜のウェットエッチングを行えば良い。この後更にＳＯＩ膜２０３の表面に厚さ３００ｎｍの厚みの熱酸化膜を形成すれば、ＳＯＩ膜２０３のＳｉ層の厚みは１００ｎｍとなる。なお、この３００ｎｍの熱酸化膜形成の前に、ＬＯＣＯＳ法やＢＯＸ法等により埋め込み酸化膜２０２に達するように素子分離酸化膜４を形成する。
【０２１１】
（ｂ）次に、フォトリソグラフィーを用い、トレンチ（Ｕ溝）形成予定部分以外にフォトレジストを形成し、例えばＣＦ4 ，ＣＦ4 ／Ｈ2 あるいはＣ3 Ｆ8 等を用いたＥＣＲあるいはＲＩＥエッチングでＳＯＩ膜２０３の表面の酸化膜をエッチングし、更に、この酸化膜をマスクとして、ＣＦ4 ，ＳＦ6 ，ＣＢｒＦ3 ，ＳｉＣｌ4 、あるいはＣＣｌ4 等によるＲＩＥ又はＥＣＲイオンエッチングによりキャパシタ部形成用のトレンチを形成する。トレンチエッチング時に基板を−１１０℃〜−１３０℃に冷却することも有効である。
【０２１２】
（ｃ）次にトレンチ内壁に、熱酸化を行うことにより厚さ１０〜２０ｎｍの容量絶縁膜（キャパシタ酸化膜）４１６を形成し、更にトレンチを埋め込むように蓄積電極４１５となるＤＯＰＯＳ膜を減圧ＣＶＤで行う。キャパシタ酸化膜４１６も減圧ＣＶＤを用い、トレンチの内壁にプレート電極用のＤＯＰＯＳのＣＶＤをまず行い、続けてキャパシタ酸化膜４１６、ＤＯＰＯＳ膜４１５を連続ＣＶＤで形成しても良い。次に、ＤＯＰＯＳのエッチバック、あるいは必要ならばＣＭＰ法等を用いてＳＯＩ膜２０３の表面を平坦化する。
【０２１３】
（ｄ）この後の工程は通常のＭＯＳプロセスで選択トランジスタを形成する工程であり、チャンネルドープイオン注入等の詳細は省略するが、例えば、厚さ１０ｎｍのゲート酸化膜２０４を熱酸化により形成し、次にポリシリコンゲート電極２０５を形成し、Ａｓ又はＰのイオン注入によるセルフアライメント工程によりｎ+ ソース領域２１６、ｎ+ ドレイン領域２２６を形成する。具体的には、ＰをＶac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分熱処理し、ｎ+ ソース／ドレイン領域２１６，２２６を形成する。次に窒化膜を１０〜５０ｎｍＣＶＤ法により堆積し、更にＲＩＥ法等の指向性の良いエッチングにより、ポリシリコンゲート電極２０５の両側のみに側壁窒化膜を形成する。そしてポリシリコンゲート電極２０５と側壁窒化膜をマスクとしてＧｅをＶac＝５０ｋＶ、ドーズ量Φ＝１〜２×１０16ｃｍ-2でイオン注入し、８００℃、３０分のアニールを行い、Ｓｉx Ｇｅ1-x 領域４１１，４１２をｎ+ ソース／ドレイン領域２１６，２２６の内部に形成する。
【０２１４】
（ｅ）この後、ＣＶＤ法等により、例えば０．５μｍの厚さで層間絶縁膜用の酸化膜を全面に形成する。次に、レジスト膜を堆積し、フォトリソグラフィー法によりｎ+ ソース領域２１６の上部にコンタクトホールを開口し、又、図３２（ａ）に示すように蓄積電極４１５とｎ+ ドレイン領域２１６との境界部付近にもコンタクト電極形成用の窓を開口する。そしてこのコンタクトホール及び、コンタクト電極形成用の窓の内部にＷの選択ＣＶＤ、又はＷのスパッタリング／逆スパッタリングにより、コンタクト電極４０８，４１８となるＷを埋め込む。コンタクト電極４０８，４１８をＷではなく、ＳｉＧｅとする場合は、コンタクト電極形成用の窓の内部にポリシリコンをＣＶＤ法にて埋め、Ｇｅをイオン注入するか、ＳｉＧｅの選択ＣＶＤをすれば良い。その後、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属をＥＢ蒸着やスパッタリングで堆積し、フォトリソグラフィー及びＲＩＥを用いて図３２（ａ），図３２（ｂ）に示すようなビット線４０９を形成すれば、本発明の第１６の実施の形態に係るＤＲＡＭが完成する。
【０２１５】
なお、上記製造工程において、Ｇｅをポリシリコン等の蓄積電極４１５の上にもイオン注入し、蓄積電極４１５の上部にもＳｉx Ｇｅ1-x 領域４１２を形成しても良い（図３２（ｂ）においては、蓄積電極４１５上のＳｉx Ｇｅ1-x 領域の図示は省略している）。又、層間絶縁膜に形成されたコンタクトホール、及びコンタクト電極形成用の窓（以後コンタクトホール等という）を介してＧｅをイオン注入しても良い。コンタクトホール等を介してイオン注入すれば、Ｓｉx Ｇｅ1-x 領域４１１，４１２は選択トランジスタのチャンネルに形成されるｐｎ接合界面より遠くなり、結晶欠陥に起因するリーク電流を抑制できる。又、この方法は、マスクを用いることなく、周辺回路部とメモリセル部のイオン注入の注入量を換えることが可能となり、それぞれに最適な注入量を選択できるようになる。又、これらのコンタクトホール等にＳｉＨ4 とＧｅＨ4 との気相反応を用いたＣＶＤでＳｉx Ｇｅ1-x 層をコンタクト電極４０８，４１８の代わりにＣＶＤしても良い。あるいは、側壁窒化膜等をマスクとしてイオン注入する代わりに、Ｓｉx Ｇｅ1-x 層を選択ＣＶＤしても良い。
【０２１６】
又、本発明の第１６の実施の形態において、図３３に示すようにデータ線４０９と接続されるｎ+ ドレイン領域２２６側のコンタクトホールのみに、Ｇｅをイオン注入しても良い。蓄積電極４１５側は、プレート電極（対向電極）となるｎ+ 基板４０１と容量結合しているのみで、積極的に正孔を引き抜くコンタクトは存在しない。そのためｎ+ ドープドポリシリコン（ＤＯＰＯＳ）を蓄積電極４１５として用いた場合、Ｓｉx Ｇｅ1-x 領域により低下された障壁により、チャンネル側の正孔濃度が低下する程度で、大きな効果は期待できない。そのため、ｎ+ ドレイン領域２２６のコンタクトホール側のみに、Ｇｅを注入しても効果としては同様と考えられ、更にｎ+ ソース領域２１６側のｐｎ接合近傍に欠陥の発生する懸念が全くなくなるので、欠陥起因のリーク電流も低減できる。なお、本実施の形態ではデータ線（ビット線）４０９に接続されるｎ+ 領域をｎ+ ドレイン領域２２６と便宜上呼んでいるが、これは単なる呼び方の問題であってデータ線（ビット線）４０９に接続する側をｎ+ ソース領域と呼んでもかまわない。要は、選択トランジスタとなるＭＯＳＦＥＴの主電極領域のどちらかであれば良いのである。
【０２１７】
なお、本発明の第１６の実施の形態において、図３２（ａ），（ｂ）に示した蓄積電極４１５及びコンタクト電極４１８をＳｉx Ｇｅ1-x 層にて形成しても良い。即ち図３２、及び図３３に示した構造では、トレンチ内にＤＯＰＯＳ４１５を埋め込むようにしているが、ＤＯＰＯＳ４１５の替わりに、ｎ+ 型のＳｉx Ｇｅ1-x 層をＳｉＨ4 とＧｅＨ4 にＮ型不純物（例えばＡｓＨ3 ）を混入した雰囲気中で堆積し、エッチバックすることにより図３４（ａ）及び図３４（ｂ）に示すような構造に形成しても良い。
【０２１８】
図３４（ａ）及び図３４（ｂ）の構造は図３３にて説明したｎ+ ソース領域２１６側の正孔の引き抜き効果を改善したものである。蓄積電極４１５がｎ+ ＤＯＰＯＳであると、正孔はＳｉx Ｇｅ1-x 層４１２とｎ+ ＤＯＰＯＳ界面にできた障壁のためにｎ+ ＤＯＰＯＳ側には容易に引き抜かれず、チャンネル内の正孔濃度を有効に低下させるに至らない。そこで、図３４（ｂ）に示すように蓄積電極４２５自体をｎ+ 型のＳｉx Ｇｅ1-x 層にすることで障壁を無くし、蓄積電極４２５内により多くの正孔を引き抜くことができる。更に、蓄積電極４２５の一部をＷなどの金属材料にすれば、この効果をより大きくできる。
【０２１９】
なお、本発明の第１６の実施の形態の変形として、図３５に示すように、トレンチの内壁に鞘型のトレンチ内壁酸化膜４１３をまず形成し、その上に鞘型プレート電極４１４を形成し、この鞘型プレート電極４１４とｎ+ 基板４０１とのコンタクトをトレンチの底部で取るようにしても良い。ＤＲＡＭのキャパシタ部は鞘型プレート電極４１４と、容量絶縁膜４１６と蓄積電極４１５とで構成されることになる。図３５のキャパシタ部の構造は、より大きな容量をリーク電流が少なく安定なものとして得ることができる。
【０２２０】
本発明の第１６の実施の形態の選択トランジスタとしては、前述の第１〜第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴのいずれも用いることができる。
【０２２１】
なお、以上の説明ではｎ+ 型支持基板４０１を用い、選択トランジスタをｎチャンネルＭＯＳＦＥＴとした場合で説明したが、導電型を全部逆にして、ｐ+ 型支持基板を用いて、選択トランジスタをｐチャンネルＭＯＳＦＥＴとしても良い。
【０２２２】
更に、ｎ+ 支持基板４０１を用い、ｐ型ＳＯＩ膜２０３の内部にｎウェルを形成してＣＭＯＳ構成のＤＲＡＭとしても良い。
【０２２３】
図３６（ａ）及び３６（ｂ）は本発明の第１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面及び断面構造を示す。図３６（ａ）は平面図で、図３６（ｂ）は図３６（ａ）の断面図である。図３６（ｂ）においてｐ型（１００）シリコン基板２０１の上部に埋め込み酸化膜２０２を介してｐ型ＳＯＩ膜２０３が形成されている。そしてＳＯＩ膜２０３は、ＬＯＣＯＳ法等により形成された、素子分離用の酸化膜４等により周辺を囲まれ、その内部を活性領域（デバイス領域）１としている。図３６（ｂ）はその活性領域１の近傍の断面を示す図である。この活性領域１に、ＤＲＡＭのユニットセルの選択トランジスタを構成するｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６が、その底部を埋め込み酸化膜２０２に接するように深く形成されている。又、各ユニットセルの選択トランジスタのｎ+ ソース領域２１６及びｎ+ ドレイン領域２２６の間のチャンネル領域２０３の上部にはゲート酸化膜２０４を介して、ポリシリコン等のゲート電極２０５が形成されている。図３６（ａ）に示すようにこのポリシリコン等のゲート電極２０５はワード線を兼ねている。ｎ+ ソース領域２１６、及びｎ+ ドレイン領域２２６の内部には、Ｓｉx Ｇｅ1-x 領域４１２，４１１がそれぞれ形成されている。ワード線の上部には酸化膜等の層間絶縁膜８が形成され、この層間絶縁膜８に形成されたコンタクトホール中に、ｎ+ ドレイン領域２２６の上部のＳｉx Ｇｅ1-x 領域４１１に接続するようにＷやＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 等のコンタクト電極４０８が形成されている。コンタクト電極は上記金属又は金属シリサイドの代わりにＳｉＧｅで形成しても良い。このコンタクト電極はＷ，Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等の金属により形成されたデータ線（ビット線）４０９に接続されている。
【０２２４】
本発明の第１７の実施の形態はｎ+ ソース領域２１６及び選択トランジスタのゲート電極２０５の上部にキャパシタ部を形成したスタック型のＤＲＡＭであり、ｎ+ ソース領域２１６の上部にＳｉx Ｇｅ1-x 領域４１２の上部にはＷ，Ｔｉ，あるいはＷＳｉ2 ，ＭｏＳｉ2 等によるコンタクト電極４１８が形成されている。コンタクト電極４１８をＳｉx Ｇｅ1-x で形成しても良い。そしてコンタクト電極４１８の上部にＲｕ，Ｗ，Ｔｉ，Ｐｔなどの金属、これらの金属のシリサイドあるいは導電性金属酸化物からなる蓄積電極４２５が形成されている。導電性金属酸化物としてはＲｕＯ2 ，ＳｒＬａＴｉＯ3 ，ＣａＹＴｉＯ3 ，ＣａＮｄＴｉＯ3 ，ＬａＮｉＯ3 ，ＮｄＮｉＯ3 等を用いれば良い。蓄積電極４２５はドープドポリシリコン（ＤＯＰＯＳ）膜とその上に形成したＴｉ／ＴｉＮ膜等の多層膜でも良い。そしてこの上に容量絶縁膜４２６を介して対向電極（プレート電極）４２７が形成されＤＲＡＭのキャパシタ部をなしている。容量絶縁膜４２６はシリコン酸化膜（ＳｉＯ2 ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）、チタン酸バリウム（ＢａＴｉＯ3 ）、酸化アルミニウム（Ａｌ2 Ｏ3 ）、窒化シリコン膜（Ｓｉ3 Ｎ4 膜）等を用いれば良い。
あるいは容量絶縁膜はＳｒＴｉＯ3 （ＳＴＯ）とＢａＴｉＯ3 （ＢＴＯ）との固溶体であるＢＳＴＯ膜でも良く、あるいは、窒化シリコン（Ｓｉ3 Ｎ4 ）膜、シリコン酸化（ＳｉＯ2 ）膜との複合膜でも良い。対向電極（プレート電極）４２７としてはチタン窒化膜（ＴｉＮ膜）、Ｗ膜、Ｒｕ膜、ＲｕＯ2 膜あるいはＷＳｉ2 ，ＭｏＳｉ2 ，ＴｉＳｉ2 等のシリサイド膜を用いれば良い。更にＲｕＯ2 ／ＲｕやＲｕＯ2 ／Ｒｕ／ＴｉＮ／Ｗ等の複合膜を対向電極４２７に用いても良い。
【０２２５】
図３６（ｂ）に示した本発明の第１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭはｎ+ ソース／ドレイン領域２１６，２２６の内部にＳｉx Ｇｅ1-x 領域４１２，４１１が形成されているので、チャンネル領域２０３に蓄積された正孔がｎ+ ソース領域２１６に速やかに、かつ高効率で引き抜かれるために基板浮遊効果に起因するドレイン破壊電圧（ドレイン耐圧）が向上する。しかも図３６（ｂ）に示すようにＳｉx Ｇｅ1-x 層は、ｐｎ接合からゲートのサイドウオールの分（１０〜５０ｎｍ程度）離れており、又、イオン注入に起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２２６】
本発明の第１７の実施の形態のＳＯＩ・ＭＯＳ・ＤＲＡＭは以下のような製造工程で製造できる。以下においてはキャパシタ部の容量絶縁膜をＢＳＴＯ膜とした場合について説明するが、他の材料（絶縁物）でも良いことはもちろんである。
【０２２７】
（ａ）ＳＩＭＯＸ法又はＳＤＢ法を用いて前述の各実施の形態と同様にｐ型（１００）基板２０１に埋め込み酸化膜２０２を介してＳＯＩ膜２０３を形成する。
【０２２８】
（ｂ）次に、ＬＯＣＯＳ法やＢＯＸ法等により、素子分離用の酸化膜４を形成し、隣接する素子間を電気的に分離する。その後、ゲート酸化膜２０４を１０ｎｍの厚さで形成し、その表面に、リンドープのポリシリコン２０５を０．３μｍの厚さでＬＰＣＶＤ法等により形成し、リソグラフィー及びＲＩＥ工程によるパターニング技術により、ゲート長０．５μｍのポリシリコンゲート電極２０５をゲート酸化膜２０４の上に形成する。
【０２２９】
（ｃ）次に、ＰをＶac＝３０ｋＶ、ドーズ量Φ＝３×１０15ｃｍ-2でイオン注入し、８５０℃、３０分熱処理し、ｎ+ ソース／ドレイン領域２１６，２２６を形成する。次に窒化膜を１０〜５０ｎｍＣＶＤ法により堆積し、更にＲＩＥ法等の指向性の良いエッチングにより、ポリシリコンゲート電極２０５の両側のみに側壁窒化膜を形成する。そしてポリシリコンゲート電極２０５と側壁窒化膜をマスクとしてＧｅをＶac＝５０ｋＶ、ドーズ量Φ＝１〜２×１０16ｃｍ-2でイオン注入し、８００℃、３０分のアニールを行い、Ｓｉx Ｇｅ1-x 領域４１２，４１１をｎ+ ソース／ドレイン領域２１６，２２６の内部に形成する。
【０２３０】
（ｄ）この後ＳＩＯ2 ／ＰＳＧ膜をＣＶＤ法により、例えば、厚さ２００〜３００ｎｍ堆積し、層間絶縁膜８を形成する。なお、必要に応じてｐ+ チャンネルストップ領域形成、チャンネルドープイオン注入等を行うことは、標準的ＭＯＳ・ＤＲＡＭのプロセスと同様であり、ここでは説明を省略する。
【０２３１】
（ｅ）次にＳｉＯ2 ／ＰＳＧ膜８にコンタクトホールを開口し、そのコンタクトホールの内部に厚さ２００ｎｍ〜４００ｎｍのＡｓをドープしたｎ+ ドープドポリシリコン層又はＷ膜をＣＶＤ法により堆積し、コンタクト電極４０８，４１８を形成する。その後更にその上に導電性金属酸化膜ｎ+ ドープドポリシリコン膜又はＷ膜のいずれかをＣＶＤし、更にその上にＴｉ／ＴｉＮバリアメタル層をＲＦスパッタリングにより堆積する。そしてフォトリソグラフィーを用いて、キャパシタ部の蓄積電極部形成予定部に対応するＴｉ／ＴｉＮバリアメタルの上にフォトレジストのパターンを形成する。
【０２３２】
（ｆ）このフォトレジストをマスクとしてＢＣｌ3 ，ＣＦ4 ，ＳＦ6 、あるいはＣＣｌ4 等を用いたＲＩＥによりバリアメタル層をエッチングし、更にその下の導電性金属酸化膜，ドープドポリシリコン膜又はＷ膜のいずれかの膜もエッチングし、図３６（ｂ）に示すような蓄積電極４２５の形状にパターニングする。次いでこのフォトレジストを除去、洗浄後、厚さ５０ｎｍのＰｔ膜、厚さ３０ｎｍのＢＳＴＯ膜４２６、厚さ１５０ｎｍのＷ膜４２７を連続的に蓄積電極４２５の上部及び側壁部を覆うようにＲＦスパッタリング法により形成する。ＲＦスパッタリングの代わりにＣＶＤ法等を用いても良い。
【０２３３】
（ｇ）次に全面にフォトレジストを塗布し、フォトリソグラフィー法を用いこのフォトレジスト膜をマスクとしてＣＦ4 を用いたＲＩＥ法によりＷ膜４２７を図３６（ｂ）に示すような形状にエッチングする。
【０２３４】
（ｈ）次いで、対向電極（プレート電極）４２７となるＷ膜をマスク層として、過酸化水素、アンモニア水及びＥＤＴＡの混合水溶液等の所定のエッチング液により、ＢＳＴＯ層４２６をエッチングし、パターニングを行う。
【０２３５】
（ｉ）次に、この工程で形成されたＢＳＴＯ層４２６をマスクとして、ＣＦ4 を用いたＲＩＥ法、又はヨウ素／ヨウ化セチルピリジニウム（ＣＰＩ）／ベンゼンを用いたエッチング液を６０℃に加熱して、ＢＳＴＯ膜４２６の下地に形成した白金層のパターニングを行う。この様に処理した後、ｐ型Ｓｉ基板２０１をアルコール中に浸しエッチング液を洗浄する。次いで水酸化アルカリとしてコリンを用い、エッチング液を完全に洗浄する。コリンとしては商品名シカクリーン（関東化学）として知られているような洗浄液を用いれば良い。この様に処理することにより、低コストで簡便にｎ+ ソース領域２１６上にＷ／Ｔｉ／ＴｉＮ／Ｐｔ蓄積電極４２５、高誘電体膜４２６及びＷ対向電極４２７を使用した図３６（ｂ）に示すような、キャパシタセルを形状することができる。なお、エッチング液の洗浄にはコリン以外の水酸化アルカリ、ＭＡＢＴあるいは種々のアルコールを用いても良い。このとき、蒸気状で行うか、超音波及び圧力をかけて行うことが好ましい。洗浄液を蒸気状即ち気体として用い、減圧下で加熱すればドライ洗浄が可能となる。
【０２３６】
（ｊ）次に、ＳｉＯ2 ，ＰＳＧあるいはＢＰＳＧ膜等の層間絶縁膜をＣＶＤ法により堆積し、ｎ+ ドレイン領域２２６の上のコンタクト電極４０８の上部にコンタクトホールを開口し、ＤＯＰＯＳ膜あるいはＷＳｉ2 膜等を選択ＣＶＤ法で形成し、層間絶縁膜中のコンタクトホールを埋め込む。選択ＣＶＤでなくても、前面にＣＶＤして、その後エッチバックして平坦化してコンタクトホール内に埋め込んでも良い。その後更にその上部にＡｌ，Ａｌ−Ｓｉ、あるいはＡｌ−Ｃｕ−Ｓｉ等を用いてビット線４０９を形成すれば、図３６（ａ）及び３６（ｂ）に示すようなＳＯＩ・ＤＲＡＭが完成する。
【０２３７】
図３６（ａ）及び図３６（ｂ）に示したのはスタック型ＤＲＡＭの一例であり、キャパシタ部の構造は図３７（ａ）及び図３７（ｂ）に示すような構造でも良い。図３７（ｂ）はいわゆるフィン型と称されるキャパシタでより大きな容量が得られるものである。又、図３６，図３７はデータ線（ビット線）４０９の下にキャパシタ部が形成されているが、図３８に示すようにビット線４０９の上部に蓄積電極４３５、容量絶縁膜４３６、対向電極（プレート電極）４３７からなるキャパシタ部を構成しても良い。蓄積電極４３５は層間絶縁物中に形成されたビアホール中のコンタクト電極４５２を介して、ｎ+ ソース領域２１６の上部に形成されたＳｉx Ｇｅ1-x 領域４１２の上部のコンタクト電極４３８に接続されている。
【０２３８】
なお、本発明の第１７の実施の形態において、Ｇｅの代わりにＳｎをイオン注入してＳｉx Ｓｎ1-x 領域を形成しても良い。
【０２３９】
又、層間絶縁膜に形成されたコンタクトホール等を介してＧｅやＳｎをイオン注入しても良い。コンタクトホール等を介してイオン注入すれば、Ｓｉx Ｇｅ1-x 領域４１１，４１２やＳｉx Ｓｎ1-x は選択トランジスタのチャンネルに形成されるｐｎ接合界面より遠くなり、結晶欠陥に起因するリーク電流を抑制できる。又、この方法は、マスクを用いることなく、周辺回路部とメモリセル部のイオン注入の注入量を換えることが可能となり、それぞれに最適な注入量を選択できるようになる。又、これらのコンタクトホール等にＳｉＨ4 とＧｅＨ4 との気相反応を用いたＣＶＤでＳｉx Ｇｅ1-x 層をコンタクト電極４１１，４１２の代わりにＣＶＤしても良い。あるいは、側壁窒化膜等をマスクとしてイオン注入する代わりに、Ｓｉx Ｇｅ1-x 層を選択ＣＶＤしても良い。更に厚くＳｉx Ｇｅ1-x 層をＣＶＤしてコンタクトホールを埋め込むようにすれば、コンタクト電極４０８，４１８もＳｉx Ｇｅ1-x で形成することとなる。同様にＳｉx Ｓｎ1-x 層、あるいはＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，ＺｎＳｂ等の狭バンドギャップ物質をＳｉx Ｇｅ1-x 層の代わりにＣＶＤしても良い。
【０２４０】
本発明の第１７の実施の形態の選択トランジスタとしては、前述の第１〜第１５の実施の形態のＳＯＩ・ＭＯＳＦＥＴのいずれも用いることができる。例えば図９（ｃ）に示したようなＬＤＤ・ＭＯＳＦＥＴを用いても良い。更に、以上の説明ではｐ型Ｓｉ基板２０１を用い、選択トランジスタをｎチャンネルＭＯＳＦＥＴとした場合で説明したが、導電型を全部逆にして、ｎ型シリコン基板を用いて、選択トランジスタをｐチャンネルＭＯＳＦＥＴとしても良い。
【０２４１】
更に、ｐ型シリコン基板２０１を用い、ｐ型ＳＯＩ膜２０３の内部にｎウェルを形成してＣＭＯＳ構成のＤＲＡＭとしても良い。
【０２４２】
図３９（ａ）及び図３９（ｂ）は本発明の第１８の実施の形態に係るＭＯＳ・ＤＲＡＭの平面図及び断面図である。本発明の第１８の実施の形態はサラウンディング・ゲート・トランジスタ（ＳＧＴ）と称せられる縦型トランジスタを選択トランジスタ（スイッチングトランジスタ）とし、ＳＧＴの形成されているシリコン柱の下部にキャパシタ部を形成している。図３９（ｂ）においてｐ型シリコン基板３０１の上部にｎ+ ソース領域３０２、ＳＧＴのチャンネル部となるｐ型領域３０３、ｎ+ ドレイン領域３０４、Ｓｉx Ｇｅ1-x 領域３１１が、下からこの順に形成され、この多層構造からなる四角形のシリコン柱の周辺にワード線となるＳＧＴのゲート電極３０８及び対向電極（プレート電極）３０６が形成されている。ｎ+ ソース領域３０２と対向電極３０６との間でキャパシタ部が形成されている。又、ｎ+ ドレイン領域３０４の上部のＳｉx Ｇｅ1-x 領域３１１にはビット線４０９が接続されている。
【０２４３】
今まで説明してきた各実施の形態の薄膜ＳＯＩトランジスタに限らず、図３９（ａ）及び（ｂ）に示すようなシリコン柱に縦型トランジスタを形成したＳＧＴでは、シリコン柱の径が２００ｎｍ程度のサイズになると、シリコン柱の底のｎ+ ソース領域３０２の横方向の伸びによりシリコン柱の内部のチャンネル領域３０３がフローティングとなり、ＳＯＩ・ＭＯＳＦＥＴと同様な基板浮遊効果によるドレイン耐圧の低下が生じる。そのため、本発明の第１８の実施の形態のように縦型トランジスタのソース又はドレイン領域にもＳｉx Ｇｅ1-x 層を形成することが望ましいのである。
【０２４４】
図３９（ａ）及び３９（ｂ）に示した本発明の第１８の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭは、ｎ+ ドレイン領域３０４の上部にＳｉx Ｇｅ1-x 領域３１１が形成されているので、チャンネル領域３０３に蓄積された正孔がｎ+ ドレイン領域３０４に速やかに、かつ高効率で引き抜かれるために基板浮遊効果に起因するドレイン破壊電圧（ドレイン耐圧）が向上する。しかも図３９（ｂ）に示すようにＳｉx Ｇｅ1-x 領域３１１は、ｐｎ接合から離れており、格子定数の異なるＳｉx Ｇｅ1-x 領域がＳｉ上に形成されたことに起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２４５】
なお、Ｓｉx Ｇｅ1-x 領域３１１の代わりにＳｉx Ｓｎ1-x ，ＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，ＩｎＳｂ，ＺｎＳｂ等の狭バンドギャップ物質を用いても良い。
本発明の第１８の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭは図４０（ａ）〜図４０（ｅ）に示すような方法で製造できる。
【０２４６】
（ａ）まずｐ基板３０１の上に図４０（ａ）に示すようにＳｉＨ2 Ｃｌ2 とＨ2 とを用いた減圧エピタキシーにより厚さ２．５μｍのｎ+ ソース領域３０２、厚さ０．３μｍのｐ領域３０３、厚さ０．３μｍのｎ+ ドレイン領域３０４を連続的に形成する。ドーパントガスとして例えばＡｓＨ3 ，Ｂ2 Ｈ6 を用いる。
なお、上記厚さは一例であり、メソスコピックスケール（≒１０ｎｍ）の縦型トランジスタを作る場合は、超高真空（ＵＨＶ）中での気相エピや、ＭＢＥ、あるいはＭＬＥ（Molecular Layer Epitaxy)を用いれば良い。ＳｉをＭＬＥで堆積する場合は例えば基板温度を８１５℃に設定し、ＳｉＨ2 Ｃｌ2 を導入圧力３×１０-2Ｐａで１５秒導入し、真空排気し、次にＨ2 を４×１０-3Ｐａで１０秒導入し、真空排気するというガス導入／排気の１サイクルでＳｉの一分子層が成長するので、所望の分子層数分だけ、このガス導入／排気のサイクルを繰り返せば分子層単位の厚み制御が可能となる。
【０２４７】
（ｂ）次にＣＶＤ、又は熱酸化でｎ+ ドレイン領域３０４の上部に酸化膜３１５を形成し、この酸化膜をフォトリソグラフィーを用いて、パターニングし、その後酸化膜のエッチングに用いたフォトレジストを除去する。次にこの酸化膜をマスクとしてＳＦ6 ，ＣＣｌ4 ，ＳｉＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチにより図４０（ｂ）に示すような深さ３．２μｍのＵ溝を形成する。
【０２４８】
そして、このＵ溝の表面を全面酸化し、ゲート酸化膜３０５を厚さ１０ｎｍで形成する。次にＵ溝を埋め込むようにプレート電極３０６となるＤＯＰＯＳをＣＶＤし、Ｕ溝の表面より約０．７μｍエッチバックすることにより図４０（ｂ）に示すようにＵ溝の底部近傍にプレート電極３０６を形成する。次にＣＶＤ法により窒化膜３０７を全面に形成する。
【０２４９】
（ｃ）次にＲＩＥ等の指向性エッチングによりＵ溝側壁にのみ窒化膜を残すようにしてエッチングし、プレート電極３０６の上部の窒化膜を除去する。そしてこの側壁に残った窒化膜３０７を用いて選択酸化を行い、図４０（ｃ）に示すようにポリシリコンプレート電極３０６の上部のみに厚さ０．１μｍの酸化膜３１７を形成する。
【０２５０】
（ｄ）次に選択酸化に用いた側壁の窒化膜３０７を除去し、更にその下地の酸化膜も除去し、ゲート酸化膜３０５を再び形成しなおす。そしてこのゲート酸化膜３０５の表面にポリシリコン、Ｗ，ＷＳｉ2 等をＣＶＤし、図４０（ｄ）に示すようなワード線となるゲート電極３０８を形成する。このゲート電極３０８のＵ溝への埋め込みは選択ＣＶＤでも良いし、Ｕ溝よりも厚くＣＶＤしてその後エッチバックして平坦化しても良い。そしてこの後Ｇｅを加速電圧Ｖac＝１００ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入する。
【０２５１】
（ｅ）イオン注入後９５０℃、３０分のアニールを行い、図４０（ｅ）に示すようにＳｉx Ｇｅ1-x 領域３１１を形成する。次にＳｉＯ2 ／ＰＳＧ等の層間絶縁膜８をＣＶＤ後、コンタクトホールを開口し、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等を蒸着し、フォトリソグラフィーを用いて図４０（ｅ）を示すようなビット線４０９をパターニングすれば、本発明の第１８の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭが完成する。
【０２５２】
なお、図４０（ａ）に示す連続エピタキシーの際、ｎ+ ドレイン領域３０４の上にＳｉＨ4 とＧｅＨ4 による気相成長、あるいはＳｉＨ2 Ｃｌ2 とＧｅＨ4 、又はＧｅＨ2 Ｃｌ2 による気相成長によりＳｉx Ｇｅ1-x 領域をエピタキシャル成長しても良い。ＳｉＨ2 Ｃｌ2 とＧｅＨ2 Ｃｌ2 との交互導入でＭＬＥ成長しても良い。あるいは［Ｐｂ（ＯＢｕt ）2 ］2 ，ＰｂＯ（ＯＢｕt ）6 とＨ2 Ｓとを３×１０-2Ｐａ程度の圧力で交互導入することによりＰｂＳをＭＬＥ成長させても良い。エピタキシャル成長により狭バンドギャップ領域を形成すれば、イオン注入のダメージの問題もなくなり、結晶欠陥の発生も少なくなるので、リーク電流が減少し、ＤＲＡＭの保持特性も向上する。又、図４０（ｃ）において、ＬＯＣＯＳ法と同様な選択酸化により酸化膜３１７をプレート電極３０６の上に形成したが、ＭＢＥ法等により酸化膜等の絶縁物を指向性良、例えば０．１μｍの厚さでプレート電極３０６の上部のみに堆積しても良い。ビームをコリメートした指向性蒸着によりシリコン柱の側壁には絶縁物は堆積しないようにできる。この場合はプレート電極３０６はＤＯＰＯＳ以外のＷ，ＷＳｉ2 ，ＭｏＳｉ2 等を用いることも可能である。
【０２５３】
図４１（ａ）及び図４１（ｂ）は本発明の第１８の実施の形態の変形に係り、選択トランジスタとしてはＳＧＴを用い、キャパシタ部に蓄積電極３２５、容量絶縁膜３２６、対向電極（プレート電極）３２７からなるスタック型キャパシタを有したＤＲＡＭの平面図及び断面図である。図４１（ａ），（ｂ）に示すＤＲＡＭはｐ型シリコン基板３０１上にストライプ上に形成されたｎ+ 埋め込み層３２２をビット線とし、ＳＧＴのゲート電極３０８をワード線としている。ＳＧＴはｎ+ 埋め込み層３２２をｎ+ ドレイン領域とし、このｎ+ ドレイン領域の上部の凸部３２２と、その上のｐ型チャンネル領域３０３と、更にその上のｎ+ ソース領域３２３とでシリコンの四角柱を形成している。そしてこのシリコンの四角柱の側壁に形成されたゲート絶縁膜を介しゲート電極３０８に印加する電圧によりチャンネル領域３０３を流れる電流を制御する。ｎ+ ドレイン領域３２２にはＳｉx Ｇｅ1-x 領域３１２が、ｎ+ ソース領域３２３にはＳｉx Ｇｅ1-x 領域３１３が形成され、Ｓｉx Ｇｅ1-x 領域３１３に蓄積電極３２５が接続されている。Ｓｉx Ｇｅ1-x 領域３１２はビット線３２２となるｎ+ 埋め込み層の上部で、ＳＧＴを構成するシリコン柱のない部分に図４１（ｂ）に示すように形成されている。蓄積電極３２５の上の容量絶縁膜は、本発明の第１７の実施の形態と同様にＴａ2 Ｏ5 ，ＳＴＯ，ＢＴＯ，ＢＳＴＯ等を用いれば良い。図４１（ａ），（ｂ）の構造は、図３９（ａ），（ｂ）の構造に比してトレンチが浅くてよく、しかもトレンチ側壁での対向電極（プレート電極）３０６とワード線３０８との分離工程のためのＬＯＣＯＳや指向性蒸着等が不要で製造が容易である利点を有する。Ｓｉx Ｇｅ1-x 領域３１２，３１３の代わりにＳｉx Ｓｎ1-x やＰｂＳ等の狭バンドギャップ物質を用いても良いことはもちろんである。
【０２５４】
図４１（ｂ）の構造はＳｉx Ｓｎ1-x 領域３１２は、ビット線３２２となるｎ+ 埋め込み層の上部のシリコン柱のない場所のみに形成されていたが、必ずしも図４１（ｂ）の構造に限らず、図４２（ａ）及び図４２（ｂ）に示すようにシリコン柱の直下部分にＳｉx Ｓｎ1-x 領域３１２を形成しても良い。図４２（ａ），（ｂ）の構造によれば、正孔の引き抜き効果はより大きくなり、ドレイン耐圧が向上する。したがってＳＧＴの短チャンネル化が可能となる。
【０２５５】
図４２（ａ），（ｂ）の構造はｎ+ 埋め込み層３２２形成のための、ｐ基板３０１中にストライプ形状にｎ+ 拡散層を形成した後Ｇｅをイオン注入して形成し、その後ｐ領域３０３、ｎ+ ソース領域３２３を連続エピタキシャル成長すれば良い。あるいはｎ+ 埋め込み層３２２のためのｐ基板３０１中へのｎ+ 拡散層形成後、ｐ基板３０１の表面に酸化膜を形成し、この酸化膜をマスクとしてｎ+ 拡散層３２２の表面の一部をエッチングしＵ溝を形成し、Ｕ溝の内部にＳｉx Ｇｅ1-x 領域３１２及びｎ+ 領域３２２を連続的に選択エピタキシャル成長し、Ｕ溝を埋め込み、その後表面を平坦化し、選択エピタキシャル成長のマスクに用いた酸化膜を除去し、その上にｐ領域３０３、ｎ+ ソース領域３２３を連続エピタキシャル成長しても良い。
【０２５６】
更に図４２（ａ），４２（ｂ）の構造は、図４３（ａ）〜４３（ｆ）に示すようにＳＤＢ法を用いて製造できる。この製造方法は、図４３（ａ）に示すようにｐ型シリコン基板３０３にＵ溝を形成し、このＵ溝に四方を囲まれたシリコン柱を形成する。そしてＵ溝の内部を酸化し、更にＵ溝を埋め込むようにゲート電極３０８の配線加工を施した後、表面に層間絶縁膜８１を堆積し、シリコン柱の頂上にコンタクト穴を開口し、ＡｓをＶac＝１００ｋＶ、ドーズ量Φ＝２×１０16ｃｍ-2でイオン注入し、７５０℃、３０分アニールし、次にＧｅをＶac＝５０ｋＶ、ドーズ量Φ＝１×１０16ｃｍ-2でイオン注入し、図４３（ｂ）に示すようにｎ+ ドレイン領域３２２及びＳｉx Ｇｅ1-x 領域３１２を形成する。更にｎ+ 型のＳｉx Ｇｅ1-x 層をＣＶＤ法により形成し、シリサイド又は金属（例えばＷ）３３２を被着し、データ線（ビット線）３３２の配線加工を行う。
ビット線は紙面に平行方向に配線され、紙面の奥に向って複数本配線されるが、このビット線とビット線との間（図示を省略）に層間絶縁膜を堆積後その表面を研磨し、平坦化して、図４３（ｃ）に示すようにＳＤＢ法により、ｐ型シリコン基板３０１を貼り付ける。その後、ｐ型シリコン基板３０３をゲート配線３０８が露出するまで裏面から研磨してシリコン柱のみ残す。その後、ｐ型シリコン基板の表・裏を図４３（ａ）〜４３（ｃ）と逆にして図４３（ｄ）に示すようにその表面に層間絶縁膜８２を堆積し、コンタクト穴を開口し、Ａｓ又はＰのイオン注入によりｎ+ ソース領域３２３を形成する。次に、図４３（ｅ）に示すようにＳｉx Ｇｅ1-x 領域３１３を堆積し、層間絶縁膜８２中に埋め込まれるように表面を平坦化する。
【０２５７】
次に別の層間絶縁膜８３を層間絶縁膜８２とＳｉx Ｇｅ1-x 領域３１３の上に更に堆積し、コンタクトホールを開口し、蓄積電極３２５となるＷ／Ｔｉ／ＴｉＮ／Ｐｔ等の金属を蒸着、スパッタ法により形成し、図４３（ｆ）に示すようにパターニングする。この後は第１７の実施の形態と同様にＴａ2 Ｏ5 やＢＳＴＯ膜を用いてキャパシタ部を形成すれば図４２（ａ），４２（ｂ）の構造は完成する。
【０２５８】
図４４（ａ）及び図４４（ｂ）は本発明の第１９の実施の形態に係るＭＯＳ・ＤＲＡＭの平面図及び断面図である。本発明の第１９の実施の形態はｎ+ 領域３３７をプレート電極（対向電極）とし、このｎ+ 領域３３７中に形成されたＵ溝９の内部に容量絶縁膜３３６とｎ+ 単結晶シリコン（又はｎ+ ＤＯＰＯＳ）からなる蓄積電極３３５からなるキャパシタ部が設けられている。そしてこのキャパシタ部（容量素子）の上部にｐ型薄膜シリコン層３０３をチャンネル領域とする縦型薄膜トランジスタをＤＲＡＭの選択トランジスタとして設けている。この選択トランジスタはｎ+ 領域３３７をソース領域、薄膜シリコンの上部のｎ+ 領域３０４をドレイン領域とし、前記Ｕ溝９の内部に薄膜シリコン部を介して更に形成された第２のＵ溝の内部に設けられたポリシリコン等をゲート電極３０８としている。ゲート電極３０８はＤＲＡＭのワード線となる。薄膜シリコンの最上層のｎ+ ドレイン領域３０４の上部にはＳｉx Ｇｅ1-x 領域３１１が形成され、このＳｉx Ｇｅ1-x 領域３１１にコンタクト電極３３８を介してビット線４０９が接続されている。
【０２５９】
図４４（ａ）及び４４（ｂ）に示した本発明の第１９の実施の形態に係る縦型・ＭＯＳ・ＤＲＡＭはｎ+ ドレイン領域３０４の上部にＳｉx Ｇｅ1-x 領域３１１が形成されているので、チャンネル領域３０３に蓄積された正孔がｎ+ ドレイン領域３０４に速やかに、かつ高効率で引き抜かれるために基板浮遊効果に起因するドレイン破壊電圧（ドレイン耐圧）が向上する。しかも図４４（ｂ）に示すようにＳｉx Ｇｅ1-x 領域３１１は、ｐｎ接合から離れており、格子定数の異なるＳｉx Ｇｅ1-x 領域がＳｉ上に形成されたことに起因する結晶欠陥の発生も防ぐことが可能となり、良好なデータ保持特性を発揮する。
【０２６０】
なお、Ｓｉx Ｇｅ1-x 領域３１１の代わりにＳｉx Ｓｎ1-x ，ＰｂＳ，ＰｂＴｅ，ＳｎＴｅ，ＩｎＳｂ，ＺｎＳｂ等の狭バンドギャップ物質を用いても良い。
【０２６１】
本発明の第１９の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭは図４５（ａ）〜図４５（ｅ）に示すような方法で製造できる。
【０２６２】
（ａ）まずｐ基板３０３の上に図４５（ａ）に示すようにＳｉＨ2 Ｃｌ2 とＨ2 とを用いた減圧エピタキシーによりｎ+ 領域３７７を成長する。次にＣＶＤ、又は熱酸化でｎ+ 領域３７７の上部に酸化膜を形成し、この酸化膜をフォトリソグラフィーを用いてパターニングし、その後酸化膜のエッチングに用いたフォトレジストを除去する。次にこの酸化膜をマスクとしてＳＦ6 ，ＣＣｌ4 ，ＳｉＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチにより、図４５（ａ）に示すようなｎ+ エピタキシャル成長層３７７を貫通し、ｐ基板３０３まで達し、このｐ基板３０３を更に堀り込む深いトレンチ（Ｕ溝）を形成する。図４５（ａ）で、見かけ上２つのトレンチが示されているが、実際には、この２つのトレンチは平面パターンとしては連続しており、四角柱のまわりを囲んだ形状にエッチングされている。
【０２６３】
（ｂ）次に、このトレンチに囲まれた四角柱（シリコン柱）の頭の部分のみを０．３μｍフォトレジストをマスクとして選択的にエッチングし、フォトレジストを除去後全面酸化する。次にトレンチ内を酸化膜３３６で埋め込み、その後ｎ+ 領域３７７が露出するまで表面を鏡面研磨を行い平坦化する。次に別のｎ+ 基板３７８を用意し、ｎ+ 基板３７８の表面を鏡面に研磨し、ｎ+ 基板３７７とｎ+ 基板３７８の鏡面同士を貼り合わせ１１００℃で熱処理し、図４５（ｂ）に示すようなＳＤＢ基板を得る。
【０２６４】
（ｃ）このＳＤＢ処理により支持基板となるｎ+ 基板３７８とｎ+ エピタキシャル成長層３７７は一体となりｎ+ プレート電極３３７となる。又、Ｕ溝の内部にｎ+ 領域３３５が埋め込まれることとなる。次に図４５（ｂ）に示したＳＤＢ基板の表と裏とを反転し、そのｐ基板３０３の表面を研磨し、酸化膜３３６が埋め込まれたトレンチを露出させる。この後、ＬＯＣＯＳ法又はＢＯＸ法を用い、素子形成領域以外に素子分離用の厚い酸化膜４を形成する。この厚い酸化膜４をマスクにしてＡｓ等のイオン注入によりｐ基板３０３の表面にｎ+ ドレイン領域３０４を形成し、更にその上に図４５（ｃ）に示すように酸化膜８４を形成する。
【０２６５】
（ｄ）次にｎ+ ドレイン領域３０４の上部の酸化膜８４をフォトリソグラフィーを用いて除去し、ＳｉＨ4 とＧｅＨ4 ，ＳｉＨ2 Ｃｌ2 とＧｅＨ2 Ｃｌ2 等を用いたＣＶＤによりＳｉx Ｇｅ1-x 領域３１１を図４５（ｄ）に示すように形成する。この際ＡｓＨ3 やＰＨ3 を同時に気相中に流し、ｎ+ にドープしたＳｉx Ｇｅ1-x 領域３１１とする。
【０２６６】
（ｅ）次にフォトリソグラフィー法を用いてシリコン柱の上のｎ+ ドレイン領域の上のＳｉx Ｇｅ1-x 領域を除去し、更にｎ+ ドレイン領域３０４、ｐ領域３０３を貫通してｎ+ 領域３３５に達する第２のＵ溝を第１のＵ溝内のシリコン柱に形成する。次にこの第２のＵ溝の表面にゲート酸化膜３０５を形成し、更にゲート電極となるポリシリコン膜３０８を図４５（ｅ）に示すようにＣＶＤする。
【０２６７】
（ｆ）次に、フォトリソグラフィー及びＲＩＥを用いて図４４（ａ），（ｂ）に示すような形状にポリシリコン膜３０８をパターニングし、更にＣＶＤ法により層間絶縁膜を形成し、この層間絶縁膜中にコンタクトホールを開口し、Ｗ等のコンタクト電極３３８をこのコンタクトホールに埋め込み、更にＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等によりビット線４０９の配線パターンを形成すれば本発明の第１９の実施の形態に係るＭＯＳ・ＤＲＡＭが完成する。
【０２６８】
なお、上記説明ではＳＤＢ法によりＵ溝９の内部に薄膜トランジスタを形成する方法を示したが、ｎ+ 基板にＵ溝９を形成し、このＵ溝の表面に酸化膜を形成後、Ｕ溝中にポリシリコンをＣＶＤし、このＵ溝の上部のポリシリコンをレーザアニールや、電子線アニールにより単結晶化し、薄膜トランジスタのチャンネル領域３０３等を形成しても良い。なお、Ｓｉx Ｇｅ1-x 領域３１１の代わりにＳｉx Ｓｎ1-x やＰｂＳ等を用いても良いことは前述の各実施の形態と同様である。又、Ｓｉx Ｇｅ1-x 領域３１１の表面にＣｏＳｉ2 ，ＴｉＳｉ2 ，ＷＳｉ2 等のシリサイド膜を形成しても良い。
【０２６９】
図４６（ａ）は本発明の第２０の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭを説明するための図である。前述の本発明の第１６〜第１９の実施の形態においては、メモリのセルアレイ部の選択トランジスタにＳｉx Ｇｅ1-x 領域等の狭バンドギャップ半導体を用いる場合について説明したが、本発明の第２０の実施の形態においては、ｎ+ ソース／ドレイン領域へのＧｅのイオン注入は、図４６（ａ）に示すメモリのセルアレイ部５３１及びセンスアンプ部５３２を除いた部分のみにしても良い。
【０２７０】
即ち、図４６（ａ）においてビット線５３０、ワード線５２９からなるセルアレイ５３１に接続される行デコーダ５２６、列デコーダ５２４、アドレスバッファ５２２，５２７、入力バッファ５２８、出力バッファ５２１等の部分にＧｅ又はＳｎのイオン注入をする。このことによって、メモリセルのトランスファーゲートトランジスタにおける微小リーク電流の発生が抑制され、セル保持特性の劣化が防止されて、ソフトエラーフリーというＳＯＩ基板を用いることの利点を最大限に生かしたダイナミックメモリが得られる。本発明の第２０の実施の形態はＤＲＡＭ以外のあるゆる半導体集積回路に対しても適用可能である。例えば、携帯機器に用いられる図４６（ｂ）に示す、論理集積回路素子においては、外部に接続した機器とのインターフェースをとる関係から入出力回路５４２や制御回路５４５等においてはある程度以上の耐圧が要求される一方、内部論理回路５４７は低消費電力を実現するという観点からチャンネルリーク電流をできる限り抑制することが望ましい。よって、この様な論理集積回路素子の入出力インターフェース回路部分にのみＧｅやＳｎをイオン注入し、内部論理回路５４７にはＧｅやＳｎをイオン注入せずにおくことで、微小リーク電流の発生が抑制され、かつ低消費電力であるというＳＯＩ基板を用いることの利点を最大限に生かした論理集積回路素子が作製される。
【０２７１】
本発明の第２０の実施の形態においてはＳｉx Ｇｅ1-x 領域やＳｉx Ｓｎ1-x 領域はシリコン層の底面部にまで達することなくＳＯＩ集積回路が形成されれば良く、そのようにイオン注入のドーズ量Φ、あるいは加速エネルギーＶacを制御すれば良い。
【０２７２】
又、Ｇｅ，Ｓｎをイオン注入した後の熱処理は、７００℃以上の温度で行うことにより、Ｓｉx Ｇｅ1-x 領域やＳｉx Ｓｎ1-x 領域等を形成したことに伴う結晶欠陥は所望の位置及び方向に制御できる。
【０２７３】
又、前述の各実施の形態と同様であるが、ＰｂＳ，ＰｂＴｅ，ＰｂＳｅ，ＳｎＴｅ，ＺｎＳｂ，ＩｎＳｂ，ＩｎＡｓ等のＳｉよりもバンドギャップの狭い半導体又はＳｉとこれらの狭バンドギャップ半導体との混晶をＳｉx Ｇｅ1-x 領域の代わりに用いても良い。特に、以上の実施の形態においてメモリの代表例としてＤＲＡＭについて説明したが、ＥＥＰＲＯＭやＳＲＡＭ等他のＬＳＩに用いることによりこれら他のＬＳＩの特性が改善されることは以上の説明から明らかであろう。特にＥＥＰＲＯＭは高いドレイン耐圧が要求されるので、本発明の構造の採用により高速かつ高保持特性が得られることになる。
【０２７４】
又、以上の実施の形態においてはＳｉのＭＯＳＦＥＴについて主に説明したが、ＧａＡｓ等の化合物半導体デバイスに適用できることはもちろんである。又、ＳＯＩ構造に限られず、半絶縁性ＧａＡｓ基板上に構成されたＡｌＧａＡｓ−ＧａＡｓヘテロ接合によるＨＥＭＴにおいてｎ+ ソース領域中にＩｎＳｂやＩｎＡｓ等のＧａＡｓによりバンドギャップの狭い半導体を形成しても良い。又、ＳｉＣを用いたＭＩＳ・ＦＥＴのｎ+ ソース領域中にＳｉの領域を形成しても良い。
【０２７５】
【発明の効果】
以上のように本発明の第１の手段によればＭＯＳＦＥＴ等の絶縁ゲート型半導体装置の主電極領域（ソース又はドレイン領域）にドープする不純物の共有結合半径や、ドーピング後においてＳｉ中での不純物が結晶格子中へ導入されるサイト、即ち格子間位置（interstitial）か、置換位置（vacancy trapping）かといった点が考慮されているので狭バンドギャップ半導体とチャンネル部を構成している半導体とにより形成されるヘテロ接合に起因した格子歪を補償することができる。即ち共有結合半径等を考慮した不純物の種類、その不純物の主電極領域中の深さ（拡散深さ）を選定することにより、半導体装置の主電極領域近傍又は主電極領域の内部に結晶欠陥が発生しないようにできる。したがって、従来のヘテロ接合を主電極領域に有したＭＯＳＦＥＴが有していたリーク電流の発生を回避しつつ基板浮遊効果を抑制することができる。つまり、従来はリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係にあったが本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴと同程度のレベルとすることができ、個別デバイスの特性改善以外にもＤＲＡＭ等のメモリに応用すれば、メモリの保持特性が改善されることとなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有している浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。
【０２７６】
本発明の第２の手段によれば狭バンドギャップ領域の位置を絶縁ゲート型トランジスタの主動作状態における空乏層のゲート酸化膜直下の最も薄い部分の位置よりも深く形成されているので、たとえ結晶欠陥が発生しても、その発生位置は空乏層から遠い位置にあるため、それがＭＯＳＦＥＴ等のリーク電流となることを抑制することができる。更に狭バンドギャップの領域が深い位置にあるため、正孔の吸い出し効率が高くなり、基板浮遊効果の抑制が高効率で可能となる。
つまり、従来の絶縁ゲート型トランジスタはリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係にあったが本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴと同程度のレベルとすることができ、ＤＲＡＭの保持特性が改善される。この結果ＳＯＩ・ＭＯＳＦＥＴ，ＳＯＩ・ＭＯＳ・ＤＲＡＭ等のＳＯＩ構造の絶縁ゲート型半導体装置の本来有している浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。
【０２７７】
本発明の第３の手段によればＭＯＳＦＥＴ等の絶縁ゲート型半導体装置のチャンネル領域と主電極領域の界面のｐｎ接合面を超えてＳｉＧｅ領域等の狭バンドギャップ半導体（第２の半導体）と、Ｓｉ等のチャンネル領域を形成する半導体（第２の半導体）とのヘテロ接合界面が存在する又は狭バンドギャップ半導体領域そのものが、存在するように構成されているので、図２０に示すようなエネルギーバンドダイアグラムが実現できる。即ち正孔から見たエネルギーバリアが最も低くできるのは図１３の太線で示した場合であり、チャンネル領域内で、正孔に対するポテンシャルの最も低い所と狭バンドギャップ領域の価電子帯が、本発明により、バリアを生じないように単調に接続するようなエネルギーバンドが容易に実現できることとなる。その結果基板浮遊効果が抑制され、ドレイン破壊電圧が極めて高くなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有している各種の優れた特性が生かされることとなる。即ち浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。又高いドレイン耐圧が実現できるので、ＥＥＰＲＯＭ等の高耐圧、高電流駆動能力が要求される集積回路の特性がより向上できることとなり、又、各種応用回路への汎用性が高まる。
【０２７８】
本発明の第４の手段によれば狭バンドギャップ領域をゲート酸化膜直下のチャンネル領域にまで延長して形成されている。狭バンドギャップ領域として代表的なＳｉＧｅ領域は電子の移動度がＳｉよりも高いので、本発明によれば、高い変換コンダクタンスｇm が得られ、電流駆動能力が高くなる。半導体装置の遮断周波数は浮遊容量をＣs とすればほぼｇm ／Ｃs に比例することとなるので、ＳＯＩ半導体装置の低い浮遊容量特性とあいまって、極めて高速動作が可能となる。つまり論理集積回路等の高速スイッチングが要求される集積回路やテラヘルツ帯通信用の個別デバイス、もしくはＭＭＩＣ（マイクロ波集積回路）への応用が可能となり、これらの集積回路の高速スイッチング化、個別デバイスの高周波化が可能となる。しかも、チャンネル直下のＳｉＧｅ領域の存在により、正孔の吸い出し効果も高く、そのため高耐圧化も可能となる。
【０２７９】
本発明の第５の手段によればヘテロ接合に起因する結晶欠陥の発生位置と発生方向を制御することが可能である。即ち結晶欠陥Ｄを主電極領域の内部に形成することにより、たとえ欠陥が発生しても、その欠陥がチャンネル領域におけるジェネレーション・リコンビネーション電流（Ｇ／Ｒ電流）等に寄与しないようにできるので、絶縁ゲート型トランジスタ等のリーク電流となることはない。
つまり、従来はチャンネル領域におけるリーク電流の低下とドレイン耐圧の改善ΔＶBDはトレードオフ関係にあり共に改善することは困難であったが、本発明によりヘテロ接合を有しないＦＥＴ（ホモ接合ＦＥＴ）よりもドレイン耐圧を１〜１．５Ｖ以上向上させると共に、リーク電流の発生を抑制し、ホモ接合ＦＥＴと同程度のレベルとすることができ、ＤＲＡＭ等のメモリに応用すれば、メモリの保持特性が改善されることとなる。この結果ＳＯＩ構造の絶縁ゲート型半導体装置の本来有していた各種の優れた特性がより有効に発揮できる。即ち、浮遊容量の小さな特徴、高速動作性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が可能となる。
【０２８０】
本発明の第６の手段によれば、絶縁ゲート型半導体装置のチャンネル部を構成している第１の半導体と、主電極領域の一部又は全部となる第２の半導体の組成比率を最適化することが可能である。つまり、結晶欠陥の数が増大せず、リーク電流が発生しないような組成比率の条件と、基板浮遊効果を有効に抑制できる組成比率の条件との調和点を見い出し、その組成比率が最適化されている。したがって、上記条件はある範囲では二律背反の関係にあるが、その二律背反の関係が最も小さくなる条件に組成比率を選ぶことにより、ドレイン耐圧の向上と、リーク電流の抑制が同時に実現できる。このことは、必要以上にＧｅやＳｎのイオン注入をしなくても良いこととなり、製造工程上のウェハ・スループットが向上し、生産性が高まることともなる。更に、このリーク電流の発生の回避が可能な基板浮遊効果の抑制手段は、ＳＯＩ・絶縁ゲート型半導体装置の本来有している優れた特性を引き出すこととなる。つまりＳＯＩデバイスに特有な浮遊容量の小さな特徴、高速動作特性、あるいは良好な耐アルファ線特性が発揮でき、半導体装置の高密度化、高集積化が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図２】本発明の第１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図３】図３（ａ）は本発明の第２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図３（ｂ）はその変形例の断面図である。
【図４】本発明の第２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図５】本発明の第３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図６】本発明の第４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図７】本発明の第５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図８】本発明の第５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図９】本発明の第６の実施の形態に係るＬＤＤ・ＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１０】本発明の第６の実施の形態の変形例に係る製造工程を示す断面図である。
【図１１】図１１（ａ）は本発明の第７の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図１１（ｂ）はｎ+ ソース領域近傍の拡大断面図である。
【図１２】本発明の第７の実施の形態の変形に係り、ヘテロ接合界面の一部がｐｎ接合界面を横切る構造を示す断面図である。
【図１３】本発明の第７の実施の形態のＭＯＳＦＥＴのポテンシャルプロファイル（バンドダイアグラム）を示す図である。
【図１４】図１４（ａ）は本発明の第８の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図１４（ｂ）はそのｎ+ ソース領域近傍の拡大断面図である。
【図１５】本発明の第８の実施の形態の変形に係るＭＯＳＦＥＴの断面図である。
【図１６】Ｓｉx Ｇｅ1-x 領域がシリサイド領域と直接、接している場合と、Ｓｉ領域を介して接している場合のポテンシャルプロファイル（バンドダイアグラム）を比較する図である。
【図１７】図１７（ａ）及び図１７（ｂ）は本発明の第９の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのｎ+ ソース領域近傍の断面図である。
【図１８】本発明の第１０の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴのｎ+ ソース領域近傍の断面図である。
【図１９】本発明の第１１の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２０】本発明の第１１の実施の形態に係り、側壁窒化膜を用いてイオン注入した場合の構造を示す図である。
【図２１】本発明の第１２の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図２２】Ｓｉx Ｇｅ1-x 領域のＧｅのピーク濃度とドレイン耐圧の改善度との関係を示す図である。
【図２３】Ｇｅのピーク濃度と発生する欠陥の数との関係を示す図である。
【図２４】イオン注入の加速エネルギーと結晶欠陥の発生するＧｅのピーク濃度との関係を示す図である。
【図２５】本発明の第１３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図２６】本発明の第１３の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２７】図２７（ａ）は本発明の第１４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図で、図２７（ｂ）はその変形例の断面図である。
【図２８】本発明の第１４の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図２９】本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図３０】本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの製造工程を示す断面図である。
【図３１】本発明の第１５の実施の形態に係るＳＯＩ・ＭＯＳＦＥＴの他の製造工程を示す断面図である。
【図３２】図３２（ａ）は本発明の第１６の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面図で、図３２（ｂ）はその断面図である。
【図３３】本発明の第１６の実施の形態の変形に係るＤＲＡＭの断面図である。
【図３４】本発明の第１６の実施の形態の更に他の変形例を示す図である。
【図３５】本発明の第１６の実施の形態の更に他の変形例を示す図である。
【図３６】図３６（ａ）は本発明の第１７の実施の形態に係るＳＯＩ・ＭＯＳ・ＤＲＡＭの平面図で、図３６（ｂ）はその断面図である。
【図３７】本発明の第１７の実施の形態の変形例を示す図である。
【図３８】図３８（ａ）は本発明の第１７の実施の形態の他の変形例の平面図で、図３８（ｂ）はその断面図である。
【図３９】図３９（ａ）は本発明の第１８の実施の形態に係るサラウンディング・ゲート・トランジスタ（ＳＧＴ）を選択トランジスタとして用いたＭＯＳ・ＤＲＡＭの平面図で、図３９（ｂ）はその断面図である。
【図４０】本発明の第１８の実施の形態に係るサラウンディング・ゲート・トランジスタ（ＳＧＴ）を選択トランジスタとして用いたＭＯＳ・ＤＲＡＭの製造方法を説明する工程断面図である。
【図４１】本発明の第１８の実施の形態の変形に係るＤＲＡＭの構造を示す図である。
【図４２】本発明の第１８の実施の形態の他の変形に係るＤＲＡＭの構造を示す図である。
【図４３】図４２に示した本発明の第１８の実施の形態の他の変形に係るＤＲＡＭの製造方法を説明する工程断面図である。
【図４４】図４４（ａ）は本発明の第１９の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭの平面図で、図４４（ｂ）はその断面図である。
【図４５】本発明の第１９の実施の形態に係る縦型ＭＯＳ・ＤＲＡＭの製造方法を説明するための工程断面図である。
【図４６】図４６（ａ）は本発明の第２０の実施の形態に係るＤＲＡＭの回路構成を示す図で、図４６（ｂ）は本発明の第２０の実施の形態の変形に係る論理集積回路の構成図である。
【図４７】従来のＳＯＩ・ＭＯＳ・ＤＲＡＭの構造の一例である。
【図４８】ＳＯＩ・ＭＯＳＦＥＴとバルクＭＯＳＦＥＴのドレイン耐圧を比較するための図である。
【図４９】ＳＯＩ・ＭＯＳＦＥＴのスイッチング時の出力電流のオーバーシュートを説明する図である。
【図５０】図５０（ａ）はＳｉx Ｇｅ1-x 領域をｎ+ ソース／ドレイン領域に有するＳＯＩ・ＭＯＳＦＥＴの断面図で、図５０（ｂ）はそのポテンシャルプロファイル（バンドダイアグラム）である。
【図５１】図５１（ａ）はＳｉx Ｇｅ1-x 領域を有するＦＥＴと、有しないＦＥＴとを比較する図であり、図５１（ｂ）は両者のリーク電流を比較する図である。
【図５２】Ｇｅのイオン注入のドーズ量とドレイン耐圧の改善の効果との関係を示す図である。
【図５３】従来のＳｉx Ｇｅ1-x 領域を有するヘテロ接合ＭＯＳＦＥＴの結晶欠陥Ｄを示す図である。
【符号の説明】
１ 素子形成領域（活性領域）
４ 素子分離酸化膜
７ 後酸化膜
８ 層間絶縁膜
９ Ｕ溝
４７，４８ ＳｉＧｅ層（第１のＳｉＧｅ層）
５１ 第２のＳｉＧｅ層
７１ 側壁酸化膜
７３ 側壁窒化膜
７４ シリサイド膜
８２，８３，８４ 酸化膜
８５ ｎ- ソース領域
９５ ｎ- ドレイン領域
１１２ 高融点金属
２０１，３０１ ｐ型（１００）シリコン基板
２０２，２８２ 埋め込み酸化膜
２０３，２８３ ｐ型ＳＯＩ膜
２０４，３０５ ゲート酸化膜
２０５，３０８ ゲートポリシリコン電極
２０６ ｎ+ ソース／ドレイン領域
２１１，２１２，２１７，２２１，２２７，２３７，２４７，２５７，２６７，２７７，２７８，２８６，２８７，３１１，３１２，３１３，４１１，４１２ＳｉＧｅ領域
２１４ 空乏層
２１５ ｐｎ接合界面
２１６，３０２，３２３ ｎ+ ソース領域
２１８ ソース金属電極
２１９ Ｐの高不純物密度領域
２２５ ヘテロ接合界面
２２６，３０４，３２２ ｎ+ ドレイン領域
２２８ ドレイン金属電極
２２９ Ｐの高不純物密度領域
２３１ Ｇｅのイオン注入ピーク位置
２３２ Ｐのイオン注入ピーク位置
２４８，２４９，４５２ コンタクト金属
３０３ ｐ領域
３０６，３２７，３３７，４０７，４１７，４３７ 対向電極(プレート電極)
３０７ 窒化膜
３２５，３３５，４０５，４１５，４２５，４３５ 蓄積電極
３２６，３３６，４０６，４１６，４２６，４３６ 容量絶縁膜
３３２，４０９ ビット線
３３８，４０８，４１０，４１８，４３８ コンタクト電極
４０１ ｎ+ 基板
４１３ トレンチ内壁酸化膜
４１４ 鞘型プレート電極
Claims (9)
- 第１の絶縁膜上に形成された第１導電型の第１の半導体からなる第１半導体領域と、
該第１半導体領域の上に形成された第２の絶縁膜を介して前記第１半導体領域を流れる電流を制御するゲート電極と、
前記第１の半導体よりも禁制帯幅の小さい第２導電型の第２の半導体からなる第１のソース領域と、
該第１のソース領域に接して形成された、第２導電型の前記第１の半導体からなる第２のソース領域と
前記第１半導体領域を流れる電流がヘテロ接合界面を横切って流れるように、前記第１のソース領域に接続され、且つ前記第１半導体領域と前記ヘテロ接合界面を介して接続された第１導電型の前記第２の半導体からなる第２半導体領域
とを備えることを特徴とする半導体装置。 - 前記第１のソース領域は、前記第２のソース領域よりも深い部分を有し、前記第１の絶縁膜と、前記第１のソース領域が接していることを特徴とする請求項１記載の半導体装置。
- 前記第２のソース領域は前記第１半導体領域と前記第１半導体領域の上層部もしくは下層部で接していることを特徴とする請求項１記載の半導体装置。
- 前記第２のソース領域と、前記第１半導体領域とはお互いに接することなく前記第１のソース領域と前記第２半導体領域とを介して電気的に導通していることを特徴とする請求項１記載の半導体装置。
- 第１の絶縁膜上に形成された第１導電型の第１の半導体からなる第１半導体領域と、
前記第１半導体領域の上に形成された第２の絶縁膜を介して前記第１半導体領域を流れる電流を制御するゲート電極と、
前記第１の絶縁膜に接して形成され、第２導電型で前記第１の半導体よりも禁制帯幅の小さい第２の半導体からなる第１のソース領域と、
該第１のソース領域に接して、前記第１のソース領域よりも浅い位置に形成され、第２導電型で前記第１の半導体からなる第２のソース領域と、
前記第１半導体領域を流れる電流がヘテロ接合界面を横切って流れるように、前記第１の絶縁膜に接し、前記第１半導体領域の下層部と前記ヘテロ接合界面を介して接続され、且つ前記第１のソース領域とｐｎ接合界面を介して接続された第１導電型の前記第２の半導体からなる第２半導体領域
とを備えることを特徴とする半導体装置。 - 第１の絶縁膜上に形成された第１導電型の第１の半導体からなる第１半導体領域と、
該第１半導体領域の上に形成された前記第１の半導体よりも禁制帯幅の小さい第１導電型の第２の半導体からなる第２半導体領域と、
該第２半導体領域の上に形成された第２の絶縁膜を介して前記第２半導体領域を流れる電流を制御するゲート電極と、
第２導電型の前記第２の半導体からなる第１のソース領域と、
該第１のソース領域の上に接して形成された、第２導電型の前記第１の半導体からなる第２のソース領域
とを備え、前記第２のソース領域から前記第２半導体領域へ流れる電流が、ヘテロ接合界面を横切って流れるように、前記第２半導体領域が前記第１のソース領域にｐｎ接合界面を介して接続され、且つ前記第２のソース領域と前記第１のソース領域とが前記ヘテロ接合界面を介して接続されていることを特徴とする半導体装置。 - 前記第１のソース領域の上に、前記第１のソース領域に接して、金属シリサイド膜が形成されていることを特徴とする請求項１，５及び６のいずれか記載の半導体装置。
- 絶縁体からなる領域を少なくともその最上層に有する基体と、該基体の上部に形成された第１導電型の第１の半導体としての単結晶シリコン膜とからなるＳＯＩ基板を形成する第１ステップと、
該ＳＯＩ基板上の単結晶シリコン膜の表面にゲート絶縁膜及びゲート電極を形成する第２ステップと、
該ゲート電極をマスクとして第２導電型不純物イオンをイオン注入する第３ステップと、
前記ゲート電極の両側に側壁絶縁膜を形成する第４ステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとしてＧｅ又はＳｎの少なくとも一方のイオンをイオン注入し、前記第１の半導体からなる第１半導体領域中に、前記第１の半導体よりも禁制帯幅の小さい第２の半導体の領域を形成する第５ステップ
とを含み、前記第５ステップにおいて、前記側壁絶縁膜の少なくとも一部を透過して単結晶シリコン膜中にイオンが注入されるべく加速電圧を調整し、前記側壁絶縁膜の少なくとも一部を透過して注入されたイオンにより第１導電型の前記第２の半導体からなる第２半導体領域を形成し、
更に、前記第２導電型不純物イオンが注入された領域中の前記側壁絶縁膜を透過せず注入されたイオンの射影飛程の深さの領域に第２導電型の前記第２の半導体からなる第１のソース領域を、前記第２導電型不純物イオンが注入された領域中の前記側壁絶縁膜を透過せず注入されたイオンの前記射影飛程とは異なる深さの領域に第２導電型の前記第１の半導体からなる第２のソース領域を、それぞれ形成することを特徴とする半導体装置の製造方法。 - 絶縁体からなる領域を少なくともその最上層に有する基体と、該基体の上部に形成された第１導電型の単結晶シリコン膜とからなるＳＯＩ基板を形成する第１ステップと、
該ＳＯＩ基板上の単結晶シリコン膜の表面にゲート絶縁膜及びゲート電極を形成する第２ステップと、
該ゲート電極をマスクとして第２導電型不純物イオンをイオン注入する第３ステップと、
前記ゲート電極の両側に側壁絶縁膜を形成する第４ステップと、
前記ゲート電極及び前記側壁絶縁膜をマスクとしてＧｅ又はＳｎの少なくとも一方のイオンをイオン注入する第５ステップ
とを含み、前記第５ステップにおいて、前記側壁絶縁膜の少なくとも一部、前記ゲート電極及び前記ゲート絶縁膜を透過して前記単結晶シリコン膜にイオンが注入されるべく、加速電圧を調整してイオン注入を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002235155A JP4047098B2 (ja) | 1994-09-13 | 2002-08-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21907394 | 1994-09-13 | ||
| JP21851394 | 1994-09-13 | ||
| JP21859394 | 1994-09-13 | ||
| JP6-219073 | 1994-09-13 | ||
| JP6-218593 | 1994-09-13 | ||
| JP6-218513 | 1994-09-13 | ||
| JP6-305214 | 1994-12-08 | ||
| JP30524194 | 1994-12-08 | ||
| JP6-305241 | 1994-12-08 | ||
| JP30521494 | 1994-12-08 | ||
| JP2002235155A JP4047098B2 (ja) | 1994-09-13 | 2002-08-12 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23032995A Division JP3361922B2 (ja) | 1994-09-13 | 1995-09-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124476A JP2003124476A (ja) | 2003-04-25 |
| JP4047098B2 true JP4047098B2 (ja) | 2008-02-13 |
Family
ID=27553946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002235155A Expired - Fee Related JP4047098B2 (ja) | 1994-09-13 | 2002-08-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4047098B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060011906A1 (en) * | 2004-07-14 | 2006-01-19 | International Business Machines Corporation | Ion implantation for suppression of defects in annealed SiGe layers |
| JP5172083B2 (ja) * | 2004-10-18 | 2013-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法、並びにメモリ回路 |
| US7491995B2 (en) | 2006-04-04 | 2009-02-17 | Micron Technology, Inc. | DRAM with nanofin transistors |
| JP5234439B2 (ja) * | 2006-04-04 | 2013-07-10 | マイクロン テクノロジー， インク． | エッチングで作成したナノＦｉｎトランジスタ |
| US8734583B2 (en) | 2006-04-04 | 2014-05-27 | Micron Technology, Inc. | Grown nanofin transistors |
| US8354311B2 (en) | 2006-04-04 | 2013-01-15 | Micron Technology, Inc. | Method for forming nanofin transistors |
| JP7338975B2 (ja) * | 2018-02-12 | 2023-09-05 | 三星電子株式会社 | 半導体メモリ素子 |
| WO2019191907A1 (zh) * | 2018-04-03 | 2019-10-10 | 深圳市汇顶科技股份有限公司 | 阻变式存储器的制造方法和阻变式存储器 |
-
2002
- 2002-08-12 JP JP2002235155A patent/JP4047098B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003124476A (ja) | 2003-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3361922B2 (ja) | 半導体装置 | |
| US11004976B2 (en) | Semiconductor device including MOS transistor having silicided source/drain region and method of fabricating the same | |
| US7750405B2 (en) | Low-cost high-performance planar back-gate CMOS | |
| CN100337334C (zh) | 双栅极场效应晶体管及其制造方法 | |
| US7985638B2 (en) | Method of manufacturing semiconductor device | |
| US7078280B2 (en) | Vertical replacement-gate silicon-on-insulator transistor | |
| US7485537B2 (en) | Method of fabricating a vertical bipolar transistor with a majority carrier accumulation layer as a subcollector for SOI BiCMOS with reduced buried oxide thickness | |
| US6709935B1 (en) | Method of locally forming a silicon/geranium channel layer | |
| US6127712A (en) | Mosfet with buried contact and air-gap gate structure | |
| KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
| TW201010059A (en) | Integrated circuits | |
| KR20030004144A (ko) | 반도체장치 및 그 제조방법 | |
| JPH1012883A (ja) | 半導体装置 | |
| US6501135B1 (en) | Germanium-on-insulator (GOI) device | |
| JP4047098B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004006891A (ja) | 半導体装置とその製造方法 | |
| JP3441259B2 (ja) | 半導体装置 | |
| JP3458766B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR100597459B1 (ko) | 반도체 소자의 게이트 전극형성방법 | |
| CN114335139B (zh) | 一种基于fdsoi mosfet的esd结构及其制备方法 | |
| JP3450547B2 (ja) | 半導体装置およびその製造方法 | |
| US10886406B1 (en) | Semiconductor structure and method of manufacturing the same | |
| JPH07249768A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| KR100986631B1 (ko) | 실리콘 온 인슐레이터 상의 극초대집적회로 반도체 소자및 그 제조방법 | |
| KR20070090052A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060605 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070309 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071121 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101130 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121130 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |