JPH07249768A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 従来の完全空乏型ＳＯＩ ＭＯＳＦＥＴと同
等な低カットオフ特性、高駆動能力を得るとともに、完
全空乏型ＳＯＩ構造において本質的な問題であったドレ
イン耐圧の低下、並びに素子特性におけるハンプやヒス
テリシスを防止すること。 【構成】 基板１表面の半導体領域４に離間して設けら
れたソース、ドレイン領域と、このソース、ドレイン領
域間に設けられ、前記ソース、ドレイン領域間を結ぶ方
向に沿って凹凸が表面に形成されたチャネル領域と、こ
のチャネル領域下にその凹部に対応して埋め込み形成さ
れた第１の絶縁膜２と、前記チャネル領域上にゲート絶
縁膜として形成された第２の絶縁膜６と、この第２の絶
縁膜６を介して前記チャネル領域上に形成されたゲート
電極７とが具備されてなることを特徴とするＭＩＳ型半
導体装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＩＳ型半導体装置及び
その製造方法に係わり、特に改良されたＭＩＳ型電界効
果トランジスタ及びその製造方法に関する。

【０００２】

【従来の技術】従来、ＭＯＳ集積回路では主に素子の微
細化により集積度、及び回路動作の高速化が達成されて
きた。しかし、素子の微細化が進むにつれ、基板不純物
の高濃度化、ゲート絶縁膜の薄膜化等の限界が見え初
め、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）等の新たな素子構造が提案されている。

【０００３】特に、ＳＯＩ構造のＭＯＳＦＥＴ（以下、
ＳＯＩ ＭＯＳＦＥＴと称する。）は、高駆動能力で、
且つ良好なカットオフ特性を得ると共に、素子の寄生容
量を大幅に低減することができる素子として注目されて
いる。このＳＯＩ ＭＯＳＦＥＴにおいては、チャネル
及びソース・ドレイン領域の下に埋め込み絶縁膜が形成
され、上層の活性層が薄膜化されるとともに、不純物濃
度は低く抑えられており、上記活性層内が完全に空乏化
されている。この空乏化により上記した優れた特性を得
ることができる。

【０００４】しかし、上記したＳＯＩ ＭＯＳＦＥＴの
構造においては、基板の電位を固定することができず、
インパクトイオン化等で発生する少数キャリアが活性層
に蓄積する。これにより寄生トランジスタ効果が顕著と
なり、ドレイン耐圧の低下が著しくなる。さらに、ゲ−
ト電圧とドレイン電流間の関係を示す特性曲線において
屈曲部が現れたり（ハンプ）、オンオフ時においてドレ
イン電流がヒステリシス特性を持つようになるという問
題が生ずる。

【０００５】また、これらＳＯＩ構造を形成する方法と
して、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍ
ｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）やウエハの張り合わせ
等がこれまで用いられているが、局所的な埋め込み絶縁
膜の形成、上部活性層の膜厚制御性、並びに結晶性等に
おいて問題点がある。

【０００６】また、チャネル活性層内を空乏化させる素
子として、特願昭６２−２４１４１１に示された構造を
有するＭＯＳＦＥＴが提案されている。このＭＯＳＦＥ
ＴはＳＯＩ構造をとらず、上記のごときＳＯＩ ＭＯＳ
ＦＥＴ固有の問題点はない。上記ＭＯＳＦＥＴの具体的
な構造は、シリコン基板表面のチャネル領域にチャネル
長方向に沿って複数の溝（凹凸）が形成されたものであ
り、動作時に凸部側壁表面から空乏層が伸び、隣の凸部
側壁表面から伸びる空乏層と接し、凸部チャネル領域が
完全空乏化するものである。さらに、本構造では実効的
なチャネル幅も増加し、その結果素子の駆動能力が増加
するという利点もある。

【０００７】しかしながら、上記構造のＭＯＳＦＥＴに
おいては、溝底部に形成されるチャネルに対してはゲー
ト電極の支配力が弱く、パンチスルーを起こしやすいと
いう問題があった。

【０００８】

【発明が解決しようとする課題】以上述べたように、従
来のＭＩＳ型半導体装置及びその製造方法においては、
ＳＯＩ ＭＯＳＦＥＴ構造の場合には、ドレイン耐圧の
低下、ハンプ、ヒステリシスという問題があった。さら
に、チャネル領域に複数の溝が形成された構造のＭＯＳ
ＦＥＴの場合には、溝底部に形成されるチャネルに対し
てゲート電極の支配力が弱く、パンチスルーを起こしや
すいという問題があった。

【０００９】本発明は、完全空乏型ＳＯＩ ＭＯＳＦＥ
Ｔの利点を維持しつつドレイン耐圧の低下を抑制し、ハ
ンプやヒステリシスのない高駆動能力の素子を得ること
を目的とする。

【００１０】

【課題を解決するための手段】前述した問題を解決する
ため本発明は、基板表面の半導体領域に離間して設けら
れたソース、ドレイン領域と、このソース、ドレイン領
域間に設けられ、前記ソース、ドレイン領域間を結ぶ方
向に沿って凹凸が表面に形成されたチャネル領域と、こ
のチャネル領域下にその凹部に対応して埋め込み形成さ
れた第１の絶縁膜と、前記チャネル領域上にゲート絶縁
膜として形成された第２の絶縁膜と、この第２の絶縁膜
を介して前記チャネル領域上に形成されたゲート電極と
が具備されてなることを特徴とするＭＩＳ型半導体装置
を提供する。

【００１１】また本発明は、半導体基板上に第１の絶縁
膜を介して形成された半導体領域と、この半導体領域に
離間して設けられたソース、ドレイン領域と、このソー
ス、ドレイン領域間に設けられ、前記ソース、ドレイン
領域間を結ぶ方向に沿って凹凸が表面に形成されたチャ
ネル領域と、このチャネル領域下にその凸部に対応して
前記半導体基板と前記半導体領域との間に介在して形成
された半導体柱と、前記チャネル領域上にゲート絶縁膜
として形成された第２の絶縁膜と、この第２の絶縁膜を
介して前記チャネル領域上に形成されたゲート電極とが
具備されてなることを特徴とするＭＩＳ型半導体装置を
提供する。

【００１２】さらに本発明は、基板表面の半導体領域を
選択的にエッチングすることにより、一方向に沿って溝
を形成する工程と、前記溝の途中まで絶縁膜を埋め込む
工程と、前記半導体領域及び前記絶縁膜上に非晶質半導
体膜を形成する工程と、前記半導体領域をシ−ドとして
前記非晶質半導体膜を単結晶化することにより、単結晶
半導体膜を形成する工程と、前記溝が形成された方向が
チャネル長さ方向となるように、前記単結晶半導体膜に
ソース、ドレイン領域を形成するとともに、前記単結晶
半導体膜のチャネル領域上にゲート絶縁膜及びゲート電
極を形成する工程とを具備したことを特徴とするＭＩＳ
型半導体装置の製造方法を提供する。

【００１３】ここで、上記した本発明において以下の態
様が好ましい。 （１） 前記第１の絶縁膜は、前記ソース、ドレイン領
域の下にも渡って形成されていること。

【００１４】（２） 前記半導体柱は前記第１の絶縁膜
を貫通して設けられていること。 （３） 前記チャネル領域の凹凸は複数設けられている
こと。 （４） 前記チャネル領域の凹凸の凸部は、そのチャネ
ル幅方向の幅が前記ソース側よりも前記ドレイン側にお
いて長くなっていること。

【００１５】（５） 前記第１の絶縁膜の下に、所定の
電位の印加が可能な電極が形成されていること。 （６） 前記チャネル領域はｎ型となり、前記所定の電
位は零、若しくは負に設定されること。 （７） 前記チャネル領域はｐ型となり、前記所定の電
位は零、若しくは正に設定されること。

【００１６】

【作用】本発明のＭＩＳ型半導体装置によれば、半導体
領域のチャネル領域に設けられた凸部に対応して、前記
半導体領域と半導体基板間に介在して半導体柱が形成さ
れているので、素子動作中に前記半導体領域のドレイン
領域近傍において衝突電離等により発生した少数キャリ
アを、前記半導体柱を通して前記半導体基板へと吸い出
すことができる。特に、ゲ−ト電極の支配力が強い凸部
において、衝突電離等による少数キャリアがより多く発
生すると考えられ、この少数キャリアを上記の如く凸部
に対応して形成された半導体柱を通して半導体基板へと
効率よく吸い出すことが可能である。このため、前記半
導体領域のＳＯＩ中性領域の電位を一定に保つことがで
き、ドレイン耐圧を向上させ、ハンプやヒステリシスを
抑制することが可能である。さらに、基板より所望の電
位を与えれば、上記効果は一層著しくなり、寄生トラン
ジスタ効果を十分に低減させ、ドレイン耐圧の十分な向
上を図ることができる。

【００１７】一方、前記半導体領域のチャネル領域に設
けられた凹部に対応して、第１の絶縁膜が埋め込み形成
されているので、上記凸部とは逆にゲ−ト電極の支配力
が弱い凹部において、前記半導体基板の基板容量による
影響を十分に抑えることができ、パンチスルーを防止す
ることができる。

【００１８】また、半導体領域のチャネル領域に設けら
れた凹凸により、実効的な素子のチャネル幅が増加する
ので、その結果、素子の電流駆動能力も増加する。以上
のように、本発明のＭＩＳ型半導体装置によれば、完全
空乏型ＳＯＩ ＭＯＳＦＥＴと同様なカットオフ特性、
電流駆動能力が得られる。

【００１９】また、本発明のＭＩＳ型半導体装置の製造
方法によれば、初めに基板の所望領域をエッチングして
絶縁膜を埋め込み、素子のチャネル領域下となる任意の
場所に埋め込み絶縁膜を形成し、さらにその後、非結晶
半導体膜を成膜して、加熱により基板単結晶半導体との
界面より固相成長させる。ここで、シ−ド（種）として
の前記単結晶半導体の上面（（１００）系の面方位
等）、又は側面（（００１）、（０１０）系の面方位
等）は９０゜の角度をなし、さらに結晶面に対して４５
゜の方向に固相成長による単結晶化が安定して起こるの
で、結晶性の良好な単結晶半導体の活性層を形成するこ
とができる。

【００２０】さらに、埋め込み絶縁膜や、固相成長工程
でその種となる柱状単結晶半導体の間隔、本数、高さ、
厚さ、非結晶半導体の堆積膜厚、活性層中の不純物濃度
等を制御することにより、さらに、結晶性が良好で膜厚
の制御性も良い活性層を形成することができ、上記した
本発明のＭＩＳ型半導体装置を制御性良く製造すること
ができる。

【００２１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１（ａ）、（ｂ）は本発明によるＭＩＳ型半導
体装置に係る一実施例を示す概略図である。図１（ａ）
はその平面図、図１（ｂ）は図１（ａ）の矢印Ａ−Ａに
おける断面図である。この図１に示されるＭＩＳ型半導
体装置はＭＩＳ型電界効果トランジスタである。図中１
はｐ型Ｓｉ基板であり、この基板１上に埋め込み絶縁膜
２が形成され、この埋め込み絶縁膜２に囲まれるように
単結晶Ｓｉ柱３が形成されている。埋め込み絶縁膜２
は、後述するソース、ドレイン領域の全面若しくは一部
の下にも渡って延在して形成されているが、所望により
該ソース、ドレイン領域下に渡り延在しないようにする
場合もあり得る。しかしながら、完全空乏型ＳＯＩ Ｍ
ＯＳＦＥＴと同様なカットオフ特性、電流駆動能力を得
るためには、延在して形成されることが好ましい。

【００２２】また、前記単結晶Ｓｉ柱３を介して基板１
と導通するように、単結晶からなる活性層４が埋め込み
絶縁膜２上に形成されている。この活性層４は、非結晶
Ｓｉの固相成長により形成されており、ＬＯＣＯＳ（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法により素子分離されている。５は素子分離絶縁膜
である。活性層４の上には、ゲート絶縁膜６を介してゲ
ート電極７が設けられている。

【００２３】さらに、活性層４の表面にはゲート電極７
を挟んでｎ型のソース及びドレイン領域（図示せず。）
が形成されており、図１（ａ）に示すように、単結晶Ｓ
ｉ柱３が上記ｎ型ソース領域からドレイン領域にかかる
様にチャネル長さ方向に沿って形成されている。上記単
結晶Ｓｉ柱３は、上面から見て矩形状に形成されるとと
もに、チャネル幅方向に複数個平行に並んで形成されて
いる。単結晶Ｓｉ柱３は１つのみ形成されていても良
い。さらに、単結晶Ｓｉ柱３の上に対応する部分の活性
層４は、選択的に凸状に盛り上がっており、活性層４上
に形成されるゲート絶縁膜６及びゲート電極７は、上記
凸状の盛り上がりに応じた起伏形状を呈している。

【００２４】上記した本発明のＭＩＳ型電界効果トラン
ジスタによれば、以下に示す効果がある。即ち、活性層
４のチャネル領域に設けられた凸部に対応して、活性層
４と基板１間に単結晶Ｓｉ柱３が形成されているので、
素子動作中に活性層４のドレイン領域近傍において衝突
電離等により発生した少数キャリア（正孔）を、単結晶
Ｓｉ柱３を通して基板１へと吸い出すことができる。特
に、ゲ−ト電極７の支配力が強い凸部において、衝突電
離等による少数キャリアがより多く発生すると考えら
れ、この少数キャリアを上記の如く凸部に対応して形成
された単結晶Ｓｉ柱３を通して基板１へと効率よく吸い
出すことが可能である。このため、活性層４のＳＯＩ中
性領域の電位を一定に保つことができ、ドレイン耐圧を
向上させ、ハンプやヒステリシスを抑制することが可能
である。さらに、基板１より零（即ち、接地電位）或い
は負の電位を与えれば、上記効果は一層著しくなり、寄
生トランジスタ効果を十分に低減させ、ドレイン耐圧の
十分な向上を図ることができる。

【００２５】一方、活性層４のチャネル領域に設けられ
た凹部に対応して、埋め込み絶縁膜２が埋め込み形成さ
れているので、上記凸部とは逆にゲ−ト電極７の支配力
が弱い凹部において、基板１の基板容量による影響を十
分に抑えることができ、パンチスルーを防止することが
できる。

【００２６】また、活性層４のチャネル領域に設けられ
た凹凸により、実効的な素子のチャネル幅が増加するの
で、その結果、素子の電流駆動能力も増加する。以上の
ように、上記実施例に係わる本発明のＭＩＳ型電界効果
トランジスタによれば、完全空乏型ＳＯＩ ＭＯＳＦＥ
Ｔと同様なカットオフ特性、電流駆動能力が得られる。

【００２７】なお、上記した実施例には示していない
が、衝突電離によって正孔の発生しやすいドレイン近傍
に平面的に広い面積の単結晶Ｓｉ柱３領域を形成する
と、その正孔を活性層４より吸い出す効果も大きくな
る。例えば、チャネル領域の凹凸の凸部を、そのチャネ
ル幅方向の幅が前記ソース側よりも前記ドレイン側にお
いて長くなるように形成することが好ましい。

【００２８】図２に、従来のＳＯＩ ＭＯＳＦＥＴ及び
本発明のＭＩＳ型電界効果トランジスタの電流電圧特性
を比較した特性図を示す。図２（ａ）は従来の完全空乏
型のｎ型ＳＯＩ ＭＯＳＦＥＴにおける典型的なドレイ
ン電流電圧特性を示す特性図である。この場合、ドレイ
ン電圧の上昇に伴い、ドレイン領域近傍における衝突電
離等により正孔が発生し、この正孔は活性層としてのＳ
ＯＩ中性領域に注入される。それ以降注入された正孔
は、ソース側のポテンシャルの山を越えることができ
ず、そのまま上記ＳＯＩ中性領域に蓄積してその電位を
変化させてしまう。この結果、ソース及びドレイン領域
をエミッタ、コレクタとし、ＳＯＩ活性層の中性領域
（チャネル）をベ−スとする疑似バイポーラ動作が起こ
り、上記図２（ａ）に示したように素子耐圧の劣化やパ
ンチスルーという問題が生ずる。

【００２９】一方、図２（ｂ）は上記した本発明の実施
例におけるｎ型ＭＯＳＦＥＴのドレイン電流電圧特性を
示す特性図である。ここでは、ＳＯＩ活性層４の膜厚が
４０ｎｍ、埋め込み絶縁膜（酸化膜）２の膜厚が３００
ｎｍ、ゲート絶縁膜（酸化膜）６の膜厚が９ｎｍであ
る。また、埋め込み酸化膜６の表面から単結晶Ｓｉ柱３
の上面（図１（ｂ）の点線部分）までの高さは１００ｎ
ｍ、チャネル幅方向の単結晶Ｓｉ柱３の幅は１０ｎｍで
ある。上記活性層４中の不純物濃度は１×１０¹⁶ｃｍ^-3
に設定されており、素子の動作時のしきい値電圧におい
ては、ゲート電極７の下の活性層４全体が空乏化する。
さらに、埋め込み酸化膜２下の不純物濃度４×１０¹⁶ｃ
ｍ^-3のｐウエルに接地電位を与えることにより、素子動
作中に衝突電離等により発生した正孔は単結晶Ｓｉ柱３
を介しＳｉ基板１へと吸い出され、ＳＯＩ中性領域の電
位を一定に保つことができる。上記図２（ｂ）により、
従来問題であったドレイン耐圧の劣化が回避されている
ことがわかる。

【００３０】次に、本発明によるＭＩＳ型半導体装置の
製造方法として上記したＭＩＳ型電界効果トランジスタ
の製造方法の一実施例を示す。図３はその工程断面図で
ある。 まず、不純物濃度が４×１０¹⁶ｃｍ^-3のｐ型Ｓ
ｉ基板３１上に厚さ６ｎｍの熱酸化膜３２を形成する。
この上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅ
ｐｏｓｉｔｉｏｎ）法により厚さ２００ｎｍの多結晶Ｓ
ｉ膜３３を堆積し、さらにＣＶＤ法により厚さ２００ｎ
ｍのシリコン酸化膜３４を堆積する。

【００３１】次に、レジストパターン（図示せず）を設
け、これをマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法により、前記シリコン酸化膜
３４をエッチングする。ここで、レジストパターンを剥
離し、このシリコン酸化膜３４をマスクとしてＲＩＥ法
で多結晶Ｓｉ膜３３、熱酸化膜３２、Ｓｉ基板３１をそ
れぞれエッチングする（図３（ａ））。この時のＳｉ基
板の設ける溝３５の深さは５００ｎｍに設定する。

【００３２】次に、Ｓｉ基板３１の表面に１０ｎｍの熱
酸化膜３６を形成し、ＣＶＤ法によりシリコン酸化膜３
７を全面に１μｍ堆積する（図３（ｂ））。さらに、平
坦化のためのレジスト（図示せず）を塗布し、ベーキン
グによりフローさせる。その後、ＲＩＥ法によるエッチ
バックを行うことにより、Ｓｉ基板３１の溝３５の底部
より上に０．４μｍの厚さで、埋め込み酸化膜としてシ
リコン酸化膜３７を残す（図３（ｃ））。この時、多結
晶Ｓｉ膜３３上のシリコン酸化膜３４はエッチバックと
同時に剥離される。なお、多結晶Ｓｉ膜３３はエッチバ
ックのマスクとなる。

【００３３】次に、Ｓｉ基板３１の溝３５間に形成され
る単結晶Ｓｉ柱３８上の多結晶Ｓｉ膜３３、熱酸化膜３
２をＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎ
ｇ）法により剥離し、単結晶Ｓｉ柱３８の上面を露出さ
せた後、非結晶Ｓｉ膜３９を４０ｎｍ堆積させる（図４
（ａ））。

【００３４】この後、６００℃で３時間のアニールを行
うことにより、非結晶Ｓｉ膜３９と単結晶Ｓｉ柱３８と
の界面、即ち単結晶Ｓｉ柱３８の上面及び側面より非結
晶Ｓｉ膜３９の結晶化（固相成長）が起こり、単結晶Ｓ
ｉからなるＳＯＩ活性層４０が形成される。ここでは、
単結晶Ｓｉ柱３８を埋め込み酸化膜としてのシリコン酸
化膜３７より上に一部露出させているので、単結晶Ｓｉ
柱３８の上面では（１００）方向に、Ｓｉ柱３８の側面
では（１１０）方向に、共に一方向への結晶成長が同時
に起こる。このため、結晶成長がスムーズに進み、結晶
性の良好な単結晶の活性層４０を得ることが可能とな
る。また、ＳＯＩ活性層４０の膜厚は非結晶Ｓｉの堆積
膜厚によって決まり制御性に優れている。

【００３５】また、基板３１上に堆積された非結晶Ｓｉ
膜３９は、下地の凹凸を反映し段差が生じる。この非結
晶Ｓｉ膜３９を単結晶化するための熱工程後も該段差は
残るため、実効的な素子のチャネル幅が増加し、その結
果、素子の電流駆動能力も増加する。

【００３６】次に、上記ＳＯＩ活性層４０をＬＯＣＯＳ
法により選択酸化することによって、素子分離のための
シリコン酸化膜４１を形成する。次に、前記活性層４０
の表面に熱酸化により膜厚９ｎｍのゲート絶縁膜４２を
形成した後、ゲート電極となるリンが不純物として添加
された多結晶Ｓｉ膜４３をＣＶＤ法により堆積する。そ
の後、層間絶縁膜としてシリコン酸化膜４４を堆積し、
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）法を用いて表面を平坦化し、その上
に配線４５を形成する。

【００３７】以上のように、非結晶Ｓｉ膜３９の固相成
長のシードとして単結晶Ｓｉ柱３８を用いることによ
り、３次元的、且つ単一方向に、且つ同時に結晶成長を
させることができ、従来用いて来た製造技術を用いて容
易に所望の素子構造を実現することができる。

【００３８】なお、本発明は上記実施例に限定されるこ
とはない。例えば、上記実施例（ｎ型チャネル領域の場
合）においては、埋め込み酸化膜２下の不純物濃度４×
１０¹⁶ｃｍ^-3のｐウエルに接地電位を与えているが、こ
の電位として負の電位を与えることも可能である。さら
に、ｐ型チャネル領域の場合には、少数キャリアとして
蓄積されるものは電子となるので、基板に与える所望の
電位としては零（接地電位）、若しくは正の電位が好ま
しい。

【００３９】図４は、本発明によるＭＩＳ型半導体装置
の電界効果トランジスタに係わる他の実施例のゲート幅
方向の断面図である。この図に示すように、埋め込み酸
化膜２の下に基板電位を与えるための埋め込み電極５１
が形成されている。この埋め込み電極５１は、主として
金属、例えばＷ、Ａｌ、或いはこれらの化合物（シリサ
イド等）、さらにはド−プされたポリシリコン等の抵抗
の低い材料からなっている。上記埋め込み電極５１に所
定の電位を与えることによって、少数キャリアの吸い出
し効果をさらに向上させることができる。その電位は、
上記した場合と同様にｎ型チャネル領域の場合は零（接
地電位）、若しくは負の電位であり、ｐ型チャネル領域
の場合は零（接地電位）、若しくは正の電位である。

【００４０】また、上記実施例では、チャネル領域に設
けられた凹凸の凹部表面とソース及びドレイン領域表面
とが同一平面内にあるが、凸部表面とソース及びドレイ
ン領域表面とが同一平面内にあるようにしてもよい。

【００４１】さらに、上記実施例ではＭＩＳ型半導体装
置として電界効果トランジスタを挙げたが、他のデバイ
スでもよく、例えば不揮発性メモリ−や電荷結合デバイ
ス等に対しても本発明は適用可能である。その他本発明
の要旨を逸脱しない範囲で種々変形して実施できる。

【００４２】

【発明の効果】以上述べたように本発明によれば、素子
動作中にドレイン領域近傍において衝突電離等により発
生する少数キャリアを単結晶半導体柱を介し基板へと吸
い出すすので、ＳＯＩ中性領域の電位を一定に保つこと
ができ、従来問題であったドレイン耐圧の劣化等を回避
することが可能である。さらに、完全空乏型ＳＯＩ Ｍ
ＯＳＦＥＴと同様なカットオフ特性、電流駆動能力が得
られる。また、本発明の製造方法を採ることにより、結
晶性の良好な、且つ膜厚の制御性に優れた、基板と導通
のとれたＳＯＩ活性層を得ることができる。

【図面の簡単な説明】

【図１】 （ａ）は本発明によるＭＩＳ型半導体装置の
電界効果トランジスタに係わる一実施例の平面図、
（ｂ）は該実施例のゲート幅方向の断面図。

【図２】 （ａ）は従来のＳＯＩ ＭＯＳＦＥＴの電流
電圧特性、（ｂ）は本発明のＭＩＳ型電界効果トランジ
スタの電流電圧特性を示す特性図。

【図３】 本発明によるＭＩＳ型半導体装置の製造方法
として電界効果トランジスタの製造方法に係わる一実施
例を示す工程断面図。

【図４】 本発明によるＭＩＳ型半導体装置の製造方法
として電界効果トランジスタの製造方法に係わる一実施
例を示す、図３に続く工程断面図。

【図５】 本発明によるＭＩＳ型半導体装置の電界効果
トランジスタに係わる他の実施例のゲート幅方向の断面
図。

【符号の説明】

１、３１ Ｓｉ基板、 ２、３７ 埋め込み絶縁膜、 ３、３８ 単結晶Ｓｉ柱、 ４、４０ ＳＯＩ活性層、 ５、４１ 素子分離絶縁膜、 ６、４２ ゲート絶縁膜、 ７、４３ ゲート電極、 ３２、３６ 熱酸化膜、 ３３ 多結晶Ｓｉ膜、 ３４ Ｓｉ酸化膜、 ３５ 溝、 ３９ 非晶質Ｓｉ層、 ４４ 層間絶縁膜、 ４５ 上部配線、 ５１ 埋め込み電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水野 智久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 寺内 衛 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基板表面の半導体領域に離間して設けら
   れたソース、ドレイン領域と、このソース、ドレイン領
   域間に設けられ、前記ソース、ドレイン領域間を結ぶ方
   向に沿って凹凸が表面に形成されたチャネル領域と、こ
   のチャネル領域下にその凹部に対応して埋め込み形成さ
   れた第１の絶縁膜と、前記チャネル領域上にゲート絶縁
   膜として形成された第２の絶縁膜と、この第２の絶縁膜
   を介して前記チャネル領域上に形成されたゲート電極と
   が具備されてなることを特徴とするＭＩＳ型半導体装
   置。
2. 【請求項２】 半導体基板上に第１の絶縁膜を介して形
   成された半導体領域と、この半導体領域に離間して設け
   られたソース、ドレイン領域と、このソース、ドレイン
   領域間に設けられ、前記ソース、ドレイン領域間を結ぶ
   方向に沿って凹凸が表面に形成されたチャネル領域と、
   このチャネル領域下にその凸部に対応して前記半導体基
   板と前記半導体領域との間に介在して形成された半導体
   柱と、前記チャネル領域上にゲート絶縁膜として形成さ
   れた第２の絶縁膜と、この第２の絶縁膜を介して前記チ
   ャネル領域上に形成されたゲート電極とが具備されてな
   ることを特徴とするＭＩＳ型半導体装置。
3. 【請求項３】 前記半導体柱は前記第１の絶縁膜を貫通
   して設けられていることを特徴とする請求項２記載のＭ
   ＩＳ型半導体装置。
4. 【請求項４】 前記第１の絶縁膜は、前記ソース、ドレ
   イン領域の下にも渡って形成されていることを特徴とす
   る請求項１又は２記載のＭＩＳ型半導体装置。
5. 【請求項５】 前記チャネル領域の凹凸は複数設けられ
   ていることを特徴とする請求項１又は２記載のＭＩＳ型
   半導体装置。
6. 【請求項６】 前記チャネル領域の凹凸の凸部は、その
   チャネル幅方向の幅が前記ソース側よりも前記ドレイン
   側において長くなっていることを特徴とする請求項１又
   は２記載のＭＩＳ型半導体装置。
7. 【請求項７】 前記第１の絶縁膜の下に、所定の電位の
   印加が可能な電極が形成されていることを特徴とする請
   求項１又は２記載のＭＩＳ型半導体装置。
8. 【請求項８】 前記チャネル領域はｎ型となり、前記所
   定の電位は零、若しくは負に設定されることを特徴とす
   る請求項７記載のＭＩＳ型半導体装置。
9. 【請求項９】 前記チャネル領域はｐ型となり、前記所
   定の電位は零、若しくは正に設定されることを特徴とす
   る請求項７記載のＭＩＳ型半導体装置。
10. 【請求項１０】 基板表面の半導体領域を選択的にエッ
    チングすることにより、一方向に沿って溝を形成する工
    程と、前記溝の途中まで絶縁膜を埋め込む工程と、前記
    半導体領域及び前記絶縁膜上に非晶質半導体膜を形成す
    る工程と、前記半導体領域をシ−ドとして前記非晶質半
    導体膜を単結晶化することにより、単結晶半導体膜を形
    成する工程と、前記溝が形成された方向がチャネル長さ
    方向となるように、前記単結晶半導体膜にソース、ドレ
    イン領域を形成するとともに、前記単結晶半導体膜のチ
    ャネル領域上にゲート絶縁膜及びゲート電極を形成する
    工程とを具備したことを特徴とするＭＩＳ型半導体装置
    の製造方法。