JP3495257B2 - 半導体デバイスの製造方法 - Google Patents

半導体デバイスの製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、特にＳＯＩ(Silicon On Insulator)ＭＯＳＦＥＴ
に関する。
【０００２】
【従来の技術】一般に、ＳＯＩＣＭＯＳデバイスは、寄
生キャパシタンスを減少させ、急なしきい電圧の傾きを
有し、短チャネル効果を防止し、バルクＣＭＯＳのラッ
チアップを除去するために使用されてきた。しかしなが
ら、この種のＳＯＩＣＭＯＳデバイスはいくつかの問題
点を持っている。この内最も重要な問題は、フローティ
ングされたボディＮＭＯＳＦＥＴにおいてどのように寄
生キャパシタンスを防止するかである。ＰＭＯＳＦＥＴ
では正孔の衝突イオン化係数が前者に比べて遥かに低い
ためその重要性が減じるが、ＮＭＯＳＦＥＴでは寄生キ
ャパシタンスが非常に重要である。最近、このような問
題を回避するための研究が進んでいる。
【０００３】以下、従来の半導体デバイス及びその製造
方法を添付図面に基づき説明する。図１は従来技術の半
導体デバイスの構造断面図である。図１に示すように、
従来の半導体デバイスは、埋込絶縁層２３が形成された
基板２１に素子間の隔離のために形成させた素子隔離膜
２７させ、その隔離膜で隔離された活性領域にゲート電
極３１ａを形成させ、そのゲート電極３１ａの両側にソ
ース／ドレイン領域３５／３５ａを形成させた構造であ
る。ゲート電極と基板との間にはゲート酸化膜２９が形
成されている。ここで、基板２１は高抵抗のＰ型基板で
あり、ソース／ドレイン領域３５／３５ａは基板２１と
反対導電型の不純物がドープされたＮ導電型である。
【０００４】このようにして構成される従来の半導体デ
バイスの製造方法を添付図面に基づき説明する。図２は
従来の半導体デバイスの製造方法を説明するためのステ
ップ断面図である。まず、図２ａに示すように、Ｐ型基
板２１内に埋込絶縁層２３を形成する。この埋込絶縁層
２３の厚さは１００ｎｍであり、アクティブ基板２１の
厚さは５０ｎｍである。この後、フォトエッチングステ
ップにより基板２１を所定の深さにエッチングしてトレ
ンチ２５を形成する。
【０００５】図２ｂに示すように、トレンチ２５を絶縁
層で埋め込んで素子隔離膜２７を形成する。そして、し
きい値電圧の調節のためのチャネルイオン注入を施す。
図２ｃに示すように、５０Å程度のゲート絶縁膜２９を
成長させた後、不純物のドープされたポリシリコン層３
１を形成する。ここで、ＮＭＯＳを形成するためにはｎ
型不純物のドープされたポリシリコン層を形成し、ＰＭ
ＯＳを形成するにはｐ型不純物のドープされたポリシリ
コン層を形成する。
【０００６】図２ｄに示すように、ポリシリコン層３１
を選択的に除去してゲート電極３１ａを形成した後、ゲ
ート電極３１ａを含む全面に絶縁層（酸化物又は窒化
物）を堆積する。その絶縁層をエッチバックしてゲート
電極３１ａの両側面に側壁３３を形成する。次いで、側
壁３３とゲート電極３１ａをマスクに用いた不純物イオ
ン注入ステップで基板のゲート電極３１ａの両側にソー
ス／ドレイン領域３５／３５ａを形成する。次いで、図
２ｅに示すように、側壁３３を除去した後、アルゴンイ
オンの注入を施して不純物接合に沿ってダメージ層３７
を形成する。このアルゴンイオン注入のためのチルト角
は４〜７０゜、濃度は２×１０14ｃｍ2 とする。この
後、９５０℃の条件で約１０秒間熱処理（ＲＴＡ）を施
す。
【０００７】上記したような従来の半導体デバイスは、
ソース、ボディ、ドレインがそれぞれエミッタ、ベー
ス、コレクタとして作用する寄生バイポラートランジス
タのボディに再結合センタを形成することにより、エミ
ッタ注入効率を減少させる。従って、ＮＭＯＳの場合、
ボディから発生した正孔がソース（エミッタ）に向けて
容易に流れ出るようにして、フローティングボディ効果
(floating body effect)によるデバイスの特性低下を改
善している。
【０００８】
【発明が解決しようとする課題】しかし、上記の従来の
半導体デバイス及びその製造方法には以下の問題点があ
った。アルゴンイオンの注入によって基板と埋込絶縁層
との境界面に生じさせるダメージ層が、ゲート絶縁膜に
も影響を与えてゲート絶縁膜の信頼性を低下させ、且つ
ゲート絶縁膜の界面にも生じるめホットキャリヤ特性を
低下させる。ダメージ領域がソース／ドレイン領域にも
形成されてソース／ドレインの抵抗を増加させることに
なるため、電流を減少させる。
【０００９】 本発明は上記の問題点を解決するために
なされたものであり、その目的とするところは、ゲート
絶縁膜に損傷を与えずにダメージ層を形成させ、製造工
程をより一層簡略化することができる半導体デバイスの
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体デバイス
の製造方法により製造される半導体デバイスは、埋込絶
縁層が形成された基板と、埋込絶縁層と連結されるよう
基板の所定領域に埋め込まれた素子隔離膜と、活性領域
の基板上の所定領域にゲート絶縁膜を介在して形成され
たゲート電極と、ゲート電極の両側面に形成された側壁
と、ゲート電極の両側の基板に形成されたＬＤＤ領域を
有するソース／ドレイン領域と、そしてイオン注入によ
りゲート電極の下部の埋込絶縁層の境界面に形成された
ダメージ層とを備える。
【００１１】本発明の半導体デバイスの製造方法は、基
板の内部に埋込絶縁層を形成し、その埋込絶縁層と連結
されるよう基板の所定領域に絶縁層を埋め込んで素子隔
離膜を形成し、基板上にゲート絶縁膜を形成した後、キ
ャップ絶縁膜を有するゲート電極を形成する。さらに、
ゲート電極をマスクに用いてＬＤＤイオン注入を施した
後、ゲート電極の両側面に側壁を形成させた後、キャッ
プ絶縁膜を除去して、全面にＡｒイオンを注入してゲー
ト電極の下部の埋込絶縁層の境界面にダメージ層を形成
する。その後、ゲート電極の両側の基板に不純物イオン
注入を行ってソース／ドレイン領域を形成する。
【００１２】
【発明の実施の形態】以下、本発明実施形態について添
付図面に基づき説明する。図３は本実施の形態の半導体
デバイスの構造断面図である。本実施形態の半導体デバ
イスは、図３に示すように、表面から内側に入った位置
に埋込絶縁層４３が形成された基板４１に素子隔離のた
めの素子隔離膜４５を埋込絶縁層４３と接触する位置ま
で形成する。この素子隔離膜４５で区画された活性領域
の上にゲート絶縁膜４７を介してゲート電極４９ａが形
成されている。本実施形態においても従来のものと同様
にゲート電極４９ａの両側面に側壁５５を形成させる。
本実施形態においてはこの側壁５５は、ゲート電極４９
ａの厚さ（基板表面からの高さ）より厚く、すなわちゲ
ート電極の表面より上に突出するように形成する。基板
４１のゲート電極４９ａの両側には従来同様ＬＤＤ領域
５３を備えたソース／ドレイン領域５９／５９ａが形成
されている。ここで、埋込絶縁層４３の厚さは１０００
〜４０００Åであり、基板４１の埋込絶縁層４３上の厚
さは８００〜２０００Åである。ゲート電極４９ａは、
インサイチュー(in-situ)ドープされたポリシリコン、
及び不純物のドープされないポリシリコンのうち何れか
一つを使用する。
【００１３】このようにして構成される本実施形態の半
導体デバイスの製造方法を添付図面に基づき説明する。
図４〜図６は本実施形態の半導体デバイスの製造方法を
説明するためのステップ断面図である。まず、図４ａに
示すように、半導体基板４１内に埋込絶縁層４３を形成
する。この際、埋込絶縁層４３の厚さは１０００〜４０
００Åの範囲に形成し、埋込絶縁層４３上の基板４１の
厚さは８００〜２０００Å程度となるようにする。
【００１４】図４ｂに示すように、半導体基板４１の埋
込絶縁層４３の上の部分の所定に箇所を除去して埋込絶
縁層４３の表面が露出されるようトレンチを形成した
後、トレンチの内部に絶縁層を埋め込んで素子隔離膜４
５を形成する。この素子隔離膜４５を形成するには、本
実施形態のようにトレンチを形成してから埋め込むので
はなく、ＬＯＣＯＳ法を用いてもよい。いずれにして
も、この素子隔離膜４５は埋込絶縁層４３に連結する。
図４ｃに示すように、基板４１上にゲート絶縁膜４７を
形成し、その上にインサイチュードープされたポリシリ
コン４９、窒化膜５１を積層形成する。ここで、インサ
イチュードープされたポリシリコン層４９の代わりに、
ポリシリコン層及びメタルを積層したり、ポリシリコン
層とシリサイドを積層したり、さらには不純物のドープ
されないポリシリコン層を形成してもよい。このインサ
イチュードープされたポリシリコン層４９の厚さは１０
００〜２０００Åの範囲とする。窒化膜５１はキャップ
ゲート絶縁膜として用いられる。
【００１５】図５ｄに示すように、フォトエッチングで
窒化膜５１及びインサイチュードープされたポリシリコ
ン層４９を選択的に除去して、キャップゲート絶縁膜を
有するゲート電極４９ａを形成する。そのゲート電極４
９ａをマスクに用いた不純物イオン注入で基板４１にＬ
ＤＤ領域５３を形成する。図５ｅに示すように、キャッ
プゲート絶縁膜として用いられる窒化膜５１を含む基板
４１の全面に、窒化膜５１とのエッチング選択比が大き
な物質例えばシリコン酸化膜を堆積した後、エッチバッ
クしてゲート電極４９ａ及び窒化膜５１の両側面に側壁
５５を形成する。
【００１６】図６ｆに示すように、キャップ絶縁膜とし
ての窒化膜５１を除去する。次いで、側壁５５及びゲー
ト電極４９ａを含む全面にＡｒイオンを注入する。Ａｒ
イオンの代わりにＧｅ又はＳｉを用いてもよく、注入さ
れるイオンの濃度は１×１０14ｃｍ2 である。このＡｒ
イオンを注入することにより、ゲート電極４９ａの下部
の基板と埋込絶縁層４３の境界面に、Ａｒイオンによっ
てシリコンの格子が壊されたダメージ層５７が形成され
る。このダメージ層５７を形成するための位置の設定は
ゲート電極４９ａの厚さを調節することにより可能であ
る。すなわち、同図に示すように埋込絶縁層４３の基板
との境界面にダメージ層５７を形成するためには、ゲー
ト電極４９ａの厚さを考慮してイオン注入のエネルギー
を調節すればよい。ゲート電極４９ａの厚さは前述した
ように１０００〜２０００Åである。ダメージ層５７が
ゲート電極４９ａの下部のみに形成される理由は、ゲー
ト電極４９ａの両側の側壁５５の外側ではＡｒイオンが
基板４１の表面部を突き抜け埋込絶縁層４３内に注入さ
れるからである。すなわち、同じエネルギーでイオンを
注入した場合、基板４１の表面から埋込絶縁層４３まで
の距離に比べて、ゲート電極４９ａの表面から埋込絶縁
層４３までの距離がより遠いからである。また、側壁５
５はゲート電極より厚く形成させているので、側壁５５
の部分で基板にまで入り込むことはない。ここで、ダメ
ージ層５７の位置を決定する要因としては、上述したゲ
ート電極４９ａの厚さ及びイオン注入のエネルギーは勿
論、埋込絶縁層４３上の基板の厚さも包含される。
【００１７】次いで、図４ｇに示すように、側壁５５及
びゲート電極４９ａをマスクに用いた不純物イオン注入
により基板のゲート電極４１の両側にソース／ドレイン
領域５９／５９ａを形成する。これにより、本実施形態
の半導体デバイスの製造ステップが完了する。このソー
ス／ドレイン領域５９／５９ａはＮ導電型の基板４１と
反対導電型のＰ導電型である。ソース／ドレイン領域５
９／５９ａの抵抗を減少させるために、ソース／ドレイ
ン領域５９／５９ａの表面にシリサイドを形成させても
よい。
【００１８】このような本実施形態の半導体デバイス及
びその製造方法によれば、ボディが電気的にフローティ
ングされていても、寄生バイポーラトランジスタのベー
スに形成したダメージ層によってＮＭＯＳの動作に応じ
て発生する正孔はそのキャリヤライフタイムが短くな
る。
【００１９】 本発明方法により製造される半導体デバ
イスは、ＭＯＳＦＥＴ製造時にＡｒイオンの注入により
シリコン基板に形成されるダメージ層をゲート電極の下
部の基板と埋込絶縁層との境界面のみに形成したので、
ボディに発生する正孔のライフタイムをダメージ層によ
り短くすることができ、フローティングボディ効果を減
少させ、デバイスの特性を改善させることができる。ま
た、本発明方法によれば、Ａｒイオンの注入をチルト注
入でなく、垂直な注入であり、従来の方法に比べて正確
にダメージ層を所定の位置に設けることが可能となる。
さらに、請求項２の本発明方法は、Ａｒイオンの注入に
より形成されるダメージ層をゲート電極の下部の埋込絶
縁層の境界面のみに形成させるためには、ゲート電極の
厚さ、埋込絶縁層上の基板の厚さ、そしてイオン注入の
エネルギーを調節すればよく、それらの調節は既に従来
技術で確立されているので、製造工程が複雑になること
はない。
【図面の簡単な説明】
【図１】 従来技術の半導体デバイスの構造断面図。
【図２】 従来の半導体デバイスの製造方法を説明する
ためのステップ断面図。
【図３】 本実施形態の半導体デバイスの構造断面図。
【図４】 本発明実施形態の半導体デバイスの製造方法
を説明するためのステップ断面図。
【図５】 本発明実施形態の半導体デバイスの製造方法
を説明するためのステップ断面図。
【図６】 本発明実施形態の半導体デバイスの製造方法
を説明するためのステップ断面図。
【符号の説明】
２１、４１ 基板 ２３、４３ 埋込絶縁層 ２７、４５ 素子隔離膜 ３１ａ、４９ａ ゲート電極 ２９、４７ ゲート絶縁膜 ３５／３５ａ、５９／５９ａ ソース／ドレイン領域 ５５ 側壁 ３７、５７ ダメージ層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−8321（ＪＰ，Ａ) 特開 昭58−15274（ＪＰ，Ａ) 特開 昭61−32470（ＪＰ，Ａ) 特開 平11−74538（ＪＰ，Ａ) 特開 平４−171766（ＪＰ，Ａ) 特開 平３−1573（ＪＰ，Ａ) 特開 平９−219528（ＪＰ，Ａ) 特開 平９−139434（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/265

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板の内部に埋込絶縁層を形成するステ
    ップと、 前記埋込絶縁層に達するように基板の所定領域に絶縁層
    を埋め込んで素子隔離膜を形成するステップと、 前記基板上にゲート絶縁膜を形成した後、キャップ絶縁
    膜を有するゲート電極を形成するステップと、 前記ゲート電極をマスクに用いてＬＤＤイオン注入を施
    した後、前記ゲート電極の両側面に側壁を形成するステ
    ップと、 前記キャップ絶縁膜を除去した後、全面にＡｒイオンを
    注入してゲート電極の下部の基板と埋込絶縁層との境界
    面にダメージ層を形成するステップと、 前記基板のゲート電極の両側に不純物イオン注入を行っ
    てソース／ドレイン領域を形成するステップと、 を備えることを特徴とする半導体デバイスの製造方法。
  2. 【請求項２】 前記ダメージ層の位置は、ゲート電極の
    厚さ、埋込絶縁層上の基板の厚さ、そしてイオン注入の
    エネルギーによって調整することを特徴とする請求項１
    記載の半導体デバイスの製造方法。
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