JPH1012883A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1012883A JPH1012883A JP15999696A JP15999696A JPH1012883A JP H1012883 A JPH1012883 A JP H1012883A JP 15999696 A JP15999696 A JP 15999696A JP 15999696 A JP15999696 A JP 15999696A JP H1012883 A JPH1012883 A JP H1012883A
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Abstract
(57)【要約】
【課題】 基板浮遊効果が問題となるような、ｐチャン
ネル絶縁ゲート型半導体デバイスにおいて、リーク電流
の発生を伴うことなく、チャンネル領域に蓄積した電子
を有効に吸い出すことのできる半導体装置を実現する。 【解決手段】 基板浮遊効果を抑制し、ドレイン耐圧を
向上させるための新規な構造であり、具体的にはｐ+ ソ
ース領域又はｐ+ ドレイン領域の少なくとも一部もしく
は全部、又はその上部もしくは下部にＳｉx Ｇｅ1-x ，
Ｓｉx Ｓｎ1-x 等のチャンネル部を構成している第１の
半導体領域（シリコン）よりも禁制帯幅の小さい第２の
半導体の領域（狭バンドギャップ半導体領域）を形成す
る。
ネル絶縁ゲート型半導体デバイスにおいて、リーク電流
の発生を伴うことなく、チャンネル領域に蓄積した電子
を有効に吸い出すことのできる半導体装置を実現する。 【解決手段】 基板浮遊効果を抑制し、ドレイン耐圧を
向上させるための新規な構造であり、具体的にはｐ+ ソ
ース領域又はｐ+ ドレイン領域の少なくとも一部もしく
は全部、又はその上部もしくは下部にＳｉx Ｇｅ1-x ，
Ｓｉx Ｓｎ1-x 等のチャンネル部を構成している第１の
半導体領域（シリコン）よりも禁制帯幅の小さい第２の
半導体の領域（狭バンドギャップ半導体領域）を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は単体の絶縁ゲート型
半導体装置およびこれを含む集積回路（ＬＳＩ）等の半
導体装置に係り、特に絶縁膜上に形成される絶縁ゲート
型半導体装置に関わる。
半導体装置およびこれを含む集積回路（ＬＳＩ）等の半
導体装置に係り、特に絶縁膜上に形成される絶縁ゲート
型半導体装置に関わる。
【０００２】
【従来の技術】近年の２５６Ｍｂダイナミックランダム
アクセスメモリ（ＤＲＡＭ）技術等に見られる半導体集
積回路（ＬＳＩ）の高集積化への進歩には著しいものが
ある。しかし、ＤＲＡＭを例に説明すると、集積度の進
展にともない、メモリセル面積は益々減少する傾向にあ
り、アルファ線により引き起こされるいわゆるソフトエ
ラーを防ぐためのセル容量の確保が難しくなっている。
ＤＲＡＭのソフトエラー防止のためには図１１に示すよ
うな絶縁膜（ＳＯＩ絶縁膜）２０２上の単結晶シリコン
膜１６５上に半導体素子を作る、いわゆるＳＯＩ（Ｓｉ
ｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造が採用さ
れている。ＳＯＩ素子は、微細かつ高速動作が可能であ
り、高性能素子として有望である。ＳＯＩ構造を用いれ
ば、アルファ線により発生する電子・正孔対を、ＳＯＩ
絶縁膜上の単結晶シリコン膜（以下、「ＳＯＩ膜」とい
う）１６５内に制限することができるためソフトエラー
耐性は飛躍的に向上する。図１１はｎチャンネルＳＯＩ
素子であるが、このｎチャンネルＳＯＩ素子は、図１２
に示すように、チャンネル領域に蓄積された正孔（ホー
ル）による、いわゆる基板浮遊効果が生じるためドレイ
ン破壊電圧がバルクＭＯＳＦＥＴに比して低いという欠
点がある。また従来のｎチャンネルＳＯＩ素子は図１３
に示すようにスイッチング動作における電流オーバーシ
ュートなどの不安定性の問題もあり、実用上の大きな問
題になっている。
アクセスメモリ（ＤＲＡＭ）技術等に見られる半導体集
積回路（ＬＳＩ）の高集積化への進歩には著しいものが
ある。しかし、ＤＲＡＭを例に説明すると、集積度の進
展にともない、メモリセル面積は益々減少する傾向にあ
り、アルファ線により引き起こされるいわゆるソフトエ
ラーを防ぐためのセル容量の確保が難しくなっている。
ＤＲＡＭのソフトエラー防止のためには図１１に示すよ
うな絶縁膜（ＳＯＩ絶縁膜）２０２上の単結晶シリコン
膜１６５上に半導体素子を作る、いわゆるＳＯＩ（Ｓｉ
ｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造が採用さ
れている。ＳＯＩ素子は、微細かつ高速動作が可能であ
り、高性能素子として有望である。ＳＯＩ構造を用いれ
ば、アルファ線により発生する電子・正孔対を、ＳＯＩ
絶縁膜上の単結晶シリコン膜（以下、「ＳＯＩ膜」とい
う）１６５内に制限することができるためソフトエラー
耐性は飛躍的に向上する。図１１はｎチャンネルＳＯＩ
素子であるが、このｎチャンネルＳＯＩ素子は、図１２
に示すように、チャンネル領域に蓄積された正孔（ホー
ル）による、いわゆる基板浮遊効果が生じるためドレイ
ン破壊電圧がバルクＭＯＳＦＥＴに比して低いという欠
点がある。また従来のｎチャンネルＳＯＩ素子は図１３
に示すようにスイッチング動作における電流オーバーシ
ュートなどの不安定性の問題もあり、実用上の大きな問
題になっている。
【０００３】このような、ｎチャンネルＳＯＩ・素子に
おける基板浮遊効果対策として、ＭＯＳＦＥＴのチャン
ネル領域に対してバンドギャップ（禁制帯幅）Ｅｇの狭
い材料をソース領域に用いた構造が提案されている（特
開平１−２５５２５２号公報）。特開平１−２５５２５
２号公報に開示されたＭＯＳＦＥＴにおいてはソース領
域を構成する半導体材料のバンドギャップＥｇを狭める
ことにより、基板浮遊効果の主原因となる、正孔のチャ
ンネル内の蓄積が効果的に防止可能である。
おける基板浮遊効果対策として、ＭＯＳＦＥＴのチャン
ネル領域に対してバンドギャップ（禁制帯幅）Ｅｇの狭
い材料をソース領域に用いた構造が提案されている（特
開平１−２５５２５２号公報）。特開平１−２５５２５
２号公報に開示されたＭＯＳＦＥＴにおいてはソース領
域を構成する半導体材料のバンドギャップＥｇを狭める
ことにより、基板浮遊効果の主原因となる、正孔のチャ
ンネル内の蓄積が効果的に防止可能である。
【０００４】Ｓｉをチャンネル領域とするＭＯＳＦＥＴ
に対してバンドギャップの狭い材料として、最も代表的
なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）であり、これを
用いたＳＯＩ・ＭＯＳＦＥＴの一つを図１４（ａ）に示
す。図１４（ａ）のｎチャンネルＳＯＩ・ＭＯＳＦＥＴ
は台基板となるＳｉ基板２０１の上に酸化膜等のＳＯＩ
絶縁膜２０２が形成されその上に活性層となるｐ型のＳ
ＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ+ ソ
ース／ドレイン領域２０６が形成されている。図１４
（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０６
の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点で
ある。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０６
とに挾まれたｐ型ＳＯＩ膜からなるチャンネル領域２０
３の上部にはゲート酸化膜２５が形成され、その上にた
とえばポリシリコン等のゲート電極２６が形成されてい
る点は通常のｎチャンネルＭＯＳＦＥＴと同様である。
に対してバンドギャップの狭い材料として、最も代表的
なものはＳｉx Ｇｅ1-x （０＜ｘ＜１）であり、これを
用いたＳＯＩ・ＭＯＳＦＥＴの一つを図１４（ａ）に示
す。図１４（ａ）のｎチャンネルＳＯＩ・ＭＯＳＦＥＴ
は台基板となるＳｉ基板２０１の上に酸化膜等のＳＯＩ
絶縁膜２０２が形成されその上に活性層となるｐ型のＳ
ＯＩ膜２０３が形成され、このＳＯＩ膜の一部にｎ+ ソ
ース／ドレイン領域２０６が形成されている。図１４
（ａ）の特徴は、このｎ+ ソース／ドレイン領域２０６
の内部にＳｉx Ｇｅ1-x 層２０７が形成されている点で
ある。ｎ+ ソース領域２０６とｎ+ ドレイン領域２０６
とに挾まれたｐ型ＳＯＩ膜からなるチャンネル領域２０
３の上部にはゲート酸化膜２５が形成され、その上にた
とえばポリシリコン等のゲート電極２６が形成されてい
る点は通常のｎチャンネルＭＯＳＦＥＴと同様である。
【０００５】図１４（ａ）のｎチャンネルＳＯＩ・ＭＯ
ＳＦＥＴのポテンシャルプロファイルを図１４（ｂ）に
示す。このようなＭＯＳＦＥＴでは、図１４（ｂ）に示
すように、ソース領域のバンドギャップを破線の位置ま
で狭くすることができ、ｎ+ソース領域内部へ流れる正
孔電流は、指数関数的に増大することが実験的に、ある
いはシミュレーションにより明らかである。たとえばチ
ャンネル長０．５μｍのｎチャンネルＳＯＩ・ＭＯＳＦ
ＥＴの電流電圧特性を図１５に示す。図１５に示す電流
電圧特性のうち実線はＧｅイオンを加速電圧Ｖac＝５０
ｋＶにおいて、ドーズ量Φ＝３×１０16ｃｍ-2でイオン
注入したＳＯＩ・ＭＯＳＦＥＴについて測定したもので
ある。図１５において破線で示すＳｉのみをソース／ド
レイン領域とする（ＳｉＧｅ領域無しの）ｎチャンネル
ＭＯＳＦＥＴに対し、実線で示すＳｉＧｅ層をソース／
ドレイン領域内部に有するｎチャンネルＭＯＳＦＥＴは
ドレイン破壊電圧が１Ｖ以上改善していることがわか
る。
ＳＦＥＴのポテンシャルプロファイルを図１４（ｂ）に
示す。このようなＭＯＳＦＥＴでは、図１４（ｂ）に示
すように、ソース領域のバンドギャップを破線の位置ま
で狭くすることができ、ｎ+ソース領域内部へ流れる正
孔電流は、指数関数的に増大することが実験的に、ある
いはシミュレーションにより明らかである。たとえばチ
ャンネル長０．５μｍのｎチャンネルＳＯＩ・ＭＯＳＦ
ＥＴの電流電圧特性を図１５に示す。図１５に示す電流
電圧特性のうち実線はＧｅイオンを加速電圧Ｖac＝５０
ｋＶにおいて、ドーズ量Φ＝３×１０16ｃｍ-2でイオン
注入したＳＯＩ・ＭＯＳＦＥＴについて測定したもので
ある。図１５において破線で示すＳｉのみをソース／ド
レイン領域とする（ＳｉＧｅ領域無しの）ｎチャンネル
ＭＯＳＦＥＴに対し、実線で示すＳｉＧｅ層をソース／
ドレイン領域内部に有するｎチャンネルＭＯＳＦＥＴは
ドレイン破壊電圧が１Ｖ以上改善していることがわか
る。
【０００６】図１４（ａ）に断面構造を示したようなｎ
チャンネルＳＯＩ・ＭＯＳＦＥＴは以下のような製造工
程で製造される。まず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉ
ｏｎｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用
いてＳＯＩ基板を作成する。すなわち、シリコン基板２
０１に酸素イオンをイオン注入し、熱処理することによ
り、上層のシリコン膜（ＳＯＩ膜）２０３と下層のシリ
コン基板２０１を分離するように、埋め込み酸化膜（Ｓ
ＯＩ絶縁膜）２０２を形成する。そして、上層のＳＯＩ
膜２０３に対して隣接する素子間を電気的に分解するた
めの、素子間分離領域となるフィールド酸化膜領域をＳ
ｉ3 Ｎ4 膜等を用いたＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等により形成
する（ただし、図１４（ａ）においては、素子間分離領
域の図示を省略しているが、図示部分からはずれた両側
の位置にあることは容易に理解されるであろう）。続い
て、ＬＯＣＯＳ法に用いたＳｉ3 Ｎ4 膜等を除去し、フ
ィールド酸化膜領域に囲まれた素子形成領域（活性領
域）２０３の表面を露出させ、その露出した活性領域
（ＳＯＩ膜）２０３の表面に熱酸化法等によりゲート酸
化膜２５を形成する。そしてこの後、この上にＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によるポリシ
リコン膜２６の形成を行う。そして、フォト・リソグラ
フィー工程により、レジストパターンをポリシリコン膜
２６のゲート電極予定領域部分の上部のみに形成し、こ
のレジストパターンをマスクとしてＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ）法等により、ポリシリ
コンゲート電極２６、及びゲート酸化膜２５を形成す
る。そして、ｎ+ ソース／ドレイン領域２０６形成のた
めのＡｓ等のｎ型不純物イオンをポリシリコンゲート電
極２６を用いて自己整合的にイオン注入し、熱処理す
る。続いて、このソース／ドレイン領域２０６にＧｅを
イオン注入し、熱処理を施し、ソース／ドレイン領域２
０６の内部にＳｉＧｅ層２０７を形成すれば、図１４
（ａ）に示すような、ｎチャンネルＳＯＩ・ＭＯＳＦＥ
Ｔが完成する。実際にはこの後、さらに酸化膜、ＰＳＧ
膜、ＢＰＳＧ膜等の層間絶縁膜を表面に堆積し、この層
間絶縁膜中に電極コンタクト用の開口（コンタクトホー
ル）を形成し、ソース／ドレイン金属電極配線等のメタ
ライゼーション工程を行うのであるが、ここでは図示を
省略する。
チャンネルＳＯＩ・ＭＯＳＦＥＴは以下のような製造工
程で製造される。まず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉ
ｏｎｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法を用
いてＳＯＩ基板を作成する。すなわち、シリコン基板２
０１に酸素イオンをイオン注入し、熱処理することによ
り、上層のシリコン膜（ＳＯＩ膜）２０３と下層のシリ
コン基板２０１を分離するように、埋め込み酸化膜（Ｓ
ＯＩ絶縁膜）２０２を形成する。そして、上層のＳＯＩ
膜２０３に対して隣接する素子間を電気的に分解するた
めの、素子間分離領域となるフィールド酸化膜領域をＳ
ｉ3 Ｎ4 膜等を用いたＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等により形成
する（ただし、図１４（ａ）においては、素子間分離領
域の図示を省略しているが、図示部分からはずれた両側
の位置にあることは容易に理解されるであろう）。続い
て、ＬＯＣＯＳ法に用いたＳｉ3 Ｎ4 膜等を除去し、フ
ィールド酸化膜領域に囲まれた素子形成領域（活性領
域）２０３の表面を露出させ、その露出した活性領域
（ＳＯＩ膜）２０３の表面に熱酸化法等によりゲート酸
化膜２５を形成する。そしてこの後、この上にＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によるポリシ
リコン膜２６の形成を行う。そして、フォト・リソグラ
フィー工程により、レジストパターンをポリシリコン膜
２６のゲート電極予定領域部分の上部のみに形成し、こ
のレジストパターンをマスクとしてＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ）法等により、ポリシリ
コンゲート電極２６、及びゲート酸化膜２５を形成す
る。そして、ｎ+ ソース／ドレイン領域２０６形成のた
めのＡｓ等のｎ型不純物イオンをポリシリコンゲート電
極２６を用いて自己整合的にイオン注入し、熱処理す
る。続いて、このソース／ドレイン領域２０６にＧｅを
イオン注入し、熱処理を施し、ソース／ドレイン領域２
０６の内部にＳｉＧｅ層２０７を形成すれば、図１４
（ａ）に示すような、ｎチャンネルＳＯＩ・ＭＯＳＦＥ
Ｔが完成する。実際にはこの後、さらに酸化膜、ＰＳＧ
膜、ＢＰＳＧ膜等の層間絶縁膜を表面に堆積し、この層
間絶縁膜中に電極コンタクト用の開口（コンタクトホー
ル）を形成し、ソース／ドレイン金属電極配線等のメタ
ライゼーション工程を行うのであるが、ここでは図示を
省略する。
【０００７】
【発明が解決しようとする課題】一方、ｐチャンネルＳ
ＯＩ・ＭＯＳＦＥＴについては最近までドレイン破壊電
圧が高いなどの事のため基板浮遊効果は大きな注目を集
めていなかった。ドレイン破壊電圧が高いのはｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴの電流駆動力がｎチャンネル
ＳＯＩ・ＭＯＳＦＥＴのそれに比べ小さく、かつドレイ
ン近傍の電界による正孔の電子に対するインパクトイオ
ン化率が小さいことのためである。しかしながら本発明
の発明者による詳細な実験により、ゲート長０．５μｍ
以下の素子等を用いたＬＳＩパターンの微細化に伴い、
ｐチャンネルＳＯＩ・ＭＯＳＦＥＴにおいてもその電流
駆動力が高まり、ドレイン近傍の電界の上昇が起こり、
もはや基板浮遊効果は無視できなくなってきている事が
次第に明らかになってきた。例えば図１６（ａ）に示す
ようにｐチャンネルＳＯＩ・ＭＯＳＦＥＴでもＩｄ−Ｖ
ｄ靜特性中のキンクが見られること、あるいは、図１６
（ｂ）に示すような５極管領域でのしきい値係数の異常
な減少が現れることが明らかになってきた。これらの異
常な特性はｎチャンネルＳＯＩ・ＭＯＳＦＥＴの場合と
同様、たとえばアナログ回路での出力波の“ひずみ”を
形成する原因となるし、５極管領域でのしきい値の低下
を引き起こす。さらに図１７（ａ）に示す様な、バルク
ＭＯＳＦＥＴ（破線）に比してドレイン耐圧の低下した
ｐチャンネルＳＯＩ・ＭＯＳＦＥＴ（実線）を例えば図
１７（ｂ）に示すようなＣＭＯＳインバータ回路に用い
た場合においては入力を高レベル（Ｈｉｇｈ）にしても
出力が低レベル（Ｌｏｗ）にならず出力がフルスイング
しないという問題を起こす。
ＯＩ・ＭＯＳＦＥＴについては最近までドレイン破壊電
圧が高いなどの事のため基板浮遊効果は大きな注目を集
めていなかった。ドレイン破壊電圧が高いのはｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴの電流駆動力がｎチャンネル
ＳＯＩ・ＭＯＳＦＥＴのそれに比べ小さく、かつドレイ
ン近傍の電界による正孔の電子に対するインパクトイオ
ン化率が小さいことのためである。しかしながら本発明
の発明者による詳細な実験により、ゲート長０．５μｍ
以下の素子等を用いたＬＳＩパターンの微細化に伴い、
ｐチャンネルＳＯＩ・ＭＯＳＦＥＴにおいてもその電流
駆動力が高まり、ドレイン近傍の電界の上昇が起こり、
もはや基板浮遊効果は無視できなくなってきている事が
次第に明らかになってきた。例えば図１６（ａ）に示す
ようにｐチャンネルＳＯＩ・ＭＯＳＦＥＴでもＩｄ−Ｖ
ｄ靜特性中のキンクが見られること、あるいは、図１６
（ｂ）に示すような５極管領域でのしきい値係数の異常
な減少が現れることが明らかになってきた。これらの異
常な特性はｎチャンネルＳＯＩ・ＭＯＳＦＥＴの場合と
同様、たとえばアナログ回路での出力波の“ひずみ”を
形成する原因となるし、５極管領域でのしきい値の低下
を引き起こす。さらに図１７（ａ）に示す様な、バルク
ＭＯＳＦＥＴ（破線）に比してドレイン耐圧の低下した
ｐチャンネルＳＯＩ・ＭＯＳＦＥＴ（実線）を例えば図
１７（ｂ）に示すようなＣＭＯＳインバータ回路に用い
た場合においては入力を高レベル（Ｈｉｇｈ）にしても
出力が低レベル（Ｌｏｗ）にならず出力がフルスイング
しないという問題を起こす。
【０００８】以上述べた問題点を鑑み本発明の目的は、
ゲート長０．５μｍ以下の微細化された構造において無
視できなくなってきているｐチャンネルＳＯＩ・ＭＯＳ
ＦＥＴを含むｐＭＯＳＬＳＩやＣＭＯＳＬＳＩ等の半導
体装置の基板浮遊効果を抑制することが可能な新規な構
造、を提供することである。
ゲート長０．５μｍ以下の微細化された構造において無
視できなくなってきているｐチャンネルＳＯＩ・ＭＯＳ
ＦＥＴを含むｐＭＯＳＬＳＩやＣＭＯＳＬＳＩ等の半導
体装置の基板浮遊効果を抑制することが可能な新規な構
造、を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は第１の絶縁膜上に形成されたｎ型の第１の
半導体領域と、ソース領域と、ドレイン領域と、該第１
の半導体領域の上部に形成されたゲート絶縁膜としての
第２の絶縁膜を介して該第１の半導体領域を流れる電流
を制御するゲート電極とを有するトランジスタを少なく
とも含む半導体装置であって、該ソースおよびドレイン
領域にはｐ型不純物元素が含まれ、該ソースおよびドレ
イン領域の少なくとも一方の領域の少なくとも一部又は
全部あるいは一部チャンネル領域に至るまでが前記第１
の半導体領域よりも禁制帯幅（バンドギャップ）Ｅｇの
小さい第２の半導体領域から成ることを第１の特徴とす
る。
に、本発明は第１の絶縁膜上に形成されたｎ型の第１の
半導体領域と、ソース領域と、ドレイン領域と、該第１
の半導体領域の上部に形成されたゲート絶縁膜としての
第２の絶縁膜を介して該第１の半導体領域を流れる電流
を制御するゲート電極とを有するトランジスタを少なく
とも含む半導体装置であって、該ソースおよびドレイン
領域にはｐ型不純物元素が含まれ、該ソースおよびドレ
イン領域の少なくとも一方の領域の少なくとも一部又は
全部あるいは一部チャンネル領域に至るまでが前記第１
の半導体領域よりも禁制帯幅（バンドギャップ）Ｅｇの
小さい第２の半導体領域から成ることを第１の特徴とす
る。
【００１０】さらに上記目的を達成するために、本発明
は第１の絶縁膜上に形成されたｎ型の第１の半導体領域
と、ソース領域と、ドレイン領域と、該第１の半導体領
域の上部に形成されたゲート絶縁膜を介して該第１の半
導体領域を流れる電流を制御するゲート電極とを有する
トランジスタを少なくとも含む半導体装置であって、該
ソースおよびドレイン領域にはｐ型不純物元素が含ま
れ、該ソースおよびドレイン領域の少なくとも一方の領
域の上部もしくは下部又は上部および下部の両方に前記
第１の半導体領域よりも禁制帯幅Ｅｇの小さい第２の半
導体領域が形成されたことを第２の特徴とする。
は第１の絶縁膜上に形成されたｎ型の第１の半導体領域
と、ソース領域と、ドレイン領域と、該第１の半導体領
域の上部に形成されたゲート絶縁膜を介して該第１の半
導体領域を流れる電流を制御するゲート電極とを有する
トランジスタを少なくとも含む半導体装置であって、該
ソースおよびドレイン領域にはｐ型不純物元素が含ま
れ、該ソースおよびドレイン領域の少なくとも一方の領
域の上部もしくは下部又は上部および下部の両方に前記
第１の半導体領域よりも禁制帯幅Ｅｇの小さい第２の半
導体領域が形成されたことを第２の特徴とする。
【００１１】このバンドギャップＥｇの小さな第２の半
導体領域としては第１の半導体領域をＳｉとした場合に
はＳｉ系の材料が好ましく、具体的にはＳｉx Ｇ
ｅ1-x ，Ｓｉx Ｓｎ1-x が好ましい。
導体領域としては第１の半導体領域をＳｉとした場合に
はＳｉ系の材料が好ましく、具体的にはＳｉx Ｇ
ｅ1-x ，Ｓｉx Ｓｎ1-x が好ましい。
【００１２】また、第２の半導体領域としては、格子定
数が大きくなる方向に歪を内含するＳｉでもよい。これ
らの材料の形成方法としてはＧｅあるいはＳｎのＳｉ中
へのイオン注入、ＳｉＧｅ層（ＳｉＧｅのかわりにＳｉ
Ｓｎ層等でもよい）のＳｉ上への選択ＣＶＤ、歪を受け
ない（格子定数の変化のない）ＳｉＧｅ層（あるいはＳ
ｉＳｎ層）の形成とその上へのＳｉの結晶成長、ＣａＦ
2 層とＣａＳｒＦ2 層上へのＳｉの結晶成長等を行えば
よい。
数が大きくなる方向に歪を内含するＳｉでもよい。これ
らの材料の形成方法としてはＧｅあるいはＳｎのＳｉ中
へのイオン注入、ＳｉＧｅ層（ＳｉＧｅのかわりにＳｉ
Ｓｎ層等でもよい）のＳｉ上への選択ＣＶＤ、歪を受け
ない（格子定数の変化のない）ＳｉＧｅ層（あるいはＳ
ｉＳｎ層）の形成とその上へのＳｉの結晶成長、ＣａＦ
2 層とＣａＳｒＦ2 層上へのＳｉの結晶成長等を行えば
よい。
【００１３】図５に示すＳｉＧｅ層２３８，２３９のＣ
ＶＤによる場合はＳｉ等からなる第１の半導体領域のｐ
+ ソース／ドレイン領域３１２，３１３の上部に禁制帯
幅Ｅｇの小さい第２の半導体領域２３８，２３９が形成
されたことになる。また、図７に示すＳｉＧｅ層４４の
上にＳｉ層４５ａを成長した場合にはｐ+ ソース領域４
０９の下部に第２の半導体領域が形成され、さらにｐ+
ソース領域自身も歪を受けてバンドギャップＥｇが小さ
くなっている。
ＶＤによる場合はＳｉ等からなる第１の半導体領域のｐ
+ ソース／ドレイン領域３１２，３１３の上部に禁制帯
幅Ｅｇの小さい第２の半導体領域２３８，２３９が形成
されたことになる。また、図７に示すＳｉＧｅ層４４の
上にＳｉ層４５ａを成長した場合にはｐ+ ソース領域４
０９の下部に第２の半導体領域が形成され、さらにｐ+
ソース領域自身も歪を受けてバンドギャップＥｇが小さ
くなっている。
【００１４】図１（ａ）は最も基本的な例として、ｐ+
ソース領域の全部をＳｉＧｅ層で形成し、ｐ+ ソース領
域のみのバンドギャップＥｇを一様に狭めた場合のバン
ド図を示すものである。Ｓｉに対しＳｉx Ｇｅ1-x はΔ
Ｅｖだけバンドギャップが狭いために価電子帯側にΔＥ
ｖのバンドの不連続性を持つことになる。この不連続性
によりチャンネル部に溜った電子のソース方向への流入
に対するエネルギー障壁φ1 が図１（ａ）に示す様に減
少する。このことによりチャンネル部に蓄積された電子
のｐ+ ソース領域への流入は促進され、基板浮遊効果は
抑制される。理論上は図１（ａ）のようにヘテロ接合界
面とｐ+ ソース領域端が一致することが望ましいのであ
るが製造技術上からは、図１（ｂ）のようになることも
考えられる。つまり、図１（ｂ）はｐ+ ソース領域の一
部がＳｉＧｅ層の場合、すなわち、ＳｉＧｅ／Ｓｉヘテ
ロ接合界面がｐ+ ソース領域中にある場合のバンド図を
示すものである。この場合ｐ+ ソース領域中にＳｉが存
在する分だけチャンネルに溜った電子に対する障壁が高
くなるが、このＳｉ部は１０ｎｍ以下の極めて薄い層と
しておけばトンネル電流が流れることによりチャンネル
に蓄積された電子はｐ+ ソース領域に吸い出される。Ｓ
ｉ部の厚みを１０ｎｍ以下の精度で製造することは熱処
理条件等の選定で比較的容易に制御できる。さらにＳｉ
x Ｇｅ1-x 中でのキャリヤの再結合速度の増加によるチ
ャンネル部からの電子の吸い出しの促進も起こるため、
図１（ｂ）に示すＳｉ部分がｐ+ ソース領域に存在する
構造でもｐチャンネルＳＯＩ・ＭＯＳＦＥＴの基板浮遊
効果抑制が可能であるのである。ただし、この際図１
（ｂ）に示したＡ部はトランジスタ電流である正孔の流
れを抑制する方向に働くためにｐ+ ソース領域ｐ型の不
純物密度（ｎSiGeおよびｎSi）はできるだけ高くしてこ
こでの正孔の流れが滞らないようにするのがよい。
ソース領域の全部をＳｉＧｅ層で形成し、ｐ+ ソース領
域のみのバンドギャップＥｇを一様に狭めた場合のバン
ド図を示すものである。Ｓｉに対しＳｉx Ｇｅ1-x はΔ
Ｅｖだけバンドギャップが狭いために価電子帯側にΔＥ
ｖのバンドの不連続性を持つことになる。この不連続性
によりチャンネル部に溜った電子のソース方向への流入
に対するエネルギー障壁φ1 が図１（ａ）に示す様に減
少する。このことによりチャンネル部に蓄積された電子
のｐ+ ソース領域への流入は促進され、基板浮遊効果は
抑制される。理論上は図１（ａ）のようにヘテロ接合界
面とｐ+ ソース領域端が一致することが望ましいのであ
るが製造技術上からは、図１（ｂ）のようになることも
考えられる。つまり、図１（ｂ）はｐ+ ソース領域の一
部がＳｉＧｅ層の場合、すなわち、ＳｉＧｅ／Ｓｉヘテ
ロ接合界面がｐ+ ソース領域中にある場合のバンド図を
示すものである。この場合ｐ+ ソース領域中にＳｉが存
在する分だけチャンネルに溜った電子に対する障壁が高
くなるが、このＳｉ部は１０ｎｍ以下の極めて薄い層と
しておけばトンネル電流が流れることによりチャンネル
に蓄積された電子はｐ+ ソース領域に吸い出される。Ｓ
ｉ部の厚みを１０ｎｍ以下の精度で製造することは熱処
理条件等の選定で比較的容易に制御できる。さらにＳｉ
x Ｇｅ1-x 中でのキャリヤの再結合速度の増加によるチ
ャンネル部からの電子の吸い出しの促進も起こるため、
図１（ｂ）に示すＳｉ部分がｐ+ ソース領域に存在する
構造でもｐチャンネルＳＯＩ・ＭＯＳＦＥＴの基板浮遊
効果抑制が可能であるのである。ただし、この際図１
（ｂ）に示したＡ部はトランジスタ電流である正孔の流
れを抑制する方向に働くためにｐ+ ソース領域ｐ型の不
純物密度（ｎSiGeおよびｎSi）はできるだけ高くしてこ
こでの正孔の流れが滞らないようにするのがよい。
【００１５】一方チャンネルに溜った電子のソースへの
引き抜きという観点からいうとＳｉＧｅ部の不純物密度
ｎSiGeに対し、ｐ+ ソース領域のＳｉ部の不純物密度ｎ
ｓｉを低くすれば、図１（ｃ）に示す様なバンド図とな
り電子に対する障壁はΔＥｖよりも小さな値ΔＥ（＜Δ
Ｅｖ）とすることができるので、図１（ｂ）の場合より
も効果的である。また図１（ａ）よりもＳｉx Ｇｅ1-x
がチャンネル側に入った構造でもよく、この場合も、上
述のような電子のソース中への引き抜き効果が生じる。
引き抜きという観点からいうとＳｉＧｅ部の不純物密度
ｎSiGeに対し、ｐ+ ソース領域のＳｉ部の不純物密度ｎ
ｓｉを低くすれば、図１（ｃ）に示す様なバンド図とな
り電子に対する障壁はΔＥｖよりも小さな値ΔＥ（＜Δ
Ｅｖ）とすることができるので、図１（ｂ）の場合より
も効果的である。また図１（ａ）よりもＳｉx Ｇｅ1-x
がチャンネル側に入った構造でもよく、この場合も、上
述のような電子のソース中への引き抜き効果が生じる。
【００１６】
【発明の実施の形態】図２（ａ）は本発明の第１の実施
の形態に係るｐチャンネルＳＯＩ・ＭＯＳＦＥＴの断面
構造を示す。図２（ａ）において台基板となるｎ型（１
００）シリコン基板２１の上部に第１の絶縁膜（ＳＯＩ
絶縁膜）となる埋め込み酸化膜２０２を介してｎ型の第
１の半導体領域となるｎ型ＳＯＩ膜２３が形成されてい
る。そしてｎ型ＳＯＩ膜２３はＳＯＩ膜２３の表面から
埋め込み酸化膜２０２に達するまで深く形成された熱酸
化膜２４により素子分離がなされている。そしてこの素
子分離されたｎ型ＳＯＩ膜２３の領域を活性領域とし
て、この活性領域の内部にｐ+ ソース領域２１６および
ｐ+ ドレイン領域２２６が、その底部を埋め込み酸化膜
２０２に接するように形成されている。ｐ+ ソース領域
２１６およびｐ+ ドレイン領域２２６の内部には、ボロ
ン（Ｂ）を含むシリコンゲルマ（ＳｉＧｅ）領域２１
７，２２７が形成され、このＳｉＧｅ領域２１７，２２
７の上部には、酸化膜（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰ
ＳＧ膜等の層間絶縁膜２１１が形成され、この層間絶縁
膜２１１中に形成されたコンタクトホールを介してソー
ス金属電極２１８およびドレイン金属電極２２８が形成
されている。図２（ａ）は便宜上、誇張した模式断面図
であり、実際はＳｉＧｅ領域２１７，２２７からはみ出
したｐ+ ソース／ドレイン領域２１６，２２６は１０ｎ
ｍ以下の薄い領域である。またｐ+ ソース領域２１６お
よびｐ+ ドレイン領域２２６に挾まれたチャンネル領域
２３の上部には第２の絶縁膜となるゲート酸化膜２５を
介して、ポリシリコン等のゲート電極２６が形成されて
いる。ポリシリコンゲート電極２６の表面には後酸化膜
と称せられる薄い酸化膜２７が形成されている。ｐ+ ソ
ース領域２１６、ｐ+ ドレイン領域２２６は、たとえば
ボロン（Ｂ）等のｐ型不純物元素を６×１０18〜６×１
０20ｃｍ-3程度の高不純物密度にドープした領域であ
る。
の形態に係るｐチャンネルＳＯＩ・ＭＯＳＦＥＴの断面
構造を示す。図２（ａ）において台基板となるｎ型（１
００）シリコン基板２１の上部に第１の絶縁膜（ＳＯＩ
絶縁膜）となる埋め込み酸化膜２０２を介してｎ型の第
１の半導体領域となるｎ型ＳＯＩ膜２３が形成されてい
る。そしてｎ型ＳＯＩ膜２３はＳＯＩ膜２３の表面から
埋め込み酸化膜２０２に達するまで深く形成された熱酸
化膜２４により素子分離がなされている。そしてこの素
子分離されたｎ型ＳＯＩ膜２３の領域を活性領域とし
て、この活性領域の内部にｐ+ ソース領域２１６および
ｐ+ ドレイン領域２２６が、その底部を埋め込み酸化膜
２０２に接するように形成されている。ｐ+ ソース領域
２１６およびｐ+ ドレイン領域２２６の内部には、ボロ
ン（Ｂ）を含むシリコンゲルマ（ＳｉＧｅ）領域２１
７，２２７が形成され、このＳｉＧｅ領域２１７，２２
７の上部には、酸化膜（ＳｉＯ2 膜）、ＰＳＧ膜、ＢＰ
ＳＧ膜等の層間絶縁膜２１１が形成され、この層間絶縁
膜２１１中に形成されたコンタクトホールを介してソー
ス金属電極２１８およびドレイン金属電極２２８が形成
されている。図２（ａ）は便宜上、誇張した模式断面図
であり、実際はＳｉＧｅ領域２１７，２２７からはみ出
したｐ+ ソース／ドレイン領域２１６，２２６は１０ｎ
ｍ以下の薄い領域である。またｐ+ ソース領域２１６お
よびｐ+ ドレイン領域２２６に挾まれたチャンネル領域
２３の上部には第２の絶縁膜となるゲート酸化膜２５を
介して、ポリシリコン等のゲート電極２６が形成されて
いる。ポリシリコンゲート電極２６の表面には後酸化膜
と称せられる薄い酸化膜２７が形成されている。ｐ+ ソ
ース領域２１６、ｐ+ ドレイン領域２２６は、たとえば
ボロン（Ｂ）等のｐ型不純物元素を６×１０18〜６×１
０20ｃｍ-3程度の高不純物密度にドープした領域であ
る。
【００１７】図２（ｂ）は本発明の第１の実施例に係る
単体のｐチャンネルＳＯＩ・ＭＯＳＦＥＴのドレイン電
流（Ｉｄ）−ドレイン電圧（Ｖｄ）特性を参考例と比較
して示す図である。図２（ｂ）に示すＩｄ−Ｖｄ特性は
ゲート長Ｌ＝０．４μｍ、ゲート幅Ｗ＝１００μｍのｐ
チャンネルＳＯＩ・ＭＯＳＦＥＴについてのものであ
り、実線はＧｅ+ イオンを２５ＫｅＶでドーズ量３×１
０16ｃｍ-2で打ち込みｐ+ −ＳｉＧｅ領域２１７，２２
７を形成した単体素子の特性であり、破線は対応するｐ
+ −ＳｉＧｅ領域を有しない単体素子（参考例）の特性
である。ｐ+ −ＳｉＧｅ領域２１７，２２７を有するこ
とにより、チャンネル部に蓄積された電子のｐ+ ソース
領域への流入が促進され、ドレイン破壊電圧が１Ｖ以上
改善していることがわかる。
単体のｐチャンネルＳＯＩ・ＭＯＳＦＥＴのドレイン電
流（Ｉｄ）−ドレイン電圧（Ｖｄ）特性を参考例と比較
して示す図である。図２（ｂ）に示すＩｄ−Ｖｄ特性は
ゲート長Ｌ＝０．４μｍ、ゲート幅Ｗ＝１００μｍのｐ
チャンネルＳＯＩ・ＭＯＳＦＥＴについてのものであ
り、実線はＧｅ+ イオンを２５ＫｅＶでドーズ量３×１
０16ｃｍ-2で打ち込みｐ+ −ＳｉＧｅ領域２１７，２２
７を形成した単体素子の特性であり、破線は対応するｐ
+ −ＳｉＧｅ領域を有しない単体素子（参考例）の特性
である。ｐ+ −ＳｉＧｅ領域２１７，２２７を有するこ
とにより、チャンネル部に蓄積された電子のｐ+ ソース
領域への流入が促進され、ドレイン破壊電圧が１Ｖ以上
改善していることがわかる。
【００１８】図２（ａ）に示したｐチャンネルＳＯＩ・
ＭＯＳＦＥＴは図３（ａ）〜図３（ｄ）に示す方法によ
って製造できる。
ＭＯＳＦＥＴは図３（ａ）〜図３（ｄ）に示す方法によ
って製造できる。
【００１９】（イ）まず、ｎ型（１００）のＳｉ基板２
１に酸素を加速電圧１８０ＫｅＶ、ドーズ量２×１２18
ｃｍ-2で注入し、１３００℃で５時間熱処理するいわゆ
るＳＩＭＯＸ法により、シリコン表面から深さ２００ｎ
ｍの所に厚さ１００ｎｍの埋め込み酸化膜（ＳＯＩ酸化
膜）２０２を形成する。このときＳＯＩ酸化膜２０２の
上部には単結晶シリコン膜（ＳＯＩ膜）２３が約２００
ｎｍ形成される。次にＳＯＩ膜２３の表面を熱酸化し、
この酸化膜をＮＨ4 Ｆ溶液等でエッチング除去すること
により、ＳＯＩ膜２３を１００ｎｍ厚さまで薄くする。
１に酸素を加速電圧１８０ＫｅＶ、ドーズ量２×１２18
ｃｍ-2で注入し、１３００℃で５時間熱処理するいわゆ
るＳＩＭＯＸ法により、シリコン表面から深さ２００ｎ
ｍの所に厚さ１００ｎｍの埋め込み酸化膜（ＳＯＩ酸化
膜）２０２を形成する。このときＳＯＩ酸化膜２０２の
上部には単結晶シリコン膜（ＳＯＩ膜）２３が約２００
ｎｍ形成される。次にＳＯＩ膜２３の表面を熱酸化し、
この酸化膜をＮＨ4 Ｆ溶液等でエッチング除去すること
により、ＳＯＩ膜２３を１００ｎｍ厚さまで薄くする。
【００２０】（ロ）次にＬＯＣＯＳ法等の選択酸化技術
により、素子分離膜２４を形成し、隣接する素子間を電
気的に分離する。次にゲート酸化膜２５を５ｎｍの厚さ
に形成し、ボロン（Ｂ）を１０20ｃｍ-3ドープした多結
晶Ｓｉ（ポリシリコン）２６を２００ｎｍ程度の厚さに
ＣＶＤ法により堆積し、フォトリソグラフィ工程を用い
て図３（ａ）に示す形状にゲート電極２６として加工す
る。たとえばゲート長Ｌ＝０．４μｍ、ゲート幅Ｗ＝１
０μｍの寸法にゲート電極を加工する。次に全面を酸化
し、厚さ５ｎｍの後酸化膜２７を多結晶Ｓｉ表面（上面
および側面）に形成する。
により、素子分離膜２４を形成し、隣接する素子間を電
気的に分離する。次にゲート酸化膜２５を５ｎｍの厚さ
に形成し、ボロン（Ｂ）を１０20ｃｍ-3ドープした多結
晶Ｓｉ（ポリシリコン）２６を２００ｎｍ程度の厚さに
ＣＶＤ法により堆積し、フォトリソグラフィ工程を用い
て図３（ａ）に示す形状にゲート電極２６として加工す
る。たとえばゲート長Ｌ＝０．４μｍ、ゲート幅Ｗ＝１
０μｍの寸法にゲート電極を加工する。次に全面を酸化
し、厚さ５ｎｍの後酸化膜２７を多結晶Ｓｉ表面（上面
および側面）に形成する。
【００２１】（ハ）次に図３（ｂ）に示すように、Ｇｅ
を加速電圧３０ＫｅＶ、ドーズ量１−３×１０16ｃｍ-2
でイオン注入し、Ｇｅをピーク濃度で約１０〜３０％含
有するＳｉ層（Ｓｉ0.9 Ｇｅ0.1 〜Ｓｉ0.7 Ｇｅ
0.3 層）２８を形成する。
を加速電圧３０ＫｅＶ、ドーズ量１−３×１０16ｃｍ-2
でイオン注入し、Ｇｅをピーク濃度で約１０〜３０％含
有するＳｉ層（Ｓｉ0.9 Ｇｅ0.1 〜Ｓｉ0.7 Ｇｅ
0.3 層）２８を形成する。
【００２２】（ニ）次に全面にＳｉＮ膜を２０ｎｍ堆積
し、その後全面エッチングする事により図３（ｃ）に示
すように多結晶シリコンゲート電極の側壁に側壁ＳｉＮ
膜２９を形成する。さらにＢＦ2 + を加速電圧２０Ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2でイオン注入し、その後
８５０℃で窒素雰囲気中３０分のアニールをする事によ
り、ＳｉＧｅのｐ+ 層２１７，２２７およびＳｉのｐ+
層２１６，２２６を形成する。
し、その後全面エッチングする事により図３（ｃ）に示
すように多結晶シリコンゲート電極の側壁に側壁ＳｉＮ
膜２９を形成する。さらにＢＦ2 + を加速電圧２０Ｋｅ
Ｖ、ドーズ量３×１０15ｃｍ-2でイオン注入し、その後
８５０℃で窒素雰囲気中３０分のアニールをする事によ
り、ＳｉＧｅのｐ+ 層２１７，２２７およびＳｉのｐ+
層２１６，２２６を形成する。
【００２３】（ホ）さらに全面にＣＶＤ法等によりＳｉ
Ｏ2 膜、ＰＳＧ膜、ＢＰＳＧ膜等の層間絶縁膜２１１を
３００ｎｍ堆積し、この層間絶縁膜２１１中の所定の部
分にコンタクト用孔を開け、配線材、例えばＳｉ，Ｃｕ
含有のＡｌ（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等を全面
に４００ｎｍ堆積、加工する事により図３（ｄ）に示す
ようにソース金属電極２１８およびドレイン金属電極２
２８を形成すれば、本発明の第１の実施の形態のｐチャ
ンネルＳＯＩ・ＭＯＳＦＥＴが完成する。
Ｏ2 膜、ＰＳＧ膜、ＢＰＳＧ膜等の層間絶縁膜２１１を
３００ｎｍ堆積し、この層間絶縁膜２１１中の所定の部
分にコンタクト用孔を開け、配線材、例えばＳｉ，Ｃｕ
含有のＡｌ（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等を全面
に４００ｎｍ堆積、加工する事により図３（ｄ）に示す
ようにソース金属電極２１８およびドレイン金属電極２
２８を形成すれば、本発明の第１の実施の形態のｐチャ
ンネルＳＯＩ・ＭＯＳＦＥＴが完成する。
【００２４】図２に示した構造例では、ソース領域が全
てＳｉＧｅになっておらず、ヘテロ接合界面がｐ+ ソー
ス領域の内部にあるが、図１（ａ）〜（ｃ）を用いて前
述の通りｐ+ ソース領域端とヘテロ接合界面は一致する
ことが好ましい。しかし、必ずしもソース領域全てがＳ
ｉＧｅである必要はなく、図１（ｂ），（ｃ）のように
チャンネル領域に接しているソース部は高々１０ｎｍ程
度のｐ+ −Ｓｉ領域２１６が残る構造であってもかまわ
ない。ｐ+ −Ｓｉ部分の厚みはｐ+ ソース／ドレイン領
域用のＢＦ2 + イオン注入の後における８５０〜９００
℃程度でのアニール時間の調整で制御することができ
る。何となればこの温度程度の拡散条件ではＧｅのＳｉ
中の拡散は無視できる程度に小さいからである。また、
さらにアニール時間を調整すればｐ+ ソース領域端とヘ
テロ接合界面とを一致させ図１（ａ）に示すようなポテ
ンシャルプロファイルを得ることもできる。この様なＢ
の拡散を促進するアニールによって図１（ｃ）の様なソ
ースＳｉ部の不純物密度ｎＳ ｉがソースＳｉＧｅ部の不
純物密度ｎSiGeよりも低くなる形を実現することも容易
にできる。また本実施の形態ではＧｅイオンをＳｉ基板
に対し、垂直に入射（イオン注入）させたが、Ｇｅ+ イ
オンのチャネリングを防止するため僅かな傾斜角（例え
ば７°）を持たせてヘテロ界面の位置を制御してもよ
い。またＧｅ+ イオンをよりチャンネルに近い所へ入射
させるため、いわゆる回転イオン注入（斜めイオン注
入）による４０°程度傾けた注入を行ってもよい。
てＳｉＧｅになっておらず、ヘテロ接合界面がｐ+ ソー
ス領域の内部にあるが、図１（ａ）〜（ｃ）を用いて前
述の通りｐ+ ソース領域端とヘテロ接合界面は一致する
ことが好ましい。しかし、必ずしもソース領域全てがＳ
ｉＧｅである必要はなく、図１（ｂ），（ｃ）のように
チャンネル領域に接しているソース部は高々１０ｎｍ程
度のｐ+ −Ｓｉ領域２１６が残る構造であってもかまわ
ない。ｐ+ −Ｓｉ部分の厚みはｐ+ ソース／ドレイン領
域用のＢＦ2 + イオン注入の後における８５０〜９００
℃程度でのアニール時間の調整で制御することができ
る。何となればこの温度程度の拡散条件ではＧｅのＳｉ
中の拡散は無視できる程度に小さいからである。また、
さらにアニール時間を調整すればｐ+ ソース領域端とヘ
テロ接合界面とを一致させ図１（ａ）に示すようなポテ
ンシャルプロファイルを得ることもできる。この様なＢ
の拡散を促進するアニールによって図１（ｃ）の様なソ
ースＳｉ部の不純物密度ｎＳ ｉがソースＳｉＧｅ部の不
純物密度ｎSiGeよりも低くなる形を実現することも容易
にできる。また本実施の形態ではＧｅイオンをＳｉ基板
に対し、垂直に入射（イオン注入）させたが、Ｇｅ+ イ
オンのチャネリングを防止するため僅かな傾斜角（例え
ば７°）を持たせてヘテロ界面の位置を制御してもよ
い。またＧｅ+ イオンをよりチャンネルに近い所へ入射
させるため、いわゆる回転イオン注入（斜めイオン注
入）による４０°程度傾けた注入を行ってもよい。
【００２５】また、本発明の第１の実施の形態ではＳｉ
Ｇｅをバンドギャップの狭い材料として用いているが、
ＳｉＧｅに限られず、Ｓｉ系のＳｉよりもバンドギャッ
プの狭い他の材料を用いてもよい。例えばＳｎとＳｉの
合金でもよい。
Ｇｅをバンドギャップの狭い材料として用いているが、
ＳｉＧｅに限られず、Ｓｉ系のＳｉよりもバンドギャッ
プの狭い他の材料を用いてもよい。例えばＳｎとＳｉの
合金でもよい。
【００２６】ｐ+ 層形成のための不純物を上記述ではボ
ロン（Ｂ）としているが、インジウム（Ｉｎ）あるいは
ガリウム（Ｇａ）等の他のIII 族の不純物を用いてもよ
い。上記の説明においてはＳＡＬＩＣＩＤＥ（Ｓｅｌｆ
Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）構造にしていな
いが、寄生抵抗の低減化が必要な場合には当然ＳＡＬＩ
ＣＩＤＥ構造も適用可能である。また図２（ａ）に示し
た構造ではｐ+ ソース／ドレイン領域の両方がＳｉＧｅ
になっているが、本発明の効果はソース部のみをＳｉＧ
ｅにしても失われない。またチャンネル中にＳｉＧｅが
入り込んでしまっても本発明の効果は失われない。この
際のバンド図は図１（ａ）に近いものであり価電子帯中
ΔＥｖのバンド不連続点が少しチャンネル側に移動する
だけである。
ロン（Ｂ）としているが、インジウム（Ｉｎ）あるいは
ガリウム（Ｇａ）等の他のIII 族の不純物を用いてもよ
い。上記の説明においてはＳＡＬＩＣＩＤＥ（Ｓｅｌｆ
Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）構造にしていな
いが、寄生抵抗の低減化が必要な場合には当然ＳＡＬＩ
ＣＩＤＥ構造も適用可能である。また図２（ａ）に示し
た構造ではｐ+ ソース／ドレイン領域の両方がＳｉＧｅ
になっているが、本発明の効果はソース部のみをＳｉＧ
ｅにしても失われない。またチャンネル中にＳｉＧｅが
入り込んでしまっても本発明の効果は失われない。この
際のバンド図は図１（ａ）に近いものであり価電子帯中
ΔＥｖのバンド不連続点が少しチャンネル側に移動する
だけである。
【００２７】ゲートの多結晶Ｓｉはボロン（Ｂ）ドープ
のｐ型ドープド・ポリシリコンのものについて記述して
いるが、リン（Ｐ）ドープ等のｎ型ドープド・ポリシリ
コンでもよく、またポリサイド（多結晶Ｓｉとシリサイ
ドの２層構造）でもよい。また、Ｗ、Ｔｉ、Ｍｏ等の高
融点金属、その他の金属をゲート材料に用いてもよい。
のｐ型ドープド・ポリシリコンのものについて記述して
いるが、リン（Ｐ）ドープ等のｎ型ドープド・ポリシリ
コンでもよく、またポリサイド（多結晶Ｓｉとシリサイ
ドの２層構造）でもよい。また、Ｗ、Ｔｉ、Ｍｏ等の高
融点金属、その他の金属をゲート材料に用いてもよい。
【００２８】図４は本発明の第２の実施の形態に係るｐ
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図
４においてｎ型（１００）シリコン基板２１の上部に第
１の絶縁膜となる埋め込み酸化膜２０２を介してｎ型の
第１の半導体領域となるｎ型ＳＯＩ膜２３が形成されて
いる。そしてｎ型ＳＯＩ膜２３はＳＯＩ膜２０３の表面
から埋め込み酸化膜２０２に達するまで深く形成された
熱酸化膜２４により素子分離がなされている。そしてこ
の素子分離されたＳＯＩ膜２３の領域を活性領域とし
て、この活性領域の内部にｐ+ ソース領域３１２および
ｐ+ ドレイン領域３１３が、その底部を埋め込み酸化膜
２０２に接するように形成されている。ｐ+ ソース領域
３１２およびｐ+ ドレイン領域３１３の上部には、第２
の半導体領域となるボロン（Ｂ）を含むｐ+ −ＳｉＧｅ
領域２３８，２３９が形成されている。ＳｉＧｅ領域２
３８，２３９の上部には層間絶縁膜２１１が形成され、
ＳｉＧｅ領域２３８，２３９に対し、層間絶縁膜２１１
中に形成されたコンタクトホールを介してソース金属電
極２１８およびドレイン金属電極２２８が形成されてい
る。また、ｐ+ ソース領域３１２およびｐ+ ドレイン領
域３１３に挾まれた第１の半導体領域から成るチャンネ
ル領域２３の上部にはゲート酸化膜（ゲート絶縁膜）２
５を介して、ポリシリコン等のゲート電極２６が形成さ
れている。ポリシリコンゲート電極２６の表面には後酸
化膜と称せられる薄い酸化膜２７が形成されている。ｐ
+ ソース領域３１２、ｐ+ ドレイン領域３１３は、たと
えばボロン（Ｂ）等のｐ型不純物を６×１０18〜１×１
０20ｃｍ-3程度の高不純物密度にドープした領域であ
る。
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図
４においてｎ型（１００）シリコン基板２１の上部に第
１の絶縁膜となる埋め込み酸化膜２０２を介してｎ型の
第１の半導体領域となるｎ型ＳＯＩ膜２３が形成されて
いる。そしてｎ型ＳＯＩ膜２３はＳＯＩ膜２０３の表面
から埋め込み酸化膜２０２に達するまで深く形成された
熱酸化膜２４により素子分離がなされている。そしてこ
の素子分離されたＳＯＩ膜２３の領域を活性領域とし
て、この活性領域の内部にｐ+ ソース領域３１２および
ｐ+ ドレイン領域３１３が、その底部を埋め込み酸化膜
２０２に接するように形成されている。ｐ+ ソース領域
３１２およびｐ+ ドレイン領域３１３の上部には、第２
の半導体領域となるボロン（Ｂ）を含むｐ+ −ＳｉＧｅ
領域２３８，２３９が形成されている。ＳｉＧｅ領域２
３８，２３９の上部には層間絶縁膜２１１が形成され、
ＳｉＧｅ領域２３８，２３９に対し、層間絶縁膜２１１
中に形成されたコンタクトホールを介してソース金属電
極２１８およびドレイン金属電極２２８が形成されてい
る。また、ｐ+ ソース領域３１２およびｐ+ ドレイン領
域３１３に挾まれた第１の半導体領域から成るチャンネ
ル領域２３の上部にはゲート酸化膜（ゲート絶縁膜）２
５を介して、ポリシリコン等のゲート電極２６が形成さ
れている。ポリシリコンゲート電極２６の表面には後酸
化膜と称せられる薄い酸化膜２７が形成されている。ｐ
+ ソース領域３１２、ｐ+ ドレイン領域３１３は、たと
えばボロン（Ｂ）等のｐ型不純物を６×１０18〜１×１
０20ｃｍ-3程度の高不純物密度にドープした領域であ
る。
【００２９】本発明の第２の実施の形態に係るｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴは図５（ａ）〜（ｃ）に示す
ような製造方法により製造することができる。
ネルＳＯＩ・ＭＯＳＦＥＴは図５（ａ）〜（ｃ）に示す
ような製造方法により製造することができる。
【００３０】（イ）ＳＩＭＯＸ法等によるＳＯＩ基板
（ＳＩＭＯＸ−ＳＯＩ基板）を用いること、およびこの
ＳＩＭＯＸ−ＳＯＩ基板に対し、ＬＯＣＯＳ法を用いた
素子分離後、ゲート酸化し、Ｂドープの多結晶Ｓｉ膜２
６をゲート電極として加工し、全面を酸化雰囲気中で熱
処理し後酸化膜２７を形成するところまでは本発明の第
１の実施の形態と同様である。
（ＳＩＭＯＸ−ＳＯＩ基板）を用いること、およびこの
ＳＩＭＯＸ−ＳＯＩ基板に対し、ＬＯＣＯＳ法を用いた
素子分離後、ゲート酸化し、Ｂドープの多結晶Ｓｉ膜２
６をゲート電極として加工し、全面を酸化雰囲気中で熱
処理し後酸化膜２７を形成するところまでは本発明の第
１の実施の形態と同様である。
【００３１】次に全面にＳｉＮ膜を２０ｎｍの厚さに堆
積し、全面エッチバックをかけるとゲート電極の側壁に
図５（ａ）に示すように側壁ＳｉＮ膜２９が形成され
る。
積し、全面エッチバックをかけるとゲート電極の側壁に
図５（ａ）に示すように側壁ＳｉＮ膜２９が形成され
る。
【００３２】（ロ）次にＳｉＨ4 ガスとＧｅＨ4 ガスの
反応を用いたＣＶＤ法によりｎ型ＳＯＩ膜の露出した部
分のＳｉ表面に図５（ｂ）に示すように選択的にＳｉＧ
ｅ層２３８，２３９を１００ｎｍの厚さで堆積する。次
にＢ+ を３０ＫｅＶで３×１０15ｃｍ-2イオン注入す
る。
反応を用いたＣＶＤ法によりｎ型ＳＯＩ膜の露出した部
分のＳｉ表面に図５（ｂ）に示すように選択的にＳｉＧ
ｅ層２３８，２３９を１００ｎｍの厚さで堆積する。次
にＢ+ を３０ＫｅＶで３×１０15ｃｍ-2イオン注入す
る。
【００３３】（ハ）続いて基板温度８５０℃、窒素雰囲
気中で、３０分のアニールをする事により、ＳｉＧｅ層
２３９を含めその下のＳｉもｐ+ 層にしｐ+ −ＳｉＧｅ
領域２３８，２３９ｐ+ ソース領域３１２、ｐ+ ドレイ
ン領域３１３を形成する。さらに図５（ｃ）に示すよう
に全面にＣＶＤ法等によりＳｉＯ2 膜等の層間絶縁膜２
１１を３００ｎｍの厚さに堆積し、この層間絶縁膜２１
１中にコンタクト孔を開け、配線材、例えばＳｉ，Ｃｕ
含有のＡｌを全面に４００ｎｍ堆積，加工しソース金属
電極２１８、ドレイン金属電極２２８を形成すれば本発
明の第２の実施の形態のｐチャンネルＳＯＩ・ＭＯＳＦ
ＥＴが完成する。
気中で、３０分のアニールをする事により、ＳｉＧｅ層
２３９を含めその下のＳｉもｐ+ 層にしｐ+ −ＳｉＧｅ
領域２３８，２３９ｐ+ ソース領域３１２、ｐ+ ドレイ
ン領域３１３を形成する。さらに図５（ｃ）に示すよう
に全面にＣＶＤ法等によりＳｉＯ2 膜等の層間絶縁膜２
１１を３００ｎｍの厚さに堆積し、この層間絶縁膜２１
１中にコンタクト孔を開け、配線材、例えばＳｉ，Ｃｕ
含有のＡｌを全面に４００ｎｍ堆積，加工しソース金属
電極２１８、ドレイン金属電極２２８を形成すれば本発
明の第２の実施の形態のｐチャンネルＳＯＩ・ＭＯＳＦ
ＥＴが完成する。
【００３４】本発明の第２の実施の形態ではｎ型ＳＯＩ
膜２３の上に、ＣＶＤによりＳｉＧｅ層２３８，２３９
を形成しているためｐ+ ソース／ドレイン領域のうちチ
ャンネルに近い部分はＳｉになっておりバンド図として
は図１（ｂ）や（ｃ）と同じものとなる。このＳｉＧｅ
端とチャンネル領域の間のＳｉ領域の寸法（距離）は本
発明の第２の実施の形態の場合には主にゲート側壁２９
の厚みおよびＳＯＩ膜２３の厚みにより調整される。
膜２３の上に、ＣＶＤによりＳｉＧｅ層２３８，２３９
を形成しているためｐ+ ソース／ドレイン領域のうちチ
ャンネルに近い部分はＳｉになっておりバンド図として
は図１（ｂ）や（ｃ）と同じものとなる。このＳｉＧｅ
端とチャンネル領域の間のＳｉ領域の寸法（距離）は本
発明の第２の実施の形態の場合には主にゲート側壁２９
の厚みおよびＳＯＩ膜２３の厚みにより調整される。
【００３５】本発明の第２の実施の形態の変形例として
は図６に示すようにゲート電極２６の側壁部に側壁Ｓｉ
Ｎ膜がない構造である。図６の構造は後酸化膜２７の形
成後に全面エッチバックを行い、ｎ型ＳＯＩ膜２３上の
それのみを除去した後、選択ＣＶＤによりＳｉＧｅ層２
３８，２３９を１００ｎｍの厚さで形成し、その後Ｂ+
のイオン注入を行い、ＳｉＧｅ層２３８，２３９とその
下のｎ型ＳＯＩ膜２３をｐ+ 層にし、ｐ+ −ＳｉＧｅソ
ース領域２３８，ｐ+ −ＳｉＧｅドレイン領域２３９，
ｐ+ −Ｓｉソース領域３１２、ｐ+ −Ｓｉドレイン領域
３１３を形成する。その後の工程は上記と同じである。
は図６に示すようにゲート電極２６の側壁部に側壁Ｓｉ
Ｎ膜がない構造である。図６の構造は後酸化膜２７の形
成後に全面エッチバックを行い、ｎ型ＳＯＩ膜２３上の
それのみを除去した後、選択ＣＶＤによりＳｉＧｅ層２
３８，２３９を１００ｎｍの厚さで形成し、その後Ｂ+
のイオン注入を行い、ＳｉＧｅ層２３８，２３９とその
下のｎ型ＳＯＩ膜２３をｐ+ 層にし、ｐ+ −ＳｉＧｅソ
ース領域２３８，ｐ+ −ＳｉＧｅドレイン領域２３９，
ｐ+ −Ｓｉソース領域３１２、ｐ+ −Ｓｉドレイン領域
３１３を形成する。その後の工程は上記と同じである。
【００３６】上記本発明の第２の実施の形態の製造方法
の説明ではＢ+ のイオン注入を用いた場合について説明
したが、ＢＦ2 + のような化合物分子のイオンによるイ
オン注入を用いてもよいし、Ｉｎ+ やＧａ+ をその代り
にイオン注入しｐ+ 層を形成してもよい。また、ＳＡＬ
ＩＣＩＤＥ構造を適用することも可能である。さらに上
記ではＢ等のｐ型不純物の導入はＳｉＧｅ層２３８，２
３９の堆積後に行っているが、あらかじめｎ型ＳＯＩ膜
２３中にイオン注入等によりｐ型不純物を導入しておい
てからＳｉＧｅ層２３８，２３９を堆積し、その後さら
にＳｉＧｅ層２３８，２３９中にｐ型の不純物の導入を
行ってもよいし、ＣＶＤガス中にＢＨ3，Ｂ2 Ｈ6 など
のガスを導入してＳｉＧｅ堆積と同時にｐ+ 化を行って
もよい。バンドギャップの狭い半導体はＳｉx Ｇｅ1-x
でなくともよく、Ｓｉx Ｓｎ1-x，Ｇｅ等を用いてもよ
い。
の説明ではＢ+ のイオン注入を用いた場合について説明
したが、ＢＦ2 + のような化合物分子のイオンによるイ
オン注入を用いてもよいし、Ｉｎ+ やＧａ+ をその代り
にイオン注入しｐ+ 層を形成してもよい。また、ＳＡＬ
ＩＣＩＤＥ構造を適用することも可能である。さらに上
記ではＢ等のｐ型不純物の導入はＳｉＧｅ層２３８，２
３９の堆積後に行っているが、あらかじめｎ型ＳＯＩ膜
２３中にイオン注入等によりｐ型不純物を導入しておい
てからＳｉＧｅ層２３８，２３９を堆積し、その後さら
にＳｉＧｅ層２３８，２３９中にｐ型の不純物の導入を
行ってもよいし、ＣＶＤガス中にＢＨ3，Ｂ2 Ｈ6 など
のガスを導入してＳｉＧｅ堆積と同時にｐ+ 化を行って
もよい。バンドギャップの狭い半導体はＳｉx Ｇｅ1-x
でなくともよく、Ｓｉx Ｓｎ1-x，Ｇｅ等を用いてもよ
い。
【００３７】図７は本発明の第３の実施の形態に係るｐ
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図
７においてｎ型（１００）シリコン基板２１の上部に第
１の絶縁膜となる埋め込み酸化膜２０２を介してｎ型Ｓ
ＯＩ膜２３１が形成されている。そしてｎ型ＳＯＩ膜２
３１の一部の上部には第２の半導体領域となるシリコン
ゲルマ（ＳｉＧｅ）膜４４が形成され、ＳｉＧｅ膜４４
の上、およびＳｉＧｅ膜４４が形成されていないｎ型Ｓ
ＯＩ膜２３１の上部には第１の半導体領域となるｎ型シ
リコン（Ｓｉ）膜４５が形成されている。ｎ型Ｓｉ膜４
５の表面から、ｎ型ＳＯＩ膜２３１に達するまでＳｉＯ
2 膜等の素子分離絶縁膜２４が形成されている。素子分
離絶縁膜２４はｎ型ＳＯＩ膜２３１の表面からさらに埋
め込み酸化膜２０２に達するまで深く形成してもよい。
そしてこの素子分離されたｎ型Ｓｉ膜４５の領域を活性
領域として、この活性領域の内部にｐ+ ソース領域４０
９およびｐ+ ドレイン領域２２６が形成されｐ+ ソース
領域４０９はその底部をＳｉＧｅ膜４４に、ｐ+ ドレイ
ン領域４１０はその底部を埋め込み酸化膜２０２に接す
るように形成されている。このｐ+ ソース領域４０９、
ｐ+ ドレイン領域４１０に対し、層間絶縁膜２１１中に
形成されたコンタクトホールを介してソース金属電極２
１８およびドレイン金属電極２２８が形成されている。
またｐ+ ソース領域４０９およびｐ+ ドレイン領域４１
０の間のチャンネル領域となるｎ型Ｓｉ膜４５の上部に
はゲート絶縁膜（ゲート酸化膜）２５を介して、ポリシ
リコン等のゲート電極２６が形成されている。ｐ+ ソー
ス領域４０９、ｐ+ ドレイン領域４１０は、たとえばボ
ロン（Ｂ）等のｐ型不純物元素を６×１０18〜１×１０
20ｃｍ-3程度の高不純物密度にドープした領域である。
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図
７においてｎ型（１００）シリコン基板２１の上部に第
１の絶縁膜となる埋め込み酸化膜２０２を介してｎ型Ｓ
ＯＩ膜２３１が形成されている。そしてｎ型ＳＯＩ膜２
３１の一部の上部には第２の半導体領域となるシリコン
ゲルマ（ＳｉＧｅ）膜４４が形成され、ＳｉＧｅ膜４４
の上、およびＳｉＧｅ膜４４が形成されていないｎ型Ｓ
ＯＩ膜２３１の上部には第１の半導体領域となるｎ型シ
リコン（Ｓｉ）膜４５が形成されている。ｎ型Ｓｉ膜４
５の表面から、ｎ型ＳＯＩ膜２３１に達するまでＳｉＯ
2 膜等の素子分離絶縁膜２４が形成されている。素子分
離絶縁膜２４はｎ型ＳＯＩ膜２３１の表面からさらに埋
め込み酸化膜２０２に達するまで深く形成してもよい。
そしてこの素子分離されたｎ型Ｓｉ膜４５の領域を活性
領域として、この活性領域の内部にｐ+ ソース領域４０
９およびｐ+ ドレイン領域２２６が形成されｐ+ ソース
領域４０９はその底部をＳｉＧｅ膜４４に、ｐ+ ドレイ
ン領域４１０はその底部を埋め込み酸化膜２０２に接す
るように形成されている。このｐ+ ソース領域４０９、
ｐ+ ドレイン領域４１０に対し、層間絶縁膜２１１中に
形成されたコンタクトホールを介してソース金属電極２
１８およびドレイン金属電極２２８が形成されている。
またｐ+ ソース領域４０９およびｐ+ ドレイン領域４１
０の間のチャンネル領域となるｎ型Ｓｉ膜４５の上部に
はゲート絶縁膜（ゲート酸化膜）２５を介して、ポリシ
リコン等のゲート電極２６が形成されている。ｐ+ ソー
ス領域４０９、ｐ+ ドレイン領域４１０は、たとえばボ
ロン（Ｂ）等のｐ型不純物元素を６×１０18〜１×１０
20ｃｍ-3程度の高不純物密度にドープした領域である。
【００３８】本発明の第３の実施の形態によれば、ｐ+
ソース領域４０９となるＳｉ層がＳｉよりも格子定数が
大きいＳｉＧｅ層４４の上に形成され、歪みシリコン膜
となっている。ｐ+ ソース領域４０９が歪みシリコンに
より形成されていることにより、通常のシリコン系のＭ
ＯＳＦＥＴの場合に比べて、やはりソースのバンドギャ
ップＥｇが狭化し（たとえばΔＥｇ＝０．２ｅＶ程度狭
化する）、その結果、チャンネルからソース方向への電
子の流れを大幅に促進できる。
ソース領域４０９となるＳｉ層がＳｉよりも格子定数が
大きいＳｉＧｅ層４４の上に形成され、歪みシリコン膜
となっている。ｐ+ ソース領域４０９が歪みシリコンに
より形成されていることにより、通常のシリコン系のＭ
ＯＳＦＥＴの場合に比べて、やはりソースのバンドギャ
ップＥｇが狭化し（たとえばΔＥｇ＝０．２ｅＶ程度狭
化する）、その結果、チャンネルからソース方向への電
子の流れを大幅に促進できる。
【００３９】本発明の第３の実施の形態のｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴは図８（ａ）〜（ｆ）に示す方法
によって製造できる。すなわち、 （イ）ｎ型（１００）シリコン基板２１に酸素イオンを
加速電圧１８０ＫｅＶ、ドーズ量２×１０18ｃｍ-2の条
件で注入した後、１３００℃、５時間の熱処理を行うこ
とにより、図８（ａ）に示すように、表面から深さ２０
０ｎｍの部分に厚さ１００ｎｍの埋め込み酸化膜（ＳＯ
Ｉ酸化膜）２０２を形成するとともに、基板表面にｎ型
のＳＯＩ膜２３１を形成する。なお、ここでは、ＳＯＩ
基板の形成方法としてＳＩＭＯＸ法を例にあげたが、貼
り合わせ法（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄ
ｉｎｇ：ＳＤＢ法）を用いても良い（他の実施形態の場
合についても同様である）。次に、ｎ型のＳＯＩ膜２３
１の表面を熱酸化した後、ＮＨ4 Ｆ溶液によりこの酸化
膜部分をエッチング除去するという工程を繰り返して、
ｎ型ＳＯＩ膜２３１を１０ｎｍまで薄くする。
ＳＯＩ・ＭＯＳＦＥＴは図８（ａ）〜（ｆ）に示す方法
によって製造できる。すなわち、 （イ）ｎ型（１００）シリコン基板２１に酸素イオンを
加速電圧１８０ＫｅＶ、ドーズ量２×１０18ｃｍ-2の条
件で注入した後、１３００℃、５時間の熱処理を行うこ
とにより、図８（ａ）に示すように、表面から深さ２０
０ｎｍの部分に厚さ１００ｎｍの埋め込み酸化膜（ＳＯ
Ｉ酸化膜）２０２を形成するとともに、基板表面にｎ型
のＳＯＩ膜２３１を形成する。なお、ここでは、ＳＯＩ
基板の形成方法としてＳＩＭＯＸ法を例にあげたが、貼
り合わせ法（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄ
ｉｎｇ：ＳＤＢ法）を用いても良い（他の実施形態の場
合についても同様である）。次に、ｎ型のＳＯＩ膜２３
１の表面を熱酸化した後、ＮＨ4 Ｆ溶液によりこの酸化
膜部分をエッチング除去するという工程を繰り返して、
ｎ型ＳＯＩ膜２３１を１０ｎｍまで薄くする。
【００４０】（ロ）次に図８（ｂ）に示すように、ｎ型
ＳＯＩ膜２３１上に例えばＧｅ濃度５０％の厚さ３０ｎ
ｍのＳｉＧｅ膜４４をＣＶＤ法により形成する。このと
き、Ｇｅ濃度が高いため、ＳｉＧｅ膜４４はその臨界膜
厚を越えて成長する。したがって、Ｓｉx Ｇｅ1-x （０
＜ｘ＜１）膜４４は、下地のｎ型ＳＯＩ膜２３１のＳｉ
の格子定数と整合することはなく、Ｓｉx Ｇｅ1-x 本来
の格子定数をもって成長する。次に図８（ｃ）に示すよ
うに、フォトリソグラフィおよびＲＩＥを用いて、Ｓｉ
Ｇｅ膜４４をｐ+ ソース領域となる領域のＳＯＩ膜２３
１上のみに残置させる。
ＳＯＩ膜２３１上に例えばＧｅ濃度５０％の厚さ３０ｎ
ｍのＳｉＧｅ膜４４をＣＶＤ法により形成する。このと
き、Ｇｅ濃度が高いため、ＳｉＧｅ膜４４はその臨界膜
厚を越えて成長する。したがって、Ｓｉx Ｇｅ1-x （０
＜ｘ＜１）膜４４は、下地のｎ型ＳＯＩ膜２３１のＳｉ
の格子定数と整合することはなく、Ｓｉx Ｇｅ1-x 本来
の格子定数をもって成長する。次に図８（ｃ）に示すよ
うに、フォトリソグラフィおよびＲＩＥを用いて、Ｓｉ
Ｇｅ膜４４をｐ+ ソース領域となる領域のＳＯＩ膜２３
１上のみに残置させる。
【００４１】（ニ）次に図８（ｄ）に示すように、原料
としてＳｉＨ4 を用いた成膜温度５５０℃でのＣＶＤ法
により、全面に厚さ８０ｎｍのｎ型シリコン（Ｓｉ）膜
４５，４５ａを形成する。このとき、ｎ型Ｓｉ膜４５，
４５ａのうちＳｉＧｅ膜４４上の部分４５ａは広がり歪
みを受け、Ｓｉx Ｇｅ1-x の格子定数をもって成長し、
歪みｎ型Ｓｉ膜となる。他の部分はその下地がｎ型ＳＯ
Ｉ膜２３１なので歪みを受けず、Ｓｉ本来の格子定数を
もって成長し、無歪みのｎ型Ｓｉ膜４５となる。
としてＳｉＨ4 を用いた成膜温度５５０℃でのＣＶＤ法
により、全面に厚さ８０ｎｍのｎ型シリコン（Ｓｉ）膜
４５，４５ａを形成する。このとき、ｎ型Ｓｉ膜４５，
４５ａのうちＳｉＧｅ膜４４上の部分４５ａは広がり歪
みを受け、Ｓｉx Ｇｅ1-x の格子定数をもって成長し、
歪みｎ型Ｓｉ膜となる。他の部分はその下地がｎ型ＳＯ
Ｉ膜２３１なので歪みを受けず、Ｓｉ本来の格子定数を
もって成長し、無歪みのｎ型Ｓｉ膜４５となる。
【００４２】（ホ）次に図８（ｅ）に示すように、ＣＭ
Ｐ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｍｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：化学的機械的研磨）法等の手法によりｎ
型Ｓｉ膜４５，４５ａの表面を平坦化し、平担化後、活
性層となる部分の周辺に素子分離絶縁膜２４を形成す
る。そして、ｎ型Ｓｉ膜４５上にゲート酸化膜２５とな
る厚さ５ｎｍのシリコン酸化膜、ゲート電極２６となる
厚さ３００ｎｍのボロン・ドープド・ポリシリコン膜を
順次形成する。なお、ｎ型Ｓｉ膜４５と４５ａとの断差
は３０ｎｍ程度であるので、ＣＭＰ法等による平坦化を
行なわず、断差を残しておき、フォトリソグラフィーに
おけるマスク合わせ用の基準等として用いてもよい。次
に図８（ｅ）に示すように、上記ドープド・ポリシリコ
ン膜２６、上記シリコン酸化膜２５をパターンニングし
て、ゲート電極２６、ゲート酸化膜２５を形成する。こ
のとき、歪みｎ型Ｓｉ膜４５ａと無歪み部分のｎ型Ｓｉ
膜４５との界面が図８（ｅ）に示すようにゲート電極２
６端の直下にくるようにすることが最も好ましい。ただ
し、上記界面はチャンネルに入り込んでも良いし、また
上記界面はゲート電極２６端よりもチャンネルから離れ
たところにあっても良い。次に図８（ｅ）に示すよう
に、ゲート電極２６をマスクとして、ＢＦ2 イオンを加
速電圧３０ＫｅＶ、ドーズ量５×１０15ｃｍ-2の条件で
イオン注入した後、８５０℃、３０分の熱処理を行っ
て、ｐ+ ソース領域４０９、ｐ+ ドレイン領域４１０を
形成する。このとき、ｐ+ ソース領域と無歪み部分のｎ
型Ｓｉ膜４５とのｐｎ接合は、歪みｐ型シリコン膜４５
ａと無歪み部分のｐ型シリコン膜４５との界面に一致す
ることが最も好ましいが、上記ｐｎ接合は上記界面と一
致していなくても良い。
Ｐ（ｃｈｅｍｉｃａｌ Ｍｅｃｈａｍｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：化学的機械的研磨）法等の手法によりｎ
型Ｓｉ膜４５，４５ａの表面を平坦化し、平担化後、活
性層となる部分の周辺に素子分離絶縁膜２４を形成す
る。そして、ｎ型Ｓｉ膜４５上にゲート酸化膜２５とな
る厚さ５ｎｍのシリコン酸化膜、ゲート電極２６となる
厚さ３００ｎｍのボロン・ドープド・ポリシリコン膜を
順次形成する。なお、ｎ型Ｓｉ膜４５と４５ａとの断差
は３０ｎｍ程度であるので、ＣＭＰ法等による平坦化を
行なわず、断差を残しておき、フォトリソグラフィーに
おけるマスク合わせ用の基準等として用いてもよい。次
に図８（ｅ）に示すように、上記ドープド・ポリシリコ
ン膜２６、上記シリコン酸化膜２５をパターンニングし
て、ゲート電極２６、ゲート酸化膜２５を形成する。こ
のとき、歪みｎ型Ｓｉ膜４５ａと無歪み部分のｎ型Ｓｉ
膜４５との界面が図８（ｅ）に示すようにゲート電極２
６端の直下にくるようにすることが最も好ましい。ただ
し、上記界面はチャンネルに入り込んでも良いし、また
上記界面はゲート電極２６端よりもチャンネルから離れ
たところにあっても良い。次に図８（ｅ）に示すよう
に、ゲート電極２６をマスクとして、ＢＦ2 イオンを加
速電圧３０ＫｅＶ、ドーズ量５×１０15ｃｍ-2の条件で
イオン注入した後、８５０℃、３０分の熱処理を行っ
て、ｐ+ ソース領域４０９、ｐ+ ドレイン領域４１０を
形成する。このとき、ｐ+ ソース領域と無歪み部分のｎ
型Ｓｉ膜４５とのｐｎ接合は、歪みｐ型シリコン膜４５
ａと無歪み部分のｐ型シリコン膜４５との界面に一致す
ることが最も好ましいが、上記ｐｎ接合は上記界面と一
致していなくても良い。
【００４３】（ヘ）最後に、図８（ｆ）に示すように、
全面に厚さ４００ｎｍの層間絶縁膜としてのＳｉＯ2 膜
２１１を形成した後、このＳｉＯ2 膜２１１にコンタク
トホールを開孔して、ソース金属電極２１８、ドレイン
金属電極２２８を形成し、さらにゲート配線（不図示）
を形成して完成する。
全面に厚さ４００ｎｍの層間絶縁膜としてのＳｉＯ2 膜
２１１を形成した後、このＳｉＯ2 膜２１１にコンタク
トホールを開孔して、ソース金属電極２１８、ドレイン
金属電極２２８を形成し、さらにゲート配線（不図示）
を形成して完成する。
【００４４】本発明の第３の実施の形態の場合にはＳｉ
Ｇｅ層４４とｐ+ 歪シリコン層４０９という２つの狭バ
ンドギャップ材料を同時にｐ+ ソース領域として形成し
ているため上述の電子の流れはさらに促進されｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果抑制に非常に
有効である。
Ｇｅ層４４とｐ+ 歪シリコン層４０９という２つの狭バ
ンドギャップ材料を同時にｐ+ ソース領域として形成し
ているため上述の電子の流れはさらに促進されｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果抑制に非常に
有効である。
【００４５】ＳｉＧｅ層４４の代りにＳｉＳｎ層等他の
Ｓｉより格子定数が大きく、Ｓｉより禁制帯幅の小さな
狭バンドギャップ材料を用いてもよい。
Ｓｉより格子定数が大きく、Ｓｉより禁制帯幅の小さな
狭バンドギャップ材料を用いてもよい。
【００４６】図９は本発明の第４の実施の形態に係るｐ
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図
９においてｎ型（１００）シリコン基板２１の上部に第
１の絶縁膜となる埋め込み絶縁膜２５１を介してｎ型Ｓ
ＯＩ膜２５５が形成されている。埋め込み絶縁膜２５１
としてはＳｉとほぼ格子定数の等しいＣａＦ2 膜が用い
られ、その一部がＣａ1-x Ｓｒx Ｆ2 （０＜ｘ＜１）膜
２５２になっている。したがってＣａ1-x Ｓｒx Ｆ2 膜
２５２の上部のｎ型の第１の半導体領域（ｎ型ＳＯＩ
膜）２５５は歪Ｓｉ膜となりバンドギャップが狭化して
いる。そしてこのバンドギャップが狭化したＳＯＩ膜２
５５の部分をｐ+ ソース領域２５９、ｐ+ドレイン領域
２６０とし、無歪み部分のｎ型ＳＯＩ膜２５５をチャン
ネル領域としている。そして歪Ｓｉ膜部分を含んだＳＯ
Ｉ膜２５５はＳＯＩ膜２５５の表面から埋め込み絶縁膜
２５２に達するまで深く形成された熱酸化膜２４により
素子分離がなされている。そしてこの素子分離された歪
みおよび無歪みのＳＯＩ膜２５５の領域を活性領域とし
て、この活性領域の内部に歪Ｓｉ膜のみからなるｐ+ソ
ース領域２５９およびｐ+ ドレイン領域２６０が、その
底部を埋め込み絶縁膜２５２に接するように形成されて
いることになる。ｐ+ ソース領域２５９およびｐ+ ドレ
イン領域２６０に対し、層間絶縁膜２１１中に形成され
たコンタクトホールを介してソース金属電極２１８およ
びドレイン金属電極２２８が形成されている。またｐ+
ソース領域２５９およびｐ+ ドレイン領域２６０の間の
無歪Ｓｉ膜であるチャンネル領域２５５の上部にはゲー
ト酸化膜２５を介して、ポリシリコン等のゲート電極２
６が形成されている。
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面構造を示す。図
９においてｎ型（１００）シリコン基板２１の上部に第
１の絶縁膜となる埋め込み絶縁膜２５１を介してｎ型Ｓ
ＯＩ膜２５５が形成されている。埋め込み絶縁膜２５１
としてはＳｉとほぼ格子定数の等しいＣａＦ2 膜が用い
られ、その一部がＣａ1-x Ｓｒx Ｆ2 （０＜ｘ＜１）膜
２５２になっている。したがってＣａ1-x Ｓｒx Ｆ2 膜
２５２の上部のｎ型の第１の半導体領域（ｎ型ＳＯＩ
膜）２５５は歪Ｓｉ膜となりバンドギャップが狭化して
いる。そしてこのバンドギャップが狭化したＳＯＩ膜２
５５の部分をｐ+ ソース領域２５９、ｐ+ドレイン領域
２６０とし、無歪み部分のｎ型ＳＯＩ膜２５５をチャン
ネル領域としている。そして歪Ｓｉ膜部分を含んだＳＯ
Ｉ膜２５５はＳＯＩ膜２５５の表面から埋め込み絶縁膜
２５２に達するまで深く形成された熱酸化膜２４により
素子分離がなされている。そしてこの素子分離された歪
みおよび無歪みのＳＯＩ膜２５５の領域を活性領域とし
て、この活性領域の内部に歪Ｓｉ膜のみからなるｐ+ソ
ース領域２５９およびｐ+ ドレイン領域２６０が、その
底部を埋め込み絶縁膜２５２に接するように形成されて
いることになる。ｐ+ ソース領域２５９およびｐ+ ドレ
イン領域２６０に対し、層間絶縁膜２１１中に形成され
たコンタクトホールを介してソース金属電極２１８およ
びドレイン金属電極２２８が形成されている。またｐ+
ソース領域２５９およびｐ+ ドレイン領域２６０の間の
無歪Ｓｉ膜であるチャンネル領域２５５の上部にはゲー
ト酸化膜２５を介して、ポリシリコン等のゲート電極２
６が形成されている。
【００４７】本発明の第４の実施の形態に係るｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴは図１０（ａ）〜（ｃ）に示
す方法により製造することができる。
ネルＳＯＩ・ＭＯＳＦＥＴは図１０（ａ）〜（ｃ）に示
す方法により製造することができる。
【００４８】（イ）まず、図１０（ａ）に示すように、
シリコン基板２１上にＣａＦ2 膜２５１、ｎ型ＳＯＩ膜
２５５を気相エピタキシャル成長法やＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｎ Ｅｐｉｔａｘｙ）法等により順
次形成する。次に図１０（ａ）に示すように、素子分離
絶縁膜２４を形成した後、ｎ型ＳＯＩ膜２５５上にゲー
ト酸化膜２５、ゲート電極２６を形成する。ｎ型ＳＯＩ
膜２５５の厚さは、たとえば３０ｎｍとする。
シリコン基板２１上にＣａＦ2 膜２５１、ｎ型ＳＯＩ膜
２５５を気相エピタキシャル成長法やＭＢＥ（Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｎ Ｅｐｉｔａｘｙ）法等により順
次形成する。次に図１０（ａ）に示すように、素子分離
絶縁膜２４を形成した後、ｎ型ＳＯＩ膜２５５上にゲー
ト酸化膜２５、ゲート電極２６を形成する。ｎ型ＳＯＩ
膜２５５の厚さは、たとえば３０ｎｍとする。
【００４９】（ロ）次に図１０（ｂ）に示すように、ゲ
ート電極２６をマスクとしてＳｒ+イオンをＣａＦ2 膜
２５１にｎ型ＳＯＩ膜２５５を貫通するように加速電圧
８０ＫｅＶ，ドーズ量１×１０17ｃｍ-2でイオン注入す
る。その後、熱処理を行うことにより、ＣａＦ2 膜５２
の一部をＣａ1-x Ｓｒx Ｆ2 （０＜ｘ＜１）膜２５２に
変化させ、同時に歪みｎ型ＳＯＩ膜２５５ａを自己整合
的に形成する。これにより、最も好ましい形態である歪
みｎ型ＳＯＩ膜２５５ａと無歪み部分のｎ型ＳＯＩ膜２
５５との界面がゲート端に一致した構造を容易に形成で
きるようになる。
ート電極２６をマスクとしてＳｒ+イオンをＣａＦ2 膜
２５１にｎ型ＳＯＩ膜２５５を貫通するように加速電圧
８０ＫｅＶ，ドーズ量１×１０17ｃｍ-2でイオン注入す
る。その後、熱処理を行うことにより、ＣａＦ2 膜５２
の一部をＣａ1-x Ｓｒx Ｆ2 （０＜ｘ＜１）膜２５２に
変化させ、同時に歪みｎ型ＳＯＩ膜２５５ａを自己整合
的に形成する。これにより、最も好ましい形態である歪
みｎ型ＳＯＩ膜２５５ａと無歪み部分のｎ型ＳＯＩ膜２
５５との界面がゲート端に一致した構造を容易に形成で
きるようになる。
【００５０】（ハ）次に図１０（ｃ）に示すように、ゲ
ート電極２６をマスクとしてＢ+ や４９ＢＦ2 + 等のｐ
型不純物イオンを歪みｎ型ＳＯＩ膜２５５ａに注入した
後、熱処理を行うことにより、ｐ+ ソース領域２５９、
ｐ+ ドレイン領域２６０を形成する。この後の工程は第
１〜第３の実施の形態と同様であり、全面にＣＶＤ法等
によりＳｉＯ2 膜やＰＳＧ膜等の層間絶縁膜２１１を形
成し、この層間絶縁膜中のコンタクトホールを介してソ
ース金属電極２１８、ドレイン金属電極２２８を形成す
れば、図９に示す本発明の第４の実施の形態のｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴが完成する。
ート電極２６をマスクとしてＢ+ や４９ＢＦ2 + 等のｐ
型不純物イオンを歪みｎ型ＳＯＩ膜２５５ａに注入した
後、熱処理を行うことにより、ｐ+ ソース領域２５９、
ｐ+ ドレイン領域２６０を形成する。この後の工程は第
１〜第３の実施の形態と同様であり、全面にＣＶＤ法等
によりＳｉＯ2 膜やＰＳＧ膜等の層間絶縁膜２１１を形
成し、この層間絶縁膜中のコンタクトホールを介してソ
ース金属電極２１８、ドレイン金属電極２２８を形成す
れば、図９に示す本発明の第４の実施の形態のｐチャン
ネルＳＯＩ・ＭＯＳＦＥＴが完成する。
【００５１】以上の本発明の第１〜第４の実施の形態に
おいては、ｐチャンネルＭＯＳＦＥＴについてのみ述べ
たが、本発明は以上のｐチャンネルＭＯＳＦＥＴのみを
用いる半導体装置に限られるものではない。本発明の実
施に当ってはｐチャンネルＭＯＳＦＥＴのみ用いるＬＳ
Ｉだけでなく、ｎチャンネルＭＯＳＦＥＴも混在するＣ
ＭＯＳ・ＬＳＩ等の回路についても本発明を用いること
ができる。
おいては、ｐチャンネルＭＯＳＦＥＴについてのみ述べ
たが、本発明は以上のｐチャンネルＭＯＳＦＥＴのみを
用いる半導体装置に限られるものではない。本発明の実
施に当ってはｐチャンネルＭＯＳＦＥＴのみ用いるＬＳ
Ｉだけでなく、ｎチャンネルＭＯＳＦＥＴも混在するＣ
ＭＯＳ・ＬＳＩ等の回路についても本発明を用いること
ができる。
【００５２】なお、本発明によればソース部あるいはソ
ース／ドレイン部のバンドギャップが狭い事により配線
材とのコンタクト部において配線材のフェルミ準位から
ｐ+半導体の価電子帯間のエネルギー差（いわゆるショ
ットキー障壁）が減少し、コンタクト抵抗が低くなる。
その結果、本発明の半導体装置の、変換コンダクタンス
ｇｍが増大し、高速動作が可能となる。
ース／ドレイン部のバンドギャップが狭い事により配線
材とのコンタクト部において配線材のフェルミ準位から
ｐ+半導体の価電子帯間のエネルギー差（いわゆるショ
ットキー障壁）が減少し、コンタクト抵抗が低くなる。
その結果、本発明の半導体装置の、変換コンダクタンス
ｇｍが増大し、高速動作が可能となる。
【００５３】またソース・ドレイン領域の上部及び下部
にバンドギャップの狭い材料層を形成してもよい。その
他、本発明は上記実施の形態に限らず、種々変形して実
施することが可能である。
にバンドギャップの狭い材料層を形成してもよい。その
他、本発明は上記実施の形態に限らず、種々変形して実
施することが可能である。
【００５４】
【発明の効果】以上述べたように本発明によれば、微細
化に伴うＳＯＩ構造を有したｐチャンネルＭＯＳＦＥＴ
の基板浮遊効果を抑制する事ができる。
化に伴うＳＯＩ構造を有したｐチャンネルＭＯＳＦＥＴ
の基板浮遊効果を抑制する事ができる。
【図１】本発明の原理を説明するためのバンド図であ
る。
る。
【図２】図２（ａ）は発明の第１の実施の形態に係るｐ
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面図で、図２
（ｂ）はその静特性を示す図である。
チャンネルＳＯＩ・ＭＯＳＦＥＴの断面図で、図２
（ｂ）はその静特性を示す図である。
【図３】本発明の第１の実施の形態に係るｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面
図である。
ＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面
図である。
【図４】本発明の第２の実施の形態に係るｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴの断面図である。
ＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図５】本発明の第２の実施の形態に係るｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面
図である。
ＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面
図である。
【図６】本発明の第２の実施の形態の変形例に係るｐチ
ャンネルＳＯＩ・ＭＯＳＦＥＴの断面図である。
ャンネルＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図７】本発明の第３の実施の形態に係るｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴの断面図である。
ＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図８】本発明の第３の実施の形態に係るｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面
図である。
ＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断面
図である。
【図９】本発明の第４の実施の形態に係るｐチャンネル
ＳＯＩ・ＭＯＳＦＥＴの断面図である。
ＳＯＩ・ＭＯＳＦＥＴの断面図である。
【図１０】本発明の第４の実施の形態に係るｐチャンネ
ルＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断
面図である。
ルＳＯＩ・ＭＯＳＦＥＴの製造工程を説明するための断
面図である。
【図１１】従来のｎチャンネルＳＯＩ・ＭＯＳＦＥＴの
構造の一例である。
構造の一例である。
【図１２】ｎチャンネルＳＯＩ・ＭＯＳＦＥＴとｎチャ
ンネルバルクＭＯＳＦＥＴのドレイン耐圧を比較するた
めの図である。
ンネルバルクＭＯＳＦＥＴのドレイン耐圧を比較するた
めの図である。
【図１３】ｎチャンネルＳＯＩ・ＭＯＳＦＥＴのスイッ
チング時の出力電流のオーバーシュートを説明する図で
ある。
チング時の出力電流のオーバーシュートを説明する図で
ある。
【図１４】図１４（ａ）はＳｉx Ｇｅ1-x 領域をｎ+ ソ
ース／ドレイン領域に有するｎチャンネルＳＯＩ・ＭＯ
ＳＦＥＴの断面図で、図１４（ｂ）はそのポテンシャル
プロファイル（バンドダイアグラム）である。
ース／ドレイン領域に有するｎチャンネルＳＯＩ・ＭＯ
ＳＦＥＴの断面図で、図１４（ｂ）はそのポテンシャル
プロファイル（バンドダイアグラム）である。
【図１５】Ｓｉx Ｇｅ1-x 領域を有するｎチャンネルＦ
ＥＴと、有しないｎチャンネルＦＥＴのＩｄ−Ｖｄ特性
を比較する図である。
ＥＴと、有しないｎチャンネルＦＥＴのＩｄ−Ｖｄ特性
を比較する図である。
【図１６】Ｌ＝０．２μｍのｐチャンネルＳＯＩ・ＭＯ
ＳＦＥＴの基板浮遊効果を示す図である。
ＳＦＥＴの基板浮遊効果を示す図である。
【図１７】従来のｐチャンネルバルクＭＯＳＦＥＴと従
来のｐチャンネルＳＯＩ・ＭＯＳＦＥＴのＩ−Ｖ特性を
比較する図（図１７（ａ））およびＣＭＯＳインバータ
を説明するための図（図１７（ｂ））である。
来のｐチャンネルＳＯＩ・ＭＯＳＦＥＴのＩ−Ｖ特性を
比較する図（図１７（ａ））およびＣＭＯＳインバータ
を説明するための図（図１７（ｂ））である。
２１ Ｓｉ基板２３，４５，１６５，２３１，２５５
第１の半導体領域：ＳＯＩ層単結晶シリコン層 ２４ 素子分離膜 ２５ 第２の絶縁膜：ゲート絶縁膜（ゲート酸化膜） ２６ ゲート多結晶Ｓｉ ２７ 後酸化膜 ２８，４４ 第２の半導体領域：ＳｉＧｅ層 ２９ ＳｉＮ側壁 ２０２ 第１の絶縁膜：埋め込み酸化膜（ＳＯＩ絶縁
膜） ２１１ ＣＶＤ ＳｉＯ2 ２１６，３１２， ｐ+ ソース領域 ２１７，２３８ ｐ+ −ＳｉＧｅソース領域（第２の半
導体領域） ２１８， ソース金属電極 ２２６，３１３，４１０ ｐ+ ドレイン領域 ２２７，２３９ ｐ+ −ＳｉＧｅソース領域（第２の半
導体領域） ２２８ ドレイン金属電極 ２５１ 第１の絶縁膜：ＣａＦ2 膜 ２５２ Ｃａ1-x Ｓｒx Ｆ2 膜 ２５５ａ 歪Ｓｉ層 ２５９，４０９ ｐ+ 歪Ｓｉソース領域 ２６０ ｐ+ 歪Ｓｉドレイン領域
第１の半導体領域：ＳＯＩ層単結晶シリコン層 ２４ 素子分離膜 ２５ 第２の絶縁膜：ゲート絶縁膜（ゲート酸化膜） ２６ ゲート多結晶Ｓｉ ２７ 後酸化膜 ２８，４４ 第２の半導体領域：ＳｉＧｅ層 ２９ ＳｉＮ側壁 ２０２ 第１の絶縁膜：埋め込み酸化膜（ＳＯＩ絶縁
膜） ２１１ ＣＶＤ ＳｉＯ2 ２１６，３１２， ｐ+ ソース領域 ２１７，２３８ ｐ+ −ＳｉＧｅソース領域（第２の半
導体領域） ２１８， ソース金属電極 ２２６，３１３，４１０ ｐ+ ドレイン領域 ２２７，２３９ ｐ+ −ＳｉＧｅソース領域（第２の半
導体領域） ２２８ ドレイン金属電極 ２５１ 第１の絶縁膜：ＣａＦ2 膜 ２５２ Ｃａ1-x Ｓｒx Ｆ2 膜 ２５５ａ 歪Ｓｉ層 ２５９，４０９ ｐ+ 歪Ｓｉソース領域 ２６０ ｐ+ 歪Ｓｉドレイン領域
Claims (4)
- 【請求項１】 第１の絶縁膜上に形成されたｎ型の第１
の半導体領域と、ソース領域と、ドレイン領域と、該第
１の半導体領域の上部に形成されたゲート絶縁膜として
の第２の絶縁膜を介して該第１の半導体領域を流れる電
流を制御するゲート電極とを有するトランジスタを少な
くとも含む半導体装置であって、 該ソースおよびドレイン領域にはｐ型不純物元素が含ま
れ、該ソースおよびドレイン領域の少なくとも一方の領
域の少なくとも一部又は全部あるいは一部チャンネル領
域に至るまでが前記第１の半導体領域よりも禁制帯幅の
小さい第２の半導体領域から成ることを特徴とする半導
体装置。 - 【請求項２】 第１の絶縁膜上に形成されたｎ型の第１
の半導体領域と、ソース領域と、ドレイン領域と、該第
１の半導体領域の上部に形成されたゲート絶縁膜を介し
て該第１の半導体領域を流れる電流を制御するゲート電
極とを有するトランジスタを少なくとも含む半導体装置
であって、 該ソースおよびドレイン領域にはｐ型不純物元素が含ま
れ、該ソースおよびドレイン領域の少なくとも一方の領
域の上部もしくは下部又は上部および下部の両方に前記
第１の半導体領域よりも禁制帯幅の小さい第２の半導体
領域が形成されたことを特徴とする半導体装置。 - 【請求項３】 前記第１の半導体領域はシリコン（Ｓ
ｉ）であり、前記第２の半導体領域は、格子定数が拡が
る方向に歪を受けたＳｉであることを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項４】 前記第１の半導体領域はシリコン（Ｓ
ｉ）であり、前記第２の半導体領域はＳｉx Ｇｅ1-x 又
はＳｉx Ｓｎ1-x であることを特徴とする請求項１又は
２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15999696A JP3383154B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15999696A JP3383154B2 (ja) | 1996-06-20 | 1996-06-20 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1012883A true JPH1012883A (ja) | 1998-01-16 |
| JP3383154B2 JP3383154B2 (ja) | 2003-03-04 |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176061A (ja) * | 2000-09-29 | 2002-06-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
| JP2005217391A (ja) * | 2003-10-31 | 2005-08-11 | Internatl Business Mach Corp <Ibm> | 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法 |
| WO2005119788A1 (ja) * | 2004-06-01 | 2005-12-15 | Yamanashi Tlo Co., Ltd. | 電界効果トランジスタおよびその製造方法 |
| JP2006019727A (ja) * | 2004-06-29 | 2006-01-19 | Internatl Business Mach Corp <Ibm> | 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法 |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| JP2007134732A (ja) * | 2006-12-21 | 2007-05-31 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| US7317242B2 (en) | 2003-02-25 | 2008-01-08 | Seiko Epson Corporation | Semiconductor device including p-type silicon layer including implanted germanium |
| JP2008515224A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネルを備える二重ゲートデバイス |
| JP2008515188A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネル、及びヘテロ接合ソース／ドレインを有する半導体素子を形成する方法 |
| US7381604B2 (en) | 2003-09-04 | 2008-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method for fabricating the same |
| US7514747B2 (en) | 2006-07-13 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Silicon-on-insulator semiconductor device |
| JP2009206527A (ja) * | 1998-07-15 | 2009-09-10 | Semiconductor Energy Lab Co Ltd | マイクロプロセッサおよびｒｉｓｃプロセッサ |
| JP2010080487A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010171434A (ja) * | 1998-07-29 | 2010-08-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2010206185A (ja) * | 2009-03-02 | 2010-09-16 | Internatl Business Mach Corp <Ibm> | 半導体デバイス、ＦＥＴデバイスに非対称的なｐ／ｎ接合を形成する方法及びＦＥＴデバイスを形成する方法（低電力消費のシリコン・オン・インシュレータ・デバイスのための非対称的なソース／ドレイン接合） |
| JP2010532571A (ja) * | 2007-06-29 | 2010-10-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドレインおよびソース領域にリセスを形成することによってトランジスタの接合容量の低減 |
| WO2011030782A1 (ja) * | 2009-09-09 | 2011-03-17 | 学校法人神奈川大学 | 半導体素子構造の形成方法、及び半導体素子 |
| JP5132934B2 (ja) * | 2004-12-28 | 2013-01-30 | パナソニック株式会社 | 半導体ナノワイヤ、および当該ナノワイヤを備えた半導体装置 |
| JP2013236099A (ja) * | 1998-09-04 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1996
- 1996-06-20 JP JP15999696A patent/JP3383154B2/ja not_active Expired - Fee Related
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206527A (ja) * | 1998-07-15 | 2009-09-10 | Semiconductor Energy Lab Co Ltd | マイクロプロセッサおよびｒｉｓｃプロセッサ |
| JP2010171434A (ja) * | 1998-07-29 | 2010-08-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2013236099A (ja) * | 1998-09-04 | 2013-11-21 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US9070604B2 (en) | 1998-09-04 | 2015-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device |
| JP2002176061A (ja) * | 2000-09-29 | 2002-06-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
| US7317242B2 (en) | 2003-02-25 | 2008-01-08 | Seiko Epson Corporation | Semiconductor device including p-type silicon layer including implanted germanium |
| US7078742B2 (en) * | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US7381604B2 (en) | 2003-09-04 | 2008-06-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method for fabricating the same |
| CN100446272C (zh) * | 2003-09-04 | 2008-12-24 | 台湾积体电路制造股份有限公司 | 应变沟道半导体结构 |
| JP2005217391A (ja) * | 2003-10-31 | 2005-08-11 | Internatl Business Mach Corp <Ibm> | 高移動度ヘテロ接合相補型電界効果トランジスタおよびその方法 |
| JPWO2005119788A1 (ja) * | 2004-06-01 | 2008-04-03 | 株式会社山梨ティー・エル・オー | 電界効果トランジスタおよびその製造方法 |
| WO2005119788A1 (ja) * | 2004-06-01 | 2005-12-15 | Yamanashi Tlo Co., Ltd. | 電界効果トランジスタおよびその製造方法 |
| JP2006019727A (ja) * | 2004-06-29 | 2006-01-19 | Internatl Business Mach Corp <Ibm> | 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法 |
| JP2008515224A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネルを備える二重ゲートデバイス |
| JP2008515188A (ja) * | 2004-09-29 | 2008-05-08 | フリースケール セミコンダクター インコーポレイテッド | 歪みチャネル、及びヘテロ接合ソース／ドレインを有する半導体素子を形成する方法 |
| JP5132934B2 (ja) * | 2004-12-28 | 2013-01-30 | パナソニック株式会社 | 半導体ナノワイヤ、および当該ナノワイヤを備えた半導体装置 |
| US7514747B2 (en) | 2006-07-13 | 2009-04-07 | Oki Semiconductor Co., Ltd. | Silicon-on-insulator semiconductor device |
| JP4595935B2 (ja) * | 2006-12-21 | 2010-12-08 | セイコーエプソン株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2007134732A (ja) * | 2006-12-21 | 2007-05-31 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2010532571A (ja) * | 2007-06-29 | 2010-10-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ドレインおよびソース領域にリセスを形成することによってトランジスタの接合容量の低減 |
| US8017979B2 (en) | 2008-09-24 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2010080487A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010206185A (ja) * | 2009-03-02 | 2010-09-16 | Internatl Business Mach Corp <Ibm> | 半導体デバイス、ＦＥＴデバイスに非対称的なｐ／ｎ接合を形成する方法及びＦＥＴデバイスを形成する方法（低電力消費のシリコン・オン・インシュレータ・デバイスのための非対称的なソース／ドレイン接合） |
| WO2011030782A1 (ja) * | 2009-09-09 | 2011-03-17 | 学校法人神奈川大学 | 半導体素子構造の形成方法、及び半導体素子 |
| US8941092B2 (en) | 2009-09-09 | 2015-01-27 | Kanagawa University | Method for forming semiconductor device structure and semiconductor device |
| JP5700563B2 (ja) * | 2009-09-09 | 2015-04-15 | 学校法人神奈川大学 | 半導体素子構造の形成方法、及び半導体素子 |
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