JP2002176061A - 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 - Google Patents
薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置Info
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Abstract
(57)【要約】
【課題】 オン電流を向上することが可能な薄膜トラン
ジスタを提供する。 【解決手段】 基板11と、基板11上に形成されたアンダ
ーコート絶縁膜12と、アンダーコート絶縁膜12上にそれ
ぞれ形成された、ソース領域32、チャネル領域61、及び
ドレイン領域33を有するシリコンを主成分とする半導体
膜14と、半導体膜のチャネル領域61に隣接するゲート絶
縁膜16と、ゲート絶縁膜16に隣接する膜状のゲート電極
31とを備えた薄膜トランジスタ１において、ゲート電極
31及びゲート絶縁膜16の各内部応力の和が引張性である
ものである。
ジスタを提供する。 【解決手段】 基板11と、基板11上に形成されたアンダ
ーコート絶縁膜12と、アンダーコート絶縁膜12上にそれ
ぞれ形成された、ソース領域32、チャネル領域61、及び
ドレイン領域33を有するシリコンを主成分とする半導体
膜14と、半導体膜のチャネル領域61に隣接するゲート絶
縁膜16と、ゲート絶縁膜16に隣接する膜状のゲート電極
31とを備えた薄膜トランジスタ１において、ゲート電極
31及びゲート絶縁膜16の各内部応力の和が引張性である
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
並びにこれを用いた液晶表示装置及びエレクトロルミネ
ッセンス表示装置に関する。
並びにこれを用いた液晶表示装置及びエレクトロルミネ
ッセンス表示装置に関する。
【０００２】
【従来の技術】以下、従来の薄膜トランジスタの一例と
して、液晶表示装置用に開発が進められている低温多結
晶シリコン薄膜トランジスタ（以下、「低温Ｐｏｌｙ-
ＳｉＴＦＴ」という）を図面を用いて説明する。
して、液晶表示装置用に開発が進められている低温多結
晶シリコン薄膜トランジスタ（以下、「低温Ｐｏｌｙ-
ＳｉＴＦＴ」という）を図面を用いて説明する。
【０００３】多結晶シリコン薄膜トランジスタを用いた
大型液晶表示装置は、大面積を必要とするため安価なガ
ラス基板が用いられている。しかし、ガラスを基板とし
て用いる場合、その耐熱性が十分でないため、比較的低
温（おおよそ６００℃以下）で薄膜トランジスタを作製
しなくてはならない。
大型液晶表示装置は、大面積を必要とするため安価なガ
ラス基板が用いられている。しかし、ガラスを基板とし
て用いる場合、その耐熱性が十分でないため、比較的低
温（おおよそ６００℃以下）で薄膜トランジスタを作製
しなくてはならない。
【０００４】図１１は従来の低温Ｐｏｌｙ-ＳｉＴＦＴ
の製造方法を示す工程別断面図である。
の製造方法を示す工程別断面図である。
【０００５】この従来例の低温Ｐｏｌｙ-ＳｉＴＦＴの
製造方法では、まず、ガラス基板11の表面に、ガラス基
板11中の不純物の拡散を防ぐためのシリコン酸化膜によ
るアンダーコート絶縁膜12（４００ｎｍ程度）を設けた
基板上に、シラン（ＳｉＨ４）を原料ガスとして用いた
プラズマＣＶＤ法により非結晶シリコン膜13を５０ｎｍ
の厚みに形成する（図１１（ａ））。次いで、ＸｅＣｌ
エキシマレーザ１５を照射することにより非結晶シリコ
ン膜13を結晶化し多結晶シリコンからなる半導体膜14を
形成する。このときの照射条件は、半導体膜14の膜厚や
膜質などの条件にもよるが、エネルギ密度が１５０〜４
５０ｍＪ・ｃｍ-2、照射回数が１〜５００回の範囲で行
う。この半導体膜14を公知のフォトリソグラフィ及びエ
ッチングにより島状にパターニングする（図１１
（ｂ））。次いで、プラズマＣＶＤ法により、島状の半
導体膜14上に、ゲート絶縁膜１６を９０ｎｍｍｐ厚みに
形成する。そして、モリブテン及びタングステンの合金
ＭｏＷを用いてゲート電極31を形成し、ゲート絶縁膜16
及びゲート電極31を公知のフォトリソグラフィ及びエッ
チングにより島状にパターニングする。そして、ゲート
電極16をマスクとして、水素希釈フォスフィンＰＨ３の
プラズマを生成し、加速電圧７０ｋＶ、ドーズ量１×１
０１５ｃｍ-2の条件でイオンドーピングすることによ
り、ソース領域32及びドレイン領域33を形成する（図１
１（ｃ））。次いで、熱処理を行い、注入されたイオン
を活性化する。そして、プラズマＣＶＤ法により層間絶
縁膜34として二酸化シリコンＳｉＯ２を全面に堆積し、
次いで、コンタクトホールを形成した後、そのコンタク
トホールを埋めるように例えばアルミニウムＡｌをスパ
ッタ法により堆積する。次いで、そのアルミニウムＡｌ
膜をフォトリソグラフィ及びエッチングによりパターニ
ングすることにより、ソース電極35及びドレイン電極36
を形成する。これにより、薄膜トランジスタ401が完成
する（図１１（ｄ））。
製造方法では、まず、ガラス基板11の表面に、ガラス基
板11中の不純物の拡散を防ぐためのシリコン酸化膜によ
るアンダーコート絶縁膜12（４００ｎｍ程度）を設けた
基板上に、シラン（ＳｉＨ４）を原料ガスとして用いた
プラズマＣＶＤ法により非結晶シリコン膜13を５０ｎｍ
の厚みに形成する（図１１（ａ））。次いで、ＸｅＣｌ
エキシマレーザ１５を照射することにより非結晶シリコ
ン膜13を結晶化し多結晶シリコンからなる半導体膜14を
形成する。このときの照射条件は、半導体膜14の膜厚や
膜質などの条件にもよるが、エネルギ密度が１５０〜４
５０ｍＪ・ｃｍ-2、照射回数が１〜５００回の範囲で行
う。この半導体膜14を公知のフォトリソグラフィ及びエ
ッチングにより島状にパターニングする（図１１
（ｂ））。次いで、プラズマＣＶＤ法により、島状の半
導体膜14上に、ゲート絶縁膜１６を９０ｎｍｍｐ厚みに
形成する。そして、モリブテン及びタングステンの合金
ＭｏＷを用いてゲート電極31を形成し、ゲート絶縁膜16
及びゲート電極31を公知のフォトリソグラフィ及びエッ
チングにより島状にパターニングする。そして、ゲート
電極16をマスクとして、水素希釈フォスフィンＰＨ３の
プラズマを生成し、加速電圧７０ｋＶ、ドーズ量１×１
０１５ｃｍ-2の条件でイオンドーピングすることによ
り、ソース領域32及びドレイン領域33を形成する（図１
１（ｃ））。次いで、熱処理を行い、注入されたイオン
を活性化する。そして、プラズマＣＶＤ法により層間絶
縁膜34として二酸化シリコンＳｉＯ２を全面に堆積し、
次いで、コンタクトホールを形成した後、そのコンタク
トホールを埋めるように例えばアルミニウムＡｌをスパ
ッタ法により堆積する。次いで、そのアルミニウムＡｌ
膜をフォトリソグラフィ及びエッチングによりパターニ
ングすることにより、ソース電極35及びドレイン電極36
を形成する。これにより、薄膜トランジスタ401が完成
する（図１１（ｄ））。
【０００６】
【発明が解決しようとする課題】しかしながらこのよう
に作製された従来の低温Ｐｏｌｙ-ＳｉＴＦＴは、オン
電流が低いという課題があった。
に作製された従来の低温Ｐｏｌｙ-ＳｉＴＦＴは、オン
電流が低いという課題があった。
【０００７】本発明は、かかる課題を解決すべくなされ
たもので、オン電流を向上することが可能な薄膜トラン
ジスタを提供することを目的とする。
たもので、オン電流を向上することが可能な薄膜トラン
ジスタを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本件発明者はまずオン電流が低い原因の究明に取り
組んだ。その結果、その原因が以下の如く解明された。
に、本件発明者はまずオン電流が低い原因の究明に取り
組んだ。その結果、その原因が以下の如く解明された。
【０００９】すなわち、低温Ｐｏｌｙ-ＳｉＴＦＴの製
造工程において、ガラス基板上に形成された生地膜たる
非結晶シリコン膜をレーザにより結晶化すると、その結
晶化の際に生じる温度勾配によって完成膜たる多結晶シ
リコン膜中に１０００ＭＰａ以上の引張性の応力が生じ
る。この引張性の応力は、多結晶シリコン膜の格子に歪
みを与えるため、該多結晶シリコン膜中に欠陥が発生す
る。すると、この欠陥がソース領域とドレイン領域との
間を移動する電子をトラップするため、薄膜トランジス
タの移動度が低下し、その結果、Ｉｄ−Ｖｇ特性の傾き
が緩やかになり、それにより、オン電流が低下する。
造工程において、ガラス基板上に形成された生地膜たる
非結晶シリコン膜をレーザにより結晶化すると、その結
晶化の際に生じる温度勾配によって完成膜たる多結晶シ
リコン膜中に１０００ＭＰａ以上の引張性の応力が生じ
る。この引張性の応力は、多結晶シリコン膜の格子に歪
みを与えるため、該多結晶シリコン膜中に欠陥が発生す
る。すると、この欠陥がソース領域とドレイン領域との
間を移動する電子をトラップするため、薄膜トランジス
タの移動度が低下し、その結果、Ｉｄ−Ｖｇ特性の傾き
が緩やかになり、それにより、オン電流が低下する。
【００１０】従って、この解明結果から、オン電流を向
上するには、引張性の多結晶シリコン膜に圧縮力を加え
ることが有効であることがわかる。具体的には、多結晶
シリコン膜を囲む膜に引張性の内部応力や格子歪を与え
ることにより、多結晶シリコン膜に圧縮力を加えること
ができ、その結果、多結晶シリコン膜中の欠陥が減少
し、薄膜トランジスタの移動度が向上する。その結果、
Ｉｄ−Ｖｇ特性の傾きが急峻化し、それにより、オン電
流が向上する。
上するには、引張性の多結晶シリコン膜に圧縮力を加え
ることが有効であることがわかる。具体的には、多結晶
シリコン膜を囲む膜に引張性の内部応力や格子歪を与え
ることにより、多結晶シリコン膜に圧縮力を加えること
ができ、その結果、多結晶シリコン膜中の欠陥が減少
し、薄膜トランジスタの移動度が向上する。その結果、
Ｉｄ−Ｖｇ特性の傾きが急峻化し、それにより、オン電
流が向上する。
【００１１】そこで、本発明に係る薄膜トランジスタ
は、基板と、該基板上に形成されたアンダーコート絶縁
膜と、該アンダーコート絶縁膜上にそれぞれ形成され
た、ソース領域、チャネル領域、及びドレイン領域を有
するシリコンを主成分とする半導体膜と、該半導体膜の
上記チャネル領域に隣接するゲート絶縁膜と、該ゲート
絶縁膜に隣接する膜状のゲート電極とを備えた薄膜トラ
ンジスタにおいて、上記ゲート電極及び上記ゲート絶縁
膜の各内部応力の和が引張性であるものである（請求項
１）。かかる構成とすると、半導体膜に隣接するゲート
絶縁膜及びゲート電極の引張性の内部応力によって半導
体膜に圧縮力を加えることができるので、オン電流が向
上する。
は、基板と、該基板上に形成されたアンダーコート絶縁
膜と、該アンダーコート絶縁膜上にそれぞれ形成され
た、ソース領域、チャネル領域、及びドレイン領域を有
するシリコンを主成分とする半導体膜と、該半導体膜の
上記チャネル領域に隣接するゲート絶縁膜と、該ゲート
絶縁膜に隣接する膜状のゲート電極とを備えた薄膜トラ
ンジスタにおいて、上記ゲート電極及び上記ゲート絶縁
膜の各内部応力の和が引張性であるものである（請求項
１）。かかる構成とすると、半導体膜に隣接するゲート
絶縁膜及びゲート電極の引張性の内部応力によって半導
体膜に圧縮力を加えることができるので、オン電流が向
上する。
【００１２】この場合、上記ゲート電極の格子歪が引張
性であるとしてもよい（請求項２）。かかる構成とする
と、よりオン電流を向上することができる。
性であるとしてもよい（請求項２）。かかる構成とする
と、よりオン電流を向上することができる。
【００１３】この場合、上記ゲート電極の格子歪の絶対
値が０．１％乃至０．４％であるとしてもよい（請求項
３）。かかる構成とすると、好適にオン電流を向上する
ことができる。
値が０．１％乃至０．４％であるとしてもよい（請求項
３）。かかる構成とすると、好適にオン電流を向上する
ことができる。
【００１４】また、本発明に係る薄膜トランジスタは、
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記ゲート絶縁膜の内部応力が引張性で
あるものである（請求項４）。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記ゲート絶縁膜の内部応力が引張性で
あるものである（請求項４）。
【００１５】かかる構成とすると、半導体膜に隣接する
ゲート絶縁膜の内部応力によって半導体膜に圧縮力を加
えることができるので、オン電流が向上する。
ゲート絶縁膜の内部応力によって半導体膜に圧縮力を加
えることができるので、オン電流が向上する。
【００１６】この場合、上記ゲート絶縁膜の内部応力の
絶対値が１０ＭＰａ乃至４００ＭＰａであるとしてもよ
い（請求項５）。かかる構成とすると、好適にオン電流
を向上することができる。
絶対値が１０ＭＰａ乃至４００ＭＰａであるとしてもよ
い（請求項５）。かかる構成とすると、好適にオン電流
を向上することができる。
【００１７】また、本発明に係る薄膜トランジスタは、
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記アンダーコート絶縁膜及び上記ゲー
ト絶縁膜の各内部応力の和が引張性であるものである
（請求項６）。かかる構成とすると、半導体膜に隣接す
るゲート絶縁膜及びアンダーコート膜の内部応力によっ
て半導体膜に圧縮力を加えることができるので、オン電
流が向上する。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記アンダーコート絶縁膜及び上記ゲー
ト絶縁膜の各内部応力の和が引張性であるものである
（請求項６）。かかる構成とすると、半導体膜に隣接す
るゲート絶縁膜及びアンダーコート膜の内部応力によっ
て半導体膜に圧縮力を加えることができるので、オン電
流が向上する。
【００１８】この場合、上記アンダーコート絶縁膜及び
ゲート絶縁膜の各内部応力がそれぞれ引張性であるとし
てもよい（請求項７）。かかる構成とすると、よりオン
電流が向上する。
ゲート絶縁膜の各内部応力がそれぞれ引張性であるとし
てもよい（請求項７）。かかる構成とすると、よりオン
電流が向上する。
【００１９】この場合、上記アンダーコート絶縁膜の内
部応力の絶対値が１０ＭＰａ乃至４００ＭＰａであると
してもよい（請求項８）。かかる構成とすると、好適に
オン電流が向上する。
部応力の絶対値が１０ＭＰａ乃至４００ＭＰａであると
してもよい（請求項８）。かかる構成とすると、好適に
オン電流が向上する。
【００２０】また、本発明に係る薄膜トランジスタは、
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記半導体膜の上記チャネル領域の格子
間距離より上記ソース領域及び上記ドレイン領域の格子
間距離の方が長いものである（請求項９）。かかる構成
においては、半導体膜のチャネル領域にゲート電極によ
って圧縮力が加えられているので、オン電流が向上す
る。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記半導体膜の上記チャネル領域の格子
間距離より上記ソース領域及び上記ドレイン領域の格子
間距離の方が長いものである（請求項９）。かかる構成
においては、半導体膜のチャネル領域にゲート電極によ
って圧縮力が加えられているので、オン電流が向上す
る。
【００２１】この場合、上記ゲート電極の格子歪が引張
性であるとしてもよい（請求項１０）。かかる構成とす
ると、よりオン電流を向上することができる。
性であるとしてもよい（請求項１０）。かかる構成とす
ると、よりオン電流を向上することができる。
【００２２】この場合、上記ゲート電極の格子歪の絶対
値が０．１％乃至０．４％であるとしてもよい（請求項
１１）。かかる構成とすると、好適にオン電流を向上す
ることができる。
値が０．１％乃至０．４％であるとしてもよい（請求項
１１）。かかる構成とすると、好適にオン電流を向上す
ることができる。
【００２３】また、本発明に係る薄膜トランジスタは、
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記アンダーコート絶縁膜、上記ゲート
電極、及び上記ゲート絶縁膜の各内部応力の和が引張性
であるものである（請求項１２）。かかる構成とする
と、半導体膜を囲むアンダーコート膜、ゲート電極及び
ゲート絶縁膜の内部応力によって半導体膜に圧縮力を加
えることができるので、オン電流が向上する。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記アンダーコート絶縁膜、上記ゲート
電極、及び上記ゲート絶縁膜の各内部応力の和が引張性
であるものである（請求項１２）。かかる構成とする
と、半導体膜を囲むアンダーコート膜、ゲート電極及び
ゲート絶縁膜の内部応力によって半導体膜に圧縮力を加
えることができるので、オン電流が向上する。
【００２４】また、本発明に係る薄膜トランジスタは、
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極と、上記アンダーコート
絶縁膜、上記半導体膜、上記ゲート絶縁膜、及び上記ゲ
ート電極が形成された上記基板の表面を覆うように形成
された層間絶縁膜とを備えた薄膜トランジスタにおい
て、上記層間絶縁膜の内部応力が引張性であるものであ
る（請求項１３）。かかる構成とすると、層間絶縁膜の
内部応力によって半導体膜に圧縮力を加えることができ
るので、オン電流が向上する。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極と、上記アンダーコート
絶縁膜、上記半導体膜、上記ゲート絶縁膜、及び上記ゲ
ート電極が形成された上記基板の表面を覆うように形成
された層間絶縁膜とを備えた薄膜トランジスタにおい
て、上記層間絶縁膜の内部応力が引張性であるものであ
る（請求項１３）。かかる構成とすると、層間絶縁膜の
内部応力によって半導体膜に圧縮力を加えることができ
るので、オン電流が向上する。
【００２５】この場合、上記層間絶縁膜の内部応力の絶
対値が１０ＭＰａ乃至４００ＭＰａであるとしてもよい
（請求項１４）。かかる構成とすると、好適にオン電流
を向上することができる。
対値が１０ＭＰａ乃至４００ＭＰａであるとしてもよい
（請求項１４）。かかる構成とすると、好適にオン電流
を向上することができる。
【００２６】また、上記の場合、上記半導体膜がレーザ
光の照射により結晶化された多結晶シリコンで構成さ
れ、上記ソース領域とドレイン領域とを結ぶ方向が上記
レーザ光のスキャン方向に略一致しているものとしても
よい（請求項１５）。多結晶シリコンでは、結晶化用レ
ーザ光のスキャン方向に、該スキャン方向に垂直な方向
に比べて大きな引張性の内部応力が生じるので、かかる
構成とすると、その内部応力を半導体膜を囲む膜の内部
応力によって有効に打ち消すことができるので、効果的
にオン電流を向上することができる。
光の照射により結晶化された多結晶シリコンで構成さ
れ、上記ソース領域とドレイン領域とを結ぶ方向が上記
レーザ光のスキャン方向に略一致しているものとしても
よい（請求項１５）。多結晶シリコンでは、結晶化用レ
ーザ光のスキャン方向に、該スキャン方向に垂直な方向
に比べて大きな引張性の内部応力が生じるので、かかる
構成とすると、その内部応力を半導体膜を囲む膜の内部
応力によって有効に打ち消すことができるので、効果的
にオン電流を向上することができる。
【００２７】また、上記薄膜トランジスタは、上記アン
ダーコート膜上に、上記半導体膜、上記ゲート絶縁膜、
及び上記ゲート電極がこの順に積層されてなるトップゲ
ート型トランジスタであるとしてもよい（請求項１
６）。
ダーコート膜上に、上記半導体膜、上記ゲート絶縁膜、
及び上記ゲート電極がこの順に積層されてなるトップゲ
ート型トランジスタであるとしてもよい（請求項１
６）。
【００２８】また、上記薄膜トランジスタは、上記アン
ダーコート膜上に、上記ゲート電極、上記ゲート絶縁
膜、及び上記半導体膜がこの順に積層されてなるボトム
ゲート型トランジスタであるとしてもよい（請求項１
７）。
ダーコート膜上に、上記ゲート電極、上記ゲート絶縁
膜、及び上記半導体膜がこの順に積層されてなるボトム
ゲート型トランジスタであるとしてもよい（請求項１
７）。
【００２９】また、本発明に係る液晶表示装置は、表示
画面を構成する複数の画素を順次走査しながら該走査さ
れた画素に画像信号を書き込むことにより液晶パネルの
透過率を変化させ、それにより上記画像信号に応じた画
像を上記表示画面に表示するよう構成された液晶表示装
置において、上記画素の走査状態と非走査状態とを切り
換えるためのスイッチング素子が請求項１、４、６、
９、１２、１３のいずれかに記載の薄膜トランジスタで
構成されているものである（請求項１８）。かかる構成
とすると、薄膜トランジスタのオン電流が向上するの
で、スイッチング素子をオンさせるゲート制御電圧が低
くて済むため、スイッチング素子の駆動回路の消費電
力、ひいては液晶表示装置の消費電力を低減することが
できる。
画面を構成する複数の画素を順次走査しながら該走査さ
れた画素に画像信号を書き込むことにより液晶パネルの
透過率を変化させ、それにより上記画像信号に応じた画
像を上記表示画面に表示するよう構成された液晶表示装
置において、上記画素の走査状態と非走査状態とを切り
換えるためのスイッチング素子が請求項１、４、６、
９、１２、１３のいずれかに記載の薄膜トランジスタで
構成されているものである（請求項１８）。かかる構成
とすると、薄膜トランジスタのオン電流が向上するの
で、スイッチング素子をオンさせるゲート制御電圧が低
くて済むため、スイッチング素子の駆動回路の消費電
力、ひいては液晶表示装置の消費電力を低減することが
できる。
【００３０】また、本発明に係るエレクトロルミネッセ
ンス表示装置は、表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号に応じた電流
を供給することによりエレクトロルミネッセンスセルを
発光させ、それにより上記画像信号に応じた画像を上記
表示画面に表示するよう構成されたエレクトロルミネッ
センス表示装置において、上記画素の走査状態と非走査
状態とを切り換えるためのスイッチング素子及び上記画
像信号に応じた電流を供給するためのトランジスタの少
なくともいずれかが請求項１、４、６、９、１２、１３
のいずれかに記載の薄膜トランジスタで構成されている
ものである（請求項１９）。かかる構成とすると、薄膜
トランジスタのオン電流が向上するので、スイッチング
素子をオンさせるゲート制御電圧が低くて済むため、ス
イッチング素子の駆動回路の消費電力、ひいては液晶表
示装置の消費電力を低減することができる。
ンス表示装置は、表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号に応じた電流
を供給することによりエレクトロルミネッセンスセルを
発光させ、それにより上記画像信号に応じた画像を上記
表示画面に表示するよう構成されたエレクトロルミネッ
センス表示装置において、上記画素の走査状態と非走査
状態とを切り換えるためのスイッチング素子及び上記画
像信号に応じた電流を供給するためのトランジスタの少
なくともいずれかが請求項１、４、６、９、１２、１３
のいずれかに記載の薄膜トランジスタで構成されている
ものである（請求項１９）。かかる構成とすると、薄膜
トランジスタのオン電流が向上するので、スイッチング
素子をオンさせるゲート制御電圧が低くて済むため、ス
イッチング素子の駆動回路の消費電力、ひいては液晶表
示装置の消費電力を低減することができる。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。 実施の形態１ 図１は本発明の実施の形態１に係る薄膜トランジスタの
構成を示す断面図である。
を参照しながら説明する。 実施の形態１ 図１は本発明の実施の形態１に係る薄膜トランジスタの
構成を示す断面図である。
【００３２】図１に示すように、薄膜トランジスタ１
は、基板11と、該基板11上に形成されたアンダーコート
絶縁膜12と、該アンダーコート絶縁膜12の表面の所定領
域に形成された半導体膜14と、該半導体膜14に所定の間
隔でそれぞれ形成されたソース領域32及びドレイン領域
33と、該ソース領域32とドレイン領域33との間にそれら
に接するようにそれぞれ形成された低不純物領域（Ligh
tly Doped Drain Region：以下、ＬＤＤ領域という）3
7,37と、その２つのＬＤＤ領域37,37に挟まれたチャネ
ル領域61と、半導体膜14が形成されたアンダーコート絶
縁膜12の表面を覆うゲート絶縁膜16と、該ゲート絶縁膜
16の表面の上記チャネル領域61の上方に位置する部分に
形成された膜状のゲート電極31と、該ゲート電極31が形
成されたゲート絶縁膜16の表面を覆う層間絶縁膜34と、
上記半導体膜14のソース領域32及びドレイン領域33から
ゲート絶縁膜16及び層間絶縁膜34を貫通して該層間絶縁
膜34の表面に延びるようにそれぞれ形成されたソース電
極35及びドレイン電極36とを備えている。
は、基板11と、該基板11上に形成されたアンダーコート
絶縁膜12と、該アンダーコート絶縁膜12の表面の所定領
域に形成された半導体膜14と、該半導体膜14に所定の間
隔でそれぞれ形成されたソース領域32及びドレイン領域
33と、該ソース領域32とドレイン領域33との間にそれら
に接するようにそれぞれ形成された低不純物領域（Ligh
tly Doped Drain Region：以下、ＬＤＤ領域という）3
7,37と、その２つのＬＤＤ領域37,37に挟まれたチャネ
ル領域61と、半導体膜14が形成されたアンダーコート絶
縁膜12の表面を覆うゲート絶縁膜16と、該ゲート絶縁膜
16の表面の上記チャネル領域61の上方に位置する部分に
形成された膜状のゲート電極31と、該ゲート電極31が形
成されたゲート絶縁膜16の表面を覆う層間絶縁膜34と、
上記半導体膜14のソース領域32及びドレイン領域33から
ゲート絶縁膜16及び層間絶縁膜34を貫通して該層間絶縁
膜34の表面に延びるようにそれぞれ形成されたソース電
極35及びドレイン電極36とを備えている。
【００３３】基板11は、例えば、ダウコーニング社製の
コーニング＃１７３７等のガラス基板で構成されてい
る。アンダーコート絶縁膜12は、不純物の拡散を防ぐた
めのもので、例えば酸化シリコンで構成されている。半
導体膜14は、ここでは多結晶シリコンで構成されてい
る。ソース領域32及びドレイン領域33は、共に、多結晶
シリコン中におけるＮ型不純物の高濃度領域で構成さ
れ、また、ＬＤＤ領域37は同じくＮ型不純物の低濃度領
域で構成されている。チャネル領域61は半導体膜14の基
材である多結晶シリコンで構成されている。ゲート絶縁
膜16は、例えば酸化シリコンで構成されている。ゲート
電極31は、例えば、モリブテンとタングステンとの合金
ＭｏＷで構成されている。層間絶縁膜34は、例えば、二
酸化シリコン（ＳiＯ2）で構成されている。ソース電極
35及びドレイン電極36は、例えば、アルミニウムＡｌで
構成されている。
コーニング＃１７３７等のガラス基板で構成されてい
る。アンダーコート絶縁膜12は、不純物の拡散を防ぐた
めのもので、例えば酸化シリコンで構成されている。半
導体膜14は、ここでは多結晶シリコンで構成されてい
る。ソース領域32及びドレイン領域33は、共に、多結晶
シリコン中におけるＮ型不純物の高濃度領域で構成さ
れ、また、ＬＤＤ領域37は同じくＮ型不純物の低濃度領
域で構成されている。チャネル領域61は半導体膜14の基
材である多結晶シリコンで構成されている。ゲート絶縁
膜16は、例えば酸化シリコンで構成されている。ゲート
電極31は、例えば、モリブテンとタングステンとの合金
ＭｏＷで構成されている。層間絶縁膜34は、例えば、二
酸化シリコン（ＳiＯ2）で構成されている。ソース電極
35及びドレイン電極36は、例えば、アルミニウムＡｌで
構成されている。
【００３４】次に、以上のように構成された薄膜トラン
ジスタ１の製造方法を説明する。図２は薄膜トランジス
タ１の製造方法を示す工程別断面図である。
ジスタ１の製造方法を説明する。図２は薄膜トランジス
タ１の製造方法を示す工程別断面図である。
【００３５】薄膜トランジスタ１を製造するには、図２
(a)において、まず、ガラス基板11の表面に、例えば、
ＴＥＯＳ（Tetraethylorthosilicate：(Ｃ2Ｈ5Ｏ)4Ｓ
i）を原料ガスとして用いたプラズマＣＶＤ法により、
アンダーコート絶縁膜１２を４００ｎｍ程度の厚みに形
成し、次いで、例えば、シラン（ＳiＨ4）を原料ガスと
して用いたプラズマＣＶＤ法により、アンダーコート絶
縁膜１２上に非結晶シリコン膜（図示せず）を３０ｎｍ
〜２００ｎｍの厚みに形成する。次いで、例えば、Ｘe
Ｃlエキシマレーザを照射することにより、非結晶シリ
コンを結晶化し、多結晶シリコン膜を形成する。この
際、レーザ光のスキャン方向を、ソース領域が形成され
るべき領域とドレイン領域が形成されるべき領域とを結
ぶ方向に一致させる。また、このときの照射条件は、非
結晶シリコン膜の厚みや膜質などの条件にもよるが、エ
ネルギ密度が５０〜４５０ｍＪ・ｃｍ-2、照射回数が１
〜５００回の範囲とするのが好ましい。次いで、周知の
フォトリソグラフィ及びエッチングにより、非結晶シリ
コン膜を島状にパターニングして、半導体膜14を形成す
る。
(a)において、まず、ガラス基板11の表面に、例えば、
ＴＥＯＳ（Tetraethylorthosilicate：(Ｃ2Ｈ5Ｏ)4Ｓ
i）を原料ガスとして用いたプラズマＣＶＤ法により、
アンダーコート絶縁膜１２を４００ｎｍ程度の厚みに形
成し、次いで、例えば、シラン（ＳiＨ4）を原料ガスと
して用いたプラズマＣＶＤ法により、アンダーコート絶
縁膜１２上に非結晶シリコン膜（図示せず）を３０ｎｍ
〜２００ｎｍの厚みに形成する。次いで、例えば、Ｘe
Ｃlエキシマレーザを照射することにより、非結晶シリ
コンを結晶化し、多結晶シリコン膜を形成する。この
際、レーザ光のスキャン方向を、ソース領域が形成され
るべき領域とドレイン領域が形成されるべき領域とを結
ぶ方向に一致させる。また、このときの照射条件は、非
結晶シリコン膜の厚みや膜質などの条件にもよるが、エ
ネルギ密度が５０〜４５０ｍＪ・ｃｍ-2、照射回数が１
〜５００回の範囲とするのが好ましい。次いで、周知の
フォトリソグラフィ及びエッチングにより、非結晶シリ
コン膜を島状にパターニングして、半導体膜14を形成す
る。
【００３６】次いで、図２(b)において、ＴＥＯＳを原
料ガスとして用いたプラズマＣＶＤ法により、半導体膜
14が形成されたアンダーコート膜12の表面を覆うように
ゲート絶縁膜16を形成する。次いで、ゲート絶縁膜16上
に、例えば、モリブテンとタングステンの合金ＭｏＷか
らなるゲート導電膜を形成し、その後、ゲート導電膜を
フォトリソグラフィ及びエッチングにより島状にパター
ニングしてゲート電極31を形成する。この場合、ゲート
電極31は、半導体膜14の上方に位置するように形成され
る。次いで、水素希釈フォスフィンＰＨ3のプラズマを
生成し、ゲート電極31をマスクとして、加速電圧７０ｋ
Ｖ、ドーズ量１×１０13ｃｍ-2の条件で半導体膜14をイ
オンドーピングすることにより、該半導体膜14にＬＤＤ
領域37を形成する。
料ガスとして用いたプラズマＣＶＤ法により、半導体膜
14が形成されたアンダーコート膜12の表面を覆うように
ゲート絶縁膜16を形成する。次いで、ゲート絶縁膜16上
に、例えば、モリブテンとタングステンの合金ＭｏＷか
らなるゲート導電膜を形成し、その後、ゲート導電膜を
フォトリソグラフィ及びエッチングにより島状にパター
ニングしてゲート電極31を形成する。この場合、ゲート
電極31は、半導体膜14の上方に位置するように形成され
る。次いで、水素希釈フォスフィンＰＨ3のプラズマを
生成し、ゲート電極31をマスクとして、加速電圧７０ｋ
Ｖ、ドーズ量１×１０13ｃｍ-2の条件で半導体膜14をイ
オンドーピングすることにより、該半導体膜14にＬＤＤ
領域37を形成する。
【００３７】次いで、図２(c)において、フォトレジス
ト39でゲート電極31の表面を覆うことによりドーピング
マスクを形成する。次いで、水素希釈フォスフィンＰＨ
３のプラズマを生成し、上記ドーピングマスクをマスク
として、加速電圧７０ｋＶ、ドーズ量１×１０15ｃｍ-2
の条件で半導体膜14をイオンドーピングすることによ
り、該半導体膜14にソース領域32及びドレイン領域33を
形成する。次いで、ドーピングマスクを除去した後、例
えば、ＲＴＡ（Rapid Thermal Anneal）により局所的な
加熱を行い、注入されたイオンを活性化する。
ト39でゲート電極31の表面を覆うことによりドーピング
マスクを形成する。次いで、水素希釈フォスフィンＰＨ
３のプラズマを生成し、上記ドーピングマスクをマスク
として、加速電圧７０ｋＶ、ドーズ量１×１０15ｃｍ-2
の条件で半導体膜14をイオンドーピングすることによ
り、該半導体膜14にソース領域32及びドレイン領域33を
形成する。次いで、ドーピングマスクを除去した後、例
えば、ＲＴＡ（Rapid Thermal Anneal）により局所的な
加熱を行い、注入されたイオンを活性化する。
【００３８】次いで、図２(d)において、このように加
工された基板11の表面全体に、例えば、ＴＥＯＳを原料
ガスとして用いたプラズマＣＶＤ法により層間絶縁膜３
４を堆積する。次いで、半導体膜14のソース領域32及び
ドレイン領域33から上方にゲート絶縁膜16及び層間絶縁
膜34を貫通するようにコンタクトホール34a,34bを形成
し、その後、層間絶縁膜34上にアルミニウムＡｌ層をス
パッタ法により堆積する。次いで、このアルミニウムＡ
ｌ層をフォトリソグラフィ及びエッチングによりパター
ニングすることにより、ソース電極35及びドレイン電極
36が形成され、これにより、薄膜トランジスタ１が完成
する。
工された基板11の表面全体に、例えば、ＴＥＯＳを原料
ガスとして用いたプラズマＣＶＤ法により層間絶縁膜３
４を堆積する。次いで、半導体膜14のソース領域32及び
ドレイン領域33から上方にゲート絶縁膜16及び層間絶縁
膜34を貫通するようにコンタクトホール34a,34bを形成
し、その後、層間絶縁膜34上にアルミニウムＡｌ層をス
パッタ法により堆積する。次いで、このアルミニウムＡ
ｌ層をフォトリソグラフィ及びエッチングによりパター
ニングすることにより、ソース電極35及びドレイン電極
36が形成され、これにより、薄膜トランジスタ１が完成
する。
【００３９】次に、製造条件を詳しく説明する。本発明
は、薄膜トランジスタ１を構成する膜の内部応力又は格
子歪を制御することを特徴とするものである。ところ
が、完成した薄膜トランジスタ１の各膜の内部応力又は
格子歪を直接測定することはできないため、その測定は
容易ではない。そこで、本実施の形態では、薄膜トラン
ジスタ１を構成する膜を個別にあるいは複数種類組み合
わせてシリコン基板上に形成し、このシリコン基板上に
形成された膜の内部応力又は格子歪を測定し、その測定
値が所定のものとなる製造条件を実際の薄膜トランジス
タ１の製造条件として設定する。
は、薄膜トランジスタ１を構成する膜の内部応力又は格
子歪を制御することを特徴とするものである。ところ
が、完成した薄膜トランジスタ１の各膜の内部応力又は
格子歪を直接測定することはできないため、その測定は
容易ではない。そこで、本実施の形態では、薄膜トラン
ジスタ１を構成する膜を個別にあるいは複数種類組み合
わせてシリコン基板上に形成し、このシリコン基板上に
形成された膜の内部応力又は格子歪を測定し、その測定
値が所定のものとなる製造条件を実際の薄膜トランジス
タ１の製造条件として設定する。
【００４０】具体的には、 アンダーコート絶縁膜12及
びゲート絶縁膜16の成膜条件は、電力密度が３００ｍＷ
・ｃｍ-2から８００ｍＷ・ｃｍ-2の範囲内、基板温度が
４００℃から３００℃の範囲内、酸素ガス流量に対する
ＴＥＯＳガス流量の比が０．０１から０．５の範囲内、
圧力が１５０Ｐａから３００Ｐａの範囲内にあり、かつ
この範囲内の条件下でシリコン基板上にアンダーコート
絶縁膜及びゲート絶縁膜を形成した場合に、該アンダー
コート絶縁膜及びゲート絶縁膜の内部応力が１０ＭＰａ
から４００ＭＰａの引張性になるような条件に設定す
る。
びゲート絶縁膜16の成膜条件は、電力密度が３００ｍＷ
・ｃｍ-2から８００ｍＷ・ｃｍ-2の範囲内、基板温度が
４００℃から３００℃の範囲内、酸素ガス流量に対する
ＴＥＯＳガス流量の比が０．０１から０．５の範囲内、
圧力が１５０Ｐａから３００Ｐａの範囲内にあり、かつ
この範囲内の条件下でシリコン基板上にアンダーコート
絶縁膜及びゲート絶縁膜を形成した場合に、該アンダー
コート絶縁膜及びゲート絶縁膜の内部応力が１０ＭＰａ
から４００ＭＰａの引張性になるような条件に設定す
る。
【００４１】実際に、この条件下でアンダーコート絶縁
膜12及びゲート絶縁膜16を成膜して薄膜トランジスタ１
を作製し、その薄膜トランジスタ１について、アンダー
コート絶縁膜及びゲート絶縁膜の内部応力を測定した。
この測定では、層間絶縁膜３４等のゲート絶縁膜16より
上の層を剥がし、ゲート絶縁膜16越しにＸ線を当ててＸ
線回折法により評価した半導体膜14（多結晶シリコン
膜）の格子歪と、さらにゲート絶縁膜16を剥がした後に
評価した半導体膜14の格子歪との差が、０．０１％から
０．１１％の範囲であった。これは、１０ＭＰａから４
００ＭＰａの内部応力に相当する。また、上記のように
作製した他の薄膜トランジスタ１について、ガラス基板
11を剥がし、アンダーコート絶縁膜12側から半導体膜14
にX線を当ててX線回折法により評価すると、アンダーコ
ート絶縁膜12がある場合とない場合との半導体膜14の格
子歪の差が、０．０１％から０．１１％の範囲であっ
た。これは、１０ＭＰａから４００ＭＰａの内部応力に
相当する。
膜12及びゲート絶縁膜16を成膜して薄膜トランジスタ１
を作製し、その薄膜トランジスタ１について、アンダー
コート絶縁膜及びゲート絶縁膜の内部応力を測定した。
この測定では、層間絶縁膜３４等のゲート絶縁膜16より
上の層を剥がし、ゲート絶縁膜16越しにＸ線を当ててＸ
線回折法により評価した半導体膜14（多結晶シリコン
膜）の格子歪と、さらにゲート絶縁膜16を剥がした後に
評価した半導体膜14の格子歪との差が、０．０１％から
０．１１％の範囲であった。これは、１０ＭＰａから４
００ＭＰａの内部応力に相当する。また、上記のように
作製した他の薄膜トランジスタ１について、ガラス基板
11を剥がし、アンダーコート絶縁膜12側から半導体膜14
にX線を当ててX線回折法により評価すると、アンダーコ
ート絶縁膜12がある場合とない場合との半導体膜14の格
子歪の差が、０．０１％から０．１１％の範囲であっ
た。これは、１０ＭＰａから４００ＭＰａの内部応力に
相当する。
【００４２】また、ゲート導電膜（ゲート電極31）の成
膜条件は、電力密度が１６Ｗ・ｃｍ -2から２２Ｗ・ｃｍ
-2の範囲内、圧力が１５０Ｐａから３００Ｐａの範囲内
にあり、かつこの範囲内の条件下で、ゲート導電膜をシ
リコン基板上に成膜した場合に、その内部応力が５００
ＭＰａから１２００ＭＰａの引張性になるような条件に
設定する。
膜条件は、電力密度が１６Ｗ・ｃｍ -2から２２Ｗ・ｃｍ
-2の範囲内、圧力が１５０Ｐａから３００Ｐａの範囲内
にあり、かつこの範囲内の条件下で、ゲート導電膜をシ
リコン基板上に成膜した場合に、その内部応力が５００
ＭＰａから１２００ＭＰａの引張性になるような条件に
設定する。
【００４３】実際に、この条件下でゲート導電膜を成膜
して薄膜トランジスタ１を作製し、その薄膜トランジス
タ１について、ゲート導電膜の内部応力を測定した。こ
の測定では、層間絶縁膜３４等のゲート電極31より上の
層を剥がし、Ｘ線回折法を用いてゲート電極３１の格子
歪を評価したところ、０．１％から０．４％の範囲であ
った。これは、５００ＭＰａから２０００ＭＰａの内部
応力に相当する。ここで、圧縮性の内部応力は膜が凸型
に反っていることを意味し、引張性の内部応力は膜が凹
型に反っていることを意味している。また、上記条件下
で作製した他の薄膜トランジスタ１について、ガラス基
板11を剥がし、Ｘ線回折法を用いて、半導体膜14のチャ
ネル領域61とソース領域32及びドレイン領域33との格子
歪をそれぞれ評価して比較したところ、チャネル領域61
の方が格子歪が少なかった。これは、ゲート電極31の引
張性の格子歪によって半導体膜14のチャネル領域61に圧
縮力が加わっていることを意味している。
して薄膜トランジスタ１を作製し、その薄膜トランジス
タ１について、ゲート導電膜の内部応力を測定した。こ
の測定では、層間絶縁膜３４等のゲート電極31より上の
層を剥がし、Ｘ線回折法を用いてゲート電極３１の格子
歪を評価したところ、０．１％から０．４％の範囲であ
った。これは、５００ＭＰａから２０００ＭＰａの内部
応力に相当する。ここで、圧縮性の内部応力は膜が凸型
に反っていることを意味し、引張性の内部応力は膜が凹
型に反っていることを意味している。また、上記条件下
で作製した他の薄膜トランジスタ１について、ガラス基
板11を剥がし、Ｘ線回折法を用いて、半導体膜14のチャ
ネル領域61とソース領域32及びドレイン領域33との格子
歪をそれぞれ評価して比較したところ、チャネル領域61
の方が格子歪が少なかった。これは、ゲート電極31の引
張性の格子歪によって半導体膜14のチャネル領域61に圧
縮力が加わっていることを意味している。
【００４４】また、層間絶縁膜34の成膜条件は、電力密
度が３００ｍＷ・ｃｍ-2から８００ｍＷ・ｃｍ-2の範囲
内、基板温度が４００℃から３００℃の範囲内、酸素ガ
ス流量に対するＴＥＯＳガス流量の比が０．０１から
０．５の範囲内、圧力が１５０Ｐａから３００Ｐａの範
囲内にあり、かつこの範囲内の条件下でシリコン基板上
に層間絶縁膜を形成した場合に、該層間絶縁膜の内部応
力が１０ＭＰａから４００ＭＰａの引張性になるような
条件に設定する。
度が３００ｍＷ・ｃｍ-2から８００ｍＷ・ｃｍ-2の範囲
内、基板温度が４００℃から３００℃の範囲内、酸素ガ
ス流量に対するＴＥＯＳガス流量の比が０．０１から
０．５の範囲内、圧力が１５０Ｐａから３００Ｐａの範
囲内にあり、かつこの範囲内の条件下でシリコン基板上
に層間絶縁膜を形成した場合に、該層間絶縁膜の内部応
力が１０ＭＰａから４００ＭＰａの引張性になるような
条件に設定する。
【００４５】実際に、この条件下で層間絶縁膜34を成膜
して薄膜トランジスタ１を作製し、その薄膜トランジス
タ１について、層間絶縁膜34の内部応力を測定した。こ
の測定では、層間絶縁膜34越しにゲート電極31にX線を
当てた場合と層間絶縁膜34を剥がしてゲート電極31にＸ
線を当てた場合とにおいてX線回折法により評価したゲ
ート電極31の格子歪の差が、０．０１％から０．０８％
の範囲であった。これは、１０ＭＰａから４００ＭＰａ
の内部応力に相当する。
して薄膜トランジスタ１を作製し、その薄膜トランジス
タ１について、層間絶縁膜34の内部応力を測定した。こ
の測定では、層間絶縁膜34越しにゲート電極31にX線を
当てた場合と層間絶縁膜34を剥がしてゲート電極31にＸ
線を当てた場合とにおいてX線回折法により評価したゲ
ート電極31の格子歪の差が、０．０１％から０．０８％
の範囲であった。これは、１０ＭＰａから４００ＭＰａ
の内部応力に相当する。
【００４６】次に、以上のように構成された薄膜トラン
ジスタ１の作用効果を説明する。本件発明者は、本実施
の形態に係る薄膜トランジスタ１の効果を確認するため
に、その製造条件を上記範囲を含む広い範囲に渡って変
化させて薄膜トランジスタを作製し、その薄膜トランジ
スタの各膜の内部応力又は格子歪と性能との関係を測定
した。この測定は、薄膜トランジスタの移動度（すなわ
ちオン電流）を測定した後、上記のようにその薄膜トラ
ンジスタを部分的に剥がしてＸ線回折法により各膜の内
部応力又は格子歪を測定することにより行った。この測
定結果を図３乃至図６に示す。
ジスタ１の作用効果を説明する。本件発明者は、本実施
の形態に係る薄膜トランジスタ１の効果を確認するため
に、その製造条件を上記範囲を含む広い範囲に渡って変
化させて薄膜トランジスタを作製し、その薄膜トランジ
スタの各膜の内部応力又は格子歪と性能との関係を測定
した。この測定は、薄膜トランジスタの移動度（すなわ
ちオン電流）を測定した後、上記のようにその薄膜トラ
ンジスタを部分的に剥がしてＸ線回折法により各膜の内
部応力又は格子歪を測定することにより行った。この測
定結果を図３乃至図６に示す。
【００４７】図３は、薄膜トランジスタの性能を示す移
動度とゲート電極の格子歪との関係を示すグラフであ
る。図３の横軸は、負の領域が圧縮性の格子歪を、正の
領域が引張性の格子歪を示している。圧縮性の格子歪は
ゲート電極が凸型に反っていることを意味し、引張性の
格子歪はゲート電極が凹型に反っていることを意味して
いる。図３の測定を行った薄膜トランジスタにおけるゲ
ート絶縁膜の内部応力は略３０ＭＰａの引張性応力であ
った。図３から、薄膜トランジスタの移動度は、ゲート
電極31すなわちゲート導電膜の格子歪が圧縮性である場
合には約８０ｃｍ 2／Ｖ／ｓであるが、ゲート導電膜の
格子歪が引張性である場合（正確には０．１％以上の場
合）には、略１２０〜１４０ｃｍ2／Ｖ／ｓに向上する
ことがわかる。そこで、本実施の形態では、上述のよう
に、ゲート電極31の格子歪を０．１％から０．４％の範
囲に設定している。これにより、従来例に比べて移動度
が向上した薄膜トランジスタを得ることができる。
動度とゲート電極の格子歪との関係を示すグラフであ
る。図３の横軸は、負の領域が圧縮性の格子歪を、正の
領域が引張性の格子歪を示している。圧縮性の格子歪は
ゲート電極が凸型に反っていることを意味し、引張性の
格子歪はゲート電極が凹型に反っていることを意味して
いる。図３の測定を行った薄膜トランジスタにおけるゲ
ート絶縁膜の内部応力は略３０ＭＰａの引張性応力であ
った。図３から、薄膜トランジスタの移動度は、ゲート
電極31すなわちゲート導電膜の格子歪が圧縮性である場
合には約８０ｃｍ 2／Ｖ／ｓであるが、ゲート導電膜の
格子歪が引張性である場合（正確には０．１％以上の場
合）には、略１２０〜１４０ｃｍ2／Ｖ／ｓに向上する
ことがわかる。そこで、本実施の形態では、上述のよう
に、ゲート電極31の格子歪を０．１％から０．４％の範
囲に設定している。これにより、従来例に比べて移動度
が向上した薄膜トランジスタを得ることができる。
【００４８】図４は、薄膜トランジスタの移動度とゲー
ト絶縁膜の内部応力との関係を示すグラフである。図４
の横軸は、負の領域が圧縮性の内部応力を、正の領域が
引張性の内部応力を示している。圧縮性の内部応力はゲ
ート絶縁膜が凸型に反っていることを意味し、引張性の
内部応力はゲート絶縁膜が凹型に反っていることを意味
している。図４の測定を行った薄膜トランジスタにおけ
るゲート電極の格子歪は０．１５％の引張性の歪であっ
た。図４から、ゲート絶縁膜の内部応力を引張性（正確
には１０ＭＰａ以上）にすることにより薄膜トランジス
タの移動度が向上することがわかる。そこで、本実施の
形態では、ゲート絶縁膜の内部応力を１０ＭＰａ〜４０
０ＭＰａの引張性になるように設定している。これによ
り、従来例に比べて移動度が向上した薄膜トランジスタ
を得ることができる。
ト絶縁膜の内部応力との関係を示すグラフである。図４
の横軸は、負の領域が圧縮性の内部応力を、正の領域が
引張性の内部応力を示している。圧縮性の内部応力はゲ
ート絶縁膜が凸型に反っていることを意味し、引張性の
内部応力はゲート絶縁膜が凹型に反っていることを意味
している。図４の測定を行った薄膜トランジスタにおけ
るゲート電極の格子歪は０．１５％の引張性の歪であっ
た。図４から、ゲート絶縁膜の内部応力を引張性（正確
には１０ＭＰａ以上）にすることにより薄膜トランジス
タの移動度が向上することがわかる。そこで、本実施の
形態では、ゲート絶縁膜の内部応力を１０ＭＰａ〜４０
０ＭＰａの引張性になるように設定している。これによ
り、従来例に比べて移動度が向上した薄膜トランジスタ
を得ることができる。
【００４９】図５は、薄膜トランジスタの移動度とアン
ダーコート絶縁膜の内部応力との関係を示すグラフであ
る。図５の横軸は、負の領域が圧縮性の内部応力を、正
の領域が引張性の内部応力を示している。圧縮性の内部
応力はアンダーコート絶縁膜が凸型に反っていることを
意味し、引張性の内部応力はアンダーコート絶縁膜が凹
型に反っていることを意味している。図５の測定を行っ
た薄膜トランジスタにおけるゲート絶縁膜の内部応力は
１００ＭＰａであった。図５から、ゲート絶縁膜の内部
応力を引張性（正確には約１０ＭＰａ以上）にすること
により薄膜トランジスタの移動度が向上することがわか
る。そこで、本実施の形態では、ゲート絶縁膜の内部応
力を１０ＭＰａ〜４００ＭＰａの引張性になるように設
定している。これにより、従来例に比べて移動度が向上
した薄膜トランジスタを得ることができる。
ダーコート絶縁膜の内部応力との関係を示すグラフであ
る。図５の横軸は、負の領域が圧縮性の内部応力を、正
の領域が引張性の内部応力を示している。圧縮性の内部
応力はアンダーコート絶縁膜が凸型に反っていることを
意味し、引張性の内部応力はアンダーコート絶縁膜が凹
型に反っていることを意味している。図５の測定を行っ
た薄膜トランジスタにおけるゲート絶縁膜の内部応力は
１００ＭＰａであった。図５から、ゲート絶縁膜の内部
応力を引張性（正確には約１０ＭＰａ以上）にすること
により薄膜トランジスタの移動度が向上することがわか
る。そこで、本実施の形態では、ゲート絶縁膜の内部応
力を１０ＭＰａ〜４００ＭＰａの引張性になるように設
定している。これにより、従来例に比べて移動度が向上
した薄膜トランジスタを得ることができる。
【００５０】図６は、薄膜トランジスタの移動度と層間
絶縁膜の内部応力との関係を示すグラフである。図６の
横軸は、負の領域が圧縮性の内部応力を、正の領域が引
張性の内部応力を示している。内部応力の圧縮性及び引
張性の意味は上記と同様である。図６から、層間絶縁膜
の内部応力を引張性（正確には約１０ＭＰａ以上）にす
ることにより薄膜トランジスタの移動度が向上すること
がわかる。そこで、本実施の形態では、ゲート絶縁膜の
内部応力を１０ＭＰａ〜４００ＭＰａの引張性になるよ
うに設定している。これにより、従来例に比べて移動度
が向上した薄膜トランジスタを得ることができる。
絶縁膜の内部応力との関係を示すグラフである。図６の
横軸は、負の領域が圧縮性の内部応力を、正の領域が引
張性の内部応力を示している。内部応力の圧縮性及び引
張性の意味は上記と同様である。図６から、層間絶縁膜
の内部応力を引張性（正確には約１０ＭＰａ以上）にす
ることにより薄膜トランジスタの移動度が向上すること
がわかる。そこで、本実施の形態では、ゲート絶縁膜の
内部応力を１０ＭＰａ〜４００ＭＰａの引張性になるよ
うに設定している。これにより、従来例に比べて移動度
が向上した薄膜トランジスタを得ることができる。
【００５１】なお、上記構成例ではガラス基板11上に形
成され半導体膜14を囲む各膜の内部応力又は格子歪が全
て引張性である場合を示しているが、本発明の本質は多
結晶シリコンを主成分とする半導体膜14を囲む膜に引張
性の内部応力や格子歪を与えることにより、その半導体
膜14に圧縮力を加えることにあるので、その半導体膜14
を囲む各膜の内部応力の和が引張性であればよい。
成され半導体膜14を囲む各膜の内部応力又は格子歪が全
て引張性である場合を示しているが、本発明の本質は多
結晶シリコンを主成分とする半導体膜14を囲む膜に引張
性の内部応力や格子歪を与えることにより、その半導体
膜14に圧縮力を加えることにあるので、その半導体膜14
を囲む各膜の内部応力の和が引張性であればよい。
【００５２】また、上記構成例では、基板11として、ガ
ラス基板を用いたが、シリコン基板、セラミック基板、
石英基板等を用いてもよい。
ラス基板を用いたが、シリコン基板、セラミック基板、
石英基板等を用いてもよい。
【００５３】また、上記構成例では、半導体膜14の生地
膜としての非結晶シリコン膜をプラズマＣＶＤ法を用い
て形成したが、これをプラズマＣＶＤ法以外の減圧ＣＶ
Ｄ法やスパッタ法等を用いて形成してもよい。また、半
導体膜14の生地膜を、非結晶シリコンの他に、シリコン
・ゲルマニウム、微結晶シリコン、多結晶シリコン、又
は単結晶シリコンで構成してもよい。
膜としての非結晶シリコン膜をプラズマＣＶＤ法を用い
て形成したが、これをプラズマＣＶＤ法以外の減圧ＣＶ
Ｄ法やスパッタ法等を用いて形成してもよい。また、半
導体膜14の生地膜を、非結晶シリコンの他に、シリコン
・ゲルマニウム、微結晶シリコン、多結晶シリコン、又
は単結晶シリコンで構成してもよい。
【００５４】また、上記構成例では、アンダーコート絶
縁膜として、酸化シリコン膜を用いたが、窒化シリコン
等の絶縁膜を用いてもよい。
縁膜として、酸化シリコン膜を用いたが、窒化シリコン
等の絶縁膜を用いてもよい。
【００５５】また、上記構成例では、レーザとして、Ｘ
ｅＣｌエキシマレーザを用いたが、ＡｒＦ、ＫｒＦ等の
エキシマレーザやアルゴンレーザを用いてもよい。
ｅＣｌエキシマレーザを用いたが、ＡｒＦ、ＫｒＦ等の
エキシマレーザやアルゴンレーザを用いてもよい。
【００５６】また、上記構成例では、ゲート絶縁膜とし
て、ＴＥＯＳを原料ガスとしてプラズマＣＶＤ法により
酸化シリコン膜を形成したが、これをプラズマＣＶＤ法
以外の減圧ＣＶＤ法、スパッタ法、高圧酸化法等で形成
してもよく、また、ゲート絶縁膜として熱酸化膜や窒化
シリコン膜等を形成してもよい。
て、ＴＥＯＳを原料ガスとしてプラズマＣＶＤ法により
酸化シリコン膜を形成したが、これをプラズマＣＶＤ法
以外の減圧ＣＶＤ法、スパッタ法、高圧酸化法等で形成
してもよく、また、ゲート絶縁膜として熱酸化膜や窒化
シリコン膜等を形成してもよい。
【００５７】また、上記構成例では、注入されたイオン
の活性化処理としてＲＴＡを施したが、イオン注入され
た半完成品を４００℃以上の雰囲気中でアニールしても
よく、また、リンＰとともに注入された水素Ｈによる自
己活性化を期待して特別な活性化処理を施さないように
してもよい。
の活性化処理としてＲＴＡを施したが、イオン注入され
た半完成品を４００℃以上の雰囲気中でアニールしても
よく、また、リンＰとともに注入された水素Ｈによる自
己活性化を期待して特別な活性化処理を施さないように
してもよい。
【００５８】また、上記構成例では、ゲート電極の材
料、ソース電極及びドレイン電極の材料として、それぞ
れ、モリブテンとタングステンとの合金ＭｏＷ、アルミ
ニウムＡｌを用いたが、アルミニウムＡｌ、タンタルＴ
ａ、モリブテンＭｏ、クロムＣｒ、チタンＴｉ等の金属
又はそれらの合金を用いてもよく、また、不純物を多量
に含む多結晶シリコン、多結晶シリコンとゲルマニウム
との合金、又はＩＴＯ等の透明導電材料等を用いてもよ
い。
料、ソース電極及びドレイン電極の材料として、それぞ
れ、モリブテンとタングステンとの合金ＭｏＷ、アルミ
ニウムＡｌを用いたが、アルミニウムＡｌ、タンタルＴ
ａ、モリブテンＭｏ、クロムＣｒ、チタンＴｉ等の金属
又はそれらの合金を用いてもよく、また、不純物を多量
に含む多結晶シリコン、多結晶シリコンとゲルマニウム
との合金、又はＩＴＯ等の透明導電材料等を用いてもよ
い。
【００５９】また、上記構成例では、層間絶縁膜とし
て、ＴＥＯＳを原料ガスとしてプラズマＣＶＤ法により
二酸化シリコン膜を形成したが、これをＡＰ−ＣＶＤ法
やＥＣＲ−ＣＶＤ法を用いて形成しもよい。また、層間
絶縁膜として、窒化シリコン、酸化タンタル、酸化アル
ミニウム等の絶縁膜を形成してもよく、さらにこれらの
薄膜を積層形成してもよい。
て、ＴＥＯＳを原料ガスとしてプラズマＣＶＤ法により
二酸化シリコン膜を形成したが、これをＡＰ−ＣＶＤ法
やＥＣＲ−ＣＶＤ法を用いて形成しもよい。また、層間
絶縁膜として、窒化シリコン、酸化タンタル、酸化アル
ミニウム等の絶縁膜を形成してもよく、さらにこれらの
薄膜を積層形成してもよい。
【００６０】また、上記構成例では、注入するイオンと
して、ドナーとなるリンＰイオンを用いたが、ドナーと
なるアルミニウムＡｌ等を用いてもよく、また、アクセ
プタとなるボロンＢ等を用いてもよい。 実施の形態２ 図７は本発明の実施の形態２に係る液晶表示装置の構成
を示すブロック図、図８は図７の液晶表示装置の構造を
示す部分断面図である。図８において図１と同一符号は
同一又は相当する部分を示す。
して、ドナーとなるリンＰイオンを用いたが、ドナーと
なるアルミニウムＡｌ等を用いてもよく、また、アクセ
プタとなるボロンＢ等を用いてもよい。 実施の形態２ 図７は本発明の実施の形態２に係る液晶表示装置の構成
を示すブロック図、図８は図７の液晶表示装置の構造を
示す部分断面図である。図８において図１と同一符号は
同一又は相当する部分を示す。
【００６１】図７において、液晶表示装置200は、液晶
パネル201とこれを駆動するためのＣＭＯＳ駆動回路30
A,30Bとを備えている。液晶パネル201には、複数の走査
線41と複数の信号線42とが互いに直交するように配設さ
れ、該走査線41と信号線42とでマトリクス状に区画され
るようにして画素202が形成されている。各画素202には
薄膜トランジスタからなるスイッチングトランジスタ50
が配設されている。スッチングトランジスタ50は、ゲー
トが走査線41に接続され、ソースが信号線42に接続さ
れ、ドレインが画素電極（図示せず）に接続されてい
る。このドレインは、等価回路上、画素電極及び補助容
量と対向電極24との間にそれぞれ形成された液晶容量29
及び蓄積容量28により該対向電極24に接続されている。
そして、走査線41及び信号線42はそれぞれＣＭＯＳ駆動
回路30A及びＣＭＯＳ駆動回路30Bに接続されている。そ
して、スイッチングトランジスタ50が実施の形態１の薄
膜トランジスタ１で構成されている。
パネル201とこれを駆動するためのＣＭＯＳ駆動回路30
A,30Bとを備えている。液晶パネル201には、複数の走査
線41と複数の信号線42とが互いに直交するように配設さ
れ、該走査線41と信号線42とでマトリクス状に区画され
るようにして画素202が形成されている。各画素202には
薄膜トランジスタからなるスイッチングトランジスタ50
が配設されている。スッチングトランジスタ50は、ゲー
トが走査線41に接続され、ソースが信号線42に接続さ
れ、ドレインが画素電極（図示せず）に接続されてい
る。このドレインは、等価回路上、画素電極及び補助容
量と対向電極24との間にそれぞれ形成された液晶容量29
及び蓄積容量28により該対向電極24に接続されている。
そして、走査線41及び信号線42はそれぞれＣＭＯＳ駆動
回路30A及びＣＭＯＳ駆動回路30Bに接続されている。そ
して、スイッチングトランジスタ50が実施の形態１の薄
膜トランジスタ１で構成されている。
【００６２】図８をも併せて参照すると、液晶パネル20
1は、互いに対向する対向基板211及びアレイ基板212
と、両基板211,212の間に挟持された液晶26と、両基板2
11,212の外側にそれぞれ配設された偏光板27とを有して
いる。対向基板211は、ガラス基板23の内面にカラーフ
ィルタ25、対向電極24、及び配向膜22がこの順に積層さ
れて構成されている。アレイ基板212は、液晶パネル201
を構成する領域とＣＭＯＳ駆動回路30A,30Bを構成する
領域とで構成されている。アレイ基板212の液晶パネル2
01を構成する領域では、ガラス基板38の内面に走査線4
1、信号線42、スイッチングトランジスタ50、画素電極2
1それぞれ形成され、これらを覆うように配向膜22が形
成されている。そして、アレイ基板212のＣＭＯＳ駆動
回路30A,30Bを構成する領域では、該ＣＭＯＳ駆動回路3
0A,30Bがガラス基板38の内面に液晶パネル201の構成要
素21,41,42,50と一体的に形成されている。そして、ス
イッチングトランジスタ50を構成する薄膜トランジスタ
は、ガラス基板38が図１のガラス基板11を構成するよう
にして液晶パネル201の他の構成要素21,41,42と一体的
に形成されている。
1は、互いに対向する対向基板211及びアレイ基板212
と、両基板211,212の間に挟持された液晶26と、両基板2
11,212の外側にそれぞれ配設された偏光板27とを有して
いる。対向基板211は、ガラス基板23の内面にカラーフ
ィルタ25、対向電極24、及び配向膜22がこの順に積層さ
れて構成されている。アレイ基板212は、液晶パネル201
を構成する領域とＣＭＯＳ駆動回路30A,30Bを構成する
領域とで構成されている。アレイ基板212の液晶パネル2
01を構成する領域では、ガラス基板38の内面に走査線4
1、信号線42、スイッチングトランジスタ50、画素電極2
1それぞれ形成され、これらを覆うように配向膜22が形
成されている。そして、アレイ基板212のＣＭＯＳ駆動
回路30A,30Bを構成する領域では、該ＣＭＯＳ駆動回路3
0A,30Bがガラス基板38の内面に液晶パネル201の構成要
素21,41,42,50と一体的に形成されている。そして、ス
イッチングトランジスタ50を構成する薄膜トランジスタ
は、ガラス基板38が図１のガラス基板11を構成するよう
にして液晶パネル201の他の構成要素21,41,42と一体的
に形成されている。
【００６３】このように構成された液晶表示装置では、
走査線41を通じてＣＭＯＳ駆動30Aから入力される走査
信号に応じて各画素202のスイッチングトランジスタ50
が順次オンし、このオン時に信号線42を通じてＣＭＯＳ
駆動回路30Bから画像信号（ソース信号）が順次各画素2
02に書き込まれる。それにより、液晶26が画像信号に応
じて変調され、表示画面に該画像信号に応じた画像が表
示される。この際、スイッチングトランジスタ50の移動
度が向上しているので、走査信号の該スイッチングトラ
ンジスタ50をオンさせるゲート制御電圧が低くて済む。
そのため、ＣＭＯＳ駆動回路30Aの消費電力、ひいては
液晶表示装置200の消費電力を低減することができる。
走査線41を通じてＣＭＯＳ駆動30Aから入力される走査
信号に応じて各画素202のスイッチングトランジスタ50
が順次オンし、このオン時に信号線42を通じてＣＭＯＳ
駆動回路30Bから画像信号（ソース信号）が順次各画素2
02に書き込まれる。それにより、液晶26が画像信号に応
じて変調され、表示画面に該画像信号に応じた画像が表
示される。この際、スイッチングトランジスタ50の移動
度が向上しているので、走査信号の該スイッチングトラ
ンジスタ50をオンさせるゲート制御電圧が低くて済む。
そのため、ＣＭＯＳ駆動回路30Aの消費電力、ひいては
液晶表示装置200の消費電力を低減することができる。
【００６４】なお、上記構成例では、スイッチングトラ
ンジスタ50を実施の形態１の薄膜トランジスタ１で構成
したが、ＣＭＯＳ駆動回路30A,30Bを構成する薄膜トラ
ンジスタを実施の形態１の薄膜トランジスタ１で構成し
てもよく、それにより、液晶表示装置200の消費電力を
さらに低減することができる。 実施の形態３ 図９は、本発明の実施の形態３に係るエレクトロルミネ
ッセンス表示装置の構成を示すブロック図、図１０は、
図９のエレクトロルミネッセンス表示装置の構造を示す
部分断面図である。図１０において図１と同一符号は同
一又は相当する部分を示す。
ンジスタ50を実施の形態１の薄膜トランジスタ１で構成
したが、ＣＭＯＳ駆動回路30A,30Bを構成する薄膜トラ
ンジスタを実施の形態１の薄膜トランジスタ１で構成し
てもよく、それにより、液晶表示装置200の消費電力を
さらに低減することができる。 実施の形態３ 図９は、本発明の実施の形態３に係るエレクトロルミネ
ッセンス表示装置の構成を示すブロック図、図１０は、
図９のエレクトロルミネッセンス表示装置の構造を示す
部分断面図である。図１０において図１と同一符号は同
一又は相当する部分を示す。
【００６５】図９において、エレクトロルミネッセンス
表示装置300は、エレクトロルミネッセンス表示部（以
下、ＥＬ表示部という）301とこれを駆動するためのＣ
ＭＯＳ駆動回路70A,70Bとを備えている。ＥＬ表示部301
には、複数の走査線41と複数の信号線42及び電流供給線
47の対とが互いに直交するように配設され、該走査線41
と信号線42及び電流供給線47の対とでマトリクス状に区
画されるようにして画素302が形成されている。各画素3
02には、実施の形態１の薄膜トランジスタ１からなるス
イッチングトランジスタ50及び駆動用トランジスタ46が
配設されている。スイッチングトランジスタ50は、ゲー
トが走査線41に接続され、一方の主端子が信号線42に接
続され、他方の主端子がコンデンサを介して電流供給線
47に接続されている。駆動用トランジスタ46は、ゲート
がスイッチングトランジスタ50の上記他方の主端子に接
続され、一方の主端子が電流供給線47に接続され、他方
の主端子がエレクトロルミネッセンスセル48に接続され
ている。
表示装置300は、エレクトロルミネッセンス表示部（以
下、ＥＬ表示部という）301とこれを駆動するためのＣ
ＭＯＳ駆動回路70A,70Bとを備えている。ＥＬ表示部301
には、複数の走査線41と複数の信号線42及び電流供給線
47の対とが互いに直交するように配設され、該走査線41
と信号線42及び電流供給線47の対とでマトリクス状に区
画されるようにして画素302が形成されている。各画素3
02には、実施の形態１の薄膜トランジスタ１からなるス
イッチングトランジスタ50及び駆動用トランジスタ46が
配設されている。スイッチングトランジスタ50は、ゲー
トが走査線41に接続され、一方の主端子が信号線42に接
続され、他方の主端子がコンデンサを介して電流供給線
47に接続されている。駆動用トランジスタ46は、ゲート
がスイッチングトランジスタ50の上記他方の主端子に接
続され、一方の主端子が電流供給線47に接続され、他方
の主端子がエレクトロルミネッセンスセル48に接続され
ている。
【００６６】図１０をも併せて参照すると、エレクトロ
ルミネッセンス装置300は、薄膜トランジスタアレイ基
板311を有し、該薄膜トランジスタアレイ基板311はガラ
ス基板310上にＥＬ表示部301とＣＭＯＳ駆動回路70A,70
Bとが一体的に形成されて構成されている。ＥＬ表示部3
01においては、ガラス基板310上に、アンダーコート層1
2、ゲート絶縁膜16、及び層間絶縁膜34が順に積層する
ように形成され、これらを利用して画素302毎に駆動用
トランジスタ46及びスイッチングトランジスタ50を構成
する各薄膜トランジスタが形成されている（図１０には
駆動用トランジスタ46のみ示す）。また、層間絶縁膜34
上の所定の領域に、ＩＴＯ膜からなる透明電極49、例え
ばポリエチレンジオキシチオフェン（ＰＥＤＴ）からな
る導電性高分子膜43、実際に発光する例えばポリジアル
キルフルオレン誘導体膜44、及びカルシウムＣａ膜から
なる陰極45が順に積層するように形成されている。そし
て、これらがエレクトロルミネッセンスセル48を構成し
ている。これにより、駆動用トランジスタ46及びスイッ
チングトランジスタ50がエレクトロルミネッセンスセル
48と一体的に形成されている。
ルミネッセンス装置300は、薄膜トランジスタアレイ基
板311を有し、該薄膜トランジスタアレイ基板311はガラ
ス基板310上にＥＬ表示部301とＣＭＯＳ駆動回路70A,70
Bとが一体的に形成されて構成されている。ＥＬ表示部3
01においては、ガラス基板310上に、アンダーコート層1
2、ゲート絶縁膜16、及び層間絶縁膜34が順に積層する
ように形成され、これらを利用して画素302毎に駆動用
トランジスタ46及びスイッチングトランジスタ50を構成
する各薄膜トランジスタが形成されている（図１０には
駆動用トランジスタ46のみ示す）。また、層間絶縁膜34
上の所定の領域に、ＩＴＯ膜からなる透明電極49、例え
ばポリエチレンジオキシチオフェン（ＰＥＤＴ）からな
る導電性高分子膜43、実際に発光する例えばポリジアル
キルフルオレン誘導体膜44、及びカルシウムＣａ膜から
なる陰極45が順に積層するように形成されている。そし
て、これらがエレクトロルミネッセンスセル48を構成し
ている。これにより、駆動用トランジスタ46及びスイッ
チングトランジスタ50がエレクトロルミネッセンスセル
48と一体的に形成されている。
【００６７】このように構成されたエレクトロルミネッ
センス表示装置300では、ＣＭＯＳ駆動回路70Aが、走査
線41にパルス信号を出力すると、スイッチングトランジ
スタ５０がオンする。一方、このパルス信号の出力にタ
イミングを合わせてＣＭＯＳ駆動回路70Bが信号線42に
表示信号を出力する。すると、駆動用トランジスタ46が
オン状態となるとともにその表示信号に応じた電流が電
流供給線47から流れてエレクトロルミネッセンスセル48
が発光する。この際、スイッチングトランジスタ50及び
駆動トランジスタ46の移動度が向上しているので、走査
信号の該スイッチングトランジスタ50をオンさせるゲー
ト制御電圧が低くて済む。そのため、ＣＭＯＳ駆動回路
30Aの消費電力、ひいてはエレクトロルミネッセンス表
示装置300の消費電力を低減することができる。
センス表示装置300では、ＣＭＯＳ駆動回路70Aが、走査
線41にパルス信号を出力すると、スイッチングトランジ
スタ５０がオンする。一方、このパルス信号の出力にタ
イミングを合わせてＣＭＯＳ駆動回路70Bが信号線42に
表示信号を出力する。すると、駆動用トランジスタ46が
オン状態となるとともにその表示信号に応じた電流が電
流供給線47から流れてエレクトロルミネッセンスセル48
が発光する。この際、スイッチングトランジスタ50及び
駆動トランジスタ46の移動度が向上しているので、走査
信号の該スイッチングトランジスタ50をオンさせるゲー
ト制御電圧が低くて済む。そのため、ＣＭＯＳ駆動回路
30Aの消費電力、ひいてはエレクトロルミネッセンス表
示装置300の消費電力を低減することができる。
【００６８】なお、上記構成例では、スイッチングトラ
ンジスタ50を実施の形態１の薄膜トランジスタ１で構成
したが、ＣＭＯＳ駆動回路70A,70Bを構成する薄膜トラ
ンジスタを実施の形態１の薄膜トランジスタ１で構成し
てもよく、それにより、エレクトロルミネッセンス表示
装置300の消費電力をさらに低減することができる。
ンジスタ50を実施の形態１の薄膜トランジスタ１で構成
したが、ＣＭＯＳ駆動回路70A,70Bを構成する薄膜トラ
ンジスタを実施の形態１の薄膜トランジスタ１で構成し
てもよく、それにより、エレクトロルミネッセンス表示
装置300の消費電力をさらに低減することができる。
【００６９】また、上記構成例では、エレクトロルミネ
ッセンス材料（発光材料）として、ポリジアルキルフル
オレン誘導体を用いたが、他の有機材料、例えば、他の
ポリフルオレン系材料やポリフェニルビニレン系の材料
を用いてよく、また無機材料を用いてもよい。
ッセンス材料（発光材料）として、ポリジアルキルフル
オレン誘導体を用いたが、他の有機材料、例えば、他の
ポリフルオレン系材料やポリフェニルビニレン系の材料
を用いてよく、また無機材料を用いてもよい。
【００７０】また、上記実施の形態１乃至３では、薄膜
トランジスタをトップゲート型のもので構成したが、基
板上にゲート電極、ゲート絶縁膜、半導体膜がこの順に
積層形成されたボトムゲート型のもので構成してもよ
い。
トランジスタをトップゲート型のもので構成したが、基
板上にゲート電極、ゲート絶縁膜、半導体膜がこの順に
積層形成されたボトムゲート型のもので構成してもよ
い。
【００７１】
【発明の効果】本発明は以上のような形態で実施され、
薄膜トランジスタのオン電流を向上することができると
いう効果を奏する。
薄膜トランジスタのオン電流を向上することができると
いう効果を奏する。
【図１】本発明の実施の形態１に係る薄膜トランジスタ
の構成を示す断面図である。
の構成を示す断面図である。
【図２】図１の薄膜トランジスタの製造方法を示す工程
別断面図である。
別断面図である。
【図３】薄膜トランジスタの移動度とゲート電極の格子
歪との関係を示すグラフである。
歪との関係を示すグラフである。
【図４】薄膜トランジスタの移動度とゲート絶縁膜の内
部応力との関係を示すグラフである。
部応力との関係を示すグラフである。
【図５】薄膜トランジスタの移動度とアンダーコート絶
縁膜の内部応力との関係を示すグラフである。
縁膜の内部応力との関係を示すグラフである。
【図６】薄膜トランジスタの移動度と層間絶縁膜の内部
応力との関係を示すグラフである。
応力との関係を示すグラフである。
【図７】本発明の実施の形態２に係る液晶表示装置の構
成を示すブロック図である。
成を示すブロック図である。
【図８】図７の液晶表示装置の構造を示す部分断面図で
ある。
ある。
【図９】本発明の実施の形態３に係るエレクトロルミネ
ッセンス表示装置の構成を示すブロック図である。
ッセンス表示装置の構成を示すブロック図である。
【図１０】図９のエレクトロルミネッセンス表示装置の
構造を示す部分断面図である。
構造を示す部分断面図である。
【図１１】従来の薄膜トランジスタの製造方法を示す工
程別断面図である。
程別断面図である。
１ 薄膜トランジスタ 11 ガラス基板 12 アンダーコート絶縁膜 13 非結晶シリコン膜（生地膜） 14 半導体膜 16 ゲート絶縁膜 21 画素電極 22 配向膜 23 対向基板 24 対向電極 25 カラーフィルタ 26 液晶 27 偏光板 28 蓄積容量 29 液晶セル 30A,30B ＣＭＯＳ駆動回路 31 ゲート電極 32 ソース領域 33 ドレイン領域 34 層間絶縁膜 34a,34b コンタクトホール 35 ソース電極 36 ドレイン電極 37 ＬＤＤ領域 38 アレイ基板 39 フォトレジスト 41 走査線 42 信号線 43 導電性高分子膜 44 ポリフルオレン誘導体膜 45 陰極 46 駆動用トランジスタ 47 電流供給線 48 エレクトロルミネッセンスセル 49 透明電極 50 スイッチングトランジスタ 61 チャネル領域 70A,70B ＣＭＯＳ駆動回路 200 液晶表示装置 201 液晶パネル 202 画素 211 対向基板 212 アレイ基板 300 エレクトロルミネッセンス表示装置 301 ＥＬ表示部 302 画素 310 ガラス基板 311 アレイ基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３６５ Ｇ０９Ｆ 9/35 ５Ｆ１１０ 9/35 Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 21/20 Ｈ０５Ｂ 33/08 29/43 Ｈ０１Ｌ 29/78 ６１８Ｚ 29/786 ６１７Ｔ Ｈ０５Ｂ 33/08 ６１７Ｍ ６２６Ｃ ６１６Ｖ ６２７Ｇ 29/62 Ｇ (72)発明者 佐野 浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA26 JA34 KA04 MA08 MA30 NA26 3K007 AB05 BA06 BB07 CA03 EB00 EC00 GA00 4M104 AA01 AA08 AA09 BB01 BB02 BB13 BB14 BB16 BB17 BB18 BB39 CC01 CC05 DD02 DD15 DD16 DD17 DD37 DD63 DD80 DD81 EE03 EE05 EE12 EE16 EE17 GG09 HH20 5C094 AA13 AA21 BA03 BA27 BA43 CA19 DA15 EA04 EA07 FB05 FB14 5F052 AA02 BB07 DA02 DB03 EA11 JA01 KA01 5F110 AA07 AA09 AA17 BB02 CC02 DD01 DD02 DD03 DD05 DD13 DD14 EE03 EE04 EE06 EE07 EE08 EE09 EE11 FF02 FF03 FF05 FF23 FF28 FF30 FF32 GG01 GG02 GG13 GG25 GG43 GG45 GG47 HJ01 HJ18 HJ23 HL03 HL04 HL06 HL07 HL08 HM15 NN02 NN03 NN05 NN22 NN23 NN24 NN35 PP03 PP05
Claims (19)
- 【請求項１】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記ゲート電極及び上記ゲート絶縁膜の各内部応力の和
が引張性であることを特徴とする薄膜トランジスタ。 - 【請求項２】 上記ゲート電極の格子歪が引張性である
請求項１記載の薄膜トランジスタ。 - 【請求項３】 上記ゲート電極の格子歪の絶対値が０．
１％乃至０．４％である請求項２記載の薄膜トランジス
タ。 - 【請求項４】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記ゲート絶縁膜の内部応力が引張性であることを特徴
とする薄膜トランジスタ。 - 【請求項５】 上記ゲート絶縁膜の内部応力の絶対値が
１０ＭＰａ乃至４００ＭＰａである請求項４記載の薄膜
トランジスタ。 - 【請求項６】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記アンダーコート絶縁膜及び上記ゲート絶縁膜の各内
部応力の和が引張性であることを特徴とする薄膜トラン
ジスタ。 - 【請求項７】 上記アンダーコート絶縁膜及びゲート絶
縁膜の各内部応力がそれぞれ引張性である請求項６記載
の薄膜トランジスタ。 - 【請求項８】 上記アンダーコート絶縁膜の内部応力の
絶対値が１０ＭＰａ乃至４００ＭＰａである請求項７記
載の薄膜トランジスタ。 - 【請求項９】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記半導体膜の上記チャネル領域の格子間距離より上記
ソース領域及び上記ドレイン領域の格子間距離の方が長
いことを特徴とする薄膜トランジスタ。 - 【請求項１０】 上記ゲート電極の格子歪が引張性であ
る請求項９記載の薄膜トランジスタ。 - 【請求項１１】 上記ゲート電極の格子歪の絶対値が
０．１％乃至０．４％である請求項１０記載の薄膜トラ
ンジスタ。 - 【請求項１２】 基板と、該基板上に形成されたアンダ
ーコート絶縁膜と、該アンダーコート絶縁膜上にそれぞ
れ形成された、ソース領域、チャネル領域、及びドレイ
ン領域を有するシリコンを主成分とする半導体膜と、該
半導体膜の上記チャネル領域に隣接するゲート絶縁膜
と、該ゲート絶縁膜に隣接する膜状のゲート電極とを備
えた薄膜トランジスタにおいて、 上記アンダーコート絶縁膜、上記ゲート電極、及び上記
ゲート絶縁膜の各内部応力の和が引張性であることを特
徴とする薄膜トランジスタ。 - 【請求項１３】 基板と、該基板上に形成されたアンダ
ーコート絶縁膜と、該アンダーコート絶縁膜上にそれぞ
れ形成された、ソース領域、チャネル領域、及びドレイ
ン領域を有するシリコンを主成分とする半導体膜と、該
半導体膜の上記チャネル領域に隣接するゲート絶縁膜
と、該ゲート絶縁膜に隣接する膜状のゲート電極と、上
記アンダーコート絶縁膜、上記半導体膜、上記ゲート絶
縁膜、及び上記ゲート電極が形成された上記基板の表面
を覆うように形成された層間絶縁膜とを備えた薄膜トラ
ンジスタにおいて、 上記層間絶縁膜の内部応力が引張性であることを特徴と
する薄膜トランジスタ。 - 【請求項１４】 上記層間絶縁膜の内部応力の絶対値が
１０ＭＰａ乃至４００ＭＰａである請求項１３記載の薄
膜トランジスタ。 - 【請求項１５】 上記半導体膜がレーザ光の照射により
結晶化された多結晶シリコンで構成され、上記ソース領
域とドレイン領域とを結ぶ方向が上記レーザ光のスキャ
ン方向に略一致している請求項１、４、６、９、１２、
１３のいずれかに記載の薄膜トランジスタ。 - 【請求項１６】 上記薄膜トランジスタは、上記アンダ
ーコート膜上に、上記半導体膜、上記ゲート絶縁膜、及
び上記ゲート電極がこの順に積層されてなるトップゲー
ト型トランジスタである請求項１、４、６、９、１２、
１３のいずれかに記載の薄膜トランジスタ。 - 【請求項１７】 上記薄膜トランジスタは、上記アンダ
ーコート膜上に、上記ゲート電極、上記ゲート絶縁膜、
及び上記半導体膜がこの順に積層されてなるボトムゲー
ト型トランジスタである請求項１、４、６、９、１２、
１３のいずれかに記載の薄膜トランジスタ。 - 【請求項１８】 表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号を書き込むこ
とにより液晶パネルの透過率を変化させ、それにより上
記画像信号に応じた画像を上記表示画面に表示するよう
構成された液晶表示装置において、 上記画素の走査状態と非走査状態とを切り換えるための
スイッチング素子が請求項１、４、６、９、１２、１３
のいずれかに記載の薄膜トランジスタで構成されている
ことを特徴とする液晶表示装置。 - 【請求項１９】 表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号に応じた電流
を供給することによりエレクトロルミネッセンスセルを
発光させ、それにより上記画像信号に応じた画像を上記
表示画面に表示するよう構成されたエレクトロルミネッ
センス表示装置において、 上記画素の走査状態と非走査状態とを切り換えるための
スイッチング素子及び上記画像信号に応じた電流を供給
するためのトランジスタの少なくともいずれかが請求項
１、４、６、９、１２、１３のいずれかに記載の薄膜ト
ランジスタで構成されていることを特徴とするエレクト
ロルミネッセンス表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001258016A JP2002176061A (ja) | 2000-09-29 | 2001-08-28 | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-300065 | 2000-09-29 | ||
| JP2000300065 | 2000-09-29 | ||
| JP2001258016A JP2002176061A (ja) | 2000-09-29 | 2001-08-28 | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002176061A true JP2002176061A (ja) | 2002-06-21 |
Family
ID=26601206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001258016A Pending JP2002176061A (ja) | 2000-09-29 | 2001-08-28 | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002176061A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091561B2 (en) | 2003-06-13 | 2006-08-15 | Kabushiki Kaisha Toshiba | Field effect transistor and method of manufacturing the same |
| JP2006324426A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| JP2012186493A (ja) * | 2012-05-14 | 2012-09-27 | Sony Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012883A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 半導体装置 |
| JP2000277715A (ja) * | 1999-03-25 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体基板，その製造方法及び半導体装置 |
-
2001
- 2001-08-28 JP JP2001258016A patent/JP2002176061A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012883A (ja) * | 1996-06-20 | 1998-01-16 | Toshiba Corp | 半導体装置 |
| JP2000277715A (ja) * | 1999-03-25 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体基板，その製造方法及び半導体装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091561B2 (en) | 2003-06-13 | 2006-08-15 | Kabushiki Kaisha Toshiba | Field effect transistor and method of manufacturing the same |
| US7538013B2 (en) | 2003-06-13 | 2009-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a field effect transistor comprising an insulating film including metal oxide having crystallinity and different in a lattice distance from semiconductor substrate |
| JP2006324426A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | 半導体装置およびその製造方法 |
| JP2012186493A (ja) * | 2012-05-14 | 2012-09-27 | Sony Corp | 半導体装置 |
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