JP2002176061A - 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 - Google Patents
薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置Info
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Abstract
ジスタを提供する。 【解決手段】 基板11と、基板11上に形成されたアンダ
ーコート絶縁膜12と、アンダーコート絶縁膜12上にそれ
ぞれ形成された、ソース領域32、チャネル領域61、及び
ドレイン領域33を有するシリコンを主成分とする半導体
膜14と、半導体膜のチャネル領域61に隣接するゲート絶
縁膜16と、ゲート絶縁膜16に隣接する膜状のゲート電極
31とを備えた薄膜トランジスタ1において、ゲート電極
31及びゲート絶縁膜16の各内部応力の和が引張性である
ものである。
Description
並びにこれを用いた液晶表示装置及びエレクトロルミネ
ッセンス表示装置に関する。
して、液晶表示装置用に開発が進められている低温多結
晶シリコン薄膜トランジスタ(以下、「低温Poly-
SiTFT」という)を図面を用いて説明する。
大型液晶表示装置は、大面積を必要とするため安価なガ
ラス基板が用いられている。しかし、ガラスを基板とし
て用いる場合、その耐熱性が十分でないため、比較的低
温(おおよそ600℃以下)で薄膜トランジスタを作製
しなくてはならない。
の製造方法を示す工程別断面図である。
製造方法では、まず、ガラス基板11の表面に、ガラス基
板11中の不純物の拡散を防ぐためのシリコン酸化膜によ
るアンダーコート絶縁膜12(400nm程度)を設けた
基板上に、シラン(SiH4)を原料ガスとして用いた
プラズマCVD法により非結晶シリコン膜13を50nm
の厚みに形成する(図11(a))。次いで、XeCl
エキシマレーザ15を照射することにより非結晶シリコ
ン膜13を結晶化し多結晶シリコンからなる半導体膜14を
形成する。このときの照射条件は、半導体膜14の膜厚や
膜質などの条件にもよるが、エネルギ密度が150〜4
50mJ・cm-2、照射回数が1〜500回の範囲で行
う。この半導体膜14を公知のフォトリソグラフィ及びエ
ッチングにより島状にパターニングする(図11
(b))。次いで、プラズマCVD法により、島状の半
導体膜14上に、ゲート絶縁膜16を90nmmp厚みに
形成する。そして、モリブテン及びタングステンの合金
MoWを用いてゲート電極31を形成し、ゲート絶縁膜16
及びゲート電極31を公知のフォトリソグラフィ及びエッ
チングにより島状にパターニングする。そして、ゲート
電極16をマスクとして、水素希釈フォスフィンPH3の
プラズマを生成し、加速電圧70kV、ドーズ量1×1
015cm-2の条件でイオンドーピングすることによ
り、ソース領域32及びドレイン領域33を形成する(図1
1(c))。次いで、熱処理を行い、注入されたイオン
を活性化する。そして、プラズマCVD法により層間絶
縁膜34として二酸化シリコンSiO2を全面に堆積し、
次いで、コンタクトホールを形成した後、そのコンタク
トホールを埋めるように例えばアルミニウムAlをスパ
ッタ法により堆積する。次いで、そのアルミニウムAl
膜をフォトリソグラフィ及びエッチングによりパターニ
ングすることにより、ソース電極35及びドレイン電極36
を形成する。これにより、薄膜トランジスタ401が完成
する(図11(d))。
に作製された従来の低温Poly-SiTFTは、オン
電流が低いという課題があった。
たもので、オン電流を向上することが可能な薄膜トラン
ジスタを提供することを目的とする。
に、本件発明者はまずオン電流が低い原因の究明に取り
組んだ。その結果、その原因が以下の如く解明された。
造工程において、ガラス基板上に形成された生地膜たる
非結晶シリコン膜をレーザにより結晶化すると、その結
晶化の際に生じる温度勾配によって完成膜たる多結晶シ
リコン膜中に1000MPa以上の引張性の応力が生じ
る。この引張性の応力は、多結晶シリコン膜の格子に歪
みを与えるため、該多結晶シリコン膜中に欠陥が発生す
る。すると、この欠陥がソース領域とドレイン領域との
間を移動する電子をトラップするため、薄膜トランジス
タの移動度が低下し、その結果、Id−Vg特性の傾き
が緩やかになり、それにより、オン電流が低下する。
上するには、引張性の多結晶シリコン膜に圧縮力を加え
ることが有効であることがわかる。具体的には、多結晶
シリコン膜を囲む膜に引張性の内部応力や格子歪を与え
ることにより、多結晶シリコン膜に圧縮力を加えること
ができ、その結果、多結晶シリコン膜中の欠陥が減少
し、薄膜トランジスタの移動度が向上する。その結果、
Id−Vg特性の傾きが急峻化し、それにより、オン電
流が向上する。
は、基板と、該基板上に形成されたアンダーコート絶縁
膜と、該アンダーコート絶縁膜上にそれぞれ形成され
た、ソース領域、チャネル領域、及びドレイン領域を有
するシリコンを主成分とする半導体膜と、該半導体膜の
上記チャネル領域に隣接するゲート絶縁膜と、該ゲート
絶縁膜に隣接する膜状のゲート電極とを備えた薄膜トラ
ンジスタにおいて、上記ゲート電極及び上記ゲート絶縁
膜の各内部応力の和が引張性であるものである(請求項
1)。かかる構成とすると、半導体膜に隣接するゲート
絶縁膜及びゲート電極の引張性の内部応力によって半導
体膜に圧縮力を加えることができるので、オン電流が向
上する。
性であるとしてもよい(請求項2)。かかる構成とする
と、よりオン電流を向上することができる。
値が0.1%乃至0.4%であるとしてもよい(請求項
3)。かかる構成とすると、好適にオン電流を向上する
ことができる。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記ゲート絶縁膜の内部応力が引張性で
あるものである(請求項4)。
ゲート絶縁膜の内部応力によって半導体膜に圧縮力を加
えることができるので、オン電流が向上する。
絶対値が10MPa乃至400MPaであるとしてもよ
い(請求項5)。かかる構成とすると、好適にオン電流
を向上することができる。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記アンダーコート絶縁膜及び上記ゲー
ト絶縁膜の各内部応力の和が引張性であるものである
(請求項6)。かかる構成とすると、半導体膜に隣接す
るゲート絶縁膜及びアンダーコート膜の内部応力によっ
て半導体膜に圧縮力を加えることができるので、オン電
流が向上する。
ゲート絶縁膜の各内部応力がそれぞれ引張性であるとし
てもよい(請求項7)。かかる構成とすると、よりオン
電流が向上する。
部応力の絶対値が10MPa乃至400MPaであると
してもよい(請求項8)。かかる構成とすると、好適に
オン電流が向上する。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記半導体膜の上記チャネル領域の格子
間距離より上記ソース領域及び上記ドレイン領域の格子
間距離の方が長いものである(請求項9)。かかる構成
においては、半導体膜のチャネル領域にゲート電極によ
って圧縮力が加えられているので、オン電流が向上す
る。
性であるとしてもよい(請求項10)。かかる構成とす
ると、よりオン電流を向上することができる。
値が0.1%乃至0.4%であるとしてもよい(請求項
11)。かかる構成とすると、好適にオン電流を向上す
ることができる。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極とを備えた薄膜トランジ
スタにおいて、上記アンダーコート絶縁膜、上記ゲート
電極、及び上記ゲート絶縁膜の各内部応力の和が引張性
であるものである(請求項12)。かかる構成とする
と、半導体膜を囲むアンダーコート膜、ゲート電極及び
ゲート絶縁膜の内部応力によって半導体膜に圧縮力を加
えることができるので、オン電流が向上する。
基板と、該基板上に形成されたアンダーコート絶縁膜
と、該アンダーコート絶縁膜上にそれぞれ形成された、
ソース領域、チャネル領域、及びドレイン領域を有する
シリコンを主成分とする半導体膜と、該半導体膜の上記
チャネル領域に隣接するゲート絶縁膜と、該ゲート絶縁
膜に隣接する膜状のゲート電極と、上記アンダーコート
絶縁膜、上記半導体膜、上記ゲート絶縁膜、及び上記ゲ
ート電極が形成された上記基板の表面を覆うように形成
された層間絶縁膜とを備えた薄膜トランジスタにおい
て、上記層間絶縁膜の内部応力が引張性であるものであ
る(請求項13)。かかる構成とすると、層間絶縁膜の
内部応力によって半導体膜に圧縮力を加えることができ
るので、オン電流が向上する。
対値が10MPa乃至400MPaであるとしてもよい
(請求項14)。かかる構成とすると、好適にオン電流
を向上することができる。
光の照射により結晶化された多結晶シリコンで構成さ
れ、上記ソース領域とドレイン領域とを結ぶ方向が上記
レーザ光のスキャン方向に略一致しているものとしても
よい(請求項15)。多結晶シリコンでは、結晶化用レ
ーザ光のスキャン方向に、該スキャン方向に垂直な方向
に比べて大きな引張性の内部応力が生じるので、かかる
構成とすると、その内部応力を半導体膜を囲む膜の内部
応力によって有効に打ち消すことができるので、効果的
にオン電流を向上することができる。
ダーコート膜上に、上記半導体膜、上記ゲート絶縁膜、
及び上記ゲート電極がこの順に積層されてなるトップゲ
ート型トランジスタであるとしてもよい(請求項1
6)。
ダーコート膜上に、上記ゲート電極、上記ゲート絶縁
膜、及び上記半導体膜がこの順に積層されてなるボトム
ゲート型トランジスタであるとしてもよい(請求項1
7)。
画面を構成する複数の画素を順次走査しながら該走査さ
れた画素に画像信号を書き込むことにより液晶パネルの
透過率を変化させ、それにより上記画像信号に応じた画
像を上記表示画面に表示するよう構成された液晶表示装
置において、上記画素の走査状態と非走査状態とを切り
換えるためのスイッチング素子が請求項1、4、6、
9、12、13のいずれかに記載の薄膜トランジスタで
構成されているものである(請求項18)。かかる構成
とすると、薄膜トランジスタのオン電流が向上するの
で、スイッチング素子をオンさせるゲート制御電圧が低
くて済むため、スイッチング素子の駆動回路の消費電
力、ひいては液晶表示装置の消費電力を低減することが
できる。
ンス表示装置は、表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号に応じた電流
を供給することによりエレクトロルミネッセンスセルを
発光させ、それにより上記画像信号に応じた画像を上記
表示画面に表示するよう構成されたエレクトロルミネッ
センス表示装置において、上記画素の走査状態と非走査
状態とを切り換えるためのスイッチング素子及び上記画
像信号に応じた電流を供給するためのトランジスタの少
なくともいずれかが請求項1、4、6、9、12、13
のいずれかに記載の薄膜トランジスタで構成されている
ものである(請求項19)。かかる構成とすると、薄膜
トランジスタのオン電流が向上するので、スイッチング
素子をオンさせるゲート制御電圧が低くて済むため、ス
イッチング素子の駆動回路の消費電力、ひいては液晶表
示装置の消費電力を低減することができる。
を参照しながら説明する。 実施の形態1 図1は本発明の実施の形態1に係る薄膜トランジスタの
構成を示す断面図である。
は、基板11と、該基板11上に形成されたアンダーコート
絶縁膜12と、該アンダーコート絶縁膜12の表面の所定領
域に形成された半導体膜14と、該半導体膜14に所定の間
隔でそれぞれ形成されたソース領域32及びドレイン領域
33と、該ソース領域32とドレイン領域33との間にそれら
に接するようにそれぞれ形成された低不純物領域(Ligh
tly Doped Drain Region:以下、LDD領域という)3
7,37と、その2つのLDD領域37,37に挟まれたチャネ
ル領域61と、半導体膜14が形成されたアンダーコート絶
縁膜12の表面を覆うゲート絶縁膜16と、該ゲート絶縁膜
16の表面の上記チャネル領域61の上方に位置する部分に
形成された膜状のゲート電極31と、該ゲート電極31が形
成されたゲート絶縁膜16の表面を覆う層間絶縁膜34と、
上記半導体膜14のソース領域32及びドレイン領域33から
ゲート絶縁膜16及び層間絶縁膜34を貫通して該層間絶縁
膜34の表面に延びるようにそれぞれ形成されたソース電
極35及びドレイン電極36とを備えている。
コーニング#1737等のガラス基板で構成されてい
る。アンダーコート絶縁膜12は、不純物の拡散を防ぐた
めのもので、例えば酸化シリコンで構成されている。半
導体膜14は、ここでは多結晶シリコンで構成されてい
る。ソース領域32及びドレイン領域33は、共に、多結晶
シリコン中におけるN型不純物の高濃度領域で構成さ
れ、また、LDD領域37は同じくN型不純物の低濃度領
域で構成されている。チャネル領域61は半導体膜14の基
材である多結晶シリコンで構成されている。ゲート絶縁
膜16は、例えば酸化シリコンで構成されている。ゲート
電極31は、例えば、モリブテンとタングステンとの合金
MoWで構成されている。層間絶縁膜34は、例えば、二
酸化シリコン(SiO2)で構成されている。ソース電極
35及びドレイン電極36は、例えば、アルミニウムAlで
構成されている。
ジスタ1の製造方法を説明する。図2は薄膜トランジス
タ1の製造方法を示す工程別断面図である。
(a)において、まず、ガラス基板11の表面に、例えば、
TEOS(Tetraethylorthosilicate:(C2H5O)4S
i)を原料ガスとして用いたプラズマCVD法により、
アンダーコート絶縁膜12を400nm程度の厚みに形
成し、次いで、例えば、シラン(SiH4)を原料ガスと
して用いたプラズマCVD法により、アンダーコート絶
縁膜12上に非結晶シリコン膜(図示せず)を30nm
〜200nmの厚みに形成する。次いで、例えば、Xe
Clエキシマレーザを照射することにより、非結晶シリ
コンを結晶化し、多結晶シリコン膜を形成する。この
際、レーザ光のスキャン方向を、ソース領域が形成され
るべき領域とドレイン領域が形成されるべき領域とを結
ぶ方向に一致させる。また、このときの照射条件は、非
結晶シリコン膜の厚みや膜質などの条件にもよるが、エ
ネルギ密度が50〜450mJ・cm-2、照射回数が1
〜500回の範囲とするのが好ましい。次いで、周知の
フォトリソグラフィ及びエッチングにより、非結晶シリ
コン膜を島状にパターニングして、半導体膜14を形成す
る。
料ガスとして用いたプラズマCVD法により、半導体膜
14が形成されたアンダーコート膜12の表面を覆うように
ゲート絶縁膜16を形成する。次いで、ゲート絶縁膜16上
に、例えば、モリブテンとタングステンの合金MoWか
らなるゲート導電膜を形成し、その後、ゲート導電膜を
フォトリソグラフィ及びエッチングにより島状にパター
ニングしてゲート電極31を形成する。この場合、ゲート
電極31は、半導体膜14の上方に位置するように形成され
る。次いで、水素希釈フォスフィンPH3のプラズマを
生成し、ゲート電極31をマスクとして、加速電圧70k
V、ドーズ量1×1013cm-2の条件で半導体膜14をイ
オンドーピングすることにより、該半導体膜14にLDD
領域37を形成する。
ト39でゲート電極31の表面を覆うことによりドーピング
マスクを形成する。次いで、水素希釈フォスフィンPH
3のプラズマを生成し、上記ドーピングマスクをマスク
として、加速電圧70kV、ドーズ量1×1015cm-2
の条件で半導体膜14をイオンドーピングすることによ
り、該半導体膜14にソース領域32及びドレイン領域33を
形成する。次いで、ドーピングマスクを除去した後、例
えば、RTA(Rapid Thermal Anneal)により局所的な
加熱を行い、注入されたイオンを活性化する。
工された基板11の表面全体に、例えば、TEOSを原料
ガスとして用いたプラズマCVD法により層間絶縁膜3
4を堆積する。次いで、半導体膜14のソース領域32及び
ドレイン領域33から上方にゲート絶縁膜16及び層間絶縁
膜34を貫通するようにコンタクトホール34a,34bを形成
し、その後、層間絶縁膜34上にアルミニウムAl層をス
パッタ法により堆積する。次いで、このアルミニウムA
l層をフォトリソグラフィ及びエッチングによりパター
ニングすることにより、ソース電極35及びドレイン電極
36が形成され、これにより、薄膜トランジスタ1が完成
する。
は、薄膜トランジスタ1を構成する膜の内部応力又は格
子歪を制御することを特徴とするものである。ところ
が、完成した薄膜トランジスタ1の各膜の内部応力又は
格子歪を直接測定することはできないため、その測定は
容易ではない。そこで、本実施の形態では、薄膜トラン
ジスタ1を構成する膜を個別にあるいは複数種類組み合
わせてシリコン基板上に形成し、このシリコン基板上に
形成された膜の内部応力又は格子歪を測定し、その測定
値が所定のものとなる製造条件を実際の薄膜トランジス
タ1の製造条件として設定する。
びゲート絶縁膜16の成膜条件は、電力密度が300mW
・cm-2から800mW・cm-2の範囲内、基板温度が
400℃から300℃の範囲内、酸素ガス流量に対する
TEOSガス流量の比が0.01から0.5の範囲内、
圧力が150Paから300Paの範囲内にあり、かつ
この範囲内の条件下でシリコン基板上にアンダーコート
絶縁膜及びゲート絶縁膜を形成した場合に、該アンダー
コート絶縁膜及びゲート絶縁膜の内部応力が10MPa
から400MPaの引張性になるような条件に設定す
る。
膜12及びゲート絶縁膜16を成膜して薄膜トランジスタ1
を作製し、その薄膜トランジスタ1について、アンダー
コート絶縁膜及びゲート絶縁膜の内部応力を測定した。
この測定では、層間絶縁膜34等のゲート絶縁膜16より
上の層を剥がし、ゲート絶縁膜16越しにX線を当ててX
線回折法により評価した半導体膜14(多結晶シリコン
膜)の格子歪と、さらにゲート絶縁膜16を剥がした後に
評価した半導体膜14の格子歪との差が、0.01%から
0.11%の範囲であった。これは、10MPaから4
00MPaの内部応力に相当する。また、上記のように
作製した他の薄膜トランジスタ1について、ガラス基板
11を剥がし、アンダーコート絶縁膜12側から半導体膜14
にX線を当ててX線回折法により評価すると、アンダーコ
ート絶縁膜12がある場合とない場合との半導体膜14の格
子歪の差が、0.01%から0.11%の範囲であっ
た。これは、10MPaから400MPaの内部応力に
相当する。
膜条件は、電力密度が16W・cm -2から22W・cm
-2の範囲内、圧力が150Paから300Paの範囲内
にあり、かつこの範囲内の条件下で、ゲート導電膜をシ
リコン基板上に成膜した場合に、その内部応力が500
MPaから1200MPaの引張性になるような条件に
設定する。
して薄膜トランジスタ1を作製し、その薄膜トランジス
タ1について、ゲート導電膜の内部応力を測定した。こ
の測定では、層間絶縁膜34等のゲート電極31より上の
層を剥がし、X線回折法を用いてゲート電極31の格子
歪を評価したところ、0.1%から0.4%の範囲であ
った。これは、500MPaから2000MPaの内部
応力に相当する。ここで、圧縮性の内部応力は膜が凸型
に反っていることを意味し、引張性の内部応力は膜が凹
型に反っていることを意味している。また、上記条件下
で作製した他の薄膜トランジスタ1について、ガラス基
板11を剥がし、X線回折法を用いて、半導体膜14のチャ
ネル領域61とソース領域32及びドレイン領域33との格子
歪をそれぞれ評価して比較したところ、チャネル領域61
の方が格子歪が少なかった。これは、ゲート電極31の引
張性の格子歪によって半導体膜14のチャネル領域61に圧
縮力が加わっていることを意味している。
度が300mW・cm-2から800mW・cm-2の範囲
内、基板温度が400℃から300℃の範囲内、酸素ガ
ス流量に対するTEOSガス流量の比が0.01から
0.5の範囲内、圧力が150Paから300Paの範
囲内にあり、かつこの範囲内の条件下でシリコン基板上
に層間絶縁膜を形成した場合に、該層間絶縁膜の内部応
力が10MPaから400MPaの引張性になるような
条件に設定する。
して薄膜トランジスタ1を作製し、その薄膜トランジス
タ1について、層間絶縁膜34の内部応力を測定した。こ
の測定では、層間絶縁膜34越しにゲート電極31にX線を
当てた場合と層間絶縁膜34を剥がしてゲート電極31にX
線を当てた場合とにおいてX線回折法により評価したゲ
ート電極31の格子歪の差が、0.01%から0.08%
の範囲であった。これは、10MPaから400MPa
の内部応力に相当する。
ジスタ1の作用効果を説明する。本件発明者は、本実施
の形態に係る薄膜トランジスタ1の効果を確認するため
に、その製造条件を上記範囲を含む広い範囲に渡って変
化させて薄膜トランジスタを作製し、その薄膜トランジ
スタの各膜の内部応力又は格子歪と性能との関係を測定
した。この測定は、薄膜トランジスタの移動度(すなわ
ちオン電流)を測定した後、上記のようにその薄膜トラ
ンジスタを部分的に剥がしてX線回折法により各膜の内
部応力又は格子歪を測定することにより行った。この測
定結果を図3乃至図6に示す。
動度とゲート電極の格子歪との関係を示すグラフであ
る。図3の横軸は、負の領域が圧縮性の格子歪を、正の
領域が引張性の格子歪を示している。圧縮性の格子歪は
ゲート電極が凸型に反っていることを意味し、引張性の
格子歪はゲート電極が凹型に反っていることを意味して
いる。図3の測定を行った薄膜トランジスタにおけるゲ
ート絶縁膜の内部応力は略30MPaの引張性応力であ
った。図3から、薄膜トランジスタの移動度は、ゲート
電極31すなわちゲート導電膜の格子歪が圧縮性である場
合には約80cm 2/V/sであるが、ゲート導電膜の
格子歪が引張性である場合(正確には0.1%以上の場
合)には、略120〜140cm2/V/sに向上する
ことがわかる。そこで、本実施の形態では、上述のよう
に、ゲート電極31の格子歪を0.1%から0.4%の範
囲に設定している。これにより、従来例に比べて移動度
が向上した薄膜トランジスタを得ることができる。
ト絶縁膜の内部応力との関係を示すグラフである。図4
の横軸は、負の領域が圧縮性の内部応力を、正の領域が
引張性の内部応力を示している。圧縮性の内部応力はゲ
ート絶縁膜が凸型に反っていることを意味し、引張性の
内部応力はゲート絶縁膜が凹型に反っていることを意味
している。図4の測定を行った薄膜トランジスタにおけ
るゲート電極の格子歪は0.15%の引張性の歪であっ
た。図4から、ゲート絶縁膜の内部応力を引張性(正確
には10MPa以上)にすることにより薄膜トランジス
タの移動度が向上することがわかる。そこで、本実施の
形態では、ゲート絶縁膜の内部応力を10MPa〜40
0MPaの引張性になるように設定している。これによ
り、従来例に比べて移動度が向上した薄膜トランジスタ
を得ることができる。
ダーコート絶縁膜の内部応力との関係を示すグラフであ
る。図5の横軸は、負の領域が圧縮性の内部応力を、正
の領域が引張性の内部応力を示している。圧縮性の内部
応力はアンダーコート絶縁膜が凸型に反っていることを
意味し、引張性の内部応力はアンダーコート絶縁膜が凹
型に反っていることを意味している。図5の測定を行っ
た薄膜トランジスタにおけるゲート絶縁膜の内部応力は
100MPaであった。図5から、ゲート絶縁膜の内部
応力を引張性(正確には約10MPa以上)にすること
により薄膜トランジスタの移動度が向上することがわか
る。そこで、本実施の形態では、ゲート絶縁膜の内部応
力を10MPa〜400MPaの引張性になるように設
定している。これにより、従来例に比べて移動度が向上
した薄膜トランジスタを得ることができる。
絶縁膜の内部応力との関係を示すグラフである。図6の
横軸は、負の領域が圧縮性の内部応力を、正の領域が引
張性の内部応力を示している。内部応力の圧縮性及び引
張性の意味は上記と同様である。図6から、層間絶縁膜
の内部応力を引張性(正確には約10MPa以上)にす
ることにより薄膜トランジスタの移動度が向上すること
がわかる。そこで、本実施の形態では、ゲート絶縁膜の
内部応力を10MPa〜400MPaの引張性になるよ
うに設定している。これにより、従来例に比べて移動度
が向上した薄膜トランジスタを得ることができる。
成され半導体膜14を囲む各膜の内部応力又は格子歪が全
て引張性である場合を示しているが、本発明の本質は多
結晶シリコンを主成分とする半導体膜14を囲む膜に引張
性の内部応力や格子歪を与えることにより、その半導体
膜14に圧縮力を加えることにあるので、その半導体膜14
を囲む各膜の内部応力の和が引張性であればよい。
ラス基板を用いたが、シリコン基板、セラミック基板、
石英基板等を用いてもよい。
膜としての非結晶シリコン膜をプラズマCVD法を用い
て形成したが、これをプラズマCVD法以外の減圧CV
D法やスパッタ法等を用いて形成してもよい。また、半
導体膜14の生地膜を、非結晶シリコンの他に、シリコン
・ゲルマニウム、微結晶シリコン、多結晶シリコン、又
は単結晶シリコンで構成してもよい。
縁膜として、酸化シリコン膜を用いたが、窒化シリコン
等の絶縁膜を用いてもよい。
eClエキシマレーザを用いたが、ArF、KrF等の
エキシマレーザやアルゴンレーザを用いてもよい。
て、TEOSを原料ガスとしてプラズマCVD法により
酸化シリコン膜を形成したが、これをプラズマCVD法
以外の減圧CVD法、スパッタ法、高圧酸化法等で形成
してもよく、また、ゲート絶縁膜として熱酸化膜や窒化
シリコン膜等を形成してもよい。
の活性化処理としてRTAを施したが、イオン注入され
た半完成品を400℃以上の雰囲気中でアニールしても
よく、また、リンPとともに注入された水素Hによる自
己活性化を期待して特別な活性化処理を施さないように
してもよい。
料、ソース電極及びドレイン電極の材料として、それぞ
れ、モリブテンとタングステンとの合金MoW、アルミ
ニウムAlを用いたが、アルミニウムAl、タンタルT
a、モリブテンMo、クロムCr、チタンTi等の金属
又はそれらの合金を用いてもよく、また、不純物を多量
に含む多結晶シリコン、多結晶シリコンとゲルマニウム
との合金、又はITO等の透明導電材料等を用いてもよ
い。
て、TEOSを原料ガスとしてプラズマCVD法により
二酸化シリコン膜を形成したが、これをAP−CVD法
やECR−CVD法を用いて形成しもよい。また、層間
絶縁膜として、窒化シリコン、酸化タンタル、酸化アル
ミニウム等の絶縁膜を形成してもよく、さらにこれらの
薄膜を積層形成してもよい。
して、ドナーとなるリンPイオンを用いたが、ドナーと
なるアルミニウムAl等を用いてもよく、また、アクセ
プタとなるボロンB等を用いてもよい。 実施の形態2 図7は本発明の実施の形態2に係る液晶表示装置の構成
を示すブロック図、図8は図7の液晶表示装置の構造を
示す部分断面図である。図8において図1と同一符号は
同一又は相当する部分を示す。
パネル201とこれを駆動するためのCMOS駆動回路30
A,30Bとを備えている。液晶パネル201には、複数の走査
線41と複数の信号線42とが互いに直交するように配設さ
れ、該走査線41と信号線42とでマトリクス状に区画され
るようにして画素202が形成されている。各画素202には
薄膜トランジスタからなるスイッチングトランジスタ50
が配設されている。スッチングトランジスタ50は、ゲー
トが走査線41に接続され、ソースが信号線42に接続さ
れ、ドレインが画素電極(図示せず)に接続されてい
る。このドレインは、等価回路上、画素電極及び補助容
量と対向電極24との間にそれぞれ形成された液晶容量29
及び蓄積容量28により該対向電極24に接続されている。
そして、走査線41及び信号線42はそれぞれCMOS駆動
回路30A及びCMOS駆動回路30Bに接続されている。そ
して、スイッチングトランジスタ50が実施の形態1の薄
膜トランジスタ1で構成されている。
1は、互いに対向する対向基板211及びアレイ基板212
と、両基板211,212の間に挟持された液晶26と、両基板2
11,212の外側にそれぞれ配設された偏光板27とを有して
いる。対向基板211は、ガラス基板23の内面にカラーフ
ィルタ25、対向電極24、及び配向膜22がこの順に積層さ
れて構成されている。アレイ基板212は、液晶パネル201
を構成する領域とCMOS駆動回路30A,30Bを構成する
領域とで構成されている。アレイ基板212の液晶パネル2
01を構成する領域では、ガラス基板38の内面に走査線4
1、信号線42、スイッチングトランジスタ50、画素電極2
1それぞれ形成され、これらを覆うように配向膜22が形
成されている。そして、アレイ基板212のCMOS駆動
回路30A,30Bを構成する領域では、該CMOS駆動回路3
0A,30Bがガラス基板38の内面に液晶パネル201の構成要
素21,41,42,50と一体的に形成されている。そして、ス
イッチングトランジスタ50を構成する薄膜トランジスタ
は、ガラス基板38が図1のガラス基板11を構成するよう
にして液晶パネル201の他の構成要素21,41,42と一体的
に形成されている。
走査線41を通じてCMOS駆動30Aから入力される走査
信号に応じて各画素202のスイッチングトランジスタ50
が順次オンし、このオン時に信号線42を通じてCMOS
駆動回路30Bから画像信号(ソース信号)が順次各画素2
02に書き込まれる。それにより、液晶26が画像信号に応
じて変調され、表示画面に該画像信号に応じた画像が表
示される。この際、スイッチングトランジスタ50の移動
度が向上しているので、走査信号の該スイッチングトラ
ンジスタ50をオンさせるゲート制御電圧が低くて済む。
そのため、CMOS駆動回路30Aの消費電力、ひいては
液晶表示装置200の消費電力を低減することができる。
ンジスタ50を実施の形態1の薄膜トランジスタ1で構成
したが、CMOS駆動回路30A,30Bを構成する薄膜トラ
ンジスタを実施の形態1の薄膜トランジスタ1で構成し
てもよく、それにより、液晶表示装置200の消費電力を
さらに低減することができる。 実施の形態3 図9は、本発明の実施の形態3に係るエレクトロルミネ
ッセンス表示装置の構成を示すブロック図、図10は、
図9のエレクトロルミネッセンス表示装置の構造を示す
部分断面図である。図10において図1と同一符号は同
一又は相当する部分を示す。
表示装置300は、エレクトロルミネッセンス表示部(以
下、EL表示部という)301とこれを駆動するためのC
MOS駆動回路70A,70Bとを備えている。EL表示部301
には、複数の走査線41と複数の信号線42及び電流供給線
47の対とが互いに直交するように配設され、該走査線41
と信号線42及び電流供給線47の対とでマトリクス状に区
画されるようにして画素302が形成されている。各画素3
02には、実施の形態1の薄膜トランジスタ1からなるス
イッチングトランジスタ50及び駆動用トランジスタ46が
配設されている。スイッチングトランジスタ50は、ゲー
トが走査線41に接続され、一方の主端子が信号線42に接
続され、他方の主端子がコンデンサを介して電流供給線
47に接続されている。駆動用トランジスタ46は、ゲート
がスイッチングトランジスタ50の上記他方の主端子に接
続され、一方の主端子が電流供給線47に接続され、他方
の主端子がエレクトロルミネッセンスセル48に接続され
ている。
ルミネッセンス装置300は、薄膜トランジスタアレイ基
板311を有し、該薄膜トランジスタアレイ基板311はガラ
ス基板310上にEL表示部301とCMOS駆動回路70A,70
Bとが一体的に形成されて構成されている。EL表示部3
01においては、ガラス基板310上に、アンダーコート層1
2、ゲート絶縁膜16、及び層間絶縁膜34が順に積層する
ように形成され、これらを利用して画素302毎に駆動用
トランジスタ46及びスイッチングトランジスタ50を構成
する各薄膜トランジスタが形成されている(図10には
駆動用トランジスタ46のみ示す)。また、層間絶縁膜34
上の所定の領域に、ITO膜からなる透明電極49、例え
ばポリエチレンジオキシチオフェン(PEDT)からな
る導電性高分子膜43、実際に発光する例えばポリジアル
キルフルオレン誘導体膜44、及びカルシウムCa膜から
なる陰極45が順に積層するように形成されている。そし
て、これらがエレクトロルミネッセンスセル48を構成し
ている。これにより、駆動用トランジスタ46及びスイッ
チングトランジスタ50がエレクトロルミネッセンスセル
48と一体的に形成されている。
センス表示装置300では、CMOS駆動回路70Aが、走査
線41にパルス信号を出力すると、スイッチングトランジ
スタ50がオンする。一方、このパルス信号の出力にタ
イミングを合わせてCMOS駆動回路70Bが信号線42に
表示信号を出力する。すると、駆動用トランジスタ46が
オン状態となるとともにその表示信号に応じた電流が電
流供給線47から流れてエレクトロルミネッセンスセル48
が発光する。この際、スイッチングトランジスタ50及び
駆動トランジスタ46の移動度が向上しているので、走査
信号の該スイッチングトランジスタ50をオンさせるゲー
ト制御電圧が低くて済む。そのため、CMOS駆動回路
30Aの消費電力、ひいてはエレクトロルミネッセンス表
示装置300の消費電力を低減することができる。
ンジスタ50を実施の形態1の薄膜トランジスタ1で構成
したが、CMOS駆動回路70A,70Bを構成する薄膜トラ
ンジスタを実施の形態1の薄膜トランジスタ1で構成し
てもよく、それにより、エレクトロルミネッセンス表示
装置300の消費電力をさらに低減することができる。
ッセンス材料(発光材料)として、ポリジアルキルフル
オレン誘導体を用いたが、他の有機材料、例えば、他の
ポリフルオレン系材料やポリフェニルビニレン系の材料
を用いてよく、また無機材料を用いてもよい。
トランジスタをトップゲート型のもので構成したが、基
板上にゲート電極、ゲート絶縁膜、半導体膜がこの順に
積層形成されたボトムゲート型のもので構成してもよ
い。
薄膜トランジスタのオン電流を向上することができると
いう効果を奏する。
の構成を示す断面図である。
別断面図である。
歪との関係を示すグラフである。
部応力との関係を示すグラフである。
縁膜の内部応力との関係を示すグラフである。
応力との関係を示すグラフである。
成を示すブロック図である。
ある。
ッセンス表示装置の構成を示すブロック図である。
構造を示す部分断面図である。
程別断面図である。
Claims (19)
- 【請求項1】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記ゲート電極及び上記ゲート絶縁膜の各内部応力の和
が引張性であることを特徴とする薄膜トランジスタ。 - 【請求項2】 上記ゲート電極の格子歪が引張性である
請求項1記載の薄膜トランジスタ。 - 【請求項3】 上記ゲート電極の格子歪の絶対値が0.
1%乃至0.4%である請求項2記載の薄膜トランジス
タ。 - 【請求項4】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記ゲート絶縁膜の内部応力が引張性であることを特徴
とする薄膜トランジスタ。 - 【請求項5】 上記ゲート絶縁膜の内部応力の絶対値が
10MPa乃至400MPaである請求項4記載の薄膜
トランジスタ。 - 【請求項6】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記アンダーコート絶縁膜及び上記ゲート絶縁膜の各内
部応力の和が引張性であることを特徴とする薄膜トラン
ジスタ。 - 【請求項7】 上記アンダーコート絶縁膜及びゲート絶
縁膜の各内部応力がそれぞれ引張性である請求項6記載
の薄膜トランジスタ。 - 【請求項8】 上記アンダーコート絶縁膜の内部応力の
絶対値が10MPa乃至400MPaである請求項7記
載の薄膜トランジスタ。 - 【請求項9】 基板と、該基板上に形成されたアンダー
コート絶縁膜と、該アンダーコート絶縁膜上にそれぞれ
形成された、ソース領域、チャネル領域、及びドレイン
領域を有するシリコンを主成分とする半導体膜と、該半
導体膜の上記チャネル領域に隣接するゲート絶縁膜と、
該ゲート絶縁膜に隣接する膜状のゲート電極とを備えた
薄膜トランジスタにおいて、 上記半導体膜の上記チャネル領域の格子間距離より上記
ソース領域及び上記ドレイン領域の格子間距離の方が長
いことを特徴とする薄膜トランジスタ。 - 【請求項10】 上記ゲート電極の格子歪が引張性であ
る請求項9記載の薄膜トランジスタ。 - 【請求項11】 上記ゲート電極の格子歪の絶対値が
0.1%乃至0.4%である請求項10記載の薄膜トラ
ンジスタ。 - 【請求項12】 基板と、該基板上に形成されたアンダ
ーコート絶縁膜と、該アンダーコート絶縁膜上にそれぞ
れ形成された、ソース領域、チャネル領域、及びドレイ
ン領域を有するシリコンを主成分とする半導体膜と、該
半導体膜の上記チャネル領域に隣接するゲート絶縁膜
と、該ゲート絶縁膜に隣接する膜状のゲート電極とを備
えた薄膜トランジスタにおいて、 上記アンダーコート絶縁膜、上記ゲート電極、及び上記
ゲート絶縁膜の各内部応力の和が引張性であることを特
徴とする薄膜トランジスタ。 - 【請求項13】 基板と、該基板上に形成されたアンダ
ーコート絶縁膜と、該アンダーコート絶縁膜上にそれぞ
れ形成された、ソース領域、チャネル領域、及びドレイ
ン領域を有するシリコンを主成分とする半導体膜と、該
半導体膜の上記チャネル領域に隣接するゲート絶縁膜
と、該ゲート絶縁膜に隣接する膜状のゲート電極と、上
記アンダーコート絶縁膜、上記半導体膜、上記ゲート絶
縁膜、及び上記ゲート電極が形成された上記基板の表面
を覆うように形成された層間絶縁膜とを備えた薄膜トラ
ンジスタにおいて、 上記層間絶縁膜の内部応力が引張性であることを特徴と
する薄膜トランジスタ。 - 【請求項14】 上記層間絶縁膜の内部応力の絶対値が
10MPa乃至400MPaである請求項13記載の薄
膜トランジスタ。 - 【請求項15】 上記半導体膜がレーザ光の照射により
結晶化された多結晶シリコンで構成され、上記ソース領
域とドレイン領域とを結ぶ方向が上記レーザ光のスキャ
ン方向に略一致している請求項1、4、6、9、12、
13のいずれかに記載の薄膜トランジスタ。 - 【請求項16】 上記薄膜トランジスタは、上記アンダ
ーコート膜上に、上記半導体膜、上記ゲート絶縁膜、及
び上記ゲート電極がこの順に積層されてなるトップゲー
ト型トランジスタである請求項1、4、6、9、12、
13のいずれかに記載の薄膜トランジスタ。 - 【請求項17】 上記薄膜トランジスタは、上記アンダ
ーコート膜上に、上記ゲート電極、上記ゲート絶縁膜、
及び上記半導体膜がこの順に積層されてなるボトムゲー
ト型トランジスタである請求項1、4、6、9、12、
13のいずれかに記載の薄膜トランジスタ。 - 【請求項18】 表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号を書き込むこ
とにより液晶パネルの透過率を変化させ、それにより上
記画像信号に応じた画像を上記表示画面に表示するよう
構成された液晶表示装置において、 上記画素の走査状態と非走査状態とを切り換えるための
スイッチング素子が請求項1、4、6、9、12、13
のいずれかに記載の薄膜トランジスタで構成されている
ことを特徴とする液晶表示装置。 - 【請求項19】 表示画面を構成する複数の画素を順次
走査しながら該走査された画素に画像信号に応じた電流
を供給することによりエレクトロルミネッセンスセルを
発光させ、それにより上記画像信号に応じた画像を上記
表示画面に表示するよう構成されたエレクトロルミネッ
センス表示装置において、 上記画素の走査状態と非走査状態とを切り換えるための
スイッチング素子及び上記画像信号に応じた電流を供給
するためのトランジスタの少なくともいずれかが請求項
1、4、6、9、12、13のいずれかに記載の薄膜ト
ランジスタで構成されていることを特徴とするエレクト
ロルミネッセンス表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001258016A JP2002176061A (ja) | 2000-09-29 | 2001-08-28 | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000-300065 | 2000-09-29 | ||
JP2000300065 | 2000-09-29 | ||
JP2001258016A JP2002176061A (ja) | 2000-09-29 | 2001-08-28 | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002176061A true JP2002176061A (ja) | 2002-06-21 |
Family
ID=26601206
Family Applications (1)
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---|---|---|---|
JP2001258016A Pending JP2002176061A (ja) | 2000-09-29 | 2001-08-28 | 薄膜トランジスタ並びにこれを用いた液晶表示装置及びエレクトロルミネッセンス表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002176061A (ja) |
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- 2001-08-28 JP JP2001258016A patent/JP2002176061A/ja active Pending
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